JP2011193197A

JP2011193197A - Filter device

Info

Publication number: JP2011193197A
Application number: JP2010057117A
Authority: JP
Inventors: Masatsugu Okazaki; 雅嗣岡崎
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2011-09-29
Anticipated expiration: 2030-03-15
Also published as: JP5560787B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a filter device that prevents response characteristics from departing from a theoretical response as much as possible and prevents a limit cycle from being generated. <P>SOLUTION: An output signal y(n) is delayed by unit time in a delay means 11, and multiplied by a coefficient α in a coefficient multiplier 12. A signal y' (n-1) from the coefficient multiplier 12 is rounded off to significant digits by a value rounding means. The value rounding means includes: a first rounding algorithm means 13 for rounding off the signal to the significant digits; a second rounding algorithm means 14 for rounding off the signal to the significant digits; and a selector 15 which selects one of rounding result. In the selector 15, the number j of times of selecting the rounding result by the second rounding algorithm means 14 is equal to or larger than the number i of times of selecting the rounding result by the first rounding algorithm means 13. A signal y"(n-1) from the selector 15 is added to an input signal x(n) in the multiplier 10 to generate y(n). <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、リミットサイクルが生じないようにしたフィルタ装置に関する。 The present invention relates to a filter device in which a limit cycle does not occur.

従来、音響装置における音作りには種々のフィルタ装置が用いられている。フィルタ装置の一つとしては、図７（ａ）に示すハイパスフィルタ（ＨＰＦ）１００が知られている。巡回型のディジタルフィルタで構成したＨＰＦ１００の回路例を図７（ｂ）に示す。図７（ｂ）に示すＨＰＦ１００において、ｘ（ｎ）は標本化周期Ｔで標本化された入力ディジタル信号であり、ｙ（ｎ）は標本化周期Ｔ毎の出力ディジタル信号である。遅延手段１１１は、ｙ（ｎ）を単位時間とされる１周期Ｔだけ遅延する遅延手段であり、遅延手段１１１からの信号ｙ（ｎ−１）に係数乗算器１１２により係数αが乗算される。係数乗算器１１２からの信号ｙ（ｎ−１）＊αは加算器１１０において、入力ディジタル信号ｘ（ｎ）と加算されて出力ディジタル信号ｙ（ｎ）が導かれる。図７（ｂ）に示すＨＰＦ１００に、入力ディジタル信号としてインパルスがｎ＝０の時点で入力された場合は、時点ｎのｙ（ｎ）は、
ｙ（ｎ）＝ｙ（ｎ−１）＊α （１）
のように表される。 Conventionally, various filter devices are used for sound generation in an acoustic device. As one of the filter devices, a high-pass filter (HPF) 100 shown in FIG. 7A is known. FIG. 7B shows a circuit example of the HPF 100 configured with a cyclic digital filter. In the HPF 100 shown in FIG. 7B, x (n) is an input digital signal sampled in the sampling period T, and y (n) is an output digital signal for each sampling period T. The delay means 111 is a delay means that delays y (n) by one period T, which is a unit time, and the coefficient multiplier 112 multiplies the signal y (n−1) from the delay means 111 by the coefficient α. . The signal y (n−1) * α from the coefficient multiplier 112 is added to the input digital signal x (n) in the adder 110 to derive the output digital signal y (n). When an impulse is input as an input digital signal to the HPF 100 shown in FIG. 7B at a time point where n = 0, y (n) at the time point n is
y (n) = y (n−1) * α (1)
It is expressed as

ここで、入力ディジタル信号として値“１００００”のインパルスがｎ＝０の時点で入力された場合に、上記（１）式で示すインパルス応答を、量子化ビット数を５ビットで考える。この場合、係数αを１０進数で０．７５（２進数で“０．１１”）とした時に、以下、ｙ（ｎ）を２進数で表すと、ｎ＝０の時点では係数乗算器１１２からの信号はないことから、加算器１１０からはｘ（０）がそのまま出力されｙ（０）となる。すなわち、ｙ（０）＝“１００００”となる。
ｎ＝１の時点では、インパルスであることからｘ（１）＝“０００００”になると共に、係数乗算器１１２からｙ（０）＊αが出力されることから、加算器１１０からはｙ（１）＝ｙ（０）＊αが出力される。すなわち、
ｙ（１）＝“１００００”＊“０．１１”＝“０１１００”
となる。 Here, when an impulse having a value of “10000” is input as an input digital signal at the time of n = 0, the impulse response represented by the above equation (1) is considered with a quantization bit number of 5 bits. In this case, when the coefficient α is 0.75 decimal (“0.11” in binary), and y (n) is expressed in binary below, the coefficient multiplier 112 determines that n = 0. Therefore, x (0) is output as it is from the adder 110 and becomes y (0). That is, y (0) = “10000”.
At the time point of n = 1, since it is an impulse, x (1) = “00000” and y (0) * α is output from the coefficient multiplier 112, so that the adder 110 outputs y (1 ) = Y (0) * α is output. That is,
y (1) = “10000” * “0.11” = “01100”
It becomes.

以下、同様にしてｙ（２），ｙ（３）を求めると、次式に示すようになる。
ｙ（２）＝“０１１００”＊“０．１１”＝“０１００１”
ｙ（３）＝“０１００１”＊“０．１１”＝“００１１０．１１”
この場合、ｙ（３）は小数となるがＨＰＦ１００では整数値を出力することから、値を整数に丸める必要がある。そこで、切捨てにより値を整数に丸めると、
ｙ（３）＝“００１１０．１１”＝“００１１０”
となる。以下、同様にして切捨てにより値を整数に丸めて、ｙ（４）〜ｙ（８）を求めると、次式に示すようになる。
ｙ（４）＝“００１１０”＊“０．１１”＝“００１００．１０”＝“００１００”
ｙ（５）＝“００１００”＊“０．１１”＝“０００１１．００”＝“０００１１”
ｙ（６）＝“０００１１”＊“０．１１”＝“０００１０．０１”＝“０００１０”
ｙ（７）＝“０００１０”＊“０．１１”＝“００００１．１０”＝“００００１”
ｙ（８）＝“００００１”＊“０．１１”＝“０００００．１１”＝“０００００”
このように、ｎ＝８の時点においてｙ（８）はゼロとなって、ＨＰＦ１００の出力はｎ＝８の時点においてゼロに収束するようになる。 Hereinafter, when y (2) and y (3) are similarly obtained, the following equation is obtained.
y (2) = “01100” * “0.11” = “01001”
y (3) = “01001” * “0.11” = “00110.11”
In this case, y (3) is a decimal number, but the HPF 100 outputs an integer value, so the value needs to be rounded to an integer. So if you round the value to an integer by truncation,
y (3) = “00110.11” = “00110”
It becomes. In the same way, when y (4) to y (8) are obtained by rounding the value to an integer by rounding down, the following equation is obtained.
y (4) = “00110” * “0.11” = “00100.10” = “00100”
y (5) = “00100” * “0.11” = “00011.00” = “00011”
y (6) = “00011” * “0.11” = “00010.01” = “00010”
y (7) = “00010” * “0.11” = “00001.10” = “00001”
y (8) = “00001” * “0.11” = “00000.11” = “00000”
Thus, y (8) becomes zero at the time point of n = 8, and the output of the HPF 100 converges to zero at the time point of n = 8.

また、四捨五入によりｙ（３）の値を整数に丸めると、次式に示すようになる。
ｙ（３）＝“００１１０．１１”＝“００１１１”
以下、同様にして四捨五入により値を整数に丸めて、ｙ（４）〜ｙ（８）を求めると、次式に示すようになる。
ｙ（４）＝“００１１１”＊“０．１１”＝“００１０１．０１”＝“００１０１”
ｙ（５）＝“００１０１”＊“０．１１”＝“０００１１．１１”＝“００１００”
ｙ（６）＝“００１００”＊“０．１１”＝“０００１１．００”＝“０００１１”
ｙ（７）＝“０００１１”＊“０．１１”＝“０００１０．０１”＝“０００１０”
ｙ（８）＝“０００１０”＊“０．１１”＝“００００１．１０”＝“０００１０”
となり、ｙ（９）以降も“０００１０”となる。このようにｙ（ｎ）がｙ（ｎ−１）と同じ値となって、ゼロに収束することなく一定の値となってしまう現象をリミットサイクルと呼ぶ。また、係数αが負の値の場合、１０進数で５，−５，５，−５，５，−５，・・・のように発振することもある。これもリミットサイクルとなる。 Further, when the value of y (3) is rounded to an integer by rounding off, the following equation is obtained.
y (3) = “00110.11” = “00111”
In the same way, when y (4) to y (8) are obtained by rounding the value to an integer by rounding, the following equation is obtained.
y (4) = “00111” * “0.11” = “00101.01” = “00101”
y (5) = “00101” * “0.11” = “00011.11” = “00100”
y (6) = “00100” * “0.11” = “00011.00” = “00011”
y (7) = “00011” * “0.11” = “00010.01” = “00010”
y (8) = “00010” * “0.11” = “00001.10.” = “00010”
Thus, “00010” is also obtained after y (9). A phenomenon in which y (n) becomes the same value as y (n-1) and becomes a constant value without converging to zero is called a limit cycle. When the coefficient α is a negative value, it may oscillate as a decimal number such as 5, −5, 5, −5, 5, −5. This is also a limit cycle.

特開昭６３−２０４８１０号公報JP 63-204810 A

図７（ｂ）に示す従来のＨＰＦ１００において、量子化ビット数を５ビット、係数αを２進数で“０．１１”とした時に、値“１００００”のインパルスが入力された際に切捨てにより値を整数に丸めた場合のインパルス応答を図８に示す。図８において、横軸は時点ｎとされ、縦軸は１０進数で表した出力ディジタル信号ｙ（ｎ）の値とされている。図８には、ＨＰＦにおけるインパルス応答の理論的な応答のグラフも示されており、理論的な応答と対比すると切捨てにより値を整数に丸めた場合は、ｎ＝２の時点までは理論値に近い応答となるが、ｎ＝３の時点を超えるにつれて理論的な応答から次第に値が小さくなる方向にずれていき、ｎ＝８において応答がゼロに収束してしまう劣化したインパルス応答になることが分かる。
また、図７（ｂ）に示す従来のＨＰＦ１００において、量子化ビット数を５ビット、係数αを２進数で“０．１１”とした時に、値“１００００”のインパルスが入力された際に四捨五入により値を整数に丸めた場合のインパルス応答を図９に示す。図９において、横軸は時点ｎとされ、縦軸は１０進数で表した出力ディジタル信号ｙ（ｎ）の値とされている。図９には、ＨＰＦにおけるインパルス応答の理論的な応答のグラフも示されており、理論的な応答と対比すると四捨五入により値を整数に丸めた場合は、ｎ＝７の時点までは理論値に近い応答となるが、ｎ＝７の時点以降においてｙ（ｎ）が“０００１０”（１０進数で「２」）と一定になり、インパルス応答にリミットサイクルが生じてしまうことが分かる。 In the conventional HPF 100 shown in FIG. 7B, when the quantization bit number is 5 bits and the coefficient α is “0.11” in binary, the value is obtained by truncation when an impulse of the value “10000” is input. FIG. 8 shows an impulse response when the is rounded to an integer. In FIG. 8, the horizontal axis is the time point n, and the vertical axis is the value of the output digital signal y (n) expressed in decimal. FIG. 8 also shows a graph of the theoretical response of the impulse response in HPF. In contrast to the theoretical response, when the value is rounded to an integer by truncation, the theoretical value is obtained until n = 2. Although the response is close, the value gradually deviates from the theoretical response as the time point when n = 3 is exceeded, and a degraded impulse response that converges to zero at n = 8 may result. I understand.
Further, in the conventional HPF 100 shown in FIG. 7B, when the number of quantization bits is 5 bits and the coefficient α is “0.11” in binary, rounding is performed when an impulse of the value “10000” is input. FIG. 9 shows an impulse response when the value is rounded to an integer. In FIG. 9, the horizontal axis is the time point n, and the vertical axis is the value of the output digital signal y (n) expressed in decimal. FIG. 9 also shows a graph of the theoretical response of the impulse response in the HPF. When the value is rounded to an integer by rounding off when compared with the theoretical response, the theoretical value is obtained until the point of n = 7. Although the response is close, y (n) becomes constant “00010” (decimal number “2”) after n = 7, and it can be seen that a limit cycle occurs in the impulse response.

図８に示すようにインパルス応答が理論的な応答からずれて劣化したインパルス応答とされていると、出力ディジタル信号ｙ（ｎ）とされる音響信号を聴取した際に良好な音響信号として聞こえないと云う問題点が生じる。また、図９に示すようにインパルス応答にリミットサイクルが生じると、出力ディジタル信号ｙ（ｎ）が出力し続けられることから、出力ディジタル信号ｙ（ｎ）とされる音響信号を聴取した際に常に音響信号が出たままになってしまうと云う問題点が生じる。 As shown in FIG. 8, when the impulse response is a deteriorated impulse response that deviates from the theoretical response, it cannot be heard as a good acoustic signal when the acoustic signal that is the output digital signal y (n) is heard. This causes the problem. Further, as shown in FIG. 9, when a limit cycle occurs in the impulse response, the output digital signal y (n) continues to be output. Therefore, whenever an acoustic signal that is the output digital signal y (n) is listened to, There arises a problem that the acoustic signal remains output.

そこで、本発明は、応答特性が理論的な応答から極力ずれないと共にリミットサイクルが生じにくいフィルタ装置を提供することを目的としている。 Accordingly, an object of the present invention is to provide a filter device in which the response characteristic is not deviated from the theoretical response as much as possible and the limit cycle is hardly generated.

上記目的を達成するために、本発明のフィルタ装置は、単位時間遅延する遅延手段および係数を乗算する係数乗算器とを含む帰還路を有し、該帰還路の出力信号と入力信号とを加算する加算器の出力が前記帰還路に入力される経路を備えるフィルタ装置であって、前記帰還路の出力から前記帰還路に入力するまでの経路に設けられており、第１丸めアルゴリズムと第２丸めアルゴリズムによる丸め結果をセレクタにより演算する毎に選択して出力する値を有効桁に丸める丸め手段を備え、前記第１丸めアルゴリズムは理論値に近い特徴を得られるがリミットサイクルを生じる恐れがあるアルゴリズムとされ、前記第２丸めアルゴリズムは前記第１丸めアルゴリズムに比べリミットサイクルが生じにくいアルゴリズムとされており、前記セレクタでは第１丸めアルゴリズムによる丸め結果を選択する回数ｉに対して、第２丸めアルゴリズムによる丸め結果を選択する回数ｊがｉ≫ｊ（ｉ，ｊは正の整数）とされていることを最も主要な特徴としている。 In order to achieve the above object, a filter device of the present invention has a feedback path including a delay means for delaying a unit time and a coefficient multiplier for multiplying a coefficient, and adds an output signal and an input signal of the feedback path. A filter device having a path through which an output of the adder is input to the feedback path, provided in a path from the output of the feedback path to the input to the feedback path, the first rounding algorithm and the second A rounding means for rounding a rounding result obtained by a rounding algorithm to a valid digit every time a result is selected by a selector is provided. The first rounding algorithm can obtain a characteristic close to a theoretical value but may cause a limit cycle. The second rounding algorithm is an algorithm in which a limit cycle is less likely to occur than the first rounding algorithm. The most important is that the number j of selecting the rounding result by the second rounding algorithm is i >> j (i and j are positive integers) with respect to the number i of selecting the rounding result by the first rounding algorithm. Features.

本発明によれば、セレクタでは第１丸めアルゴリズムによる丸め結果を選択する回数ｉに対して、第２アルゴリズムによる丸め結果を選択する回数ｊがｉ≫ｊとされていることから、応答特性が理論値に近い応答とすることができるにもかかわらず、リミットサイクルが生じにくいフィルタ装置とすることができる。 According to the present invention, in the selector, the number j of selecting the rounding result by the second algorithm is i >> j with respect to the number i of selecting the rounding result by the first rounding algorithm. Although the response can be close to the value, it is possible to provide a filter device in which a limit cycle hardly occurs.

本発明の第１実施例にかかるフィルタ装置の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the filter apparatus concerning 1st Example of this invention. 本発明の第１実施例のフィルタ装置のインパルス応答特性を示す図である。It is a figure which shows the impulse response characteristic of the filter apparatus of 1st Example of this invention. 本発明の第２実施例にかかるフィルタ装置の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the filter apparatus concerning 2nd Example of this invention. 本発明の第３実施例にかかるフィルタ装置の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the filter apparatus concerning 3rd Example of this invention. 本発明にかかるフィルタ装置が適用されるミキサーの構成を示すブロック図である。It is a block diagram which shows the structure of the mixer with which the filter apparatus concerning this invention is applied. 本発明にかかるフィルタ装置が適用されるミキサーの等価的なハードウェア構成を示す図である。It is a figure which shows the equivalent hardware constitutions of the mixer with which the filter apparatus concerning this invention is applied. 従来のフィルタ装置およびその構成を示す回路ブロック図である。It is a circuit block diagram which shows the conventional filter apparatus and its structure. 図７に示す従来のフィルタ装置におけるインパルス応答特性の一例を示す図である。It is a figure which shows an example of the impulse response characteristic in the conventional filter apparatus shown in FIG. 図７に示す従来のフィルタ装置におけるインパルス応答特性の他の例を示す図である。It is a figure which shows the other example of the impulse response characteristic in the conventional filter apparatus shown in FIG.

本発明の第１実施例のフィルタ装置とされるハイパスフィルタ（ＨＰＦ）１の回路ブロック図を図１に示す。
図１に示す第１実施例のＨＰＦ１は１次巡回型のディジタルフィルタとされており、遅延手段１１と係数乗算器１２からなる帰還路を有している。ｘ（ｎ）は標本化周期Ｔで標本化された入力ディジタル信号であり、ｙ（ｎ）は標本化周期Ｔ毎の出力ディジタル信号である。遅延手段１１は、ｙ（ｎ）を単位時間とされる１標本化周期Ｔだけ遅延する遅延手段であり、遅延手段１１からの信号ｙ（ｎ−１）に係数乗算器１２により係数αが乗算される。係数乗算器１２からの信号ｙ（ｎ−１）＊α＝ｙ’（ｎ−１）は値丸め手段において有効桁に値が丸められる。値丸め手段は、有効桁未満を四捨五入することにより値を丸めるアルゴリズムとされる第１丸めアルゴリズム手段１３と、有効桁未満を切り捨てることにより値を丸める第２丸めアルゴリズム手段１４と、第１丸めアルゴリズム手段１３と第２丸めアルゴリズム手段１４による丸め結果を演算する毎に選択して出力するセレクタ１５から構成されている。値丸め手段により有効桁に値が丸められた信号ｙ”（ｎ＋１）は加算器１０において、入力ディジタル信号ｘ（ｎ）と加算されて出力ディジタル信号ｙ（ｎ）が導かれる。すなわち、時点ｎのｙ（ｎ）は、
ｙ（ｎ）＝ｘ（ｎ）＋ｙ”（ｎ−１）（２）
のように表される。 FIG. 1 shows a circuit block diagram of a high-pass filter (HPF) 1 used as a filter device according to the first embodiment of the present invention.
The HPF 1 of the first embodiment shown in FIG. 1 is a first-order cyclic digital filter and has a feedback path composed of a delay means 11 and a coefficient multiplier 12. x (n) is an input digital signal sampled at the sampling period T, and y (n) is an output digital signal for each sampling period T. The delay unit 11 is a delay unit that delays y (n) by one sampling period T, which is a unit time. The signal multiplier (12) multiplies the signal y (n−1) from the delay unit 11 by a coefficient α. Is done. The signal y (n−1) * α = y ′ (n−1) from the coefficient multiplier 12 is rounded to a significant digit by the value rounding means. The value rounding means includes a first rounding algorithm means 13 for rounding values by rounding off less than significant digits, a second rounding algorithm means 14 for rounding values by rounding down less than significant digits, and a first rounding algorithm. It comprises a selector 15 that selects and outputs the rounded result by the means 13 and the second rounding algorithm means 14 every time it calculates. The signal y ″ (n + 1) whose value is rounded to the significant digit by the value rounding means is added to the input digital signal x (n) in the adder 10 to obtain the output digital signal y (n). Y (n) is
y (n) = x (n) + y ″ (n−1) (2)
It is expressed as

値丸め手段におけるセレクタ１５では、第１丸めアルゴリズム手段１３による丸め結果を選択する回数ｉに対して、第２丸めアルゴリズム手段１４による丸め結果を選択する回数ｊがｉ≫ｊ（ｉ，ｊは正の整数）とされている。ここで、図１に示す第１実施例のＨＰＦ１に、入力ディジタル信号として値“１００００”のインパルスがｎ＝０の時点で入力された場合に、上記（２）式で示すインパルス応答を、量子化ビット数を５ビットで考える。また、ＨＰＦ１は整数値を出力することから、値を有効桁に丸めるとは値を整数に丸めることになる。この場合、係数αを１０進数で０．７５（２進数で“０．１１”）とすると共に、セレクタ１５は１０回に１回だけ第２丸めアルゴリズム手段１４による丸め結果を選択するものとする。以下、ｙ（ｎ）を２進数で表すと、ｎ＝０の時点では係数乗算器１２からの出力はなく値丸め手段からの信号はないことから、加算器１０からはｘ（０）がそのまま出力されｙ（０）となる。すなわち、ｙ（０）＝“１００００”となる。 In the selector 15 in the value rounding means, the number j of selecting the rounding result by the second rounding algorithm means 14 is i >> j (i and j are positive) with respect to the number i of selecting the rounding result by the first rounding algorithm means 13. Integer). Here, when the impulse of the value “10000” is input as the input digital signal to the HPF 1 of the first embodiment shown in FIG. 1 at the time of n = 0, the impulse response expressed by the above equation (2) is quantized. Consider the number of bits to be 5 bits. Since HPF1 outputs an integer value, rounding a value to a significant digit rounds the value to an integer. In this case, the coefficient α is set to 0.75 in decimal number (“0.11” in binary number), and the selector 15 selects the rounding result by the second rounding algorithm means 14 once every 10 times. . Hereinafter, when y (n) is expressed in binary, since there is no output from the coefficient multiplier 12 and no signal from the value rounding means at the time of n = 0, x (0) remains unchanged from the adder 10. The output is y (0). That is, y (0) = “10000”.

ｎ＝１の時点では、インパルスであることからｘ（１）＝“０００００”になると共に、係数乗算器１２からの信号はｙ’（０）＝ｙ（０）＊αが出力される。すなわち、
ｙ’（０）＝“１００００”＊“０．１１”＝“０１１００”
となる。値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択するが、ｙ’（０）には有効桁未満の桁（小数桁）が含まれていないことから、セレクタ１５からの信号ｙ”（０）＝ｙ’（０）となる。すなわち、ｙ（１）＝ｙ”（０）＝“０１１００”となる。
なお、ｙ’（ｎ−１）に小数が生じない場合は、第１丸めアルゴリズム手段１３および第２丸めアルゴリズム手段１４からの信号は同じになることから、セレクタ１５がいずれの丸め結果を選択しても出力される信号は同じとなる。
ｎ＝２の時点においてはｎ＝１の時点と同様に演算されて、ｙ（２）は次式に示すようになる。
ｙ（２）＝ｙ”（１）＝ｙ’（１）＝“０１１００”＊“０．１１”＝“０１００１” At the time of n = 1, since it is an impulse, x (1) = “00000” and y ′ (0) = y (0) * α is output from the coefficient multiplier 12. That is,
y ′ (0) = “10000” * “0.11” = “01100”
It becomes. The selector 15 of the value rounding unit selects the rounding result by the first rounding algorithm unit 13, but y ′ (0) does not include a digit (decimal digit) less than a significant digit. The signal y ″ (0) = y ′ (0) is obtained, that is, y (1) = y ″ (0) = “01100”.
If no decimals occur in y ′ (n−1), the signals from the first rounding algorithm means 13 and the second rounding algorithm means 14 are the same, so that the selector 15 selects any rounding result. However, the output signal is the same.
When n = 2, calculation is performed in the same manner as when n = 1, and y (2) is expressed by the following equation.
y (2) = y ”(1) = y ′ (1) =“ 01100 ”*“ 0.11 ”=“ 01001 ”

ｎ＝３の時点におけるｙ’（２）は、
ｙ’（２）＝“０１００１”＊“０．１１”＝“００１１０．１１”
となってｙ’（２）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“００１１０．１１”は、“００１１１”と丸められ、ｙ”（２）＝“００１１１”となる。すなわち、ｙ（３）は、
ｙ（３）＝ｙ”（２）＝“００１１１”
となる。 y ′ (2) at the time point of n = 3 is
y ′ (2) = “01001” * “0.11” = “00110.11”
Thus, y '(2) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. Since the first rounding algorithm means 13 rounds off decimal values less than significant digits, “00110.11” is rounded to “00111” and y ”(2) =“ 00111 ”, that is, y ( 3)
y (3) = y ”(2) =“ 00111 ”
It becomes.

ｎ＝４の時点におけるｙ’（３）は、
ｙ’（３）＝“００１１１”＊“０．１１”＝“００１０１．０１”
となってｙ’（３）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“００１０１．０１”は、“００１０１”と丸められ、ｙ”（３）＝“００１０１”となる。すなわち、ｙ（４）は、
ｙ（４）＝ｙ”（３）＝“００１０１”
となる。 y ′ (3) at the time point of n = 4 is
y ′ (3) = “00111” * “0.11” = “00101.01”
And y '(3) has a decimal number less than a significant digit. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. Since the first rounding algorithm means 13 rounds off decimal values less than significant digits, “00101.01” is rounded to “00101” and y ”(3) =“ 00101 ”, that is, y ( 4)
y (4) = y ”(3) =“ 00101 ”
It becomes.

ｎ＝５の時点におけるｙ’（４）は、
ｙ’（４）＝“００１０１”＊“０．１１”＝“０００１１．１１”
となってｙ’（４）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“０００１１．１１”は、“００１００”と丸められ、ｙ”（４）＝“００１００”となる。すなわち、ｙ（５）は、
ｙ（５）＝ｙ”（４）＝“００１００”
となる。
ｎ＝６の時点におけるｙ’（５）は、
ｙ’（５）＝“００１００”＊“０．１１”＝“０００１１．００”
となってｙ’（５）は有効桁未満の小数が生じない。この場合、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択するが、ｙ”（５）＝ｙ’（５）となる。すなわち、ｙ（６）は、
ｙ（６）＝ｙ”（５）＝“０００１１”
となる。 y ′ (4) at the time point of n = 5 is
y ′ (4) = “00101” * “0.11” = “00011.11”
Thus, y '(4) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. In the first rounding algorithm means 13, since the decimal value less than the significant digits is rounded off, “00011.11” is rounded to “00100” and y (4) = “00100”, ie, y ( 5)
y (5) = y ”(4) =“ 00100 ”
It becomes.
y ′ (5) at the time point of n = 6 is
y ′ (5) = “00100” * “0.11” = “00011.00”
Thus, y '(5) does not produce a decimal number less than significant digits. In this case, the value rounding means selector 15 selects the rounding result by the first rounding algorithm means 13, but y ″ (5) = y ′ (5). That is, y (6) is
y (6) = y ”(5) =“ 00011 ”
It becomes.

ｎ＝７の時点におけるｙ’（６）は、
ｙ’（６）＝“０００１１”＊“０．１１”＝“０００１０．０１”
となってｙ’（６）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“０００１０．０１”は、“０００１０”と丸められ、ｙ”（６）＝“０００１０”となる。すなわち、ｙ（７）は、
ｙ（７）＝ｙ”（６）＝“０００１０”
となる。
ｎ＝８の時点におけるｙ’（８）は、
ｙ’（７）＝“０００１０”＊“０．１１”＝“００００１．１０”
となってｙ’（７）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“００００１．１０”は、“０００１０”と丸められ、ｙ”（７）＝“０００１０”となる。すなわち、ｙ（８）は、
ｙ（８）＝ｙ”（７）＝“０００１０”
となり、ｙ（７）と同じ値となる。 y ′ (6) at the time point of n = 7 is
y ′ (6) = “00011” * “0.11” = “00010.01”
Thus, y '(6) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. Since the first rounding algorithm means 13 rounds off decimal values less than significant digits, “00010.01” is rounded to “00010” and y ”(6) =“ 00010 ”, that is, y ( 7)
y (7) = y ”(6) =“ 00010 ”
It becomes.
y ′ (8) at the time point of n = 8 is
y ′ (7) = “00010” * “0.11” = “00001.10.”
Thus, y ′ (7) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. In the first rounding algorithm means 13, since the decimal value less than the significant digits is rounded off, “00001.10” is rounded to “00010”, and y (7) = “00010”, that is, y ( 8)
y (8) = y ”(7) =“ 00010 ”
And becomes the same value as y (7).

ｎ＝９の時点におけるｙ’（８）は、
ｙ’（８）＝“０００１０”＊“０．１１”＝“００００１．１０”
となってｙ’（８）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“００００１．１０”は、“０００１０”と丸められ、ｙ”（８）＝“０００１０”となる。すなわち、ｙ（９）は、
ｙ（９）＝ｙ”（８）＝“０００１０”
となり、ｙ（８）と同じ値となる。
ｎ＝１０の時点におけるｙ’（９）は、
ｙ’（９）＝“０００１０”＊“０．１１”＝“００００１．１０”
となってｙ’（９）は有効桁未満の小数が生じる。ここでは、１０回目の演算周期となることから値丸め手段のセレクタ１５は、第２丸めアルゴリズム手段１４による丸め結果を選択する。第２丸めアルゴリズム手段１４では、有効桁未満の小数値が切り捨てられることから“００００１．１０”は、“００００１”と丸められ、ｙ”（９）＝“００００１”となる。すなわち、ｙ（１０）は、
ｙ（１０）＝ｙ”（９）＝“００００１”
となる。 y ′ (8) at the time point of n = 9 is
y ′ (8) = “00010” * “0.11” = “00001.10.”
Thus, y '(8) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. In the first rounding algorithm means 13, since the decimal value less than the significant digit is rounded off, “00001.10” is rounded to “00010” and y ”(8) =“ 00010 ”, that is, y ( 9)
y (9) = y ”(8) =“ 00010 ”
And becomes the same value as y (8).
y ′ (9) at the time point of n = 10 is
y ′ (9) = “00010” * “0.11” = “00001.10.”
Thus, y '(9) has a decimal number less than significant digits. Here, since it is the tenth calculation cycle, the selector 15 of the value rounding means selects the rounding result by the second rounding algorithm means 14. In the second rounding algorithm means 14, since decimal values less than significant digits are rounded down, “00001.10” is rounded to “00001” and y ”(9) =“ 00001 ”, that is, y (10 )
y (10) = y ”(9) =“ 00001 ”
It becomes.

ｎ＝１１の時点におけるｙ’（１０）は、
ｙ’（１０）＝“００００１”＊“０．１１”＝“０００００．１１”
となってｙ’（１０）は有効桁未満の小数が生じる。ここで、値丸め手段のセレクタ１５は、第１丸めアルゴリズム手段１３による丸め結果を選択する。第１丸めアルゴリズム手段１３では、有効桁未満の小数値が四捨五入されることから“０００００．１１”は、“００００１”と丸められ、ｙ”（１０）＝“００００１”となる。すなわち、ｙ（１１）は、
ｙ（１１）＝ｙ”（１０）＝“００００１”
となり、ｙ（１０）と同じ値となる。
ｎ＝１２ないしｎ＝１９の時点では、ｎ＝１１の時点と同様の演算内容とされるので説明は省略するがｙ（１２）ないしｙ（１９）の値は“００００１”となる。
そして、ｎ＝２０の時点におけるｙ’（１９）は、
ｙ’（１９）＝“００００１”＊“０．１１”＝“０００００．１１”
となってｙ’（１９）は有効桁未満の小数が生じる。ここでは、２０回目の演算周期となることから値丸め手段のセレクタ１５は、第２丸めアルゴリズム手段１４による丸め結果を選択する。第２丸めアルゴリズム手段１４では、有効桁未満の小数値が切り捨てられることから“０００００．１１”は、“０００００”と丸められ、ｙ”（１９）＝“０００００”となる。すなわち、ｙ（２０）は、
ｙ（２０）＝ｙ”（１９）＝“０００００”
とゼロに収束するようになる。 y ′ (10) at the time point of n = 11 is
y ′ (10) = “00001” * “0.11” = “00000.11”
Thus, y '(10) has a decimal number less than significant digits. Here, the selector 15 of the value rounding means selects the rounding result by the first rounding algorithm means 13. In the first rounding algorithm means 13, since the decimal value less than the significant digits is rounded off, “00000.11” is rounded to “00001” and y ”(10) =“ 00001 ”, that is, y ( 11)
y (11) = y ”(10) =“ 00001 ”
And becomes the same value as y (10).
At the time point of n = 12 to n = 19, the calculation contents are the same as those at the time point of n = 11, so the description thereof is omitted, but the values of y (12) to y (19) are “00001”.
And y ′ (19) at the time point of n = 20 is
y ′ (19) = “00001” * “0.11” = “00000.11”
Thus, y '(19) has a decimal number less than significant digits. Here, since it is the 20th calculation cycle, the selector 15 of the value rounding means selects the rounding result by the second rounding algorithm means 14. In the second rounding algorithm means 14, since the decimal value less than the significant digits is rounded down, “00000.11” is rounded to “00000” and y ”(19) =“ 00000 ”, that is, y (20 )
y (20) = y ”(19) =“ 00000 ”
And converge to zero.

図１に示す本発明の第１実施例にかかるＨＰＦ１において、量子化ビット数を５ビット、係数αを２進数で“０．１１”とした時に、値“１００００”のインパルスが入力された際のインパルス応答を理論的な応答と対比して図２に示す。図２において、横軸は時点ｎとされ、縦軸は１０進数で表した出力ディジタル信号ｙ（ｎ）の値とされている。
図２を参照すると、本発明にかかるＨＰＦ１は、ｎ＝７の時点までは理論値に近い応答となり、ｎ＝８，９の時点においてはｎ＝７の時点と同じ値のｙ（ｎ）が出力される。しかし、ｎ＝１０の時点においてｙ（１０）は“１”だけゼロ方向へ変化するようになる。さらに、ｎ＝１１〜１９の時点においてはｎ＝１０の時点と同じ値（“００００１”）のｙ（ｎ）が出力されるが、ｎ＝２０の時点においてｙ（２０）は“１”だけゼロ方向へ変化してゼロに収束するよう変化するようになる。このように、本発明の第１実施例にかかるフィルタ装置においては、応答特性が理論値に近い応答とすることができると共に、リミットサイクルが生じることのないフィルタ装置とすることができる。 In the HPF 1 according to the first embodiment of the present invention shown in FIG. 1, when an impulse having a value of “10000” is input when the number of quantization bits is 5 bits and the coefficient α is “0.11” in binary. The impulse response is shown in FIG. 2 in comparison with the theoretical response. In FIG. 2, the horizontal axis is the time point n, and the vertical axis is the value of the output digital signal y (n) expressed in decimal.
Referring to FIG. 2, the HPF 1 according to the present invention has a response close to the theoretical value until the time point n = 7, and y (n) having the same value as that at the time point n = 7 is obtained at the time point n = 8 and 9. Is output. However, when n = 10, y (10) changes in the zero direction by “1”. Furthermore, y (n) of the same value (“00001”) as that at the time point of n = 10 is output at the time point of n = 11 to 19, but y (20) is only “1” at the time point of n = 20. It changes to zero and changes to converge to zero. Thus, in the filter device according to the first embodiment of the present invention, the response characteristic can be a response close to the theoretical value, and a filter device in which a limit cycle does not occur can be obtained.

次に、本発明の第２実施例のフィルタ装置とされるハイパスフィルタ（ＨＰＦ）２の回路ブロック図を図３に示す。
図３に示す第２実施例のＨＰＦ２も１次巡回型のディジタルフィルタとされており、遅延手段２４と係数乗算器２５からなる帰還路を有している。第２実施例のＨＰＦ２は、加算器２０と遅延手段２４との間に値丸め手段を設けるようにした構成とされている。すなわち、遅延手段２４は、出力ディジタル信号ｙ（ｎ）を単位時間とされる１標本化周期Ｔだけ遅延する遅延手段であり、遅延手段２４からの信号ｙ（ｎ−１）に係数乗算器２５により係数αが乗算される。係数乗算器２５からの信号ｙ（ｎ−１）＊α＝ｙ’（ｎ−１）は加算器２０において、入力ディジタル信号ｘ（ｎ）と加算される。加算器２０からの信号ｙ’（ｎ）は値丸め手段において有効桁に値が丸められる。値丸め手段は、有効桁未満を四捨五入することにより値を丸めるアルゴリズムとされる第１丸めアルゴリズム手段２１と、有効桁未満を切り捨てることにより値を丸める第２丸めアルゴリズム手段２２と、第１丸めアルゴリズム手段２１と第２丸めアルゴリズム手段２２による丸め結果を演算周期毎に選択して出力するセレクタ２３から構成されている。値丸め手段により有効桁に値が丸められた信号は出力ディジタル信号ｙ（ｎ）として出力される。 Next, FIG. 3 shows a circuit block diagram of a high-pass filter (HPF) 2 which is a filter device of the second embodiment of the present invention.
The HPF 2 of the second embodiment shown in FIG. 3 is also a primary cyclic digital filter, and has a feedback path composed of a delay means 24 and a coefficient multiplier 25. The HPF 2 of the second embodiment is configured such that a value rounding means is provided between the adder 20 and the delay means 24. That is, the delay unit 24 is a delay unit that delays the output digital signal y (n) by one sampling period T, which is a unit time, and the signal multiplier (25) is added to the signal y (n−1) from the delay unit 24. Is multiplied by the coefficient α. The signal y (n−1) * α = y ′ (n−1) from the coefficient multiplier 25 is added to the input digital signal x (n) in the adder 20. The value of the signal y ′ (n) from the adder 20 is rounded to a significant digit in the value rounding means. The value rounding means includes a first rounding algorithm means 21 which is an algorithm for rounding a value by rounding off less than significant digits, a second rounding algorithm means 22 for rounding a value by rounding down less than significant digits, and a first rounding algorithm. It comprises a selector 23 that selects and outputs a rounding result by the means 21 and the second rounding algorithm means 22 for each calculation cycle. A signal whose value is rounded to a valid digit by the value rounding means is output as an output digital signal y (n).

値丸め手段におけるセレクタ２３では、第１丸めアルゴリズム手段２１による丸め結果を選択する回数ｉに対して、第２丸めアルゴリズム手段２２による丸め結果を選択する回数ｊがｉ≫ｊ（ｉ，ｊは正の整数）とされている。
このような、第２実施例のＨＰＦ２のインパルス応答は、第１実施例のＨＰＦ１のインパルス応答と同様となる。例えば、図２に示す第２実施例のＨＰＦ２に、入力ディジタル信号として値“１００００”のインパルスがｎ＝０の時点で入力された場合のインパルス応答は、量子化ビット数の有効桁数を５ビット、係数αを１０進数で０．７５（２進数で“０．１１”）とすると共に、セレクタ２３は１０回に１回だけ第２丸めアルゴリズム手段２２による丸め結果を選択するものとすると、図２に「本発明」として示すインパルス応答と同様となる。従って、本発明の第２実施例にかかるフィルタ装置においては、応答特性が理論値に近い応答とすることができると共に、リミットサイクルが生じることのないフィルタ装置とすることができる。 In the selector 23 in the value rounding means, the number j of selecting the rounding result by the second rounding algorithm means 22 is i >> j (i and j are positive) with respect to the number i of selecting the rounding result by the first rounding algorithm means 21. Integer).
Such an impulse response of the HPF 2 of the second embodiment is the same as the impulse response of the HPF 1 of the first embodiment. For example, the impulse response when the impulse of the value “10000” is input as the input digital signal at the time of n = 0 to the HPF 2 of the second embodiment shown in FIG. The bit and coefficient α are set to 0.75 decimal (“0.11” in binary), and the selector 23 selects the rounding result by the second rounding algorithm means 22 once every 10 times. This is the same as the impulse response shown as “present invention” in FIG. Therefore, in the filter device according to the second embodiment of the present invention, the response characteristic can be a response close to the theoretical value, and a filter device in which a limit cycle does not occur can be obtained.

次に、本発明の第３実施例のフィルタ装置とされるハイパスフィルタ（ＨＰＦ）３の回路ブロック図を図４に示す。
図４に示す第３実施例のＨＰＦ３は２次巡回型のディジタルフィルタとされており、第３実施例のＨＰＦ３は、遅延手段３４と係数乗算器３５からなる第１帰還路と、遅延手段３６と係数乗算器３７からなる第２帰還路とを有している。すなわち、遅延手段３４は、出力ディジタル信号ｙ（ｎ）を単位時間とされる１標本化周期Ｔだけ遅延する遅延手段であり、遅延手段３４からの信号ｙ（ｎ−１）に係数乗算器３５により係数α₁が乗算される。係数乗算器３５からの信号ｙ（ｎ−１）＊α₁＝ｙ’（ｎ−１）は加算器３０に入力される。また、遅延手段３６は、信号ｙ（ｎ−１）を単位時間とされる１標本化周期Ｔだけ遅延する遅延手段であり、遅延手段３６からの信号ｙ（ｎ−２）に係数乗算器３７により係数α₂が乗算される。係数乗算器３７からの信号ｙ（ｎ−２）＊α₂＝ｙ’（ｎ−２）も加算器３０に入力される。 Next, FIG. 4 shows a circuit block diagram of a high-pass filter (HPF) 3 which is a filter device according to a third embodiment of the present invention.
The HPF 3 of the third embodiment shown in FIG. 4 is a second-order cyclic digital filter. The HPF 3 of the third embodiment includes a first feedback path including a delay means 34 and a coefficient multiplier 35, and a delay means 36. And a second feedback path composed of a coefficient multiplier 37. That is, the delay means 34 is a delay means for delaying the output digital signal y (n) by one sampling period T, which is a unit time, and the signal multiplier (35) is added to the signal y (n−1) from the delay means 34. Is multiplied by the coefficient α ₁ . The signal y (n−1) * α ₁ = y ′ (n−1) from the coefficient multiplier 35 is input to the adder 30. The delay unit 36 is a delay unit that delays the signal y (n−1) by one sampling period T, which is a unit time. The delay unit 36 adds a coefficient multiplier 37 to the signal y (n−2) from the delay unit 36. Is multiplied by the coefficient α ₂ . The signal y (n−2) * α ₂ = y ′ (n−2) from the coefficient multiplier 37 is also input to the adder 30.

加算器３０において、ｙ’（ｎ−１）およびｙ’（ｎ−２）が入力ディジタル信号ｘ（ｎ）と加算される。加算器３０からの信号ｙ”（ｎ）は値丸め手段において有効桁に値が丸められる。値丸め手段は、有効桁未満を四捨五入することにより値を丸めるアルゴリズムとされる第１丸めアルゴリズム手段３１と、有効桁未満を切り捨てることにより値を丸める第２丸めアルゴリズム手段３２と、第１丸めアルゴリズム手段３１と第２丸めアルゴリズム手段３２による丸め結果を演算周期毎に選択して出力するセレクタ３３から構成されている。値丸め手段により有効桁に値が丸められた信号は出力ディジタル信号ｙ（ｎ）として出力される。値丸め手段におけるセレクタ３３では、第１丸めアルゴリズム手段３１による丸め結果を選択する回数ｉに対して、第２丸めアルゴリズム手段３２による丸め結果を選択する回数ｊがｉ≫ｊ（ｉ，ｊは正の整数）とされている。この場合、セレクタ３３は第２丸めアルゴリズム手段３２の丸め結果を選択する際に、２次のＨＰＦ３とされていることから２回連続して選択するようにしている。
これにより、第３実施例に示す２次のＨＰＦ３や高次のＨＰＦのインパルス応答においても、応答特性が理論値に近い応答とすることができると共に、リミットサイクルが生じにくくなるフィルタ装置とすることができる。 In the adder 30, y ′ (n−1) and y ′ (n−2) are added to the input digital signal x (n). The signal y ″ (n) from the adder 30 is rounded to a significant digit in the value rounding means. The value rounding means is a first rounding algorithm means 31 which is an algorithm for rounding a value by rounding off less than significant digits. And a second rounding algorithm means 32 that rounds the value by rounding down less than significant digits, and a selector 33 that selects and outputs the rounding result by the first rounding algorithm means 31 and the second rounding algorithm means 32 for each operation cycle. A signal whose value has been rounded to a valid digit by the value rounding means is output as an output digital signal y (n) The selector 33 in the value rounding means selects the rounding result by the first rounding algorithm means 31. The number of times j for selecting the rounding result by the second rounding algorithm means 32 with respect to the number of times i is i >> j (i and j are positive integers). ) And is. In this case, the selector 33 is to choose when selecting a rounding result of the second rounding algorithm means 32, successively twice because it is a second-order HPF 3.
As a result, even in the impulse response of the second-order HPF 3 and the higher-order HPF shown in the third embodiment, the response characteristic can be a response close to the theoretical value, and the filter device is less likely to cause a limit cycle. Can do.

以上説明した本発明にかかるフィルタ装置は、ＤＳＰ（ディジタル信号処理装置：Digital Signal Processor）により実現することができる。ここで、ＤＳＰにより構成した本発明にかかるフィルタ装置が適用されたミキサーの構成を示すブロック図を図５に示す。
図５に示すミキサー４は、ＣＰＵ（Central Processing Unit）４０が管理プログラム（ＯＳ：Operating System）を実行しており、ミキサー４の全体の動作をＯＳ上で制御していると共に、楽音制御処理等を実行している。ＲＯＭ（Read Only Member）４１には、音色データやＣＰＵ４０が実行する楽音制御処理等の動作ソフトウェアが格納されている。ＲＯＭ４１を書き換え可能なメモリとすることにより、動作ソフトウェアを書き換え可能となり動作ソフトウェアのバージョンアップを容易に行うことができる。ＲＡＭ（Random Access Memory）４２には、ＣＰＵ４０のワークエリアや各種データ等の記憶エリアが設定されている。 The filter device according to the present invention described above can be realized by a DSP (Digital Signal Processor). Here, FIG. 5 shows a block diagram showing a configuration of a mixer to which the filter device according to the present invention configured by a DSP is applied.
In the mixer 4 shown in FIG. 5, a CPU (Central Processing Unit) 40 executes a management program (OS: Operating System), controls the overall operation of the mixer 4 on the OS, and performs tone control processing and the like. Is running. In a ROM (Read Only Member) 41, operation software such as tone color data and musical tone control processing executed by the CPU 40 is stored. By making the ROM 41 a rewritable memory, the operation software can be rewritten and the operation software can be easily upgraded. In a RAM (Random Access Memory) 42, a work area for the CPU 40 and a storage area for various data are set.

表示ＩＦ４３は、表示器４４にミキサー４に関する設定を行うメニュー等の表示画面を表示させる表示インタフェースである。表示器４４は、タッチパネル機能を有するＬＣＤ（Liquid Crystal Display）からなるディスプレイである。検出ＩＦ４５は、操作子４６をスキャンして、操作子４６に対する操作を検出してＣＰＵ４０に送出している。操作子４６は、ミキサー４のパネルに設けられている各種操作を行うノブ、フェーダやボタン等の設定操作子や鍵盤等の演奏操作子からなる操作子である。通信ＩＦ４７は、通信Ｉ／Ｏ４８を介して外部機器と通信を行うための通信インタフェースであり、イーサネット（登録商標）などのネットワーク用のインタフェースとされる。ＣＰＵ４０、ＲＯＭ４１、ＲＡＭ４２、表示ＩＦ４３、検出ＩＦ４５、通信ＩＦ４７、ＥＦＸ４９、ＤＳＰ５０は通信バス５１を介してデータ等の授受を行っている。 The display IF 43 is a display interface that causes the display 44 to display a display screen such as a menu for setting the mixer 4. The display 44 is a display composed of an LCD (Liquid Crystal Display) having a touch panel function. The detection IF 45 scans the operation element 46 to detect an operation on the operation element 46 and sends it to the CPU 40. The operation unit 46 is an operation unit including a setting operation unit such as a knob, a fader, and a button for performing various operations provided on the panel of the mixer 4 and a performance operation unit such as a keyboard. The communication IF 47 is a communication interface for communicating with an external device via the communication I / O 48, and is a network interface such as Ethernet (registered trademark). The CPU 40, ROM 41, RAM 42, display IF 43, detection IF 45, communication IF 47, EFX 49, and DSP 50 exchange data and the like via the communication bus 51.

ＤＳＰ５０はＣＰＵ４０の制御の基で、発音される楽音波形を生成したり楽音の音量、パン、効果などの音響特性を制御するディジタル信号処理を行っており、本発明にかかるフィルタ装置による音響信号のディジタル信号処理も行っている。エフェクタ（ＥＦＸ）４９はＣＰＵ４０の制御の基で、ミキシングされたオーディオ信号にリバーブ、エコーやコーラス等のエフェクトを付加している。ＥＦＸ４９およびＤＳＰ５０は音声バス５５を介してＡＤ５２、ＤＡ５３、ＤＤ５４とデータ等の授受を行っている。ＡＤ５２は、ミキサー４にアナログ信号を入力する複数のアナログ入力ポートであり、ＡＤ５２において入力されたアナログ入力信号はディジタル信号に変換されて音声バス５５に送出される。ＤＡ５３は、ミキサー４から外部へ出力する複数のアナログ出力ポートであり、ＤＡ５３において音声バス５５を介して受け取ったディジタル出力信号はアナログ信号に変換されて、会場やステージに配置されたスピーカから出力される。ＤＤ５４は、ミキサー４にディジタル信号を入力すると共に、外部にディジタル信号を出力する複数のディジタル入力／出力ポートであり、ＤＤ５４において入力されたディジタル入力信号は音声バス５５に送出され、音声バス５５を介して受け取ったディジタル出力信号はディジタルレコーダ等に出力される。なお、ＡＤ５２およびＤＤ５４から音声バス５５へ送出されたディジタル信号はＤＳＰ５０が受け取ってフィルタリング処理等のディジタル信号処理が施される。また、ＤＳＰ５０から音声バス５５に送出された楽音波形やディジタル信号はＤＡ５３あるいはＤＤ５４が受け取るようになる。 Under the control of the CPU 40, the DSP 50 performs digital signal processing for generating a musical sound waveform to be generated and controlling acoustic characteristics such as the volume, pan, and effect of the musical sound. It also performs digital signal processing. The effector (EFX) 49 adds effects such as reverb, echo, chorus, etc. to the mixed audio signal under the control of the CPU 40. The EFX 49 and the DSP 50 exchange data with the AD 52, DA 53, and DD 54 via the audio bus 55. The AD 52 is a plurality of analog input ports that input analog signals to the mixer 4, and the analog input signals input in the AD 52 are converted into digital signals and sent to the audio bus 55. The DA 53 is a plurality of analog output ports output from the mixer 4 to the outside. The digital output signal received via the audio bus 55 in the DA 53 is converted into an analog signal and output from speakers arranged at the venue or stage. The The DD 54 is a plurality of digital input / output ports that input digital signals to the mixer 4 and also output digital signals to the outside. The digital input signals input in the DD 54 are sent to the audio bus 55, and are sent through the audio bus 55. The digital output signal received via the signal is output to a digital recorder or the like. The digital signal sent from the AD 52 and DD 54 to the audio bus 55 is received by the DSP 50 and subjected to digital signal processing such as filtering processing. The DA 53 or DD 54 receives the musical sound waveform or digital signal sent from the DSP 50 to the audio bus 55.

次に、ミキサー４において実行される混合処理アルゴリズムを等価的なハードウェア構成として示すブロック図を図６に示す。
図６において、複数のアナログ入力ポート（ＡＤ５２）に入力された複数のアナログ信号はディジタル信号に変換されて入力パッチ（Input Patch）６０に入力される。また、複数のディジタル入力ポート（ＤＤ５４）に入力された複数のディジタル信号は、そのまま入力パッチ６０に入力される。入力パッチ６０では、信号の入力元である複数の入力ポートの何れか１つの入力ポートを、Ｎチャンネル（Ｎは１以上の整数：例えば９６チャンネル）とされる入力チャンネル部６１の各入力チャンネル（Input Channel）６１−１，６１−２，６１−３，・・・・，６１−Ｎに選択的にパッチ（結線）している。各入力チャンネル６１−１〜６１−Ｎには、入力パッチ６０でパッチされた入力ポートからのオーディオ信号In.1,In.2,In.3,・・・,In.Nがそれぞれ供給される。 Next, FIG. 6 is a block diagram showing the mixing processing algorithm executed in the mixer 4 as an equivalent hardware configuration.
In FIG. 6, a plurality of analog signals input to a plurality of analog input ports (AD 52) are converted into digital signals and input to an input patch 60. The plurality of digital signals input to the plurality of digital input ports (DD 54) are input to the input patch 60 as they are. In the input patch 60, any one input port of a plurality of input ports that are input sources of signals is set to each input channel of the input channel unit 61 (N is an integer of 1 or more: for example, 96 channels). Input Channel) 61-1, 61-2, 61-3,..., 61-N are selectively patched (connected). The audio signals In.1, In.2, In.3,..., In.N from the input ports patched by the input patch 60 are supplied to the input channels 61-1 to 61-N, respectively. .

入力チャンネル部６１における各入力チャンネル６１−１〜６１−Ｎにおける各入力チャンネル信号は、イコライザやコンプレッサにより音響信号の特性が調整されると共に送り出しレベルが制御されてＭ本（Ｍは１以上の整数：例えば２４本）の混合バス（Mix Bus）６４およびＬ，Ｒのステレオのキューバス（Cue Bus）６６へ送出される。この場合、入力チャンネル部６１から出力されるＮ入力チャンネル信号は、Ｍ本の混合バス６５の１ないし複数に選択的に出力される。混合バス６５においては、Ｍ本の各バスにおいて、Ｎ入力チャンネルのうちの任意の入力チャンネルから選択的に入力された１ないし複数の入力チャンネル信号が混合されて、合計Ｍ通りの混合出力が出力される。Ｍ本の混合バス６５の各バスからの混合出力は、Ｍチャンネルとされる出力チャンネル部６２の各出力チャンネル（Output Channel）６２−１，６２−２，６２−３，・・・・，６２−Ｍにそれぞれ出力される。各出力チャンネル６２−１〜６２−Ｍでは、イコライザやコンプレッサにより周波数バランス等の音響信号の特性が調整されて、出力チャンネル信号Mix.1,Mix.2,Mix.3,・・・,Mix.Mとして出力され、このＭ出力チャンネル信号Mix.1~Mix.Mは、出力パッチ（Output Patch）６４に出力される。また、Ｌ，Ｒのキューバス（Cue Bus）６６においてはＮ入力チャンネルのうちの任意の入力チャンネルから選択的に入力された１ないし複数の入力チャンネル信号が混合されたキュー／モニタ用の信号がキュー／モニタ部（Cue/Monitor）６３に出力される。キュー／モニタ部６３から出力されるキュー／モニタ出力（Cue/monitor）は出力パッチ６４に出力される。 Each of the input channel signals in the input channels 61-1 to 61 -N in the input channel unit 61 is adjusted to M (where M is an integer of 1 or more), while the characteristics of the acoustic signal are adjusted by an equalizer or compressor and the delivery level is controlled. : For example, 24 mix buses 64 and L, R stereo cue buses 66 are sent. In this case, the N input channel signals output from the input channel unit 61 are selectively output to one or more of the M mixing buses 65. In the mixed bus 65, one or a plurality of input channel signals selectively input from any of the N input channels are mixed in each of the M buses, and a total of M mixed outputs are output. Is done. The mixed outputs from each of the M mixed buses 65 are output channels (Output Channels) 62-1, 62-2, 62-3,... -M is output respectively. In each of the output channels 62-1 to 62-M, the characteristics of the acoustic signal such as the frequency balance are adjusted by an equalizer or a compressor, and the output channel signals Mix.1, Mix.2, Mix.3,. The M output channel signals Mix.1 to Mix.M are output to an output patch 64. In the L and R cue bus 66, there is a cue / monitor signal in which one or a plurality of input channel signals selectively inputted from any of the N input channels are mixed. The data is output to a cue / monitor unit (Cue / Monitor) 63. The cue / monitor output (Cue / monitor) output from the cue / monitor unit 63 is output to the output patch 64.

出力パッチ６４では、出力チャンネル部６２からのＭ出力チャンネル信号Ｍｉｘ．１〜Ｍｉｘ．Ｍおよびキュー／モニタ部６３からのキュー／モニタ出力の何れかを、複数の出力ポート（ＤＡ５３およびＤＤ５４）のいずれかに選択的にパッチ（結線）することができ、各出力ポートには、出力パッチ６４でパッチされた出力チャンネル信号が供給される。ＤＡ５３の出力ポートにおいて、ディジタルの出力チャンネル信号はアナログ出力信号に変換され、アンプにより増幅されて会場に配置された複数のスピーカから放音される。さらに、このアナログ出力信号はステージ上のミュージシャン等が耳に装着するインイヤーモニタに供給されたり、その近傍に置かれたステージモニタスピーカで再生される。また、複数のディジタル出力ポートを備えるディジタル出力ポート部（ＤＤ５４）から出力されるディジタルオーディオ信号は、レコーダや外部接続されたＤＡＴ等に供給されてディジタル録音することができるようにされている。また、キュー／モニタ出力は出力パッチ６４でアサインされたＤＡ５３の出力ポートにおいてアナログ出力信号に変換され、オペレータルームに配置されたモニタ用スピーカやオペレータが装着するヘッドホン等から出力されてオペレータが検聴できるようになる。
このようなミキサー４におけるＤＳＰ５０において動作する本発明にかかるフィルタ装置では、応答特性が理論値に近い応答とすることができると共に、リミットサイクルが生じることのないフィルタ装置とすることができる。これにより、本発明にかかるフィルタ装置が適用されたミキサー４においては、聴取した際に良好に聞こえる音響信号を出力することができると共に、音響信号が出力されたままになることを防止することができるようになる。 In the output patch 64, the M output channel signal Mix. 1-Mix. Any of the M and the queue / monitor output from the queue / monitor unit 63 can be selectively patched (connected) to any of a plurality of output ports (DA53 and DD54). The output channel signal patched by the patch 64 is supplied. At the output port of the DA 53, the digital output channel signal is converted into an analog output signal, amplified by an amplifier, and emitted from a plurality of speakers arranged in the venue. Further, this analog output signal is supplied to an in-ear monitor worn by a musician or the like on the stage or reproduced by a stage monitor speaker placed in the vicinity thereof. A digital audio signal output from a digital output port section (DD54) having a plurality of digital output ports is supplied to a recorder, an externally connected DAT, or the like so that it can be digitally recorded. Also, the cue / monitor output is converted into an analog output signal at the output port of the DA 53 assigned by the output patch 64, and is output from a monitor speaker arranged in the operator room, headphones worn by the operator, etc. become able to.
In the filter device according to the present invention operating in the DSP 50 in the mixer 4, the response characteristic can be a response close to the theoretical value, and a filter device in which no limit cycle occurs can be obtained. Thereby, in the mixer 4 to which the filter device according to the present invention is applied, it is possible to output an acoustic signal that can be heard well when listening, and to prevent the acoustic signal from being output. become able to.

以上説明した本発明のフィルタ装置において、第１丸めアルゴリズム手段は四捨五入により値を整数に丸めるようにしたが、ｋ捨（ｋ+１）入（ｋは正の整数）またはビット切り捨てすることにより値を丸めるアルゴリズムとしてもよい。また、第１丸めアルゴリズム手段と第２アルゴリズム手段が同じ値の信号について有効桁に丸める演算を行った際の演算結果は、第２アルゴリズム手段の演算結果における有効桁の値が２進数で“１”だけ小さくなることがあるアルゴリズムとなる。
さらに、本発明のフィルタ装置において、値丸め手段におけるセレクタは、第１丸めアルゴリズム手段による丸め結果を選択する回数ｉに対して、第２丸めアルゴリズム手段による丸め結果を選択する回数ｊがｉ≫ｊ（ｉ，ｊは正の整数）とされている。この場合、セレクタは一例として１０回に１回だけ第２丸めアルゴリズム手段による丸め結果を選択するようにしたが、これに限ることはなくセレクタが第２丸めアルゴリズム手段による丸め結果を選択する回数を、数％に相当する回数とすることができる。この場合、セレクタが第２丸めアルゴリズム手段による丸め結果を選択する周期は一定周期とする必要はなくランダムな周期で選択するようにしても良い。
なお、本発明のフィルタ装置はＨＰＦに限るものではなく、ローパスフィルタやバンドパスフィルタ等に適用できるものである。また、ｍ本の帰還路を有しているｍ次のフィルタ装置とされている場合は、セレクタは第２丸めアルゴリズム手段の丸め結果を選択する際に、ｍ回連続して選択するようになされる。 In the filter device of the present invention described above, the first rounding algorithm means rounds the value to an integer by rounding off. However, the value is obtained by rounding off k (k + 1) (k is a positive integer) or rounding down bits. An algorithm for rounding off may be used. The calculation result when the first rounding algorithm means and the second algorithm means perform the calculation of rounding to the significant digit for the signal having the same value, the value of the significant digit in the calculation result of the second algorithm means is “1”. It is an algorithm that may be "smaller".
Further, in the filter device of the present invention, the selector in the value rounding means has the number of times j for selecting the rounding result by the second rounding algorithm means for the number of times i for selecting the rounding result by the first rounding algorithm means. (I and j are positive integers). In this case, as an example, the selector selects the rounding result by the second rounding algorithm means only once in 10 times. However, the present invention is not limited to this, and the number of times the selector selects the rounding result by the second rounding algorithm means is selected. , The number of times corresponding to several percent. In this case, the period in which the selector selects the rounding result by the second rounding algorithm means need not be a constant period, but may be selected at a random period.
The filter device of the present invention is not limited to the HPF, but can be applied to a low-pass filter, a band-pass filter, or the like. In the case of an m-th order filter device having m feedback paths, the selector selects the rounding result of the second rounding algorithm means continuously m times. The

１ＨＰＦ、２ＨＰＦ、３ＨＰＦ、４ミキサー、１０加算器、１１遅延手段、１２係数乗算器、１３第１丸めアルゴリズム手段、１４第２丸めアルゴリズム手段、１５セレクタ、２０加算器、２１第１丸めアルゴリズム手段、２２第２丸めアルゴリズム手段、２３セレクタ、２４遅延手段、２５係数乗算器、３０加算器、３１第１丸めアルゴリズム手段、３２第２丸めアルゴリズム手段、３３セレクタ、３４遅延手段、３５係数乗算器、３６遅延手段、３７係数乗算器、４０ＣＰＵ、４１ＲＯＭ、４２ＲＡＭ、４３表示ＩＦ、４４表示器、４５検出ＩＦ、４６操作子、４７通信ＩＦ、４８通信Ｉ／Ｏ、４９ＥＦＸ、５０ＤＳＰ、５１通信バス、５２ＡＤ、５３ＤＡ、５４ＤＤ、５５音声バス、６０入力パッチ、６１入力チャンネル部、６２出力チャンネル部、６３キュー／モニタ部、６４出力パッチ、６５混合バス、６６キューバス、１００ＨＰＦ、１１０加算器、１１１遅延手段、１１２係数乗算器 1 HPF, 2 HPF, 3 HPF, 4 mixer, 10 adder, 11 delay means, 12 coefficient multiplier, 13 first rounding algorithm means, 14 second rounding algorithm means, 15 selector, 20 adder, 21 first rounding Algorithm means, 22 Second rounding algorithm means, 23 selector, 24 delay means, 25 coefficient multiplier, 30 adder, 31 first rounding algorithm means, 32 second rounding algorithm means, 33 selector, 34 delay means, 35 coefficient multiplication 36, delay means, 37 coefficient multiplier, 40 CPU, 41 ROM, 42 RAM, 43 display IF, 44 display, 45 detection IF, 46 operator, 47 communication IF, 48 communication I / O, 49 EFX, 50 DSP, 51 Communication bus, 52 AD, 53 DA, 54 DD, 55 Sound Bus, 60 an input patch, 61 input channel section, 62 output channel unit, 63 cue / monitor section 64 outputs a patch, 65 mixing buses, 66 Qubus, 100 HPF, 110 an adder, 111 a delay unit, 112 the coefficient multipliers

Claims

A feedback path including a delay means for delaying a unit time and a coefficient multiplier for multiplying a coefficient, and a path through which an output of an adder that adds an output signal of the feedback path and an input signal is input to the feedback path A filter device comprising:
It is provided in the path from the output of the feedback path to the input to the feedback path, and the value to be selected and output every time the rounding result by the first rounding algorithm and the second rounding algorithm is calculated by the selector is set to the effective digit. A rounding means for rounding,
The first rounding algorithm is an algorithm that can obtain a characteristic close to a theoretical value but may cause a limit cycle, and the second rounding algorithm is an algorithm that is less likely to cause a limit cycle than the first rounding algorithm, In the selector, the number j of selecting the rounding result by the second rounding algorithm is i >> j (i and j are positive integers) with respect to the number i of selecting the rounding result by the first rounding algorithm. A filter device.

The first rounding algorithm is an algorithm that rounds a value by rounding off values with less than significant digits by k rounding (k + 1) (k is a positive integer) or bit truncation, and the second rounding algorithm is zero direction with less than significant digits. 2. The filter device according to claim 1, wherein an algorithm for rounding a value by rounding down to a round is used.

In the case of an m-th order filter device having m feedback paths, the selector continuously selects m times when selecting a rounding result of the second rounding algorithm. The filter device according to claim 1 or 2.