JP2011181781A

JP2011181781A - Semiconductor device and method of manufacturing semiconductor device

Info

Publication number: JP2011181781A
Application number: JP2010045928A
Authority: JP
Inventors: Kentaro Eda; 健太郎江田; Keiji Fujita; 敬次藤田; Toshinori Sakanaka; 敏展坂中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-02
Filing date: 2010-03-02
Publication date: 2011-09-15

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that has stress liner films formed so as to improve performances of transistors differing in breakdown voltage even when the transistors are embedded on the same semiconductor substrate, and to provide a method of manufacturing the semiconductor device. SOLUTION: The stress liner films 11 and 12 formed on the low-breakdown-voltage transistor and high-breakdown-voltage transistor embedded on the semiconductor substrate 1 can be made different in film quality from each other. Here, the stress liner film 11 has its film quality set so that the performance of the low-breakdown-voltage transistor is effectively improved and the performance of the high-breakdown-voltage transistor is not improved so much. Alternatively, the stress liner film 11 has its film quality set so that the performance of the high-breakdown-voltage transistor is effectively improved and the performance of the low-breakdown-voltage transistor is not improved so much. COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、高耐圧トランジスタと低耐圧トランジスタとが同一基板上に混載された半導体装置のストレスライナ膜の構造に適用して好適なものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a structure of a stress liner film of a semiconductor device in which a high voltage transistor and a low voltage transistor are mixedly mounted on the same substrate.

トランジスタの駆動能力を向上させるために、トランジスタが形成された半導体基板上にストレスライナ膜を形成し、Ｐチャンネル電界効果トランジスタではストレスライナ膜に圧縮応力を持たせ、Ｎチャンネル電界効果トランジスタではストレスライナ膜に引っ張り応力を持たせ与えることが行われている。 In order to improve the driving capability of the transistor, a stress liner film is formed on the semiconductor substrate on which the transistor is formed. In the P-channel field effect transistor, the stress liner film is given compressive stress, and in the N-channel field effect transistor, the stress liner film is formed. The film is given a tensile stress.

また、例えば、特許文献１には、ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができるようにするために、Ｎ型ロジック領域におけるトランジスタを引っ張り応力を有する膜にて覆い、Ｐ型ロジック領域におけるトランジスタを圧縮応力を有する膜にて覆い、Ｐ型ＳＲＡＭ領域におけるトランジスタおよびＮ型ＳＲＡＭ領域におけるトランジスタは、引っ張り応力を有する膜および圧縮応力を有する膜からなる積層膜にて覆う方法が開示されている。 Further, for example, in Patent Document 1, the capability is improved by covering the transistor in the logic region with a film having stress, and the balance of the capability of each transistor is maintained in the SRAM region, thereby suppressing the occurrence of leakage current. In order to achieve this, the transistor in the N-type logic region is covered with a film having a tensile stress, the transistor in the P-type logic region is covered with a film having a compressive stress, and the transistors in the P-type SRAM region and the N A method is disclosed in which a transistor in a type SRAM region is covered with a laminated film including a film having tensile stress and a film having compressive stress.

しかしながら、従来の半導体装置では、耐圧の異なるトランジスタが同一基板上に混載された場合、低耐圧トランジスタの性能が改善されるようにストレスライナ膜の膜質を設定すると、高耐圧トランジスタの性能が低下し、高耐圧トランジスタの性能が改善されるようにストレスライナ膜の膜質を設定すると、低耐圧トランジスタの性能が低下することがあるという問題があった。 However, in conventional semiconductor devices, when transistors with different breakdown voltages are mixedly mounted on the same substrate, the performance of the high breakdown voltage transistors decreases if the film quality of the stress liner film is set so that the performance of the low breakdown voltage transistors is improved. If the film quality of the stress liner film is set so that the performance of the high breakdown voltage transistor is improved, the performance of the low breakdown voltage transistor may be deteriorated.

特開２００７−５９４７３号公報JP 2007-59473 A

本発明の目的は、耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置および半導体装置の製造方法を提供することである。 An object of the present invention is to provide a semiconductor device and a semiconductor device capable of forming a stress liner film so that the performance of the transistors with different breakdown voltages is improved even when the transistors are mixedly mounted on the same semiconductor substrate. It is to provide a manufacturing method.

本発明の一態様によれば、同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、前記第１のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、前記第１のストレスライナ膜と異なり、前記第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置を提供する。 According to one aspect of the present invention, first and second P-channel field effect transistors having different withstand voltages formed on the same semiconductor substrate, and a first having a compressive stress provided on the first transistor. And a second stress liner film having a compressive stress, which is provided on the second transistor, unlike the first stress liner film.

本発明の一態様によれば、同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、前記第１のストレスライナ膜と異なり、前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置を提供する。 According to one aspect of the present invention, the first and second P-channel field effect transistors having different breakdown voltages formed on the same semiconductor substrate, and the compressive stress provided on the first and second transistors are provided. And a second stress liner film having a compressive stress provided on the first and second transistors, unlike the first stress liner film. A semiconductor device is provided.

本発明の一態様によれば、低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、前記低耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記高耐圧トランジスタ上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。 According to one aspect of the present invention, a step of forming a low breakdown voltage transistor and a high breakdown voltage transistor on the same semiconductor substrate, a step of forming a first stress liner film having a compressive stress on the low breakdown voltage transistor, Unlike the first stress liner film, there is provided a method for manufacturing a semiconductor device, comprising: forming a second stress liner film having compressive stress on the high breakdown voltage transistor.

本発明の一態様によれば、低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、前記低耐圧トランジスタおよび前記高耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記第１のストレスライナ膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。 According to one aspect of the present invention, the step of forming the low breakdown voltage transistor and the high breakdown voltage transistor on the same semiconductor substrate, and the first stress liner film having compressive stress on the low breakdown voltage transistor and the high breakdown voltage transistor are provided. And a step of forming a second stress liner film having a compressive stress on the first stress liner film, unlike the first stress liner film. Provide a method.

本発明によれば、耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能となる。 According to the present invention, even when transistors with different breakdown voltages are mixedly mounted on the same semiconductor substrate, it is possible to configure the stress liner film so as to improve the performance of those transistors.

図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention. 図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１から図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１には低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２が設けられている。なお、低耐圧トランジスタ形成領域Ｒ１には低耐圧トランジスタを形成することができ、高耐圧トランジスタ形成領域Ｒ２には高耐圧トランジスタを形成することができる。低耐圧トランジスタは、高耐圧トランジスタよりも耐圧が低く、高速動作することができる。また、低耐圧トランジスタおよび高耐圧トランジスタは同一導電型ならば、Ｐチャンネル電界効果トランジスタであってもよいし、Ｎチャンネル電界効果トランジスタであってもよい。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。 (First embodiment)
1 to 3 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
In FIG. 1A, a semiconductor substrate 1 is provided with a low breakdown voltage transistor formation region R1 and a high breakdown voltage transistor formation region R2. Note that a low breakdown voltage transistor can be formed in the low breakdown voltage transistor formation region R1, and a high breakdown voltage transistor can be formed in the high breakdown voltage transistor formation region R2. A low breakdown voltage transistor has a lower breakdown voltage than a high breakdown voltage transistor and can operate at high speed. The low breakdown voltage transistor and the high breakdown voltage transistor may be a P-channel field effect transistor or an N-channel field effect transistor as long as they have the same conductivity type. The material of the semiconductor substrate 1 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, GaAlAs, GaInAsP, or ZnSe.

そして、例えば、ＬＰＣＶＤなどの方法を用いることにより、半導体基板２１上にハードマスクを形成する。なお、このハードマスクの材料は、例えば、シリコン窒化膜を用いることができる。また、このハードマスクの膜厚は、例えば、１５０ｎｍ程度に設定することができる。 Then, for example, a hard mask is formed on the semiconductor substrate 21 by using a method such as LPCVD. As a material for the hard mask, for example, a silicon nitride film can be used. The film thickness of the hard mask can be set to about 150 nm, for example.

そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、素子分離領域からハードマスクを除去する。そして、このハードマスクが除去された素子分離領域に対して半導体基板１をエッチングすることにより、半導体基板１の素子分離領域にトレンチを形成する。なお、トレンチの深さは、例えば、３００ｎｍ程度に設定することができる。 Then, the hard mask is removed from the element isolation region by using a photolithography technique and a dry etching technique. Then, the semiconductor substrate 1 is etched in the element isolation region from which the hard mask has been removed, thereby forming a trench in the element isolation region of the semiconductor substrate 1. Note that the depth of the trench can be set to about 300 nm, for example.

そして、例えば、ＣＶＤなどの方法を用いることにより、トレンチが埋め込まれるようにして埋め込み絶縁層２を半導体基板１上に形成する。そして、例えば、ＣＭＰなどの方法を用いて埋め込み絶縁層２を薄膜化することにより、素子形成領域の埋め込み絶縁層２を除去する。なお、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。 Then, for example, by using a method such as CVD, the buried insulating layer 2 is formed on the semiconductor substrate 1 so that the trench is buried. Then, for example, the buried insulating layer 2 is thinned by using a method such as CMP to remove the buried insulating layer 2 in the element formation region. For example, a silicon oxide film can be used as the material of the buried insulating layer 2.

なお、素子形成領域の埋め込み絶縁層２を除去する場合、半導体基板１上に形成されたハードマスクをストッパとして用いることができる。そして、素子形成領域の埋め込み絶縁層２を除去した後、半導体基板１上に形成されたハードマスクを除去する。
なお、埋め込み絶縁層２の表面の位置と半導体基板１の表面の位置とを揃えるため、素子形成領域の埋め込み絶縁層２を除去した後、例えば、１００ｎｍ程度だけ埋め込み絶縁層２の表層をエッチング除去してから、ハードマスクを除去するようにしてもよい。 When removing the buried insulating layer 2 in the element formation region, a hard mask formed on the semiconductor substrate 1 can be used as a stopper. Then, after removing the buried insulating layer 2 in the element formation region, the hard mask formed on the semiconductor substrate 1 is removed.
In order to align the surface position of the buried insulating layer 2 with the surface position of the semiconductor substrate 1, after removing the buried insulating layer 2 in the element formation region, the surface layer of the buried insulating layer 2 is removed by etching, for example, by about 100 nm. Then, the hard mask may be removed.

次に、Ｂ、Ａｓ、Ｐなどの不純物を半導体基板１にイオン注入し、１０００℃以上の熱処理を行うことにより、Ｐ型またはＮ型のウェル領域およびチャネル領域を形成する。 Next, impurities such as B, As, and P are ion-implanted into the semiconductor substrate 1, and a heat treatment at 1000 ° C. or higher is performed to form a P-type or N-type well region and channel region.

次に、図１（ｂ）に示すように、例えば、熱酸化などの方法を用いることにより、ゲート絶縁膜３ａ、３ｂを半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にそれぞれ形成する。なお、ゲート絶縁膜３ａ、３ｂの材料は、例えば、シリコン酸化膜を用いるようにしてもよいし、Ｈｆなどの高誘電体膜を用いるようにしてもよい。また、ゲート絶縁膜３ｂの膜厚は、ゲート絶縁膜３ａの膜厚よりも大きくすることができる。 Next, as shown in FIG. 1B, for example, by using a method such as thermal oxidation, the gate insulating films 3a and 3b are formed on the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2 on the semiconductor substrate 1. To form each. As the material of the gate insulating films 3a and 3b, for example, a silicon oxide film may be used, or a high dielectric film such as Hf may be used. Further, the thickness of the gate insulating film 3b can be made larger than the thickness of the gate insulating film 3a.

そして、例えば、ＬＰＣＶＤなどの方法を用いることにより、ゲート絶縁膜３ａ、３ｂが形成された半導体基板１上に導電膜を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にゲート電極４ａ、４ｂをそれぞれ形成する。なお、ゲート電極４ａ、４ｂの材料は、例えば、多結晶シリコン膜を用いるようにしてもよいし、金属や合金などを用いるようにしてもよい。また、ゲート電極４ａ、４ｂの膜厚は、例えば、１００ｎｍ程度に設定することができる。そして、ゲート電極４ａ、４ｂを半導体基板１上に形成した後、ウェットエッチングなどの方法にて半導体基板１上のゲート絶縁膜３ａ、３ｂを除去し、半導体基板１を露出させる。 Then, for example, by using a method such as LPCVD, a conductive film is stacked on the semiconductor substrate 1 on which the gate insulating films 3a and 3b are formed. Then, by patterning the conductive film using a photolithography technique and a dry etching technique, gate electrodes 4a and 4b are formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2 on the semiconductor substrate 1, respectively. As the material of the gate electrodes 4a and 4b, for example, a polycrystalline silicon film may be used, or a metal, an alloy, or the like may be used. The film thickness of the gate electrodes 4a and 4b can be set to about 100 nm, for example. Then, after forming the gate electrodes 4a and 4b on the semiconductor substrate 1, the gate insulating films 3a and 3b on the semiconductor substrate 1 are removed by a method such as wet etching, and the semiconductor substrate 1 is exposed.

次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ゲート電極４ａの両側に配置された凹部を半導体基板１の低耐圧トランジスタ形成領域Ｒ１に形成する。 Next, recesses arranged on both sides of the gate electrode 4a are formed in the low breakdown voltage transistor formation region R1 of the semiconductor substrate 1 by using a photolithography technique and a dry etching technique.

そして、低耐圧トランジスタ形成領域Ｒ１にＰチャンネル電界効果トランジスタを形成する場合、エピタキシャル成長によって凹部に埋め込まれた埋め込み半導体層５を半導体基板１に形成する。なお、埋め込み半導体層５の材料は半導体基板１の材料と異なるように選択することができ、Ｐチャンネル電界効果トランジスタのチャンネル領域に圧縮応力を与えることにより、Ｐチャンネル電界効果トランジスタの駆動力を向上させることができる。例えば、埋め込み半導体層５は半導体基板１よりも格子定数が大きな材料を選択することができ、半導体基板１の材料がＳｉの場合、埋め込み半導体層５の材料はＳｉＳｅを用いることができる。 When a P-channel field effect transistor is formed in the low breakdown voltage transistor formation region R1, the embedded semiconductor layer 5 embedded in the recess is formed on the semiconductor substrate 1 by epitaxial growth. The material of the embedded semiconductor layer 5 can be selected to be different from the material of the semiconductor substrate 1, and the driving force of the P-channel field effect transistor is improved by applying a compressive stress to the channel region of the P-channel field effect transistor. Can be made. For example, a material having a larger lattice constant than that of the semiconductor substrate 1 can be selected for the embedded semiconductor layer 5. When the material of the semiconductor substrate 1 is Si, SiSe can be used as the material of the embedded semiconductor layer 5.

次に、図２（ａ）に示すように、ゲート電極４ａ、４ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板１および埋め込み半導体層５にイオン注入し、１０００℃以上の熱処理を行うことにより、ゲート電極４ａ、４ｂに自己整合的にそれぞれ配置されたＬＤＤ層８ａ、８ｂを半導体基板１および埋め込み半導体層５に形成する。 Next, as shown in FIG. 2A, impurities such as B, As, and P are ion-implanted into the semiconductor substrate 1 and the embedded semiconductor layer 5 using the gate electrodes 4a and 4b as masks, and a heat treatment at 1000 ° C. or higher is performed. As a result, LDD layers 8a and 8b are formed on the semiconductor substrate 1 and the embedded semiconductor layer 5 in a self-aligned manner with the gate electrodes 4a and 4b, respectively.

次に、ＣＶＤなどの方法にてゲート電極４ａ、４ｂが覆われるように半導体基板１上にエッチストップ膜６を形成し、さらにエッチストップ膜６上に絶縁膜を形成する。 Next, an etch stop film 6 is formed on the semiconductor substrate 1 so as to cover the gate electrodes 4 a and 4 b by a method such as CVD, and an insulating film is further formed on the etch stop film 6.

次に、エッチストップ膜６をストッパとして絶縁膜の異方性エッチングを行うことにより、エッチストップ膜６を介してゲート電極４ａ、４ｂの側壁にサイドウォール７ａ、７ｂをそれぞれ形成する。次に、エッチストップ膜６のエッチングを行うことにより、半導体基板１およびゲート電極４ａ、４ｂの表面を露出させる。なお、エッチストップ膜６は、サイドウォール７ａ、７ｂをエッチングにて形成する際のストッパとして機能させることができる。ここで、エッチストップ膜６およびサイドウォール７ａ、７ｂの材料は互いに異なるように選択することができ、例えば、エッチストップ膜６の材料としてシリコン酸化膜、サイドウォール７ａ、７ｂの材料としてシリコン窒化膜を用いることができる。 Next, by performing anisotropic etching of the insulating film using the etch stop film 6 as a stopper, sidewalls 7a and 7b are formed on the side walls of the gate electrodes 4a and 4b via the etch stop film 6, respectively. Next, the etch stop film 6 is etched to expose the surfaces of the semiconductor substrate 1 and the gate electrodes 4a and 4b. The etch stop film 6 can function as a stopper when the sidewalls 7a and 7b are formed by etching. Here, the material of the etch stop film 6 and the side walls 7a and 7b can be selected to be different from each other. For example, a silicon oxide film is used as the material of the etch stop film 6, and a silicon nitride film is used as the material of the side walls 7a and 7b. Can be used.

次に、ゲート電極４ａ、４ｂおよびサイドウォール７ａ、７ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板１および埋め込み半導体層５にイオン注入し、１０００℃以上の熱処理を行うことにより、サイドウォール７ａ、７ｂに対して自己整合的にそれぞれ配置された不純物拡散層９ａ、９ｂを埋め込み半導体層５および半導体基板１に形成する。 Next, impurities such as B, As, and P are ion-implanted into the semiconductor substrate 1 and the embedded semiconductor layer 5 using the gate electrodes 4a and 4b and the side walls 7a and 7b as masks, and a heat treatment at 1000 ° C. or more is performed. Impurity diffusion layers 9a and 9b arranged in a self-aligned manner with respect to the walls 7a and 7b are formed in the buried semiconductor layer 5 and the semiconductor substrate 1, respectively.

次に、スパッタまたは蒸着などの方法を用いることで、半導体基板１、埋め込み半導体層５ｂおよびゲート電極４ａ、４ｂ上にシリサイド形成用金属膜を形成する。なお、シリサイド形成用金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。 Next, a metal film for forming a silicide is formed on the semiconductor substrate 1, the embedded semiconductor layer 5b, and the gate electrodes 4a and 4b by using a method such as sputtering or vapor deposition. For example, Ni, Co, W, or Mo can be used as the silicide forming metal film.

そして、シリサイド形成用金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用金属膜をその下地層と反応させ、ゲート電極４ａおよび不純物拡散層９ａの上層にシリサイド層１０ａを形成するとともに、ゲート電極４ｂおよび不純物拡散層９ｂの上層にシリサイド層１０ｂを形成する。その後、未反応の金属膜を半導体基板１上から除去する。 Then, by performing a heat treatment on the semiconductor substrate 1 on which the silicide forming metal film is formed, the silicide forming metal film reacts with the underlying layer to form the silicide layer 10a on the gate electrode 4a and the impurity diffusion layer 9a. At the same time, a silicide layer 10b is formed over the gate electrode 4b and the impurity diffusion layer 9b. Thereafter, the unreacted metal film is removed from the semiconductor substrate 1.

次に、図２（ｂ）に示すように、プラズマＣＶＤ、熱ＣＶＤまたは光ＣＶＤなどの方法を用いることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜１１、１２を順次積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１、１２には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１、１２には引っ張り応力を持たせることができる。また、ストレスライナ膜１１、１２には圧縮応力を持たせる場合、例えば、成膜中にプラズマパワーを上げてストレスライナ膜１１、１２を叩くようにすればよい。一方、ストレスライナ膜１１、１２には引っ張り応力を持たせる場合、例えば、成膜中に水素を抜いてストレスライナ膜１１、１２にダングリングボンドが形成されるようにすればよい。 Next, as shown in FIG. 2B, a stress liner is formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2 on the semiconductor substrate 1 by using a method such as plasma CVD, thermal CVD, or photo CVD. The films 11 and 12 are sequentially stacked. When P-channel field effect transistors are formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, the stress liner films 11 and 12 can be given compressive stress, and the low breakdown voltage transistor formation region R1 and When an N-channel field effect transistor is formed in the high breakdown voltage transistor formation region R2, the stress liner films 11 and 12 can be given tensile stress. In addition, when the stress liner films 11 and 12 are given compressive stress, for example, the plasma liner may be raised during film formation to strike the stress liner films 11 and 12. On the other hand, when the stress liner films 11 and 12 are given tensile stress, for example, hydrogen may be extracted during film formation so that dangling bonds are formed in the stress liner films 11 and 12.

また、ストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。例えば、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１は、ストレスライナ膜１２に比べてステップカバレージを高くすることができる。すなわち、ストレスライナ膜１１は、ストレスライナ膜１２に比べて横方向の応力が大きくかつ縦方向の応力が小さくなるようにすることができる。また、ストレスライナ膜１１、１２の材料は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜から選択することができる。また、ストレスライナ膜１１、１２の膜厚の合計は、例えば、６０ｎｍ程度に設定することができる。また、ストレスライナ膜１１、１２としてシリコン窒化膜を用いる場合、ストレスライナ膜１１を成膜する時のソースガスとしてＳｉＨ_４を含むガスを用い、ストレスライナ膜１２を成膜する時のソースガスとしてトリメチルシランを含むガスを用いることができ、成膜中にソースガスを切り替えることができる。なお、ＳｉＨ_４を含むソースガスを用いた場合では、トリメチルシランを含むガスを用いた場合に比べてシリコン窒化膜のステップカバレージを高くすることができる。トリメチルシランを含むガスを用いてシリコン窒化膜を形成した場合には、ソースガス中に含まれている炭素原子が膜中に取り込まれるため、膜中の炭素原子濃度が2ａｔｍ％以上となる。一方、ＳｉＨ_４を含むガスを用いてシリコン窒化膜を形成した場合には、膜中には炭素原子は実質的に含まれない。 Further, the stress liner films 11 and 12 can have different film qualities. Here, the film quality of the stress liner film 11 can be set so that the performance of the low breakdown voltage transistor is effectively improved and the performance of the high breakdown voltage transistor is not so much improved. Further, the stress liner film 11 can set the film quality so that the performance of the high breakdown voltage transistor is effectively improved and the performance of the low breakdown voltage transistor is not so much improved. For example, when a P-channel field effect transistor is formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, the stress liner film 11 can have a higher step coverage than the stress liner film 12. That is, the stress liner film 11 can have a greater lateral stress and a smaller longitudinal stress than the stress liner film 12. The material of the stress liner films 11 and 12 is, for example, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, a hafnium oxide film, an aluminum oxide film, an aluminum nitride film, a tantalum oxide film, a titanium oxide film, or these. It can be selected from a laminated film of materials. The total thickness of the stress liner films 11 and 12 can be set to about 60 nm, for example. When silicon nitride films are used as the stress liner films 11 and 12, a gas containing SiH ₄ is used as a source gas when forming the stress liner film 11, and as a source gas when forming the stress liner film 12. A gas containing trimethylsilane can be used, and the source gas can be switched during film formation. Note that when the source gas containing SiH ₄ is used, the step coverage of the silicon nitride film can be made higher than when the gas containing trimethylsilane is used. When a silicon nitride film is formed using a gas containing trimethylsilane, carbon atoms contained in the source gas are taken into the film, so that the carbon atom concentration in the film becomes 2 atm% or more. On the other hand, when a silicon nitride film is formed using a gas containing SiH ₄ , carbon atoms are not substantially contained in the film.

ここで、低耐圧トランジスタでは、ソース／ドレイン層に埋め込み半導体層５が形成されるため、ストレスライナ膜１１のステップカバレージを高くして横方向の応力を大きくすることにより、性能を効果的に改善することができる。一方、高耐圧トランジスタでは、ソース／ドレイン層に埋め込み半導体層５が形成されないため、ストレスライナ膜１１のステップカバレージを低くして縦方向の応力を大きくすることにより、性能を効果的に改善することができる。 Here, in the low breakdown voltage transistor, since the buried semiconductor layer 5 is formed in the source / drain layer, the performance is effectively improved by increasing the step stress of the stress liner film 11 and increasing the lateral stress. can do. On the other hand, in the high voltage transistor, since the buried semiconductor layer 5 is not formed in the source / drain layer, the performance is effectively improved by reducing the step coverage of the stress liner film 11 and increasing the stress in the vertical direction. Can do.

次に、図３に示すように、ＬＰＣＶＤなどの方法を用いることにより、ストレスライナ膜１２上の全面に層間絶縁層１３を積層する。なお、層間絶縁層１３の材料は、例えば、シリコン窒化膜を用いることができる。また、層間絶縁層１３の膜厚は、例えば、４００ｎｍ程度に設定することができる。そして、ＣＭＰなどの方法にて層間絶縁層１３を薄膜化することにとり、層間絶縁層１３を平坦化する。
次に、プラズマＣＶＤなどの方法を用いることにより、層間絶縁層１３上の全面に層間絶縁層１４を積層する。なお、層間絶縁層１４の材料は、例えば、シリコン酸化膜を用いることができる。また、層間絶縁層１４の膜厚は、例えば、２００ｎｍ程度に設定することができる。 Next, as shown in FIG. 3, an interlayer insulating layer 13 is stacked on the entire surface of the stress liner film 12 by using a method such as LPCVD. For example, a silicon nitride film can be used as the material of the interlayer insulating layer 13. The film thickness of the interlayer insulating layer 13 can be set to about 400 nm, for example. Then, the interlayer insulating layer 13 is planarized by thinning the interlayer insulating layer 13 by a method such as CMP.
Next, the interlayer insulating layer 14 is stacked on the entire surface of the interlayer insulating layer 13 by using a method such as plasma CVD. For example, a silicon oxide film can be used as the material of the interlayer insulating layer 14. The film thickness of the interlayer insulating layer 14 can be set to about 200 nm, for example.

次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、シリサイド層１０ａ、１０ｂを露出させる開口部を層間絶縁層１４、１５に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜１６ａ、１６ｂとして用いられる導体膜を開口部が形成された層間絶縁層１４、１５に形成する。そして、例えば、熱ＣＶＤなどの方法を用いることにより、プラグ電極１７ａ、１７ｂとして用いられる導体膜にて層間絶縁層１４、１５に形成された開口部を埋め込む。 Next, openings that expose the silicide layers 10a and 10b are formed in the interlayer insulating layers 14 and 15 by using a photolithography technique and a dry etching technique. Then, for example, by using a method such as sputtering, a conductor film used as the barrier metal films 16a and 16b is formed on the interlayer insulating layers 14 and 15 in which the openings are formed. Then, for example, by using a method such as thermal CVD, the openings formed in the interlayer insulating layers 14 and 15 are filled with a conductor film used as the plug electrodes 17a and 17b.

そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層１４の表面が露出するまで層間絶縁層１４上に形成された導体膜を薄膜化することにより、これらの導体膜をシリサイド層１０ａ、１０ｂごとに分離し、バリアメタル膜１６ａ、１６ｂをそれぞれ介してシリサイド層１０ａ、１０ｂにそれぞれ接続されたプラグ電極１７ａ、１７ｂを層間絶縁層１４、１５に埋め込む。なお、バリアメタル膜１６ａ、１６ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、プラグ電極１７ａ、１７ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜１６ａ、１６ｂの膜厚は、例えば、５ｎｍ程度に設定することができ、プラグ電極１７ａ、１７ｂ膜厚は、例えば、２５０ｎｍ程度に設定することができる。 Then, for example, by thinning the conductor film formed on the interlayer insulating layer 14 using a method such as CMP until the surface of the interlayer insulating layer 14 is exposed, the conductor films are separated from the silicide layers 10a and 10b. Then, plug electrodes 17a and 17b respectively connected to the silicide layers 10a and 10b through the barrier metal films 16a and 16b are embedded in the interlayer insulating layers 14 and 15, respectively. As the material of the barrier metal films 16a and 16b, for example, Ta, TaN, Ti, TiN, or a laminated structure thereof can be used. Moreover, the material which has Cu, Al, W, or Sn as a main component can be used for the material of the plug electrodes 17a and 17b, for example. The film thickness of the barrier metal films 16a and 16b can be set to about 5 nm, for example, and the film thickness of the plug electrodes 17a and 17b can be set to about 250 nm, for example.

次に、例えば、プラズマＣＶＤなどの方法を用いることにより、層間絶縁層１４上に層間絶縁層１５を積層する。なお、層間絶縁層１５の材料は、例えば、シリコン酸化膜を用いることができる。また、層間絶縁層１５の膜厚は、例えば、２００ｎｍ程度に設定することができる。 Next, the interlayer insulating layer 15 is stacked on the interlayer insulating layer 14 by using a method such as plasma CVD. For example, a silicon oxide film can be used as the material of the interlayer insulating layer 15. The film thickness of the interlayer insulating layer 15 can be set to about 200 nm, for example.

次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、プラグ電極１７ａ、１７ｂを露出させる開口部を層間絶縁層１５に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜１８ａ、１８ｂとして用いられる導体膜を開口部が形成された層間絶縁層１５に形成する。そして、例えば、メッキなどの方法を用いることにより、配線１９ａ、１９ｂとして用いられる導体膜にて層間絶縁層１５に形成された開口部を埋め込む。 Next, openings that expose the plug electrodes 17a and 17b are formed in the interlayer insulating layer 15 by using a photolithography technique and a dry etching technique. Then, for example, by using a method such as sputtering, a conductor film used as the barrier metal films 18a and 18b is formed on the interlayer insulating layer 15 in which the openings are formed. Then, for example, by using a method such as plating, the opening formed in the interlayer insulating layer 15 is filled with a conductor film used as the wirings 19a and 19b.

そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層１５の表面が露出するまで層間絶縁層１５上に形成された導体膜を薄膜化することにより、これらの導体膜をプラグ電極１７ａ、１７ｂごとに分離し、バリアメタル膜１８ａ、１８ｂをそれぞれ介してプラグ電極１７ａ、１７ｂにそれぞれ接続された配線１９ａ、１９ｂを層間絶縁層１５に埋め込む。なお、バリアメタル膜１８ａ、１８ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、配線１９ａ、１９ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜１８ａ、１８ｂの膜厚は、例えば、５ｎｍ程度に設定することができる。 Then, for example, by reducing the thickness of the conductor film formed on the interlayer insulating layer 15 until the surface of the interlayer insulating layer 15 is exposed using a method such as CMP, the conductor films are connected to the plug electrodes 17a and 17b. The wirings 19a and 19b connected to the plug electrodes 17a and 17b through the barrier metal films 18a and 18b, respectively, are embedded in the interlayer insulating layer 15. As the material of the barrier metal films 18a and 18b, for example, Ta, TaN, Ti, TiN, or a laminated structure thereof can be used. Moreover, the material which has Cu, Al, W, or Sn as a main component can be used for the material of wiring 19a, 19b, for example. The film thickness of the barrier metal films 18a and 18b can be set to about 5 nm, for example.

ここで、ストレスライナ膜１１のみしか形成されない場合には、低耐圧トランジスタの性能は効果的に改善することができるが、高耐圧トランジスタの性能があまり改善することができない。ストレスライナ膜１２のみしか形成されない場合には、高耐圧トランジスタの性能は効果的に改善することができるが、低耐圧トランジスタの性能があまり改善することができない。 Here, when only the stress liner film 11 is formed, the performance of the low breakdown voltage transistor can be effectively improved, but the performance of the high breakdown voltage transistor cannot be improved so much. When only the stress liner film 12 is formed, the performance of the high voltage transistor can be effectively improved, but the performance of the low voltage transistor cannot be improved so much.

これに対して、ストレスライナ膜１１、１２を成膜する際にソースガスを途中で切り替え、膜質が互いに異ならストレスライナ膜１１、１２の積層構造を形成することにより、ストレスライナ膜１１にて低耐圧トランジスタの性能を効果的に改善することが可能となるとともに、ストレスライナ膜１２にて高耐圧トランジスタの性能を効果的に改善することが可能となる。このため、低耐圧トランジスタと高耐圧トランジスタとが同一の半導体基板１に混載されている場合においても、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２においてストレスライナ膜１１、１２を作り分けることなく、低耐圧トランジスタと高耐圧トランジスタとの性能の両立を図ることができる。 On the other hand, when the stress liner films 11 and 12 are formed, the source gas is switched halfway, and if the film qualities are different from each other, a stacked structure of the stress liner films 11 and 12 is formed. The performance of the withstand voltage transistor can be effectively improved, and the performance of the high withstand voltage transistor can be effectively improved by the stress liner film 12. For this reason, even when the low breakdown voltage transistor and the high breakdown voltage transistor are mixedly mounted on the same semiconductor substrate 1, the stress liner films 11 and 12 are separately formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2. Therefore, it is possible to achieve both the performance of the low breakdown voltage transistor and the high breakdown voltage transistor.

例えば、低耐圧トランジスタの性能未達分が高耐圧トランジスタに比べて大きい場合には、ストレスライナ膜１２よりもストレスライナ膜１１の比率を大きくして、低耐圧トランジスタの性能を改善することができる。また、高耐圧トランジスタの性能未達分が低耐圧トランジスタに比べて大きい場合には、ストレスライナ膜１１よりもストレスライナ膜１２の比率を大きくして、高耐圧トランジスタの性能を改善することができる。 For example, when the performance failure of the low breakdown voltage transistor is larger than that of the high breakdown voltage transistor, the ratio of the stress liner film 11 can be made larger than the stress liner film 12 to improve the performance of the low breakdown voltage transistor. . Further, when the performance failure of the high breakdown voltage transistor is larger than that of the low breakdown voltage transistor, the ratio of the stress liner film 12 can be made larger than the stress liner film 11 to improve the performance of the high breakdown voltage transistor. .

（第２実施形態）
図４および図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、図１および図２と同様の工程を行うことにより、低耐圧トランジスタ形成領域Ｒ１に低耐圧トランジスタを形成し、高耐圧トランジスタ形成領域Ｒ２に高耐圧トランジスタを形成する。 (Second Embodiment)
4 and 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention.
In FIG. 4A, by performing the same steps as in FIGS. 1 and 2, a low breakdown voltage transistor is formed in the low breakdown voltage transistor formation region R1, and a high breakdown voltage transistor is formed in the high breakdown voltage transistor formation region R2.

次に、プラズマＣＶＤ、熱ＣＶＤまたは光ＣＶＤなどの方法を用いることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜２１を積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１には引っ張り応力を持たせることができる。 Next, the stress liner film 21 is laminated on the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2 on the semiconductor substrate 1 by using a method such as plasma CVD, thermal CVD, or photo CVD. When a P-channel field effect transistor is formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, the stress liner film 21 can be given compressive stress, and the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor When an N-channel field effect transistor is formed in the transistor formation region R2, the stress liner film 21 can be given tensile stress.

次に、図４（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、高耐圧トランジスタ形成領域Ｒ２のストレスライナ膜２１を選択的に除去する。 Next, as shown in FIG. 4B, the stress liner film 21 in the high breakdown voltage transistor formation region R2 is selectively removed by using a photolithography technique and a dry etching technique.

次に、図５（ａ）に示すように、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜２２を積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２２には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２２には引っ張り応力を持たせることができる。 Next, as illustrated in FIG. 5A, the stress liner film 22 is stacked on the low breakdown voltage transistor formation region R 1 and the high breakdown voltage transistor formation region R 2 on the semiconductor substrate 1. When a P-channel field effect transistor is formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, the stress liner film 22 can be given compressive stress, and the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor When an N-channel field effect transistor is formed in the transistor formation region R2, the stress liner film 22 can be given tensile stress.

また、ストレスライナ膜２１、２２は、互いに膜質を異ならせることができる。例えば、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１は、ストレスライナ膜２２に比べてステップカバレージを高くすることができる。また、ストレスライナ膜２１、２２の材料は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜から選択することができる。また、ストレスライナ膜２１、２２としてシリコン窒化膜を用いる場合、ストレスライナ膜２１を成膜する時のソースガスとしてＳｉＨ_４を含むガスを用い、ストレスライナ膜２２を成膜する時のソースガスとしてトリメチルシランを含むガスを用いることができる。 Further, the stress liner films 21 and 22 can have different film qualities. For example, when a P-channel field effect transistor is formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, the stress liner film 21 can have a higher step coverage than the stress liner film 22. The material of the stress liner films 21 and 22 is, for example, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, a hafnium oxide film, an aluminum oxide film, an aluminum nitride film, a tantalum oxide film, a titanium oxide film, or these. It can be selected from a laminated film of materials. When silicon nitride films are used as the stress liner films 21 and 22, a gas containing SiH ₄ is used as a source gas when forming the stress liner film 21, and as a source gas when forming the stress liner film 22. A gas containing trimethylsilane can be used.

次に、図５（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、低耐圧トランジスタ形成領域Ｒ１のストレスライナ膜２２を選択的に除去する。 Next, as shown in FIG. 5B, the stress liner film 22 in the low breakdown voltage transistor formation region R1 is selectively removed by using a photolithography technique and a dry etching technique.

次に、図３と同様の工程を行うことにより、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にプラグ電極１７ａ、１７ｂおよび配線１９ａ、１９ｂをそれぞれ形成する。 Next, plug electrodes 17a and 17b and wirings 19a and 19b are formed in the low breakdown voltage transistor formation region R1 and the high breakdown voltage transistor formation region R2, respectively, by performing the same process as in FIG.

ここで、低耐圧トランジスタ上にストレスライナ膜２１を形成し、高耐圧トランジスタ上にストレスライナ膜２２を形成することにより、トランジスタの耐圧に応じてストレスライナ膜２１、２２の膜質を最適化することができ、低耐圧トランジスタと高耐圧トランジスタとの性能の両立を図ることができる。 Here, by forming the stress liner film 21 on the low breakdown voltage transistor and forming the stress liner film 22 on the high breakdown voltage transistor, the film quality of the stress liner films 21 and 22 is optimized according to the breakdown voltage of the transistor. Therefore, it is possible to achieve both the performance of the low voltage transistor and the high voltage transistor.

なお、上述した実施形態では、低耐圧トランジスタと高耐圧トランジスタとを同一半導体基板に形成する方法について説明したが、低耐圧トランジスタと中耐圧トランジスタと高耐圧トランジスタとを同一半導体基板に形成するようにしてもよい。この場合、低耐圧トランジスタ上にはストレスライナ膜２１を形成し、中耐圧トランジスタ上と高耐圧トランジスタ上にはストレスライナ膜２２を形成すればよい。 In the above-described embodiment, the method of forming the low breakdown voltage transistor and the high breakdown voltage transistor on the same semiconductor substrate has been described. However, the low breakdown voltage transistor, the medium breakdown voltage transistor, and the high breakdown voltage transistor are formed on the same semiconductor substrate. May be. In this case, the stress liner film 21 may be formed on the low breakdown voltage transistor, and the stress liner film 22 may be formed on the medium breakdown voltage transistor and the high breakdown voltage transistor.

また、上述した実施形態では、耐圧の異なるＰチャンネル電界効果トランジスタを同一半導体基板に形成する方法について説明したが、耐圧の異なるＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとを同一半導体基板に形成するようにしてもよい。この場合、Ｐチャンネル電界効果トランジスタ上ではストレスライナ膜に圧縮応力を持たせ、Ｎチャンネル電界効果トランジスタ上ではストレスライナ膜に引っ張り応力を持たせるようにすればよい。 In the above-described embodiment, the method of forming the P-channel field effect transistors having different breakdown voltages on the same semiconductor substrate has been described. However, the P-channel field effect transistor and the N-channel field effect transistor having different breakdown voltages are formed on the same semiconductor substrate. You may make it do. In this case, the stress liner film may have a compressive stress on the P-channel field effect transistor, and the stress liner film may have a tensile stress on the N-channel field effect transistor.

Ｒ１低耐圧トランジスタ形成領域、Ｒ２高耐圧トランジスタ形成領域、１半導体基板、２埋め込み絶縁層、３ａ、３ｂゲート絶縁膜、４ａ、４ｂゲート電極、５埋め込み半導体層、６エッチストップ層、７ａ、７ｂサイドウォール、８ａ、８ｂＬＤＤ層、９ａ、９ｂ不純物拡散層、１０ａ、１０ｂシリサイド層、１１、１２、２１、２２ストレスライナ膜、１３、１４、１５層間絶縁層、１６ａ、１６ｂ、１８ａ、１８ｂバリアメタル膜、１７ａ、１７ｂプラグ電極、１９ａ、１９ｂ配線 R1 low breakdown voltage transistor formation region, R2 high breakdown voltage transistor formation region, 1 semiconductor substrate, 2 buried insulating layer, 3a, 3b gate insulating film, 4a, 4b gate electrode, 5 buried semiconductor layer, 6 etch stop layer, 7a, 7b side Wall, 8a, 8b LDD layer, 9a, 9b Impurity diffusion layer, 10a, 10b Silicide layer, 11, 12, 21, 22 Stress liner film, 13, 14, 15 Interlayer insulating layer, 16a, 16b, 18a, 18b Barrier metal Membrane, 17a, 17b Plug electrode, 19a, 19b Wiring

Claims

First and second P-channel field effect transistors having different breakdown voltages formed on the same semiconductor substrate;
A first stress liner film having compressive stress provided on the first transistor;
Unlike the first stress liner film, a semiconductor device comprising: a second stress liner film having a compressive stress provided on the second transistor.

First and second P-channel field effect transistors having different breakdown voltages formed on the same semiconductor substrate;
A first stress liner film having compressive stress provided on the first and second transistors;
A semiconductor device comprising: a second stress liner film having a compressive stress provided on the first and second transistors, unlike the first stress liner film.

The first transistor has a lower withstand voltage than the second transistor, and a buried semiconductor layer made of a material different from that of the semiconductor substrate is buried in a source / drain layer of the first transistor. The semiconductor device according to claim 1.

The semiconductor device according to claim 3, wherein the first stress liner film has a higher step coverage than the second stress liner film.

5. The carbon concentration of the first stress liner film is lower than the carbon concentration of the second stress liner film, and the carbon concentration of the second stress liner film is 2 atm% or more. The semiconductor device described.

Forming a low breakdown voltage transistor and a high breakdown voltage transistor on the same semiconductor substrate;
Forming a first stress liner film having a compressive stress on the low breakdown voltage transistor;
Unlike the first stress liner film, a method of forming a second stress liner film having a compressive stress on the high breakdown voltage transistor is provided.

Forming a low breakdown voltage transistor and a high breakdown voltage transistor on the same semiconductor substrate;
Forming a first stress liner film having a compressive stress on the low breakdown voltage transistor and the high breakdown voltage transistor;
Unlike the first stress liner film, a method of forming a second stress liner film having a compressive stress on the first stress liner film.

The first stress liner film is formed using a source gas containing SiH _4, and the second stress liner film is formed using a source gas containing trimethylsilane. 8. A method for producing a semiconductor device according to 7.