JP2011181541A

JP2011181541A - Semiconductor device

Info

Publication number: JP2011181541A
Application number: JP2010041426A
Authority: JP
Inventors: Shinichi Tanitaka; 真一谷高; Mitsuhiro Takeda; 光弘武田
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2011-09-15
Anticipated expiration: 2030-02-26
Also published as: JP5546903B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device wherein a contact part between an emitter electrode and an emitter layer is made very small. SOLUTION: An IGBT 1 has a P collector layer 12 provided on one surface of an N- semiconductor layer 10 as a semiconductor layer, a P<SP>-</SP>base layer 14 formed on the other surface, an N<SP>+</SP>emitter layer 16 selectively formed in the P<SP>-</SP>base layer 14, a gate electrode 20 formed on the N<SP>+</SP>emitter layer 16 with an insulating layer 18 interposed and an emitter electrode 22 coming into contact with the N<SP>+</SP>emitter layer 16, wherein the N<SP>+</SP>emitter layer 16 is formed in a ladder shape having two beams 16A and a crosspiece 16B prepared between the two beams 16A, and the beams 16A are covered with the insulating layer 18 and brought into contact with the emitter electrode 22 only at the crosspiece 16B, and the ratio of the area of the contact between the crosspiece 16B and emitter electrode 22 to the area of the emitter electrode 22 extending in a direction crossing each of the crosspieces 16B is 40 to 75%. COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、電力用スイッチング素子等に用いて好適な絶縁ゲートを有する半導体装置に関する。 The present invention relates to a semiconductor device having an insulated gate suitable for use in a power switching element or the like.

従来、絶縁ゲート型の半導体装置として、ゲート絶縁型バイポーラトランジスタ（以下、ＩＧＢＴと称する）が知られており、インバータ等の電力変換装置のスイッチング素子として広く用いられている。
図６は、従来のＩＧＢＴ１００の構成を模式的に示す一部切断斜視図であり、図７は、ＩＧＢＴ１００の上面を模式的に示す図である。
ＩＧＢＴ１００は、第１導電型の半導体基板としてのＮ^-半導体層１０１の主表面に、第２導電型のベース領域としてのＰ^-ベース層１０３を選択的にストライプ状に形成し、このＰ^-ベース層１０３の領域内にＮ^-エミッタ層１０５を選択的に同じくストライプ状に形成して構成されている。またＮ^-半導体層１０１の表面上には、絶縁層１０９で覆ったゲート電極１０７と、絶縁層１０９に設けたコンタクト用の開口１１１を通じてＮ^-エミッタ層１０５にコンタクトする例えばＡｌ−Ｓｉ電極層で形成したエミッタ電極１１０とが設けられている。なお、図６及び図７では、エミッタ電極１１０の一部を省略してコンタクト用の開口１１１を露出させた状態を示している。また、図６において、Ｎ^-半導体層１０１の他表面（図６中下側の面）には第２導電型のコレクタ層が設けられているが図示を省略している。 Conventionally, a gate-insulated bipolar transistor (hereinafter referred to as IGBT) is known as an insulated gate semiconductor device, and is widely used as a switching element of a power converter such as an inverter.
FIG. 6 is a partially cut perspective view schematically showing the configuration of the conventional IGBT 100, and FIG. 7 is a view schematically showing the upper surface of the IGBT 100. As shown in FIG.
IGBT100 is, N as a semiconductor substrate of a first conductivity type ^- in the main surface of the semiconductor layer 101, P as the base region of the second conductivity type ^- is selectively formed in a stripe shape of the base layer 103, the P ^- base An N ⁻ emitter layer 105 is selectively formed in a stripe shape in the region of the layer 103. Further, on the surface of the N ⁻ semiconductor layer 101, for example, an Al—Si electrode layer that contacts the N ⁻ emitter layer 105 through a contact opening 111 provided in the insulating layer 109 and a gate electrode 107 covered with the insulating layer 109. A formed emitter electrode 110 is provided. 6 and 7 show a state in which a part of the emitter electrode 110 is omitted and the contact opening 111 is exposed. Further, in FIG. 6, a second conductivity type collector layer is provided on the other surface (the lower surface in FIG. 6) of the N ⁻ semiconductor layer 101, but the illustration is omitted.

また近年では、開口１１１に臨むＮ^-エミッタ層１０５を、いわゆる梯子型に構成し、Ｎ^-エミッタ層１０５とエミッタ電極１１０のコンタクト面積を増やす事でオン抵抗を低減したものも知られている（例えば、特許文献１参照）。 In recent years, it has also been known that the N ⁻ emitter layer 105 facing the opening 111 is configured as a so-called ladder type, and the on-resistance is reduced by increasing the contact area between the N ⁻ emitter layer 105 and the emitter electrode 110 ( For example, see Patent Document 1).

特許第４３４８８８８号公報Japanese Patent No. 4348888

しかしながら、従来のように、コンタクト面積を積極的に確保する構造とすると、コンタクト部分の微細化が困難になるため、微細化によるオン電圧の低減（低電圧駆動）を図ることができない、という問題がある。 However, when the contact area is positively secured as in the prior art, it is difficult to miniaturize the contact portion, and thus it is not possible to reduce the on-voltage (low voltage driving) by miniaturization. There is.

本発明は、上述した事情に鑑みてなされたものであり、エミッタ電極とエミッタ層とのコンタクト部分の微細化を可能とする半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a semiconductor device capable of miniaturizing a contact portion between an emitter electrode and an emitter layer.

上記目的を達成するために、本発明は、第１導電型の半導体層の一方の表面に第２導電型のコレクタ層を設け、他方の表面に第２導電型のベース層を形成し、当該ベース層に第１導電型のエミッタ層を選択的に形成し、当該エミッタ層の上に絶縁層を介してゲート電極、及び、前記エミッタ層にコンタクトするエミッタ電極を形成した半導体装置において、前記エミッタ層を２つの桁部と前記桁部間に設けられた桟部とを有する梯子状に形成し、前記桁部を前記絶縁層で覆い前記桟部のみで前記エミッタ電極とコンタクトせるとともに、前記桟部のそれぞれを横断する方向に延びるエミッタ電極の面積に対し、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合を４０％〜７５％としたことを特徴とする。 In order to achieve the above object, the present invention provides a collector layer of a second conductivity type on one surface of a semiconductor layer of a first conductivity type, forms a base layer of a second conductivity type on the other surface, and In the semiconductor device, a first conductivity type emitter layer is selectively formed on a base layer, and a gate electrode and an emitter electrode in contact with the emitter layer are formed on the emitter layer via an insulating layer. The layer is formed in a ladder shape having two beam portions and a beam portion provided between the beam portions, the beam portion is covered with the insulating layer, and only the beam portion is in contact with the emitter electrode. The ratio of the contact area where the crosspiece and the emitter electrode are in contact to the area of the emitter electrode extending in the direction crossing each of the sections is 40% to 75%.

本発明によれば、エミッタ電極とエミッタ層とのコンタクトを桟部のみとすることで、両側の桁部を絶縁層から露出させる必要がないため、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。また、ゲート抵抗を大きくせずともターンオフ時での電子電流の減少が緩やかになり、ターンオフ時のエネルギー損失を抑えることができる。
これに加え、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合が４０％〜７５％であるから、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。 According to the present invention, since the contact between the emitter electrode and the emitter layer is only the crosspiece, it is not necessary to expose the girder on both sides from the insulating layer, so that the contact portion can be miniaturized and the on-voltage can be reduced. Can be achieved. In addition, the decrease in the electron current at the turn-off time is moderated without increasing the gate resistance, and the energy loss at the turn-off time can be suppressed.
In addition, since the ratio of the contact area between the crosspiece and the emitter electrode is 40% to 75%, sufficient load short-circuit withstand capability can be ensured while lowering the saturation voltage.

また本発明は、上記半導体装置において、前記桁部には、少なくとも１以上の前記桟部を含むごとに、前記エミッタ層を設けない所定長の間引き部を設けたことを特徴とする。
本発明によれば、更なる微細化が可能となりオン電圧を下げることができる。 According to the present invention, in the semiconductor device described above, a thinning portion having a predetermined length that does not include the emitter layer is provided in the beam portion every time at least one of the crosspieces is included.
According to the present invention, further miniaturization is possible and the on-voltage can be lowered.

本発明によれば、エミッタ電極とエミッタ層とのコンタクトを桟部のみとしたため、両側の桁部を絶縁層から露出させる必要がなく、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。また、ゲート抵抗を大きくせずともターンオフ時での電子電流の減少が緩やかになり、ターンオフ時のエネルギー損失を抑えることができる。
これに加え、前記桟部のそれぞれを横断する方向に延びるエミッタ電極の面積に対し、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合を４０％〜７５％としたため、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。
また前記桁部に、少なくとも１以上の前記桟部を含むごとに、前記エミッタ層を設けない所定長の間引き部を設けることで、更なる微細化が可能となりオン電圧を下げることができる。 According to the present invention, since the contact between the emitter electrode and the emitter layer is only the crosspiece, it is not necessary to expose the girder on both sides from the insulating layer, and the contact portion can be miniaturized and the on-voltage can be reduced. Can do. In addition, the decrease in the electron current at the turn-off time is moderated without increasing the gate resistance, and the energy loss at the turn-off time can be suppressed.
In addition, the ratio of the contact area where the crosspiece and the emitter electrode are in contact to the area of the emitter electrode extending in the direction crossing each crosspiece is 40% to 75%, so the saturation voltage is Sufficient load short-circuit withstand capability can be ensured while lowering.
In addition, by providing a thinning portion having a predetermined length without the emitter layer every time the girder portion includes at least one or more crosspieces, further miniaturization is possible and the on-voltage can be lowered.

本発明の実施形態に係るＩＧＢＴの構成を模式的に示す一部切断斜視図である。1 is a partially cut perspective view schematically showing a configuration of an IGBT according to an embodiment of the present invention. ＩＧＢＴの上面を模式的に示す図である。It is a figure which shows typically the upper surface of IGBT. コンタクト開口付近の構成を拡大して示す図である。It is a figure which expands and shows the structure of contact opening vicinity. コンタクト占有率と飽和電圧及び短絡時間との関係を示した図である。It is the figure which showed the relationship between a contact occupation rate, a saturation voltage, and a short circuit time. ターンオフ時のエミッタ電流特性を示す図であり、（Ａ）は本発明の実施形態に係るＩＧＢＴのエミッタ電流特性、（Ｂ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が小さい場合、（Ｃ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が十分大きな場合を示す。It is a figure which shows the emitter current characteristic at the time of turn-off, (A) is the emitter current characteristic of IGBT which concerns on embodiment of this invention, (B) is the emitter current characteristic of conventional IGBT, and gate resistance is small, C) shows the emitter current characteristics of a conventional IGBT, and the gate resistance is sufficiently large. 従来のＩＧＢＴの構成を模式的に示す一部切断斜視図である。It is a partially cut perspective view which shows typically the structure of the conventional IGBT. ＩＧＢＴの上面を模式的に示す図である。It is a figure which shows typically the upper surface of IGBT.

以下、図面を参照して本発明の実施形態として、プレーナ型のＩＧＢＴについて説明する。
図１は本実施形態に係るＩＧＢＴ１の構成を模式的に示す一部切断斜視図であり、図２は図１のＩＧＢＴ１の上面を模式的に示す図である。
ＩＧＢＴ１は、図１に示すように、第１導電型の半導体層としてのｎ型のＮ^-半導体層１０の一方の表面（裏面）に第２導電型のコレクタ層としてのｐ型のＰコレクタ層１２を設け、他方の表面（上側の面）に、第２導電型のベース領域としてのｐ型のＰ^-ベース層１４を選択的にストライプ状に形成し、このＰ^-ベース層１４の領域内に第１導電型であるｎ型のＮ⁺エミッタ層１６をＰ^-ベース層１４のストライプ方向と同一方向に延ばして選択的に形成し、このＮ⁺エミッタ層１６の上に絶縁層１８を介してゲート電極２０及びエミッタ電極２２をそれぞれ形成して構成されている。 Hereinafter, a planar IGBT will be described as an embodiment of the present invention with reference to the drawings.
FIG. 1 is a partially cut perspective view schematically showing the configuration of the IGBT 1 according to the present embodiment, and FIG. 2 is a view schematically showing the upper surface of the IGBT 1 in FIG.
IGBT1, as shown in FIG. 1, n-type N of the semiconductor layer of the first conductivity type ^- p-type P collector layer as the collector layer of the second conductivity type on one surface of the semiconductor layer 10 (the back surface) 12 is provided, on the other surface (upper surface), p-type P as the base region of the second conductivity type ^- is formed in the base layer 14 selectively striped, the P ^- base layer 14 in the region An n type N ⁺ emitter layer 16 of the first conductivity type is selectively formed extending in the same direction as the stripe direction of the P ⁻ base layer 14 and an insulating layer 18 is interposed on the N ⁺ emitter layer 16. The gate electrode 20 and the emitter electrode 22 are formed respectively.

絶縁層１８には、Ｎ⁺エミッタ層１６と平行してストライプ状に延びてＮ⁺エミッタ層１６を露出させるためのコンタクト開口２４が設けられ、当該コンタクト開口２４を通じてエミッタ電極２２がＮ⁺エミッタ層１６とコンタクトする。かかる構成により、コンタクト開口２４を挟んだ両側のそれぞれに、１個のＩＧＢＴセル２５が構成される。なお、図１及び図２では、エミッタ電極２２で覆われたコンタクト開口２４が露出するように切断した状態を示している。 The insulating layer 18, contact openings 24 for exposing the N ⁺ emitter layer 16 extends in stripes in parallel with N ⁺ emitter layer 16 is provided, the emitter electrode 22 is N ⁺ emitter layer through the contact opening 24 16 is contacted. With this configuration, one IGBT cell 25 is formed on each of both sides of the contact opening 24. 1 and 2 show a state where the contact opening 24 covered with the emitter electrode 22 is exposed so as to be exposed.

上記Ｎ⁺エミッタ層１６は、図２に示すように、コンタクト開口２４において、上面視略梯子状のパターンに形成されており、梯子の桁に相当する２つの桁部１６Ａと、桁部１６Ａの間に設けられた桟に相当する桟部１６Ｂとを有している。さらに桁部１６Ａには、図２に示すように、延在方向（ストライプ方向）に沿って少なくとも１個の桟部１６Ｂを含むごとに所定長Ｋｂ（図３）の間引き部１６Ｃが設けられている。そして、２つの間引き部１６Ｃと、エミッタ電極２２とで囲まれた部分が上記１個のＩＧＢＴセル２５として構成される。 As shown in FIG. 2, the N ⁺ emitter layer 16 is formed in a substantially ladder-like pattern when viewed from above at the contact opening 24, and includes two girder parts 16A corresponding to the girder of the ladder, and the girder part 16A. And a crosspiece 16B corresponding to a crosspiece provided between them. Further, as shown in FIG. 2, the beam portion 16A is provided with a thinning portion 16C of a predetermined length Kb (FIG. 3) every time it includes at least one crosspiece 16B along the extending direction (stripe direction). Yes. A portion surrounded by the two thinning portions 16 C and the emitter electrode 22 is configured as the one IGBT cell 25.

図１に示すように、本実施形態のＩＧＢＴ１では、絶縁層１８が桁部１６Ａの上まで延び出ることで上記コンタクト開口２４に桁部１６Ａが露出しておらず、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトは、専ら桟部１６Ｂによってのみ確保される。
このようにエミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみとすることで、両側の桁部１６Ａをコンタクト開口２４内に露出させる必要がないため、当該コンタクト開口２４の幅Ｌ（ＩＧＢＴセル２５のセル間ピッチ）を狭くして微細化が可能となる。この微細化に伴い、オン電圧の低減（低電圧駆動）が図られることとなる。 As shown in FIG. 1, in the IGBT 1 of this embodiment, the insulating layer 18 extends above the beam portion 16A so that the beam portion 16A is not exposed in the contact opening 24, and the emitter electrode 22 and the N ⁺ emitter are exposed. Contact with the layer 16 is ensured exclusively by the crosspiece 16B.
Thus, since the contact between the emitter electrode 22 and the N ⁺ emitter layer 16 is only the crosspiece 16B, there is no need to expose the beam portions 16A on both sides in the contact opening 24, and therefore the width L of the contact opening 24 is reduced. The (cell pitch of the IGBT cell 25) can be narrowed and miniaturized. With this miniaturization, the ON voltage is reduced (low voltage driving).

また、本実施形態では、Ｎ⁺エミッタ層１６のｎ型の不純物濃度は、桟部１６Ｂのみのコンタクトでもエミッタ電極２２とＮ⁺エミッタ層１６との間に所定の負荷短絡耐量（負荷短絡時（短絡電流発生時）から素子破壊までの時間）を確保可能な接触抵抗が得られる濃度まで高められており、上述の微細化と負荷短絡耐量の確保が同時に実現されている。本実施形態では、１５０℃〜１７５℃の高温動作領域でも１５μ秒〜２０μ秒の負荷短絡耐量が確保でき、また２５℃の常温では２８μ秒の負荷短絡耐量が確保されるように、Ｎ⁺エミッタ層１６の濃度が高められている。 Further, in the present embodiments, n-type impurity concentration of the N ⁺ emitter layer 16, predetermined load short-circuit tolerance between the emitter electrode 22 and the N ⁺ emitter layer 16 in contact with the crosspiece 16B only (when the load is short-circuited ( The contact resistance that can ensure the time from when the short-circuit current is generated) to the destruction of the element is increased to a concentration at which the contact resistance can be obtained. In this embodiment, an N ⁺ emitter is provided so that a load short-circuit resistance of 15 μs to 20 μs can be ensured even in a high-temperature operation region of 150 ° C. to 175 ° C. The concentration of layer 16 is increased.

図３は、コンタクト開口２４付近の構成を拡大して示す図である。
この図に示すように、桁部１６Ａの延在方向に沿った桟部１６Ｂの長さを高さ幅Ｈとすると、各桟部１６Ｂでのコンタクト面積は、コンタクト開口２４の幅Ｌ×桟部１６Ｂの高さ幅Ｈとなる。コンタクト面積を増やすほどオン抵抗が低減されることから、桟部１６Ｂの高さ幅Ｈを大きくすることでもオン電圧を低減できる。しかしながら、コンタクト面積を増やしてオン抵抗を小さくするほど負荷短絡耐量が低くなることが知られている。 FIG. 3 is an enlarged view showing a configuration near the contact opening 24.
As shown in this figure, assuming that the length of the crosspiece 16B along the extending direction of the beam portion 16A is the height width H, the contact area in each crosspiece 16B is the width L of the contact opening 24 × the crosspiece The height width is 16B. Since the on-resistance is reduced as the contact area is increased, the on-voltage can be reduced by increasing the height width H of the crosspiece 16B. However, it is known that the load short-circuit withstand capability decreases as the contact area increases and the on-resistance decreases.

図４は、コンタクト占有率と飽和電圧Ｖｃｅ及び短絡時間ｔｓｃとの関係を示した図である。なお、コンタクト占有率は、１個のＩＧＢＴセル２５に面したコンタクト開口２４の開口面積（すなわちエミッタ電極２２の面積）に対して、エミッタ電極２２と各桟部１６Ｂのコンタクト面積の合算値が占める割合である。また飽和電圧ＶｃｅはＩＧＢＴ１がオン時のコレクタ−エミッタ間の飽和電圧であり、短絡時間は負荷短絡時から素子破壊までの時間である。
この図に示すように、コンタクト占有率を高めるほどオン抵抗が減って飽和電圧Ｖｃｅが下がり有利となるものの、一方では短絡時間ｔｓｃが短くなって負荷短絡耐量が低くなる、というトレードオフの関係がある。そこで、本実施形態では、コンタクト占有率の下限を、従来のＩＧＢＴの飽和電圧の一般値Ｖ１よりも小さな飽和電圧Ｖｃｅが実現可能な４０％としている。一方で、コンタクト占有率の上限を、短絡時間ｔｓｃの低下が急激に顕著となり始める７５％としている。 FIG. 4 is a diagram showing the relationship between the contact occupation ratio, the saturation voltage Vce, and the short circuit time tsc. Note that the contact occupancy rate is the sum of the contact areas of the emitter electrode 22 and the crosspieces 16B with respect to the opening area of the contact opening 24 facing one IGBT cell 25 (that is, the area of the emitter electrode 22). It is a ratio. The saturation voltage Vce is the saturation voltage between the collector and the emitter when the IGBT 1 is on, and the short circuit time is the time from when the load is short circuited until the element is destroyed.
As shown in this figure, as the contact occupancy increases, the on-resistance decreases and the saturation voltage Vce decreases, which is advantageous. On the other hand, the short-circuit time tsc is shortened and the load short-circuit resistance is reduced. is there. Therefore, in this embodiment, the lower limit of the contact occupation ratio is set to 40% at which a saturation voltage Vce smaller than the general value V1 of the saturation voltage of the conventional IGBT can be realized. On the other hand, the upper limit of the contact occupancy rate is set to 75% where the decrease in the short circuit time tsc starts to become noticeable.

このように、コンタクト占有率を４０％〜７５％とすることで、飽和電圧Ｖｃｅを低めつつ十分な負荷短絡耐量を確保することができる。さらに本実施形態では、上述の通り、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみで確保して微細化する構成としたため、当該微細化によりオン抵抗が低められて更に飽和電圧Ｖｃｅが低いＩＧＢＴ１が実現されている。 Thus, by setting the contact occupation ratio to 40% to 75%, it is possible to ensure a sufficient load short-circuit withstand capability while lowering the saturation voltage Vce. Furthermore, in the present embodiment, as described above, since the contact between the emitter electrode 22 and the N ⁺ emitter layer 16 is ensured only by the crosspiece 16B and is miniaturized, the on-resistance is lowered by the miniaturization and further saturated. An IGBT 1 with a low voltage Vce is realized.

また、本実施形態のＩＧＢＴ１にあっては、図２及び図３に示すように、Ｎ⁺エミッタ層１６の桁部１６Ａに、当該Ｎ⁺エミッタ層１６を設けない間引き部１６Ｃを設ける構成としている。これにより、オン電圧を上げることなく、負荷短絡耐量を上げることができる。ただし、間引き部１６Ｃの間の桁部１６Ａの長さＫａが、桟部１６Ｂの高さ幅Ｈよりも小さくなると、桟部１６Ｂから桁部１６Ａに電流が流れ難くなるためオン抵抗が増大する。この結果、オン電圧が増加し損失が大きくなる。そこで本実施形態では、間引き部１６Ｃで区切られた各桁部１６Ａに少なくとも１個の桟部１６Ｂを含むように各間引き部１６Ｃを設けるとともに、各桁部１６Ａの長さＫａを、桟部１６Ｂの高さ幅Ｈよりも長くする構成としている。これにより、オン電圧の増加を抑え、低い電圧で安定して動作させることができる。
また、本実施形態では、各桁部１６Ａの長さＫａを、間引き部１６Ｃの長さＫｂ以上として、桁部１６Ａの間引き部１６Ｃによる間引き率を５０％程度に抑えられている。すなわち、発明者らは、実験により、間引き率が５０％を超えると飽和電圧Ｖｃｅが増加するとの知見を得ており、間引き率を約５０％に抑えることで、飽和電圧Ｖｃｅを増加させることなく飽和電流を抑制でき、１５０℃〜１７５℃の高温動作領域で１５μ秒〜２０μ秒、２５℃の常温で２８μ秒の負荷短絡耐量を達成できる。 Further, in the IGBT 1 of the present embodiment, as shown in FIGS. 2 and 3, a thinning portion 16 ^ C in which the N ⁺ emitter layer 16 is not provided is provided in the beam portion 16 ^ A of the N ⁺ emitter layer 16. . As a result, the load short-circuit withstand capability can be increased without increasing the on-voltage. However, if the length Ka of the beam part 16A between the thinning parts 16C is smaller than the height width H of the beam part 16B, it becomes difficult for current to flow from the beam part 16B to the beam part 16A, and the on-resistance increases. As a result, the on-voltage increases and the loss increases. Therefore, in the present embodiment, each thinning portion 16C is provided so that each digit portion 16A partitioned by the thinning portion 16C includes at least one crosspiece portion 16B, and the length Ka of each girder portion 16A is set to the crosspiece portion 16B. The height is set to be longer than the width H. As a result, an increase in the on-voltage can be suppressed and the operation can be stably performed at a low voltage.
In the present embodiment, the length Ka of each digit portion 16A is set to be equal to or longer than the length Kb of the thinning portion 16C, and the thinning rate by the thinning portion 16C of the digit portion 16A is suppressed to about 50%. That is, the inventors have obtained through experiments that the saturation voltage Vce increases when the thinning rate exceeds 50%, and by suppressing the thinning rate to about 50%, the saturation voltage Vce is not increased. Saturation current can be suppressed, and a load short-circuit tolerance of 15 μs to 20 μs in a high temperature operation region of 150 ° C. to 175 ° C. and 28 μs at a normal temperature of 25 ° C. can be achieved.

図５はターンオフ時のエミッタ電流特性を示す図であり、図５（Ａ）は本実施形態のＩＧＢＴ１のエミッタ電流特性、図５（Ｂ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が小さい場合、図５（Ｃ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が十分大きな場合を示している。
図５（Ｂ）に示すように、一般に、ＩＧＢＴのゲート電極のゲート抵抗が小さい場合、電子電流が急激に変化する等してサージ電圧が発生する。そこで、ゲート抵抗を十分に大きくすれば、図５（Ｃ）に示すように、電子電流の急激な変化を抑えることができる。しかしながら、ゲート抵抗を大きくすると、ターンオフ時間が長くなり、スイッチング時の損失が増加する、という問題がある。 5A and 5B are diagrams showing emitter current characteristics at the time of turn-off. FIG. 5A shows the emitter current characteristics of the IGBT 1 of the present embodiment, and FIG. 5B shows the emitter current characteristics of the conventional IGBT. In the case where the gate resistance is small, FIG. 5C shows the emitter current characteristic of the conventional IGBT and the case where the gate resistance is sufficiently large.
As shown in FIG. 5B, generally, when the gate resistance of the gate electrode of the IGBT is small, a surge voltage is generated due to a sudden change in the electron current. Therefore, if the gate resistance is sufficiently increased, a rapid change in the electron current can be suppressed as shown in FIG. However, when the gate resistance is increased, there is a problem that the turn-off time becomes longer and the loss during switching increases.

これに対して、本実施形態のＩＧＢＴ１においては、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみで確保しているため、Ｐ^-ベース層１４にできるチャネルまでのＮ⁺エミッタ層１６の抵抗が増大する。これにより、図５（Ａ）に示すように、ターンオフ時の電子電流の減少傾きｄｉ／ｄｔが、図５（Ｃ）の場合と同様に小さくなり、正孔電流の増加がなくなる。したがって、本実施形態のＩＧＢＴ１においては、ゲート抵抗を大きくする必要がないため、ターンオフ時のエネルギー損失を抑えることができる。 On the other hand, in the IGBT 1 of the present embodiment, the contact between the emitter electrode 22 and the N ⁺ emitter layer 16 is ensured only by the crosspieces 16B, so that the N ⁺ emitter up to the channel formed in the P ⁻ base layer 14 can be obtained. The resistance of layer 16 increases. As a result, as shown in FIG. 5A, the decreasing slope di / dt of the electron current at turn-off becomes small as in the case of FIG. 5C, and the hole current does not increase. Therefore, in the IGBT 1 of the present embodiment, it is not necessary to increase the gate resistance, so that energy loss during turn-off can be suppressed.

以上説明したように、本実施形態によれば、Ｎ⁺エミッタ層１６を桁部１６Ａと桟部１６Ｂとを有する梯子状に形成し、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみとしたため、両側の桁部１６Ａを絶縁層１８から露出させるようにコンタクト開口２４を設ける必要がない。これにより、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。
これに加えて、Ｐ^-ベース層１４にできるチャネルまでのＮ⁺エミッタ層１６の抵抗が増大することから、ゲート抵抗を大きくせずともターンオフ時の電子電流の減少傾きｄｉ／ｄｔを小さくでき、ターンオフ時のエネルギー損失を抑えることができる。 As described above, according to the present embodiment, the N ⁺ emitter layer 16 is formed in a ladder shape having the beam portion 16A and the beam portion 16B, and the contact between the emitter electrode 22 and the N ⁺ emitter layer 16 is set as the beam portion. Since only 16B is provided, there is no need to provide the contact opening 24 so that the spar 16A on both sides is exposed from the insulating layer 18. As a result, the contact portion can be miniaturized and the on-voltage can be reduced.
In addition, since the resistance of the N ⁺ emitter layer 16 up to the channel formed in the P ⁻ base layer 14 increases, the decrease slope di / dt of the electron current at turn-off can be reduced without increasing the gate resistance. Energy loss at turn-off can be suppressed.

また本実施形態によれば、コンタクト占有率を４０％〜７５％としたため、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。
さらに本実施形態によれば、桁部１６Ａに、少なくとも１以上の桟部１６Ｂを含むごとに、Ｎ⁺エミッタ層１６を設けない所定長さＫｂの間引き部１６Ｃを設ける構成としたため、更なる微細化が可能となりオン電圧を下げることができる。 In addition, according to the present embodiment, since the contact occupancy ratio is set to 40% to 75%, a sufficient load short-circuit withstand capability can be ensured while lowering the saturation voltage.
Furthermore, according to the present embodiment, every time the beam portion 16A includes at least one crosspiece 16B, the thinned portion 16C having a predetermined length Kb in which the N ⁺ emitter layer 16 is not provided is provided. The on-voltage can be lowered.

なお、上述した実施形態は、あくまでも本発明の一態様を示すものであり、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能である。
例えば上述した実施形態では、半導体層の導電型をｎ型としてｎチャネル型のＩＧＢＴを説明したが、当該半導体層の導電型をｐ型としてｐチャネル型のＩＧＢＴとしても良い。 The above-described embodiment is merely an aspect of the present invention, and can be arbitrarily modified and applied without departing from the spirit of the present invention.
For example, in the above-described embodiment, the n-channel type IGBT has been described in which the conductivity type of the semiconductor layer is n-type. However, a p-channel type IGBT may be used by setting the conductivity type of the semiconductor layer to be p-type.

１ＩＧＢＴ（半導体装置）
１０半導体層
１２コレクタ層
１４ベース層
１６エミッタ層
１６Ａ桁部
１６Ｂ桟部
１６Ｃ間引き部
１８絶縁層
２０ゲート電極
２２エミッタ電極
２４コンタクト開口
２５ＩＧＢＴセル
Ｖｃｅ飽和電圧
ｔｓｃ短絡時間 1 IGBT (semiconductor device)
DESCRIPTION OF SYMBOLS 10 Semiconductor layer 12 Collector layer 14 Base layer 16 Emitter layer 16A Girder part 16B Crosspiece part 16C Thinning part 18 Insulating layer 20 Gate electrode 22 Emitter electrode 24 Contact opening 25 IGBT cell Vce Saturation voltage tsc Short circuit time

Claims

A collector layer of the second conductivity type is provided on one surface of the semiconductor layer of the first conductivity type, a base layer of the second conductivity type is formed on the other surface, and an emitter layer of the first conductivity type is selected as the base layer In a semiconductor device in which a gate electrode and an emitter electrode in contact with the emitter layer are formed on the emitter layer via an insulating layer,
The emitter layer is formed in a ladder shape having two beam portions and a beam portion provided between the beam portions, the beam portion is covered with the insulating layer, and the emitter electrode is contacted only with the beam portion,
The semiconductor device according to claim 1, wherein a ratio of a contact area where the crosspiece and the emitter electrode are in contact to an area of the emitter electrode extending in a direction crossing each of the crosspieces is 40% to 75%.

2. The semiconductor device according to claim 1, wherein a thinning portion having a predetermined length in which the emitter layer is not provided is provided in the beam portion every time at least one of the crosspieces is included.