JP2011175531A - 情報処理装置、および情報処理装置の制御方法 - Google Patents
情報処理装置、および情報処理装置の制御方法 Download PDFInfo
- Publication number
- JP2011175531A JP2011175531A JP2010040118A JP2010040118A JP2011175531A JP 2011175531 A JP2011175531 A JP 2011175531A JP 2010040118 A JP2010040118 A JP 2010040118A JP 2010040118 A JP2010040118 A JP 2010040118A JP 2011175531 A JP2011175531 A JP 2011175531A
- Authority
- JP
- Japan
- Prior art keywords
- function
- load
- programmable logic
- logic circuit
- processing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Exchange Systems With Centralized Control (AREA)
Abstract
【課題】複数種の機能に対して、変動する負荷状況に応じて、負荷の大きい機能の処理能力を向上させることを可能にした情報処理装置を提供する。
【解決手段】信号に対して所定の機能の処理を実行して出力する複数のプログラマブル論理回路と、複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、負荷の大きさを判定する基準となる閾値を記憶し、予め決められた初期状態の情報にしたがって、複数のプログラマブル論理回路のそれぞれに複数種の機能のいずれかを実行可能に設定した後、複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、負荷が閾値を越える機能である第1の機能があると、負荷が閾値以下の機能である第2の機能を実行するプログラマブル論理回路に第1の機能の負荷を分散させる制御部と、を有する。
【選択図】図2
【解決手段】信号に対して所定の機能の処理を実行して出力する複数のプログラマブル論理回路と、複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、負荷の大きさを判定する基準となる閾値を記憶し、予め決められた初期状態の情報にしたがって、複数のプログラマブル論理回路のそれぞれに複数種の機能のいずれかを実行可能に設定した後、複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、負荷が閾値を越える機能である第1の機能があると、負荷が閾値以下の機能である第2の機能を実行するプログラマブル論理回路に第1の機能の負荷を分散させる制御部と、を有する。
【選択図】図2
Description
本発明は、入力される信号に対して処理を実行して出力する情報処理装置およびその制御方法に関する。
構内交換機または通信基地局には、通信のための信号処理を高速化するために、複数種類の信号処理を並列して行うことを可能にした情報処理装置を備えているものがある。
上述の情報処理装置の構成例と動作を簡単に説明する。図8は関連する情報処理装置の一構成例を示すブロック図である。
図8に示すように、情報処理装置は、複数の機能を並列に処理する信号処理部540と、信号処理部540で実行される機能を制御するCPU(Central Processing Unit)カード530と、信号処理部540およびCPUカード530を接続するためのバックワイヤリングボード(BWB)520とを有する。
信号処理部540は、複数の機能カード501〜510を有する。機能カード501〜510のそれぞれは、通信網(不図示)と信号線で接続されている。BWB520には、機能カード501〜510のそれぞれをCPUカード530に接続するための配線(不図示)が設けられている。CPUカード530には、プログラムにしたがって処理を実行するCPU(不図示)と、プログラムを格納するためのメモリ(不図示)とが設けられている。プログラムには、機能カード501〜510のそれぞれに、実行させるための機能が予め記述されている。
情報処理装置に電源が投入されると、CPUカード530のCPU(不図示)がプログラムにしたがって機能カード501〜510のそれぞれに機能を設定する。機能カード501〜510のそれぞれは、通信網(不図示)を介して信号を受信すると、それぞれに設定された機能の処理を実行し、処理後の信号を通信網(不図示)に送信する。
図9は図8に示した各機能カードに割り当てられた機能を示す図である。図9に示すように、機能カード501には機能Aを実行するための回路が構成されている。機能カード501と同様に、機能カード502〜510のそれぞれには、機能B〜Jのそれぞれの機能を実行するための回路が構成されている。
複数種の機能に対応して機能カードを設ける代わりに、1つのプログラマブル論理回路(Field Programable Gate Arrey:FPGA)に複数種類の機能を実行させるインタフェースパッケージの一例が特許文献1に開示されている。このインタフェースパッケージは、BWBから受信するBWBセルフインベントリ情報をもとに個別回路パッケージを判定し、それに対応する初期化ソフトウェアをFPGAにダウンロードしている。このようにして、複数種の機能が時間分割でFPGAで実行される。
図8および図9を参照して説明した信号処理部では、各機能カードが初期に設定された状態を維持するため、通信網から受信する信号に対して実行される機能の負荷がすると、負荷の大きい機能を実行する機能カードで信号処理が遅くなってしまうという問題がある。
特許文献1に開示された発明では、単体のFPGAにおいて複数種の信号処理が時間分割で実行されるため、並列処理に比べて信号処理の効率が悪いだけでなく、FPGAにかかる負荷が大きいという問題がある。
本発明は上述したような技術が有する問題点を解決するためになされたものであり、複数種の機能に対して、変動する負荷状況に応じて、負荷の大きい機能の処理能力を向上させることを可能にした情報処理装置および情報処理装置の制御方法を提供することを目的とする。
上記目的を達成するための本発明の情報処理装置は、
入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、
前記複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、
負荷の大きさを判定する基準となる閾値を記憶するメモリを備え、予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定した後、該複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる制御部と、
を有する構成である。
入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、
前記複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、
負荷の大きさを判定する基準となる閾値を記憶するメモリを備え、予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定した後、該複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる制御部と、
を有する構成である。
また、本発明の情報処理装置の制御方法は、入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、該複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリとを有する情報処理装置の制御方法であって、
負荷の大きさを判定する基準となる閾値を予め格納し、
予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定し、
前記初期状態に設定した後、前記複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させるものである。
負荷の大きさを判定する基準となる閾値を予め格納し、
予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定し、
前記初期状態に設定した後、前記複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させるものである。
本発明によれば、入力される信号に対して実行される機能の負荷が変動し、1つの機能に負荷が集中しても、負荷の大きい機能の処理能力を迅速に高めることができる。
(第1の実施形態)
本実施形態の情報処理装置の構成を説明する。図1は本実施形態の情報処理装置の一構成例を示すブロック図である。
本実施形態の情報処理装置の構成を説明する。図1は本実施形態の情報処理装置の一構成例を示すブロック図である。
図1に示すように、本実施形態の情報処理装置は、信号処理部2と、信号処理部2およびスイッチ部4を制御する制御部5と、信号処理部2および制御部5を接続するためのBWB3とを有する。制御部5と信号処理部2は、BWB3および信号線を介して接続されている。スイッチ部4は通信網(不図示)と信号処理部2との間に設けられ、信号処理部2はスイッチ部4を介して通信網と接続されている。
図1に示した制御部および信号処理部の構成を詳しく説明する。図2は図1に示した制御部および信号処理部の一構成例を示すブロック図である。
ここでは、信号処理部2に対する制御部5による制御を説明するために、図2では、BWB3に設けられた信号線のうち、信号処理部2と制御部5とを接続する信号線を図に示し、BWB3を図に示すことを省略している。また、機能カード211〜220とスイッチ部4を接続する信号線を図に示すことを省略している。
信号処理部2は機能カード211〜220を有する。機能カード211〜220のそれぞれには、FPGA231〜240のそれぞれが設けられている。FPGA231〜240のそれぞれは、外部から入力される論理回路情報に基づいて回路を構成する。論理回路情報は、機能に対応する論理セルの情報と、論理セル同士を接続するための配線の情報とを含む。論理回路情報によって機能が設定されたFPGAは、通信網からスイッチ部4を介して受信した信号に対して、設定された機能の処理を実行し、処理後の信号をスイッチ部4を介して通信網に送信する。各FPGAには、信号処理についての負荷を示す負荷情報をモニタするための回路またはメモリが設けられている。負荷情報の一例は、稼働率である。
制御部5は、PROM(Programmable Read Only Memory)101〜108と、マルチプレクサ121〜130と、制御回路15とを有する。制御回路15には、プログラムにしたがって処理を実行するCPU(不図示)と、プログラムを格納するためのメモリ(不図示)とが設けられている。プログラムには、機能カード211〜220のそれぞれについて、初期状態で設定するための機能を示す初期状態の情報が予め記述されている。また、制御回路15内のメモリ(不図示)には、機能の負荷が大きいか否かを判定するための基準となる閾値の情報も格納されている。この閾値は、プログラムに記述されていてもよい。
PROM101〜108は不揮発性メモリの一種であり、PROM101〜108には、機能カード211〜220に所定の機能を実行させるための論理回路情報が格納されている。PROM毎に異なる論理回路情報が格納されている。図2に示す例では、論理回路情報が8種類の場合であるが、論理回路情報の種類は8つに限られない。
マルチプレクサ121〜130のそれぞれは、機能カード211〜220のそれぞれに対応して設けられている。図2に示す例では、機能カードの数が10であり、それに対応してマルチプレクサの数も10であるが、機能カードの数は10に限られない。
マルチプレクサ121〜130のそれぞれは、PROM101〜108と信号線を介して入力端子S1〜S8で接続され、制御回路15と信号線を介して選択信号端子C1〜C3で接続されている。マルチプレクサ121の出力端子Dは機能カード211のFPGA231の入力端子に接続されている。マルチプレクサ121と同様に、マルチプレクサ122〜130のそれぞれの出力端子DはFPGA232〜240のそれぞれの入力端子と接続されている。
マルチプレクサ121〜130のそれぞれは、制御回路15から選択信号端子C1〜C3に入力される選択信号にしたがって、PROM101〜108のいずれかに格納された論理回路情報をFPGA231〜240のそれぞれに出力する。
制御回路15は、機能カード211〜220のそれぞれに設けられたFPGA231〜240のそれぞれと信号線で接続されている。制御回路15は、起動した後、プログラムにしたがって、機能カード211〜220を初期状態に設定するために、マルチプレクサ121〜130のそれぞれに選択信号を送信する。
そして、制御回路15は、機能カード211〜220を初期状態に設定した後、定期的にFPGA231〜240の負荷を機能毎に監視し、機能毎に負荷が閾値より大きいか否かを判定する。判定の結果、負荷が閾値より大きい機能があると、制御回路15は、その機能を除く機能のうち、負荷が閾値以下の機能を探す。そして、制御回路15は、負荷が閾値以下の機能を見つけると、その機能に対応する機能カードに接続されたマルチプレクサに、負荷の大きい機能の論理回路情報をダウンロードするための選択信号を送信する。
また、制御回路15は、機能カード211〜220の機能を初期状態から変更する場合、スイッチ部4内の配線接続に対して新たな設定内容を示す制御信号をスイッチ部4に送信する。この制御信号については、次に説明するスイッチ部4の構成で詳しく説明する。
次に、図1に示したスイッチ部4の構成について説明する。
スイッチ部4は、通信網(不図示)および信号処理部2の間に設けられ、信号処理部2の機能カード211〜220の数に対応する信号線が通信網と接続されている。図1に示す構成では、スイッチ部4と通信網を接続する信号線の数は10本である。スイッチ部4は、通信網を介して受信する信号を信号処理部2に送信し、信号処理部2から受信する信号を通信網に送信する。
スイッチ部4は、複数の選択回路(不図示)を有する。スイッチ部4は、起動後の初期状態では、通信網に接続される10本の信号線と機能カード211〜220とを1対1に対応させて接続する。そして、スイッチ部4は、制御回路15から受信する制御信号にしたがって選択回路の設定を変更することで、通信網に接続される10本の信号線と機能カード211〜220との接続を変更する。
図3は図1に示したスイッチ部の動作を説明するための一構成例を示す模式図である。図3(a)は初期状態のスイッチ部内の配線接続を示す模式図であり、図3(b)は図3(a)に示す状態から設定を変更した場合の配線接続の一例を示す模式図である。説明を簡単にするために、図3では、通信網に接続するFPGAがFPGA231〜233の場合について説明する。
図3(a)に示すように、信号線301〜303が通信網およびスイッチ部4と接続されている。FPGA231は、通信網から信号を受信するための信号線である入力信号線321と自デバイスから信号を通信網に送信するための信号線である出力信号線322のそれぞれがスイッチ部4と接続されている。FPGA231と同様に、FPGA232は入力信号線323および出力信号線324を介してスイッチ部4と接続され、FPGA233は入力信号線325および出力信号線326を介してスイッチ部4と接続されている。
スイッチ部4には、配線351〜356が設けられている。初期状態では、図に示さない選択回路の設定により、図3(a)に示すように、信号線301は、配線351を介して入力信号線321と接続され、配線352を介して出力信号線322と接続されている。信号線302は、配線353を介して入力信号線323と接続され、配線354を介して出力信号線324と接続されている。信号線303は、配線355を介して入力信号線325と接続され、配線356を介して出力信号線326と接続されている。
図3(a)に示す初期状態における信号処理の手順を説明する。
通信網から信号線301を介してスイッチ部4に入力された信号はFPGA231に入力され、FPGA231で処理された信号はスイッチ部4および信号線301を介して通信網に送信される。通信網から信号線302を介してスイッチ部4に入力された信号はFPGA232に入力され、FPGA232で処理された信号はスイッチ部4および信号線302を介して通信網に送信される。通信網から信号線303を介してスイッチ部4に入力された信号はFPGA233に入力され、FPGA233で処理された信号はスイッチ部4および信号線303を介して通信網に送信される。
ここで、初期状態では、図3(a)に示すように、FPGA231に機能Aが設定され、FPGA232、233には機能Bが設定されているものとする。そして、機能Aの負荷が閾値よりも大きくなると、制御回路15がFPGA232の機能を機能Aから機能Bに変更するとともに、その変更に対応する、スイッチ部4の選択回路の設定内容を示す制御信号をスイッチ部4に送信する。スイッチ部4は、制御回路15から受信した制御信号にしたがって、選択回路(不図示)の設定を変更し、スイッチ部4内の配線を図3(b)に示す接続に変更する。図3(b)に示すように、FPGA232の機能が機能Bから機能Aに変更されている。
配線353、354は、図3(a)に示す初期状態では、信号線302と接続されていたが、設定変更後は、図3(b)に示すように、信号線301と接続されている。FPGA232の入力信号線323は配線353を介して信号線301と接続され、出力信号線324は配線354を介して信号線301と接続される。ただし、配線351および配線353が一定の周期で交互に信号線301と接続されるように選択回路(不図示)が一定の周期で動作する。配線353を破線で示しているのは、図3(b)に示す状況では、配線353が信号線301と接続されていないことを意味する。
なお、信号線301に接続される配線351および配線353の切り替えのための選択回路の動作は、配線切り替えのための制御信号を制御回路15が一定の周期でスイッチ部4に送信することで行われてもよく、スイッチ部4に予めタイマーが設けられ、タイマーによる時間計測によって一定の周期で行われるようにしてもよい。
図3(b)に示す状態における信号処理の手順を説明する。
機能Aの処理対象となる信号が通信網から信号線301を介してスイッチ部4に入力される場合、配線351および配線353のうち、入力信号線321または入力信号線323に接続された配線を介してFPGAに入力される。信号が配線351および入力信号線321を介してFPGA231に入力された場合、FPGA231で処理された信号は、出力信号線322、配線352および信号線301を介して通信網に送信される。また、信号が配線353および入力信号線323を介してFPGA232に入力された場合、FPGA232で処理された信号は、出力信号線324、配線354および信号線301を介して通信網に送信される。このようにして、信号がFPGA231、232のいずれかに入力されると、機能Aの処理が信号に対して実行される。
一方、機能Bの処理対象となる信号が通信網からスイッチ部4に入力される場合、信号線302がいずれのFPGAとも接続されていないことから、機能Bの処理対象となる信号は信号線303、配線355および入力信号線325を介してFPGA233に入力される。FPGA233で処理された信号は、出力信号線326、配線356および信号線303を介して通信網に送信される。
なお、機能カード211〜220のそれぞれは同様な構成であるため、図2では、機能カード213〜218を図に示すことを省略している。また、PROM102〜107を図2に示すことを省略し、マルチプレクサ122〜129を図2に示すことを省略している。さらに、PROMおよびマルチプレクサを接続する配線の一部と、制御回路15およびマルチプレクサを接続する配線の一部と、機能カードおよび制御回路15を接続する配線の一部を図2に示すことを省略している。
次に、本実施形態の制御部5の動作を説明する。ここでは、説明を簡単にするために、制御部5には、PROM101〜108のうち、PROM101〜103の3つが設けられているものとする。そして、PROM101〜103のそれぞれに格納された論理回路情報に対応する機能を、機能A〜機能Cのそれぞれとする。
図4は図2に示した制御部の動作手順を示すフローチャートである。図5は複数の機能カードに割り当てられた機能の一例を模式的に示す図である。図5(a)は、各機能カードに設定された機能の初期状態を示し、図5(b)は本実施形態による制御を行った後の各機能カードの機能を示す図である。
本実施形態の情報処理装置に電源が投入され、制御回路15が起動すると、制御回路15は、プログラムにしたがって、マルチプレクサ121〜130のそれぞれに選択信号を送信する。各マルチプレクサは、選択信号端子C1〜C3に制御回路15から受信した選択信号にしたがって、PROM101〜103のいずれかの論理回路情報を機能カードのFPGAにダウンロードする。このようにして、各機能カードが初期状態に設定される(ステップ101)。
図5(a)に示すように、機能カード211、217〜219のFPGA231、237〜239に機能Aの論理回路情報がダウンロードされることで、機能カード211、217〜219に機能Aが設定される。機能カード212、213、215、216のFPGA232、233、235、236に機能Bの論理回路情報がダウンロードされることで、機能カード212、213、215、216に機能Bが設定される。さらに、機能カード214、220のFPGA234、240に機能Cの論理回路情報がダウンロードされることで、機能カード214、220に機能Cが設定される。
制御回路15は、定期的にFPGA231〜240の負荷を機能毎に監視する(ステップ102)。各FPGAの負荷を示す情報は、例えば、稼働率である。図5(a)に示した例の場合、制御回路15は、機能毎の負荷を、次のようにして求める。制御回路15は、機能Aの負荷として、機能カード211、217〜219のそれぞれのFPGAの稼働率の平均値を求める。機能Aと同様にして、制御回路15は、機能Bの負荷として、機能カード212、213、215、216のそれぞれのFPGAの稼働率の平均値を求め、機能Cの負荷として、機能カード214、220のそれぞれのFPGAの稼働率の平均値を求める。これらの稼働率の平均値が機能毎の負荷を示す値に相当する。
続いて、制御回路15は、機能毎に算出した負荷と閾値とを比較し、負荷が閾値より大きいか否かを判定する(ステップ103)。判定の結果、負荷が閾値より大きい機能があると、制御回路15は、その機能を除く機能のうち、負荷が閾値以下の機能を探す。そして、制御回路15は、負荷が閾値以下の機能を見つけると、その機能に対応する機能カードに、次のようにして、負荷が閾値より大きい機能の機能カードの負荷を分散させる(ステップ104)。制御回路15は、負荷が閾値よりも大きい機能の論理回路情報をダウンロードするための選択信号を、負荷が閾値以下の機能に対応する機能カードに接続されたマルチプレクサに送信する。
ステップ104の処理を、図5(a)および図5(b)を参照して具体的に説明する。図5(a)に示した例では、機能Bを実行する機能カード212、213、215、216の稼働率の平均値が閾値より大きいものとし、機能Aおよび機能Cのそれぞれの機能カードの稼働率の平均値は閾値以下であるものとする。この場合、ステップ103の判定の結果、制御回路15は、機能Bの負荷が閾値より大きいと認識し、機能Aおよび機能Cのそれぞれの機能の負荷が閾値以下であると認識すると、機能Aまたは機能Cを実行するFPGA211、214、217〜220の稼働率を調べ、これらのFPGAのうち、稼働率の小さい方からFPGAを4つ選択する。
そして、制御回路15は、稼働率の小さいFPGAとして、機能カード214、217、218、220のそれぞれのFPGAを選択すると、これらの機能カードに接続されたマルチプレクサ124、127、128、130に対して、PROM102に格納された論理回路情報を選択させるための選択信号を送信する。マルチプレクサ124、127、128、130のそれぞれは、制御回路15から選択信号を受信すると、機能Bの論理回路情報を、FPGA234、237、238、140のそれぞれにダウンロードする。
その結果、各機能カードに設定される機能は、図5(b)に示すようになる。図5(a)と図5(b)を見比べると、機能カード217、218の機能Aが機能Bに替わり、機能カード214、220の機能Cが機能Bに替わっており、機能Bの負荷が8つの機能カードに分散されることがわかる。
ここでは、ステップ104の処理において、制御回路15は、ステップ103の判定の際に機能Bを実行している機能カードの数と同じ数の機能カードに、機能Bを新たに実行させているが、機能Bを新たに実行させる機能カードの数は1つであってもよい。また、ステップ103の判定の際に機能Aおよび機能Cのそれぞれの機能カードの数の合計が5つ以上であるため、制御回路15は、それらの機能カードのうち、負荷の小さい方から4つを選択したが、機能Aおよび機能Cのそれぞれの機能カードからランダムに4つ選択してもよい。
また、制御回路15は、4つの機能カード214、217、218、220のFPGAに機能Bの論理回路情報を一度にダウンロードしたが、1つずつ段階的にダウンロードしてもよい。この場合、制御回路15は、機能Bを実行する機能カードを1つ増やす毎に機能Bの負荷を監視し、機能Bの負荷が閾値以下になった時点で機能Bの分散処理を停止すれば、機能Bの負荷を必要以上に分散させることを防ぐことができる。
また、ステップ104の処理において、制御回路15は、機能Aおよび機能Cのそれぞれの機能カードのうち、負荷の小さい方から4つを選択したが、その選択により、機能Cを実行する機能カードがゼロになってしまう場合には、機能Cの機能カードを1つ残すようにしてもよい。この場合、機能Cを実行する機能カードが確保される。この場合においても、機能Aから機能Bに変更する機能カードが少なくとも1つあればよい。
さらに、機能の負荷が大きいか否かを判定するための基準を第1の閾値とし、機能を変換してよいか否かを判定するための基準となる第2の閾値を予め設けていてもよい。この場合、制御回路15は、機能Aと機能Cのそれぞれについて、機能カードの負荷の平均値と第2の閾値とを比較し、機能カードの負荷の平均値が第2の閾値よりも小さいと、その機能カードを機能変換の対象から除外してもよい。
図5(a)に示したように、各機能カードに機能を設定した後に急に機能Bに負荷が集中した場合に、図5(b)に示すように、負荷の小さい機能Aまたは機能Cの機能カードに機能Bの論理回路情報をダウンロードすることで、負荷の大きい機能の処理能力を向上させることが可能となる。
なお、負荷が閾値より大きい機能を大負荷機能と称し、負荷が閾値以下の機能を小負荷機能と称する。
本実施形態によれば、起動した後に、複数の機能カードで実行される機能のうち、負荷が閾値より大きい大負荷機能があると、負荷が閾値以下の小負荷機能を実行する機能カードに大負荷機能の負荷を分散している。そのため、複数種の機能の負荷状況に応じて、負荷の大きい機能を装置全体で分散処理することが可能となる。
本実施形態のように、通信網から受信する信号に対して実行される機能の負荷がリアルタイムで変動する場合、特に、複数種の機能のうち、1つの機能に一時的に負荷が集中した場合に、情報処理装置全体で負荷を吸収することで、その負荷状況に臨機応変に対応して、大負荷機能の処理能力を迅速に高めることができる。
なお、本実施形態の情報処理装置の構成は、図1に示した構成に限らず、図6に示す構成であってもよい。
図6は、本実施形態の情報処理装置の別の構成例を示すブロック図である。図6に示す情報処理装置は、図1に示す構成において、制御部5の代わりに、図6に示すCPUカード21および機能情報登録カード23が設けられた構成である。第1の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図6に示すように、BWB25に、CPUカード21、機能情報登録カード23および機能カード211〜220のそれぞれが接続されている。機能情報登録カード23はBWB25に着脱可能な構成である。
CPUカード21には、図2に示した制御回路15が設けられている。機能情報登録カード23には、図2に示したPROM101〜108とマルチプレクサ121〜130が設けられている。機能情報登録カード23はBWB25を介してCPUカード21と接続される。CPUカード21はBWB25を介して機能カード211〜220と接続される。なお、図6に示す情報処理装置の動作は、図1から図3を参照して説明した情報処理装置と同様であるため、その説明を省略する。
図6に示す構成であれば、機能情報登録カード23をBWB25に着脱することが可能なので、PROM101〜108に登録する論理回路情報が異なる機能情報登録カード23を複数準備すれば、信号処理部2の機能カード211〜220に設定可能な機能の種類と機能の組み合わせが多くなる。
(第2の実施形態)
本実施形態の情報処理装置は、第1の実施形態で説明したPROMおよびマルチプレクサの機能を1つのデバイスにまとめた構成である。
本実施形態の情報処理装置は、第1の実施形態で説明したPROMおよびマルチプレクサの機能を1つのデバイスにまとめた構成である。
図7は本実施形態の情報処理装置の主要部の構成例を示すブロック図である。本実施形態の情報処理装置は、図1に示す構成において、制御部5の代わりに、図7に示す制御部31が設けられた構成である。第1の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図7に示すように、制御部31は、制御回路32と、FROM(Flash Read Only Memory)33とを有する。制御回路32は、FPGA231〜240のそれぞれと信号線で接続され、FROM33と信号線34で接続されている。FROM33は、FPGA231〜240のそれぞれと接続されている。信号線34が3本の場合を示しているが、その本数は3本に限らない。
FROM33は不揮発性メモリの一種であり、FROM33のメモリには機能カード211〜220に実行させる機能に関する複数種の論理回路情報が格納されている。FROM33は、論理回路情報を指定するためのプログラム指定信号と、FPGAを指定するための選択信号とを制御回路32から受信すると、プログラム指定信号で指定された論理回路情報をメモリから読み出し、選択信号で特定されるFPGAに論理回路情報を入力する。
制御回路32には、プログラムにしたがって処理を実行するCPU(不図示)と、プログラムを格納するためのメモリ(不図示)とが設けられている。プログラムには、機能カード211〜220のそれぞれについて、初期状態で設定するための機能が予め記述されている。また、制御回路32内のメモリ(不図示)には、機能の負荷が大きいか否かを判定するための基準となる閾値の情報も格納されている。この閾値は、プログラムに記述されていてもよい。
制御回路32は、起動後、機能カード211〜220を初期状態に設定するために、プログラムにしたがって、各機能カードに対応するプログラム指定信号および選択信号を信号線34を介してFROM33に送信する。制御回路32について、その他の動作については、制御回路15と同様なため、詳細な説明を省略する。
なお、本実施形態の情報処理装置の動作手順は、第1の実施形態で説明した手順と同様であるため、その詳細な説明を省略する。
本実施形態によれば、FROM33の不揮発性メモリの容量が大きいほど、より多くの種類の論理回路情報を予めFROM33に登録しておくことができる。FROM33のメモリ容量に比例して、信号処理部2の機能カード211〜220に設定可能な機能の種類が多くなる。
2 信号処理部
3 バックワイヤリングボード(BWB)
4 スイッチ部
5、31 制御部
211〜220 機能カード
231〜240 FPGA
3 バックワイヤリングボード(BWB)
4 スイッチ部
5、31 制御部
211〜220 機能カード
231〜240 FPGA
Claims (5)
- 入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、
前記複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、
負荷の大きさを判定する基準となる閾値を記憶するメモリを備え、予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定した後、該複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる制御部と、
を有する情報処理装置。 - 請求項1記載の情報処理装置において、
前記制御部は、
前記第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる際、前記第2の機能を実行するプログラマブル論理回路のうち、負荷が最小であるプログラマブル論理回路に、前記第1の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。 - 請求項2記載の情報処理装置において、
前記制御部は、
前記負荷が最小であるプログラマブル論理回路の実行する機能が該プログラマブル論理回路以外のプログラマブル論理回路で実行されていない場合、前記第2の機能を実行するプログラマブル論理回路のうち、前記負荷が最小であるプログラマブル論理回路情報を除く、少なくとも1つのプログラマブル論理回路に、前記第1の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。 - 請求項1記載の情報処理装置において、
前記制御部は、
前記第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる際、前記第2の機能を実行するプログラマブル論理回路が複数あると、前記第1の機能の負荷が前記閾値以下になるまで、複数の前記第2の機能を実行するプログラマブル論理回路に対して1つずつ、前記第1の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。 - 入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、該複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリとを有する情報処理装置の制御方法であって、
負荷の大きさを判定する基準となる閾値を予め格納し、
予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定し、
前記初期状態に設定した後、前記複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第1の機能があると、該負荷が該閾値以下の機能である第2の機能を実行するプログラマブル論理回路に前記第1の機能の負荷を分散させる、情報処理装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010040118A JP2011175531A (ja) | 2010-02-25 | 2010-02-25 | 情報処理装置、および情報処理装置の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010040118A JP2011175531A (ja) | 2010-02-25 | 2010-02-25 | 情報処理装置、および情報処理装置の制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011175531A true JP2011175531A (ja) | 2011-09-08 |
Family
ID=44688321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010040118A Pending JP2011175531A (ja) | 2010-02-25 | 2010-02-25 | 情報処理装置、および情報処理装置の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011175531A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015210793A (ja) * | 2014-04-30 | 2015-11-24 | 株式会社東芝 | プロセッサ、通信装置、通信システム、通信方法およびコンピュータプログラム |
JP2017507374A (ja) * | 2013-11-26 | 2017-03-16 | 華為技術有限公司Huawei Technologies Co.,Ltd. | ネットワークサービス処理方法およびネットワークサービス処理装置 |
CN110073343A (zh) * | 2016-12-27 | 2019-07-30 | 日立汽车系统株式会社 | 微型计算机和逻辑电路 |
-
2010
- 2010-02-25 JP JP2010040118A patent/JP2011175531A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017507374A (ja) * | 2013-11-26 | 2017-03-16 | 華為技術有限公司Huawei Technologies Co.,Ltd. | ネットワークサービス処理方法およびネットワークサービス処理装置 |
US10050875B2 (en) | 2013-11-26 | 2018-08-14 | Huawei Technologies Co., Ltd. | Network service processing method and apparatus |
JP2015210793A (ja) * | 2014-04-30 | 2015-11-24 | 株式会社東芝 | プロセッサ、通信装置、通信システム、通信方法およびコンピュータプログラム |
CN110073343A (zh) * | 2016-12-27 | 2019-07-30 | 日立汽车系统株式会社 | 微型计算机和逻辑电路 |
CN110073343B (zh) * | 2016-12-27 | 2023-06-13 | 日立安斯泰莫株式会社 | 微型计算机和逻辑电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20190356596A1 (en) | Service link selection control method and device | |
RU2018117282A (ru) | Централизованное управление программно-определяемой автоматизированной системой | |
CN110740162B (zh) | 通信链路建立方法、装置、电子设备及介质 | |
RU2016131486A (ru) | Система, способ и аппарат для управления группировкой устройств | |
CN102415059A (zh) | 总线控制装置 | |
CN106607903A (zh) | 具备经由网络连接的多个控制装置的机器人系统 | |
US10050863B2 (en) | Network communication system, software-defined network controller and routing method thereof | |
US20180157484A1 (en) | Firmware update method and system | |
US11973670B2 (en) | Area efficient traffic generator | |
US8755287B2 (en) | Network managing device and network managing method | |
EP2950219A1 (en) | Method and apparatus for using serial port in time division multiplexing manner | |
JP2011175531A (ja) | 情報処理装置、および情報処理装置の制御方法 | |
KR101448413B1 (ko) | Atca-기반 장비에서 통신 트래픽을 스케줄링하기 위한 방법 및 장치 | |
US20100070260A1 (en) | Verification device, verifying apparatus and verification system | |
US20190075158A1 (en) | Hybrid io fabric architecture for multinode servers | |
JP2015179411A (ja) | 複数cpuの起動回路、複数cpuの起動方法及び複数cpuの起動回路のプログラム | |
US10025668B2 (en) | Semiconductor device and control method thereof for processing | |
CN107733681B (zh) | 一种调度方案配置方法和装置 | |
CN113746763B (zh) | 一种数据处理的方法、装置和设备 | |
JP6457417B2 (ja) | シリアル通信分岐機器およびシリアル通信システム | |
WO2011045678A1 (en) | Direct peripheral interconnect | |
US20120203936A1 (en) | Direct peripheral interconnect | |
CN112882773B (zh) | 网络性能检测方法、装置、测试端以及存储介质 | |
JP2010244470A (ja) | 分散処理システム及び分散処理方法 | |
CN106059876B (zh) | 一种单向串行总线网络的模式切换控制方法、设备及系统 |