JP2011169813A - Magnetic encoder - Google Patents
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Abstract
Description
本発明は、磁気式エンコーダに関する。 The present invention relates to a magnetic encoder.
回転位置を検出する回転位置検出装置として、光学式や磁気式のエンコーダがある。光学式の回転位置検出装置である光学式エンコーダは、検出部にフォトダイオードなどの光電変換素子を使用しており、高精度の回転位置検出が可能であるが、結露や油の飛沫が検出部に直接かかるような環境では使用することは難しい場合がある。磁気式の回転位置検出装置である磁気式エンコーダ(例えば、特許文献1参照)は、ホール素子や磁気抵抗素子のような磁気検出素子を使用しており、検出精度を高精度にすることは比較的難しいが、結露や油の飛沫が検出部に直接かかる環境下でも使用できる。 There are optical and magnetic encoders as rotational position detection devices for detecting the rotational position. The optical encoder, which is an optical rotational position detection device, uses a photoelectric conversion element such as a photodiode for the detection unit, and can detect the rotational position with high precision. However, the detection unit detects condensation or splashes of oil. It may be difficult to use in an environment that directly takes into account. Magnetic encoders (see, for example, Patent Document 1), which are magnetic rotational position detectors, use magnetic detection elements such as Hall elements and magnetoresistive elements. Although it is difficult, it can be used even in an environment where condensation or oil splash is directly applied to the detection unit.
ところで、近年、エンコーダがロボットや産業用工作機械などにも適用されるようになり、高精度で且つ前述のような厳しい環境下でも使用できる磁気式エンコーダが要求されるようになってきている。 By the way, in recent years, encoders have been applied to robots, industrial machine tools, and the like, and magnetic encoders that can be used with high accuracy and can be used even in the severe environment described above have been required.
上述した磁気式エンコーダの検出素子として、ホール素子や磁気抵抗素子のような磁気検出素子が使用されているが、小型で低価格であることからホール素子が多く使用されている。しかしながら、ホール素子は、検出感度のばらつきや、環境温度によるオフセット電圧変動のバラツキなどがある。このように、ホール素子のような磁気検出素子の出力はばらつくため、高精度な磁気式エンコーダが得られない場合があるという問題があった。 As the detection element of the magnetic encoder described above, a magnetic detection element such as a Hall element or a magnetoresistive element is used. However, a Hall element is often used because of its small size and low price. However, the Hall element has variations in detection sensitivity, variations in offset voltage variation due to environmental temperature, and the like. As described above, since the output of a magnetic detection element such as a Hall element varies, there is a problem that a highly accurate magnetic encoder may not be obtained.
本発明は、このような事情に鑑みてなされたもので、その目的は、磁気検出素子の出力にバラツキがある場合でも、検出精度を向上できる磁気式エンコーダを提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a magnetic encoder that can improve detection accuracy even when the output of a magnetic detection element varies.
この発明は上述した課題を解決するためになされたもので、磁石を有する回転子と、前記磁石の近傍に配置されている複数の磁気検出素子と、前記複数の磁気検出素子により検出された複数の検出信号に基づいて前記回転子の回転位置を合成する合成部に対して、前記複数の磁気検出素子の中から順に選択された前記磁気検出素子により検出された前記検出信号を出力する出力部と、を備えることを特徴とする磁気式エンコーダである。 The present invention has been made to solve the above-described problems, and includes a rotor having a magnet, a plurality of magnetic detection elements arranged in the vicinity of the magnet, and a plurality of detections by the plurality of magnetic detection elements. An output unit for outputting the detection signal detected by the magnetic detection element selected in order from the plurality of magnetic detection elements to a combining unit that combines the rotational positions of the rotor based on the detection signal of And a magnetic encoder.
この発明によれば、検出精度を向上できる磁気式エンコーダを提供することができる。 According to the present invention, a magnetic encoder that can improve detection accuracy can be provided.
[第1の実施形態]
以下、図面を参照して、本発明の実施の形態について説明する。図1は、この発明の第1の実施形態による回転角度検出装置である磁気式エンコーダ100の構成を示す概略ブロック図である。
[First Embodiment]
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic block diagram showing the configuration of a
図1に示すように、磁気式エンコーダ100は、磁石5を有する回転子6と、この回転子6の近傍に配置された複数の磁気検出素子1(MS1),2(MS2),3(MS3),4(MS3)と、その磁気検出素子1,2,3,4やその他の制御部品を搭載した基板組9とで構成されている。ここでいう回転子6の近傍とは、たとえば、この回転子6の周囲、または、回転子6の円周上のことである。
As shown in FIG. 1, a
磁石5は、たとえば、永久磁石である。磁気検出素子1,2,3,4は、たとえば、それぞれホール素子である。以降、磁気検出素子1,2,3,4を、ホール素子1,2,3,4と称して説明する。
The
この図1において、回転子6が紙面に対して垂直となる回転軸を中心として回転すると、回転子6の回転に伴い磁石5が回転し、ホール素子1,2,3,4で検出される磁石5からの磁界が変化する。磁気式エンコーダ100は、この磁界の変化を、ホール素子1,2,3,4の4個のホール素子によりそれぞれ検出し、この検出した磁界の変化量から回転子6の回転位置を検出する。
In FIG. 1, when the
ここで、本実施形態における「回転位置」とは、回転角度、回転位置を示す位置情報、または、回転角度を示す角度情報のことである。 Here, the “rotation position” in the present embodiment is a rotation angle, position information indicating the rotation position, or angle information indicating the rotation angle.
なお、図1を用いて説明した4個のホール素子1,2,3,4は、たとえば、それぞれが同様の検出感度を有しており、それぞれが同様の出力レベルを有している。また、4個のホール素子1,2,3,4は、たとえば、それぞれ基板組9の平面上であって、回転子6の回転軸と法線ベクトルの方向を同一とする平面上に配置されており、回転子6の回転軸から等距離となる円周上に配置されている。また、各ホール素子1,2,3,4は、等間隔(この場合は、回転子6の回転軸を中心として90度の等角度)で配置されている。また、組とされるホール素子1と3およびホール素子2と4は、回転子6の回転軸を中心として、互いに対向して配置されており、回転子6の回転軸を中心として180度の角度になるように配置されている。
The four
ホール素子1,2,3,4は、2つの出力端子(out+とout−)をそれぞれ有している。この2つの出力端子は、後述するアナログSW(アナログスイッチ)2、SW3の端子に接続されている(図2参照)。なお、この図2における符号「MS1out−」は、図1におけるホール素子1の出力端子out−に接続されていることを示している。
The
以降、たとえば、ホール素子1の出力端子out+から出力される信号を「信号MS1out+」と称し、ホール素子1の出力端子out−から出力される信号を「信号MS1out−」と称して説明する。ホール素子2,3,4から出力される信号も、ホール素子1から出力される信号と同様に称して説明する。
Hereinafter, for example, a signal output from the output terminal out + of the
また、ホール素子1,2,3,4は、電流または電圧が印加される2つの入力端子(in+とin−)をそれぞれ有している。この2つの入力端子は、後述するアナログSW1、SW4の端子に接続されている(図2参照)。なお、この図2における符号「MS1in−」は、図1におけるホール素子1の入力端子in−に接続されていることを示している。
The
以降、たとえば、ホール素子1の入力端子in+から出力される信号を「信号MS1in+」と称し、ホール素子1の入力端子in−から出力される信号を「信号MS1in−」と称して説明する。ホール素子2,3,4から出力される信号も、ホール素子1から出力される信号と同様に称して説明する。
Hereinafter, for example, a signal output from the input terminal in + of the
次に図2を用いて、上述した4個のホール素子により検出した磁界の変化量から、回転子6の回転位置を検出する磁気式エンコーダ100の構成について説明する。この回転子6の回転位置を検出する磁気式エンコーダ100の構成は、一例としては、各ホール素子1,2,3,4により検出された検出信号を順に出力する出力部200、および、合成制御部300を備えている。
Next, the configuration of the
まず、出力部200の構成について説明する。出力部200は、アナログSW1、SW2、SW3、およびSW4と、電源部210と、差動増幅部220と、A/D変換部(A/D変換器)230とを備えている。
First, the configuration of the
ここで、上述したようにホール素子1,2,3,4は、それぞれ、2つの入力端子(in+とin−)、および2つの出力端子(out+とout−)の、合計4つの端子を備えている。ホール素子のこれらの端子は、対応するアナログSW1,2,3,4に、それぞれ接続されている。以降において、ホール素子1,2,3,4のうちのいずれかのホール素子を、ホール素子と称して説明する。
Here, as described above, each of the
アナログSW1、SW2、SW3、およびSW4は、それぞれ、4つの第1の端子と、1つの第2の端子とを備えている。アナログSW1の4つの第1の端子には、ホール素子1,2,3,4の入力端子in+が、それぞれ対応して接続されている。アナログSW1の1つの第2の端子には、電源部210が接続されている。
Each of the analog switches SW1, SW2, SW3, and SW4 includes four first terminals and one second terminal. The four first terminals of the analog SW1 are connected to the input terminals in + of the
また、アナログSW1には、アドレスセレクト信号S0とS1とが入力されている。アナログSW1においては、このアドレスセレクト信号S0とS1との組み合わせにより、4つの第1の端子のうちのいずれか1つの端子が選択され、この選択された第1の端子と、第2の端子とが接続される。このアドレスセレクト信号S0とS1とは、たとえば、合成制御部300(合成制御部300が備える制御部320)から供給される選択信号であり、4つの第1の端子のうちのいずれか1つの端子を選択する選択信号である。
Further, address select signals S0 and S1 are input to the analog SW1. In the analog SW1, one of the four first terminals is selected by a combination of the address select signals S0 and S1, and the selected first terminal, second terminal, Is connected. The address select signals S0 and S1 are selection signals supplied from, for example, the synthesis control unit 300 (the
このような構成により、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の入力端子in+が、アナログSW1を介して、電源部210に接続される。
With such a configuration, based on the combination of the address select signals S0 and S1, the input terminal in + of any one of the
アナログSW1と同様に、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の出力端子out+が、アナログSW2を介して、差動増幅部220の入力端子+に接続される。
Similar to the analog SW1, the output terminal out + of any one of the
また、同様に、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の出力端子out−が、アナログSW3を介して、差動増幅部220の入力端子−に接続される。
Similarly, based on the combination of the address select signals S0 and S1, the output terminal out− of any one Hall element selected from the
また、同様に、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の入力端子in−が、アナログSW4を介して、接地される。なお、アナログSW4の第2の端子は、抵抗R1を介して接地されてもよい。
Similarly, based on the combination of the address select signals S0 and S1, the input terminal in− of any one Hall element selected from the
電源部210は、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子に、上述したようにアナログSW1とアナログSW4とを介して、電流または電圧を供給する。
Based on the combination of the address select signals S0 and S1, the
差動増幅部220は、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の出力端子out+と出力端子out−からの信号を、上述したアナログSW2とアナログSW3とを介して入力される。そして、この差動増幅部220は、入力されたホール素子の出力端子out+と出力端子out−とを差動増幅して、A/D変換部230に出力する。
The
A/D変換部230は、差動増幅部220からの出力をA/D変換して、合成制御部300に出力する。なお、A/D変換部230は、供給されるA/D制御信号に基づいたタイミングで、差動増幅部220からの出力をA/D変換して、合成制御部300に出力する。このA/D制御信号は、たとえば、制御部320から供給される制御信号であり、A/D変換するタイミングを示す制御信号である。
The A /
以上のようにして、電源部210は、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4に順に給電する。また、差動増幅部220およびA/D変換部230は、電源部210により順に給電されたホール素子が検出した検出信号を、差動増幅して順に出力する。
As described above, the
なお、本実施形態において、「順に」とは、「時系列的に」、または、「複数の中から1つずつ選択的に」という意味である。 In this embodiment, “in order” means “in time series” or “selectively one by one from a plurality”.
すなわち、出力部200は、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子に対して電流または電圧を供給し、この選択され、電流または電圧が供給された1つのホール素子からの出力を差動増幅して出力する。
That is, the
なお、本実施形態において、アドレスセレクト信号S0とS1とは、ホール素子1,2,3,4の中から1つのホール素子を順に選択するような信号である。そのため、出力部200は、アドレスセレクト信号S0とS1との組み合わせに基づいて、ホール素子1,2,3,4のうちから順に選択されたいずれか1つのホール素子に対して、アナログSW1を介して電流または電圧を供給し、この選択された1つのホール素子からの出力を差動増幅し、検出信号として出力する。
In the present embodiment, the address select signals S0 and S1 are signals that sequentially select one Hall element from the
また、このようにして、アナログSW1、SW2、SW3、およびSW4から構成されている切り替え部260(第1切り替え部)は、ホール素子1,2,3,4と電源部210との間の接続、および、ホール素子1,2,3,4と差動増幅部220との間の接続を、ホール素子1,2,3,4に対して順に切り替える。
Further, in this way, the switching unit 260 (first switching unit) composed of the analog SW1, SW2, SW3, and SW4 is connected between the
次に、合成制御部300の構成について説明する。合成制御部300は、合成部310と、制御部320とを備えている。
Next, the configuration of the
合成部310は、出力部200の差動増幅部220から出力された検出信号であって、ホール素子1,2,3,4のうちから順に選択されたホール素子からの出力に対応する検出信号を記憶し、当該記憶した検出信号に基づいて回転子6の回転位置を合成する。
The synthesizing
なお、合成制御部300は、たとえば、出力部200の差動増幅部220から出力された検出信号であって、ホール素子1,2,3,4のうちから順に選択されたホール素子からの出力に対応する検出信号を記憶する検出信号記憶部を備えていてもよい。
The
制御部320は、上述したアドレスセレクト信号S0とS1とを、アナログSW1、SW2、SW3およびSW4に出力するとともに、上述したA/D制御信号をA/D変換部230に出力し、アナログSW1、SW2、SW3およびSW4と、A/D変換部230とを制御する。制御部320は、一例として、予め定められている周期に基づいて、上述したアドレスセレクト信号S0、S1、および、A/D制御信号を生成する。
The
また、制御部320は、出力部200の差動増幅部220から出力された検出信号を検出信号記憶部に記憶させるタイミング、および、記憶された検出信号に基づいて合成部310が回転子6の回転位置を合成するタイミングを制御する。
In addition, the
次に、図3を用いて、図1および図2を用いて説明した磁気式エンコーダ100の動作の一例について説明する。
Next, an example of the operation of the
まず、合成制御部300の制御部320が、アドレスセレクト信号S0およびS1を出力する。たとえば、アドレスセレクト信号S0およびS1の出力が、2bitUPカウンタの出力と同じとした場合、アナログSW1、SW2、SW3およびSW4を介して、ホール素子1〜4の順にホール素子が1つずつ選択される(図3参照)。これにより、電源部210は、常に1つのホール素子を駆動することとなり、差動増幅部220はホール素子1〜4の順に検出信号が出力することになる。
First, the
また、合成制御部300の制御部320は、アドレスセレクト信号S0およびS1を切り替えるタイミングに応じて、A/D制御信号をA/D変換部230に出力するタイミング、出力部200の差動増幅部220から出力された検出信号を検出信号記憶部に記憶させるタイミング、および、記憶された該検出信号に基づいて合成部310が回転子6の回転位置を合成するタイミングを制御する。
In addition, the
これにより、合成部310は、適切なタイミングで、回転子6の回転位置を合成することができる。なお、ここでいう適切なタイミングとは、次のようなタイミングのことである。たとえば、アドレスセレクト信号S0およびS1を切り替えた直後は、ホール素子1〜4から出力される検出信号にノイズなどが重畳される可能性がある。このような場合に、回転子6の回転位置を合成部310が合成してしまうと、適切に合成できない可能性がある。
Thereby, the
上述した適切なタイミングとは、アドレスセレクト信号S0およびS1を切り替えた直後のように、ホール素子1〜4から出力される検出信号にノイズなどが重畳される可能性がなく、回転子6の回転位置を適切に合成できるタイミングのことである。たとえば、この適切なタイミングとは、アドレスセレクト信号S0およびS1を切り替えてから、ホール素子1〜4から出力される検出信号にノイズなどが生じなくなる予め定められた時間が経過したタイミングのことである。
The appropriate timing described above means that there is no possibility that noise or the like is superimposed on the detection signals output from the
次に、合成部310による合成方法の一例について説明する。合成部310は、例えば、次の式1および式2により、回転子6の回転位置を合成する。
Next, an example of a synthesis method by the
第1の合成出力:[(Vms1+Vofft1)−(Vms3+Vofft3)] …(式1)
第2の合成出力:[(Vms2+Vofft2)−(Vms4+Vofft4)] …(式2)
First composite output: [(Vms1 + Vofft1) − (Vms3 + Vofft3)] (Formula 1)
Second composite output: [(Vms2 + Vofft2) − (Vms4 + Vofft4)] (Expression 2)
ここで、
Vms1:ホール素子1出力、Vofft1:ホール素子1回路に付随するオフセット電圧、
Vms2:ホール素子2出力、Vofft2:ホール素子2回路に付随するオフセット電圧、
Vms3:ホール素子3出力、Vofft3:ホール素子3回路に付随するオフセット電圧、
Vms4:ホール素子4出力、Vofft4:ホール素子4回路に付随するオフセット電圧
である。
here,
Vms1:
Vms2:
Vms3:
Vms4:
なお、(式1)において、信号Vms1+Vofft1はホール素子1による検出信号であり、信号Vms3+Vofft3はホール素子3による検出信号である。また、(式2)において、信号Vms2+Vofft2はホール素子2による検出信号であり、信号Vms4+Vofft4はホール素子4による検出信号である。
In (Expression 1), the signal Vms1 + Vofft1 is a detection signal by the
この(式1)と(式2)とに示されるように、合成部310は、複数のホール素子において、回転子6の回転中心軸を中心として互いに対向している2つのホール素子から出力された検出信号を合成する。
As shown in (Expression 1) and (Expression 2), the combining
ここで、複数のホール素子に対して、差動増幅部220のような増幅回路をそれぞれ設けておき、ホール素子の出力を対応する増幅回路で単に増幅する場合、ホール素子毎に増幅回路が異なることになる。そのため、この場合、それぞれのホール素子からの出力に含まれているオフセット電圧は温度によって変化する可能性がある。よって、増幅された出力には、出力誤差が生じてしまう可能性がある。
Here, when an amplification circuit such as the
これに対して、本実施形態のように、差動増幅部220を各ホール素子で共通とした場合、上式のオフセット電圧項はキャンセルされて、実質的に無くなり、次のような簡単な式となる。
On the other hand, when the
第1の合成出力:[Vms1−Vms3] …(式3)
第2の合成出力:[Vms2−Vms4] …(式4)
First composite output: [Vms1-Vms3] (Equation 3)
Second composite output: [Vms2-Vms4] (Equation 4)
これにより、本実施形態による磁気式エンコーダ100は、回路のオフセット電圧の変動(オフセット電圧変動)による影響を受けないため、検出精度を高精度とすることができる。
As a result, the
また、本実施形態の図2のような構成にした場合、安価な標準ロジックICであるアナログSW1、SW2、SW3およびSW4が必要となる。しかしながら、アナログSW1、SW2、SW3およびSW4を用いず、それぞれのホール素子に対して電源部210および差動増幅部220を備える場合と比較して、本実施形態においては、例えば、差動増幅部220と、ホール素子をドライブする回路である電源部210などは、それぞれ1つずつでよい。よって、全体としては、その構成を安価にすることができる。また、これらの回路系は1系統となり、待機状態となっているホール素子による消費電力も不必要である。よって、回路全体としては、低消費電力となる効果もある。
In the case of the configuration shown in FIG. 2 of the present embodiment, analog SW1, SW2, SW3, and SW4 that are inexpensive standard logic ICs are required. However, compared to the case where the analog SW1, SW2, SW3, and SW4 are not used and the
なお、合成部310は、例えば、次の式5および式6により、回転子6の回転位置を合成してもよい。
Note that the combining
第1の合成出力:[Vms1+Vms2−Vms3−Vms4] …(式5)
第2の合成出力:[Vms1−Vms2−Vms3+Vms4] …(式6)
First composite output: [Vms1 + Vms2-Vms3-Vms4] (Equation 5)
Second composite output: [Vms1-Vms2-Vms3 + Vms4] (Equation 6)
なお、(式1)、(式3)または(式5)により算出される第1の合成出力と、(式2)、(式4)または(式6)により算出される第2の合成出力とは、エンコーダの2相信号にそれぞれ対応する。ここでは、第1の合成出力をA相信号出力とし、第2の合成出力をB相信号出力とする。また、ホール素子の配置関係から、このA,B相信号出力は、互いに90°の位相差がある。この場合のエンコーダの回転位置は、(式7)により算出される。 Note that the first combined output calculated by (Expression 1), (Expression 3), or (Expression 5) and the second combined output calculated by (Expression 2), (Expression 4), or (Expression 6). Corresponds to the two-phase signal of the encoder. Here, the first combined output is the A-phase signal output, and the second combined output is the B-phase signal output. In addition, due to the arrangement relationship of the Hall elements, the A and B phase signal outputs have a phase difference of 90 °. The rotational position of the encoder in this case is calculated by (Equation 7).
エンコーダ出力(角度):tan−1(A相信号出力/B相信号出力) …(式7) Encoder output (angle): tan −1 (A phase signal output / B phase signal output) (Expression 7)
ここで、たとえば、合成部310が、合成部Aと合成部Bと合成部Cとを備えているとする。合成部Aは、(式1)、(式3)または(式5)に基づいて、第1の合成出力であるA相信号出力を合成する。合成部Bは、(式2)、(式4)または(式6)に基づいて、第2の合成出力であるB相信号出力を合成する。合成部Cは、合成部Aにより合成されたA相信号出力と、合成部Bにより合成されたB相信号出力とを、(式7)に基づいて、エンコーダの回転位置を算出して、この算出したエンコーダの回転位置を出力する。
Here, for example, it is assumed that the
ここで、図4を用いて、(式5)および(式6)の場合において、図1で説明した複数のホール素子1,2,3,4と、合成部A及び合成部Bとの関係について説明する。
Here, with reference to FIG. 4, in the case of (Expression 5) and (Expression 6), the relationship between the plurality of
複数のホール素子1,2,3,4のうち、回転子6の回転中心軸を含む第1の平面で分割される第1の領域に含まれるホール素子を第1のホール素子群とし、第1の平面で分割される第2の領域に含まれるホール素子を第2のホール素子群とする。また、複数のホール素子1,2,3,4のうち、回転中心軸を含む第2の平面であって第1の平面と予め定められている角度を成す第2の平面で分割される第3の領域に含まれるホール素子を第3のホール素子群とし、第2の平面で分割される第4の領域に含まれるホール素子を第4のホール素子群とする。この予め定められている角度とは、たとえば90度である。
Among the plurality of
図4に示すように、回転子6の回転中心軸であって、紙面に対して垂直となる軸をZ軸とする。そして、このZ軸に対して垂直となる2つの軸であって、紙面に対して水平と垂直となる2つの軸をX軸とY軸とする。ここでは、説明のため、回転子6の回転中心軸として、ホール素子1の角度位置を0度とし、ホール素子2の角度位置を90度とし、ホール素子3の角度位置を180度とし、ホール素子4の角度位置を270度とする。
As shown in FIG. 4, an axis that is the rotation center axis of the
たとえば第1の平面を符号301で示されるように、回転子6の回転中心軸に対して角度位置135度と315度となり、紙面に対して垂直な平面とする。この場合、第1のホール素子群はホール素子1と2となり、第2のホール素子群はホール素子3と4となる。また第2の平面を符号302で示されるように、回転子6の回転中心軸に対して角度位置45度と225度となり、紙面に対して垂直な平面とする。この場合、第3のホール素子群はホール素子2と3となり、第4のホール素子群はホール素子4と1となる。
For example, as indicated by
ここで、(式5)の項を、(Vms1+Vms2)−(Vms3+Vms4)とみなし、このうち、Vms1+Vms2を合成する構成を合成部A1とし、Vms3+Vms4を合成する構成を合成部A2として説明する。そして、合成部Aは、この合成部A1と合成部A2との出力の差、すなわち、(Vms1+Vms2)−(Vms3+Vms4)を算出することにより、(式5)による第1の合成出力(A相信号出力)が合成されるものとする。また、(式5)の場合と同様に、(式6)を、合成部B1と合成部B2とにより、(Vms1+Vms4)と(Vms2+Vms3)とがそれぞれ合成される。そして、合成部Bが、(Vms1+Vms4)−(Vms2+Vms3)を算出して、第2の合成出力(B相信号出力)が合成されるものとする。 Here, the term of (Equation 5) is regarded as (Vms1 + Vms2) − (Vms3 + Vms4), and among these, a configuration for synthesizing Vms1 + Vms2 is referred to as a synthesis unit A1, and a configuration for synthesizing Vms3 + Vms4 is described as a synthesis unit A2. The synthesizing unit A calculates the difference between the outputs of the synthesizing unit A1 and the synthesizing unit A2, that is, (Vms1 + Vms2) − (Vms3 + Vms4). Output) is synthesized. Similarly to (Formula 5), (Formula 6) is synthesized with (Vms1 + Vms4) and (Vms2 + Vms3) by the synthesis unit B1 and the synthesis unit B2. The combining unit B calculates (Vms1 + Vms4) − (Vms2 + Vms3), and the second combined output (B-phase signal output) is combined.
上述の第1のホール素子群に含まれるホール素子1と2とを合成部A1により合成したホール素子は、ホール素子1と2との中間となる位置、たとえば、図4に符号A1で示す位置であって、回転子6の回転中心軸を中心として45度となる位置にある合成ホール素子に相当する。
A hall element obtained by synthesizing the
同様に、上述の第2のホール素子群に含まれるホール素子3と4とを合成部A2により合成したホール素子は、ホール素子3と4との中間となる位置、たとえば、図4に符号A2で示す位置であって、回転子6の回転中心軸を中心として225度となる位置にある合成ホール素子に相当する。
Similarly, the Hall element obtained by combining the
合成部Aは、上述した第1のホール素子群について合成部A1により合成されたホール素子と、第2のホール素子群について合成部A2により合成されたホール素子とを、符号を逆にして合成している。ここで、第1のホール素子群について合成部A1により合成されたホール素子と、第2のホール素子群について合成部A2により合成されたホール素子とは、回転子6の回転中心軸を中心として180度の位置であり、かつ、回転子6が有する磁石5のN極とS極とが、回転子6の回転中心軸を中心として180度の位置となっている。そのため、たとえば、上述した第1のホール素子群について合成部A1により合成されたホール素子がN極を検出している場合には、第2のホール素子群について合成部A2により合成されたホール素子がS極を検出していることになり、その検出した信号の符号が逆となるためである。
The synthesizer A synthesizes the Hall element synthesized by the synthesizer A1 for the first Hall element group and the Hall element synthesized by the synthesizer A2 for the second Hall element group with the signs reversed. is doing. Here, the Hall element synthesized by the synthesis unit A1 for the first Hall element group and the Hall element synthesized by the synthesis unit A2 for the second Hall element group are centered on the rotation center axis of the
このようにして、合成部A1は、第1のホール素子群に含まれている複数のホール素子からの検出値を合成して、合成部A1の出力値を増大させている。また、合成部A2は、第2のホール素子群に含まれている複数のホール素子からの検出値を合成して、合成部A2の出力値を増大させている。 In this way, the combining unit A1 combines the detection values from the plurality of Hall elements included in the first Hall element group to increase the output value of the combining unit A1. The combining unit A2 combines the detection values from the plurality of Hall elements included in the second Hall element group to increase the output value of the combining unit A2.
更に、合成部Aは、第1のホール素子群に含まれている複数のホール素子からの検出値を合成した合成部A1による出力値と、第2のホール素子群に含まれている複数のホール素子からの検出値を合成した合成部A2による出力値とを、符号を逆にして合成することにより、更に合成部Aの出力値を増大させている。 Further, the combining unit A includes an output value from the combining unit A1 that combines detection values from a plurality of Hall elements included in the first Hall element group, and a plurality of elements included in the second Hall element group. The output value of the combining unit A2 is further increased by combining the output value from the combining unit A2 that combines the detection values from the Hall elements with the signs reversed.
この合成部Aは、たとえば、図4に符号A1で示す位置であって、回転子6の回転中心軸を中心として45度となる位置にある合成ホール素子により検出した回転子6の回転位置を示す信号を出力することと相当又は同等になる。また、この合成ホール素子は、4個分のホール素子1,2,3,4を合成した出力値を出力することになるため、合成部Aは、1個分のホール素子により出力する場合に対比して、大きな信号(検出信号)を出力することができる。
For example, the combining unit A indicates the rotational position of the
上述した第1のホール素子群と第2のホール素子群との場合と同様に、第3のホール素子群と第4のホール素子群とにより、この合成部Bは、たとえば、図4に符号B1で示す位置であって、回転子6の回転中心軸を中心として135度となる位置にある合成ホール素子により検出した回転子6の回転位置を示す信号を出力することと相当又は同等になる。また、この合成ホール素子は、4個分のホール素子1,2,3,4を合成した出力値を出力することになるため、合成部Bは、1個分のホール素子により出力する場合に対比して、大きな信号(検出信号)を出力することができる。
As in the case of the first Hall element group and the second Hall element group described above, the synthesis unit B is, for example, shown in FIG. 4 by the third Hall element group and the fourth Hall element group. This is equivalent to or equivalent to outputting a signal indicating the rotational position of the
また、上述したように、合成部Aは、たとえば、図4に符号A1で示す位置であって、回転子6の回転中心軸を中心として45度となる位置にある合成ホール素子により検出した回転子6の回転位置を示す信号を出力し、合成部Bは、たとえば、図4に符号B1で示す位置であって、回転子6の回転中心軸を中心として135度となる位置にある合成ホール素子により検出した回転子6の回転位置を示す信号を出力する。すなわち、合成部Aと合成部Bとの合成ホール素子は、回転中心軸を中心として90度の位置関係になる。よって、合成部Aと合成部Bとは、90度位相が異なるAチャネルの近似正弦波検出信号とBチャネルの近似正弦波検出信号とを、それぞれ出力することができる。
Further, as described above, the combining unit A is, for example, the rotation detected by the combined Hall element at the position indicated by the reference symbol A1 in FIG. 4 and at a position of 45 degrees around the rotation center axis of the
このように、合成部Aは、回転子6の回転位置を検出する第1の合成磁気検出素子となるように、複数のホール素子1,2,3,4が検出した検出信号を合成してAチャネルの近似正弦波検出信号を出力する。また、合成部Bは、回転子6の回転位置を検出する第2の合成磁気検出素子であって、回転中心軸を中心として合成部Aに対して所定の角度位置(たとえば、90度)になる第2の合成磁気検出素子となるように、複数のホール素子1,2,3,4が検出した検出信号を合成してBチャネルの近似正弦波検出信号を出力する。
In this way, the combining unit A combines the detection signals detected by the plurality of
上記に(式1)と(式2)とを用いて説明したように、本実施形態におけるエンコーダ100は、4個のホール素子信号を単に対向するホール素子(ホール素子1とホール素子3、ホール素子2とホール素子4)同士で増幅するのではなく、(式5)と(式6)との場合には、ホール素子1からホール素子4のすべての検出信号を使用しているので、各ホール素子の感度のバラツキや環境温度の変化によるオフセット電圧変動のバラツキを平均化することができる。
As described above using (Equation 1) and (Equation 2), the
また、各ホール素子1,2,3,4の信号は、回転子6の回転中心軸を中心とした角度が180度の対向したホール素子の信号を加減算するように合成増幅回路に入力されている。そのため、回転子6に偏心があるような場合であっても、この偏心による回転位置誤差をキャンセルすることができる。
The signals of the
このような方式を採用することで、合成して生成される近似正弦波の検出信号が大きくなり、その結果、オフセット電圧変動値が見かけ上(検出信号に対して相対的に)、小さくなるという効果がある。たとえば、それぞれのホール素子1,2,3,4から検出値が出力されるが、この検出値は所定の出力レベルであり、この出力レベルに対してバラツキは無視できない。しかし、上述したように複数のホール素子1,2,3,4から出力される検出値を合成した値、すなわち、合成ホール素子から出力される検出値の出力レベルに対しては、バラツキが相対的に小さくなるため、バラツキが無視できる。そのため、本実施形態による磁気式エンコーダ100は、複数のホール素子の出力にバラツキがある場合でも、検出精度を向上させ、高精度・高分解能とすることができる。
By adopting such a method, the detection signal of the approximate sine wave generated by synthesis is increased, and as a result, the offset voltage fluctuation value is apparently decreased (relative to the detection signal). effective. For example, a detection value is output from each of the
[第2の実施形態]
次に、第2の実施形態について説明する。ここでは、第1の実施形態と異なる構成について説明する。
[Second Embodiment]
Next, a second embodiment will be described. Here, a configuration different from the first embodiment will be described.
通常、ホール素子は出力端子の非対称性により不平衡電圧(オフセット電圧)が存在し、これが温度に変動に伴って変動を起こす場合があるという問題がある。第2の実施形態においては、第1の実施形態の構成において、この不平衡電圧を補償する方法により、ホール素子のオフセットをキャンセルできる構成について説明する。 In general, the Hall element has an unbalanced voltage (offset voltage) due to the asymmetry of the output terminal, and there is a problem in that this may cause a variation with temperature. In the second embodiment, a configuration in which the offset of the Hall element can be canceled by the method of compensating for this unbalanced voltage in the configuration of the first embodiment will be described.
図5は、図1の第1の実施形態と同様にホール素子が4個の場合において、ホール素子のオフセットをキャンセルする場合の出力部200の構成を示す構成図である。この図5では、出力部200の構成において、複数のアナログSWから差動増幅部220までの構成が図示されている。
FIG. 5 is a configuration diagram showing a configuration of the
この図5に示す出力部200においては、図2の出力部200のアナログSW1、SW2、SW3、およびSW4が、アナログSW10、SW20、SW30、およびSW40となる点が異なる。
The
このアナログSW10、SW20、SW30、およびSW40は、それぞれ、8つの第1の端子と、1つの第2の端子とを備えている。アナログSW10の8つの第1の端子には、ホール素子1,2,3,4の入力端子in+、および、ホール素子1,2,3,4の出力端子out−が、それぞれ対応して接続されている。アナログSW10の1つの第2の端子には、電源部210が接続されている。
Each of the analog switches SW10, SW20, SW30, and SW40 includes eight first terminals and one second terminal. The eight first terminals of the analog SW 10 are connected to the input terminals in + of the
なお、この図5においては、ホール素子1をMS1とし、ホール素子2をMS2とし、ホール素子3をMS3とし、ホール素子4をMS4として、図示されている。また、この図5においては、ホール素子1,2,3,4のそれぞれの、入力端子in+を端子1とし、出力端子out+を端子2とし、入力端子in−を端子3とし、出力端子out−を端子4として、図示されている。
In FIG. 5, the
また、この図5においては、アナログSW10が備えている8つの第1の端子のうちの1つの端子と、ホール素子1の入力端子in+(端子1)との接続を、アナログSW10が備えている8つの第1の端子のうちの1つの端子の位置に、「MS1−1」という符号により図示されている。
In FIG. 5, the analog SW 10 includes a connection between one of the eight first terminals included in the analog SW 10 and the input terminal in + (terminal 1) of the
また、アナログSW10には、アドレスセレクト信号S0とS1とS2とが入力されている。アナログSW10においては、このアドレスセレクト信号S0とS1とS3との組み合わせにより、8つの第1の端子のうちのいずれか1つの端子が選択され、この選択された第1の端子と、第2の端子とが接続される。
Further, the address select signals S0, S1, and S2 are input to the analog SW10. In the analog SW 10, any one of the eight first terminals is selected by the combination of the address select signals S 0,
このアドレスセレクト信号S0とS1とS2は、図2の場合と同様に、合成制御部300が備える制御部320から供給される選択信号であり、8つの第1の端子のうちのいずれか1つの端子を選択する選択信号である。
As in the case of FIG. 2, the address select signals S0, S1, and S2 are selection signals supplied from the
このような構成により、図2の場合と同様に、アドレスセレクト信号S0とS1とS2との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の入力端子in+(端子1)が、アナログSW10を介して、電源部210に接続される。
With this configuration, as in the case of FIG. 2, any one Hall element selected from the
更に、アドレスセレクト信号S0とS1とS2との組み合わせに基づいて、ホール素子1,2,3,4のうちから選択されたいずれか1つのホール素子の出力端子out−(端子4)が、アナログSW10を介して、電源部210に接続される。
Furthermore, based on the combination of the address select signals S0, S1, and S2, the output terminal out- (terminal 4) of any one of the
すなわち、アナログSW10により、ホール素子の入力端子に電源部210を接続させるだけでなく、ホール素子の出力端子にも電源部210を接続させることができる。
That is, the analog SW 10 allows not only the
アナログSW10と同様に、アナログSW20、30および40も、図2の場合の接続ができるとともに、更に、図2の場合とはホール素子の出力端子と出力端子とを逆にした接続も可能である。
Similarly to the analog SW 10, the
すなわち図5の構成により、図6(a)に示すような、図2の場合の構成による接続に加えて、図6(b)に示すような接続も可能である。 That is, with the configuration in FIG. 5, in addition to the connection in the configuration in FIG. 2 as shown in FIG. 6A, the connection in FIG. 6B is also possible.
すなわち、この図5に示すように、アナログSW10、20、30および40から構成される切り替え部261(第3切り替え部)は、ホール素子において、給電される入力端子とホール素子から検出信号を出力する出力端子とを、ホール素子ごとに切り替える。
That is, as shown in FIG. 5, the switching unit 261 (third switching unit) composed of the
次に、図7に、第2の実施形態の動作を示す動作図を示す。ここでは、ホール素子1が、図6(a)のような接続状態にある場合を「ホール素子1a」とし、図6(b)のような接続状態にある場合を「ホール素子1b」として説明する。
Next, FIG. 7 shows an operation diagram showing the operation of the second embodiment. Here, the case where the
合成制御部300の制御部320からアドレスセレクト信号(S0,S1,S2)が出力され、仮にその出力が3bitUPカウンタの出力と同じであるとする。この場合、ホール素子1a、1b、2a、2b、・・・4bの順番にホール素子が選択される。電源部210から供給される電流または電圧は、常に1つのホール素子を駆動することとなる。また、差動増幅部220は、ホール素子1〜4の順番に、そのホール素子の出力を差動増幅して出力する。
Assume that an address select signal (S0, S1, S2) is output from the
その後、合成部310は、ホール素子1aの状態において差動増幅部220から出力された検出信号と、ホール素子1bの状態において差動増幅部220から出力された検出信号とを記憶し、その平均を算出する。そして、合成部310は、この算出した平均を、ホール素子1の検出信号とする。
Thereafter, the
ホール素子1の場合と同様に、合成部310は、ホール素子2,3,4についても、平均した検出信号を、ホール素子2,3,4の検出信号とする。その後、合成部310は、第1実施形態の場合と同様に、平均により算出したホール素子1、2,3,4の検出信号に基づいて、回転子6の回転位置を合成する。
Similarly to the case of the
このように、第2の実施形態では、アナログSWの選択数を8に増やすことで、第1の実施形態と同様の効果を奏するとともに、更に、ホール素子の不平衡電圧を補償(オフセットキャンセル)することができるという効果を奏する。 As described above, in the second embodiment, by increasing the number of selected analog SWs to 8, the same effects as in the first embodiment can be obtained, and further, the unbalanced voltage of the Hall element can be compensated (offset cancellation). There is an effect that can be done.
尚、例えば、ホール素子1aの状態において差動増幅部220から出力された検出信号と、ホール素子1bの状態において差動増幅部220から出力された検出信号との平均の計算は、合成部310というロジックIC内部で計算が可能である。この計算により、ホール素子のオフセットキャンセルができる。
For example, the average calculation of the detection signal output from the
このように、第1の実施形態の場合に対比して、第2の実施形態は、アナログSWの選択数が増加され、アドレスセレクト信号の数が増加し、合成部310における計算方法の変更はあるが、構成の個数としては増加していない。よって、第2の実施形態による磁気式エンコーダ100は、高精度、安価、低消費電力という効果と、オフセットキャンセルができるという効果とを有する。
Thus, in contrast to the case of the first embodiment, in the second embodiment, the number of analog SW selections is increased, the number of address select signals is increased, and the calculation method in the
また、この第2の実施形態の場合においても、第1の実施形態の場合と同様に、合成部310は、(式1)と(式2)(または、(式3)と(式4))のように、ホール素子からの一部の検出信号に基づいて、第1、第2の合成出力を出力してもよい。また、この第2の実施形態の場合においても、第1の実施形態の場合と同様に、合成部310は、(式5)と(式6)のように、ホール素子からの全ての検出信号に基づいて、第1、第2の合成出力を構成しても良い。
Also in the case of the second embodiment, similarly to the case of the first embodiment, the
次に、ホール素子のオフセットをキャンセルする方法について詳細に説明する。ホール素子の等価回路を、図8に示すブリッジ回路に示す。この等価回路において、入力端子の電圧を電圧Vi(+)および電圧Vi(−)とし、出力端子の電圧を電圧Vo(+)および電圧Vo(−)とする。ここで磁場がゼロの場合、図8で出力端子に発生する電圧Vuと、図8の場合に対して図9のように入出端子と出力端子とを入れ換えた場合の出力端子に発生する電圧Vu’との和を計算すると、ほぼゼロになる。 Next, a method for canceling the offset of the Hall element will be described in detail. An equivalent circuit of the Hall element is shown in the bridge circuit shown in FIG. In this equivalent circuit, the voltage at the input terminal is defined as voltage Vi (+) and voltage Vi (−), and the voltage at the output terminal is defined as voltage Vo (+) and voltage Vo (−). Here, when the magnetic field is zero, the voltage Vu generated at the output terminal in FIG. 8 and the voltage Vu generated at the output terminal when the input / output terminal and the output terminal are switched as shown in FIG. When calculating the sum with ', it is almost zero.
上述した図8と図9との説明に用いた電圧Vuと電圧Vu’とは、上述した電圧V1とV2とに相当する。磁場の変化による変化分を「磁気強度比例分」とし、オフセットによる変化分を「X(オフセット分)」とすると、電圧V1と電圧V2とは、次の式8と式9とのようになる。
The voltages Vu and Vu ′ used in the description of FIGS. 8 and 9 described above correspond to the voltages V1 and V2 described above. When the change due to the change in the magnetic field is “proportional to magnetic strength” and the change due to the offset is “X (offset)”, the voltages V1 and V2 are expressed by the following
V1=(磁気強度比例分)+X(オフセット分) …(式8) V1 = (proportional to magnetic intensity) + X (offset) (Equation 8)
V2=(磁気強度比例分)−X(オフセット分) …(式9) V2 = (proportional to magnetic intensity) −X (offset) (Equation 9)
上記に図8及び図9を用いて説明したように、電圧V1と電圧V2との平均をとると、「X(オフセット分)」がキャンセルされる(次の式10参照)。 As described above with reference to FIGS. 8 and 9, when the average of the voltage V <b> 1 and the voltage V <b> 2 is taken, “X (offset)” is canceled (see the following Expression 10).
(V1+V2)/2=(磁気強度比例分) …(式10) (V1 + V2) / 2 = (proportional to magnetic intensity) (Equation 10)
従って、たとえば、ホール素子の入力端子と出力端子とを入れ換えて測定した測定値の平均、すなわち電圧V1と電圧V2との平均を、ホール素子からの出力として用いる。これにより、ホール素子のオフセットをキャンセルして、ホール素子を用いて磁場を測定することができる。すなわちホール素子を用いて、ホール素子のオフセットをキャンセルして、回転子6の回転位置を検出することができる。
Therefore, for example, the average of the measured values obtained by switching the input terminal and the output terminal of the Hall element, that is, the average of the voltage V1 and the voltage V2, is used as the output from the Hall element. Thereby, the offset of the Hall element can be canceled and the magnetic field can be measured using the Hall element. That is, using the Hall element, the offset of the Hall element can be canceled and the rotational position of the
上述したホール素子のオフセットキャンセルについては、磁場が変化していない、すなわち、回転子6が回転していない場合について説明した。しかし、回転子6が回転する場合であっても、スイッチング回路20−1〜20−4が切り替えられる期間において、回転子6がほぼ回転していないとみなせる場合は、磁場の変化がほぼ無いために、磁場が変化していない場合と同様に、ホール素子のオフセットをキャンセルすることができる。
The offset cancellation of the Hall element described above has been described for the case where the magnetic field has not changed, that is, the
次に、図10を用いて、ホール素子の入力端子と出力端子とを周期的に入れ換えた場合に、合成部AまたはBから出力される信号の一例について説明する。以降においては、ホール素子の入力端子と出力端子との入れ換えを、スイッチングと称して説明する。ここでは、スイッチングを、予め定められた期間T1毎に行うものとして説明する。 Next, an example of a signal output from the combining unit A or B when the input terminal and the output terminal of the Hall element are periodically exchanged will be described with reference to FIG. In the following, switching between the input terminal and the output terminal of the Hall element will be referred to as switching. Here, description will be made assuming that switching is performed every predetermined period T1.
期間T1の間隔のスイッチングに応じて、合成部AまたはBから出力される出力電圧は、電圧V1と電圧V2とを交互に期間T1で繰り返す。なお、期間T1の間隔でスイッチングされた場合、合成部AまたはBから出力される信号は、スイッチングにより生じるノイズを伴って出力される。しかし、このスイッチングにより生じるノイズは、スイッチしてから所定の期間(たとえば数10ns程度)が経過した後に、無くなる。そのために、スイッチングした後、スイッチングによりノイズが生じる期間よりも長い予め定められている時間T2後のデータを、合成部AまたはBからの出力として測定する。その後、スイッチングして新しいデータが確定したら、その値を新データとして測定する。 In response to switching at intervals of the period T1, the output voltage output from the combining unit A or B repeats the voltage V1 and the voltage V2 alternately in the period T1. Note that when switching is performed at intervals of the period T1, the signal output from the combining unit A or B is output with noise generated by switching. However, noise generated by this switching disappears after a predetermined period (for example, about several tens of ns) has elapsed since switching. Therefore, after switching, data after a predetermined time T2 longer than a period in which noise is generated by switching is measured as an output from the combining unit A or B. Thereafter, when new data is determined by switching, the value is measured as new data.
このようにして、電圧V1とV2とを、交互に測定することができる。更に、測定した電圧と直近に測定した電圧、すなわち、直近の電圧V1とV2との平均をとることにより、ホール素子のオフセットをキャンセルして、回転子6の回転位置を検出することができる。
In this way, the voltages V1 and V2 can be measured alternately. Furthermore, by taking the average of the measured voltage and the latest measured voltage, that is, the latest voltages V1 and V2, the offset of the Hall element can be canceled and the rotational position of the
上述した期間T1は、このようにして定められる時間T2よりも長い時間であればいい。よって、期間T1は、スイッチングによるノイズが生じる期間まで短くすることができる。なお、上述したように、電圧V1と電圧V2との測定は、回転子6が回転していないとみなせる程、短い時間のうちに行われることが望ましい。そのため、電圧V1と電圧V2との測定時間間隔に対応する期間T1を、スイッチングによるノイズが生じる期間まで短くすることができることは好適である。
The period T1 described above may be longer than the time T2 determined in this way. Therefore, the period T1 can be shortened to a period during which noise due to switching occurs. As described above, the measurement of the voltage V1 and the voltage V2 is desirably performed in a short time so that the
なお、時間T2は、スイッチングにより生じるノイズが消える時間まで短くすることができる。スイッチングにより生じるノイズが消えるまで時間は、シミュレーションや実験により、予め定めることができる。そのため、抵抗の値などに基づいて時間T2を短時間になるようにし、この短時間になるように予め設定された時間T2に基づいて、期間T1を定めることも可能である。 The time T2 can be shortened to a time until noise generated by switching disappears. The time until the noise caused by switching disappears can be determined in advance by simulation or experiment. Therefore, the time T2 can be shortened based on the resistance value and the like, and the period T1 can be determined based on the time T2 set in advance so as to be short.
次に、図11に、環境温度を変化させた場合における合成部AまたはBから出力される信号の電圧値(符号V1と符号V2とを参照)と、その平均の電圧値(符号(V1+V2)/2を参照)とを示す。環境温度が変化する場合、環境温度の変化にともないオフセットが変動するため、電圧V1と電圧V2とは図11に示すように変動する。しかしなら、期間T1のスイッチングに応じて出力される電圧V1と電圧V2との平均(V1+V2)/2は、上記に説明したように、オフセットがキャンセルされる。そのために、環境温度が変化しても、平均(V1+V2)/2は一定の電圧値となる。 Next, FIG. 11 shows a voltage value of a signal output from the combining unit A or B when the environmental temperature is changed (refer to reference signs V1 and V2) and an average voltage value (reference sign (V1 + V2)). / 2). When the environmental temperature changes, the offset fluctuates as the environmental temperature changes, so that the voltage V1 and the voltage V2 fluctuate as shown in FIG. However, the offset of the average (V1 + V2) / 2 of the voltage V1 and the voltage V2 output according to the switching in the period T1 is canceled as described above. Therefore, even if the environmental temperature changes, the average (V1 + V2) / 2 becomes a constant voltage value.
[第3の実施形態]
次に、第3の実施形態による磁気式エンコーダ100について説明する。ここでは、第1の実施形態または第2の実施形態による磁気式エンコーダ100との相違点のみについて説明する。
[Third Embodiment]
Next, a
第3の実施形態の構成を図12に示す。この第3の実施形態は第1の実施形態とほぼ同じ構成であるが、ホール素子の数が8個になっている。この場合も、8個のホール素子は、同一円周上に等間隔で並んでいる。ここでは、図12に示されているように、ホール素子MS1、MS2、MS3、MS4、MS5、MS6、MS7、MS8の順に、円周上に等間隔で並んでいるものとして説明する。また、ホール素子MS1、MS2、MS3、MS4、MS5、MS6、MS7、MS8のそれぞれを、ホール素子と称して説明する。 The configuration of the third embodiment is shown in FIG. The third embodiment has substantially the same configuration as the first embodiment, but the number of Hall elements is eight. Also in this case, the eight Hall elements are arranged at equal intervals on the same circumference. Here, as shown in FIG. 12, description will be made assuming that the Hall elements MS1, MS2, MS3, MS4, MS5, MS6, MS7, and MS8 are arranged at equal intervals on the circumference in this order. Each of the Hall elements MS1, MS2, MS3, MS4, MS5, MS6, MS7, and MS8 will be described as a Hall element.
図13は、図12に示された第3の実施形態による8個のホール素子を制御する場合の、出力部200の構成の一例を示す構成図である。この図12では、出力部200の構成において、複数のアナログSWからから差動増幅部220までの構成が図示されている。
FIG. 13 is a block diagram showing an example of the configuration of the
第1の実施形態の場合はホール素子の個数が4個であったため、それぞれのアナログSWの第1の入力端子の個数は4個であった。これに対して、この第3の実施形態の場合はホール素子の個数が8個であるため、それぞれのアナログSWの第1の入力端子の個数は8個である。よって、アナログSW15、SW25、SW35、およびSW45は、それぞれ、8つの第1の端子と、1つの第2の端子とを備えている。 In the case of the first embodiment, since the number of Hall elements is four, the number of first input terminals of each analog SW is four. On the other hand, in the case of the third embodiment, since the number of Hall elements is 8, the number of first input terminals of each analog SW is 8. Therefore, each of the analog SW15, SW25, SW35, and SW45 includes eight first terminals and one second terminal.
ホール素子の4つの端子は図2の場合と同様に、それぞれ対応するアナログSWへ接続されている。たとえば、8個のホール素子の入力端子in+は、アナログSW15の8個の第1の端子に接続されている。また、このアナログSW15の第2の端子には、図2の場合と同様に、電源部210に接続されている。よって、この8個のホール素子が備える入力端子in+には、選択的に、電源部210から電流または電圧源が供給される。
The four terminals of the Hall element are respectively connected to the corresponding analog SW as in the case of FIG. For example, the input terminals in + of the eight hall elements are connected to the eight first terminals of the analog SW 15. Further, the second terminal of the analog SW 15 is connected to the
同様に、8個のホール素子の入力端子in−が接続されているアナログSW45の第2の端子は、抵抗R1を介してGNDに接続(接地)されている。なお、抵抗R1は無くてもよい。また、8個のホール素子の出力端子out+が接続されているアナログSW25の第2の端子は、差動増幅部220の+端子に接続されている。また、8個のホール素子の出力端子out−が接続されているアナログSW35の第2の端子は、差動増幅部220の−端子に接続されている。
Similarly, the second terminal of the analog SW 45 to which the input terminals in− of the eight hall elements are connected is connected (grounded) to GND via the resistor R1. The resistor R1 may not be provided. Further, the second terminal of the analog SW 25 to which the output terminals out + of the eight hall elements are connected is connected to the + terminal of the
次に、図14を用いて、第3の実施形態による磁気式エンコーダ100の動作の一例について説明する。
合成制御部300の制御部320からからアドレスセレクト信号(S0、S1、S3)が出力され、仮にその出力が3bitUPカウンタの出力と同じであるとする。この場合、アナログSW15、25、35、および45により構成される切り替え部262は、ホール素子1,2,3,4,5,6,7,8の順に、1つのホール素子を選択する。このため、電源部210は、常に1つのホール素子を、順に駆動する。また、差動増幅部220は、1つのホール素子から出力された検出信号を、順に差動増幅して出力する。
Next, an example of the operation of the
Assume that an address select signal (S0, S1, S3) is output from the
この場合、合成部310は、第1の実施形態の場合と同様に、前記のように一部の信号を使って第1、第2の合成出力を構成してもよいし、全てを使って第1、第2の合成出力を構成してもよい。ただし、(式3)と(式4)にかわり、次の(式11)と(式12)になる。また、(式5)と(式6)にかわり、次の(式13)と(式14)になる。
In this case, as in the case of the first embodiment, the combining
第1の合成出力:[Vms1+Vms3−Vms5−Vms7] …(式11)
第2の合成出力:[Vms1−Vms3−Vms5+Vms7] …(式12)
First composite output: [Vms1 + Vms3-Vms5-Vms7] (Equation 11)
Second composite output: [Vms1-Vms3-Vms5 + Vms7] (Equation 12)
第1の合成出力:[Vms1+Vms2+Vms3+Vms4−Vms5−Vms6−Vms7−Vms8] …(式13)
第2の合成出力:[Vms1+Vms2−Vms3−Vms4−Vms5−Vms6+Vms7+Vms8] …(式14)
First composite output: [Vms1 + Vms2 + Vms3 + Vms4-Vms5-Vms6-Vms7-Vms8] (Equation 13)
Second composite output: [Vms1 + Vms2-Vms3-Vms4-Vms5-Vms6 + Vms7 + Vms8] (Equation 14)
第3の実施形態によれば、第1の実施形態の場合よりホール素子の個数が多いため、第1の実施形態の場合より検出信号が増大し、より高精度に回転子6の回転位置を検出することができる。
According to the third embodiment, since the number of Hall elements is larger than that in the case of the first embodiment, the detection signal is increased as compared with the case of the first embodiment, and the rotational position of the
[第4の実施形態]
次に、第4の実施形態について説明する。
この第4の実施形態においては、第3の実施形態のおける図12のホール素子を、ホール素子MS1,MS3,MS5,MS7の群と、ホール素子MS2,MS4,MS6,MS8との2つの群(グループ)に分ける。これにより、あたかも2つのエンコーダが存在しているようにして、複数のホール素子を使用することができる。例えば、次のようにして、第1〜4の合成出力を生成させる。
[Fourth Embodiment]
Next, a fourth embodiment will be described.
In the fourth embodiment, the Hall elements of FIG. 12 in the third embodiment are divided into two groups: a group of Hall elements MS1, MS3, MS5, MS7 and a group of Hall elements MS2, MS4, MS6, MS8. Divide into groups. As a result, a plurality of Hall elements can be used as if there were two encoders. For example, the first to fourth synthesized outputs are generated as follows.
第1の合成出力:[Vms1−Vms5] …(式15) 合成部A
第2の合成出力:[Vms3−Vms7] …(式16)
第3の合成出力:[Vms2−Vms6] …(式17) 合成部B
第4の合成出力:[Vms4−Vms8] …(式18)
First composite output: [Vms1-Vms5] (Equation 15) Compositing unit A
Second composite output: [Vms3−Vms7] (Equation 16)
Third composite output: [Vms2-Vms6] (Equation 17) Combining unit B
Fourth composite output: [Vms4−Vms8] (Equation 18)
尚、合成方法は、第1の実施形態のときに説明した(式5)と(式6)でもよい。上記の2つのエンコーダは、角度オフセットとして互いに45°=π/4のずれがあるが、最終的に以下の式で出力させる。 The synthesis method may be (Equation 5) and (Equation 6) described in the first embodiment. The two encoders described above have an angle offset of 45 ° = π / 4 from each other, but finally output the following equation.
出力:[合成部Aの出力+(合成部Bの出力−π/4)]/2=θ …(式19) Output: [output of combining unit A + (output of combining unit B−π / 4)] / 2 = θ (Equation 19)
この方式を用いれば、各エンコーダの出力に低次の誤差がある場合、誤差をキャンセルすることができるため、高精度を実現できる。 By using this method, when there is a low-order error in the output of each encoder, the error can be canceled, so that high accuracy can be realized.
このことについて、次の一例を用いて、詳細に説明する。
ホール素子MS1〜MS8は基板上に等間隔で配置されている。よって、合成部310は、45°(=π/4)置きのホール素子からの検出信号を得ることができる。
This will be described in detail using the following example.
Hall elements MS1 to MS8 are arranged at equal intervals on the substrate. Therefore, the
しかし実際には磁石や回転子の偏芯などにより、合成部310は、ホール素子からの検出信号として、理想的なsin信号を得ることはできず、通常の信号波形は(式20)のように低次のフーリエ級数の和で表される。
However, in reality, due to the eccentricity of the magnet or the rotor, the synthesizing
Vms1: sin(θ)+ε2・sin(2θ+φ2)+ε3・sin(3θ+φ3)
+ε4・sin(4θ+φ4)+ε5・sin(5θ+φ5)+・・・・・ (式20)
Vms1: sin (θ) + ε2 · sin (2θ + φ2) + ε3 · sin (3θ + φ3)
+ Ε4 · sin (4θ + φ4) + ε5 · sin (5θ + φ5) + (Equation 20)
ここで、θは回転子の基準角度、εは各次数の振幅、φは各次数の位相である。
このホール素子に対向して配置されているホール素子の出力は前記の式に θ+π を代入して(式21)のように表される。
Here, θ is the reference angle of the rotor, ε is the amplitude of each order, and φ is the phase of each order.
The output of the Hall element arranged opposite to the Hall element is expressed as (Equation 21) by substituting θ + π into the above equation.
Vms5:−sin(θ)+ε2・sin(2θ+φ2)−ε3・sin(3θ+φ3)
+ε4・sin(4θ+φ4)−ε5・sin(5θ+φ5)+・・・・・ (式21)
Vms5: −sin (θ) + ε2 · sin (2θ + φ2) −ε3 · sin (3θ + φ3)
+ Ε4 · sin (4θ + φ4) −ε5 · sin (5θ + φ5) + (Formula 21)
この結果第1の合成出力[Vms1−Vms5]は(式22)になる。 As a result, the first combined output [Vms1-Vms5] is (Equation 22).
第1の合成出力:Vms1−Vms5
=2sin(θ)+2ε3・sin(3θ+φ3)+2ε5・sin(5θ+φ5)+・・・・・ (式22)
First composite output: Vms1-Vms5
= 2sin (θ) + 2ε3 · sin (3θ + φ3) + 2ε5 · sin (5θ + φ5) + (Equation 22)
(式22)から明らかに、第1の合成出力は基本波成分であるsin(θ)とその奇数次高調波成分から成ることがわかる。同様に第1の合成出力は、(式23)のように表される。 It is clear from (Equation 22) that the first combined output is composed of sin (θ), which is the fundamental wave component, and its odd-order harmonic components. Similarly, the first combined output is expressed as (Equation 23).
第2の合成出力:Vms3−Vms7
=2cos(θ)−2ε3・cos(3θ+φ3)+2ε5・cos(5θ+φ5)+・・・・・ (式23)
Second composite output: Vms3-Vms7
= 2cos (θ) −2ε3 · cos (3θ + φ3) + 2ε5 · cos (5θ + φ5) + (Equation 23)
この第1と第2の合成出力を用いて、合成部Cは位相角を出力する(例えば具体的にはarctanによる内挿処理)。 Using the first and second combined outputs, the combining unit C outputs a phase angle (for example, specifically, interpolation processing by arctan).
合成部Bの合成出力は、先の第1と第2の合成出力の式のθをθ+π/4とすることで得ることができ、次の(式24)と(式25)とになる。 The combined output of the combining unit B can be obtained by setting θ in the above first and second combined output expressions to θ + π / 4, and is expressed by the following (Expression 24) and (Expression 25).
第3の合成出力:Vms2−Vms6
=2sin(θ+π/4)+2ε3・sin(3θ+3π/4+φ3)
+2ε5・sin(5θ+5π/4+φ5)+・・・・・ (式24)
Third composite output: Vms2-Vms6
= 2sin (θ + π / 4) + 2ε3 · sin (3θ + 3π / 4 + φ3)
+ 2ε5 · sin (5θ + 5π / 4 + φ5) + (Equation 24)
第4の合成出力:Vms4−Vms8
=2cos(θ+π/4)−2ε3・cos(3θ+3π/4+φ3)
+2ε5・cos(5θ+5π/4+φ5)+・・・・・ (式25)
Fourth composite output: Vms4-Vms8
= 2cos (θ + π / 4) -2ε3 · cos (3θ + 3π / 4 + φ3)
+ 2ε5 · cos (5θ + 5π / 4 + φ5) + (Equation 25)
このように合成信号にみられる3次、5次成分はエンコーダの4次成分誤差を与えるが、この方式を採用すると除去が可能であり、高精度なエンコーダを実現できる。 As described above, the third-order and fifth-order components found in the synthesized signal give the fourth-order component error of the encoder, but if this method is adopted, it can be removed and a highly accurate encoder can be realized.
[第5の実施形態]
次に、第5の実施形態について説明する。上述した第2の実施形態においては、4個のホール素子の8種の信号をそれぞれA/D変換して、合成部310で合成出力を計算していた。この第5の実施形態においては、アナログSWを減らすため、ホール素子回路を差動構成とする。
[Fifth Embodiment]
Next, a fifth embodiment will be described. In the above-described second embodiment, eight types of signals from the four Hall elements are A / D converted, and the combined output is calculated by the combining
ホール素子1個の場合のオフセット除去は、ホール素子MS1、電源部210、および、差動増幅部220の間の接続を、図15(a)と図15(b)、または、図15(a)と図15(c)とのように、アナログSWで切り替えることで達成できる。
In the case of a single Hall element, offset removal is performed by connecting the Hall element MS1, the
ホール素子2個の差動回路の場合は、ホール素子MS1、ホール素子MS2、電源部210、および、差動増幅部220の間の接続を、図16(a)と図16(b)とのように、アナログSWで切り替えることで達成できる。
In the case of the differential circuit having two Hall elements, the connections between the Hall element MS1, the Hall element MS2, the
オフセットキャンセル時のホール素子における入出力の関係は図15(a)または図16(a)で表され、図15(a)または図16(a)は図6を用いて説明したa出力状態に対応する。また、図15(b)、図16(c)、または図16(a)は図6を用いて説明したb出力状態となる。 The relationship between input and output in the Hall element at the time of offset cancellation is represented by FIG. 15A or FIG. 16A, and FIG. 15A or FIG. 16A shows the a output state described with reference to FIG. Correspond. Further, FIG. 15B, FIG. 16C, or FIG. 16A becomes the b output state described with reference to FIG.
なお、ホール素子2個の差動回路の場合は、次の図17(a)と図17(b)のような接続もある。ホール素子2個の差動回路の場合は、図16と図17とに示した接続方法以外にも、同様の効果が得られる接続方法が何通りか存在する。 In the case of a differential circuit with two Hall elements, there are also connections as shown in FIGS. 17 (a) and 17 (b). In the case of a differential circuit with two Hall elements, there are several connection methods that can obtain the same effect in addition to the connection methods shown in FIGS.
このホール素子2個の差動回路の場合の接続条件として、次の2つの条件がある。
(1)ホール素子のホール効果による電位の発生があるとき、対向するそれぞれのホール素子の電位が、互いに打ち消し合わず、強め合うような差動出力が得られる接続であること。
(2)オフセットキャンセルのときホール素子の接続を切り替える前後において、ホール素子の出力極性が変わらない接続であること。
There are the following two conditions as connection conditions in the case of the differential circuit having two Hall elements.
(1) When a potential is generated due to the Hall effect of the Hall element, the connection is such that the potentials of the opposing Hall elements do not cancel each other but strengthen each other so that a differential output is obtained.
(2) Connection that does not change the output polarity of the Hall element before and after switching the connection of the Hall element during offset cancellation.
なお、対向するホール素子の基板配置(向き)により、このような組合せは複数存在する。その場合も、上記の条件が満たされていればよい。 There are a plurality of such combinations depending on the substrate arrangement (direction) of the opposing Hall elements. In such a case as well, the above-described condition may be satisfied.
上記に図15、図16、および図17を用いて説明した接続において、合成部310は、次の(式26)と(式27)とにより、合成信号を合成する。
In the connection described above with reference to FIGS. 15, 16, and 17, the
第1の合成出力:[Vms1−Vms3+Vofftamp] …(式26)
第2の合成出力:[Vms2−Vms4+Vofftamp] …(式27)
First composite output: [Vms1-Vms3 + Vofftamp] (Equation 26)
Second combined output: [Vms2-Vms4 + Vofftamp] (Equation 27)
ここで、Vofftampは、差動増幅部220等に起因するオフセット電圧である。検出精度を向上させるために、このオフセット電圧は除去する必要がある。ここでは電源部210から供給される電流または電圧のON−OFFを利用する場合について説明する。即ち、図18に示すタイムチャートで、合成部310が、ホール素子からの検出信号を取り込む。これにより、後述するように、合成部310は、上述したオフセットを除去して、検出信号を合成することができる。
Here, Vofftamp is an offset voltage caused by the
すなわち、図18に示すように、合成制御部300の制御部320は、アドレスセレクト信号S0とS1とを第1の実施形態と同様に出力しながら、電源部210から電流または電圧を出力するタイミングと出力しないタイミングとを制御する。図18では、電圧ON−OFFという信号が、ハイ(high)の場合、電源部210から電流または電圧が供給され、ロウ(low)の場合、電源部210から電流または電圧が供給されない。
That is, as shown in FIG. 18, the
図18に示すタイムチャートにおいては、アドレスセレクト信号S0とS1とにより、ホール素子1a、1b、2a、2bというように、ホール素子が順に選択される。そして、1つのホール素子がアドレスセレクト信号S0とS1とにより選択されている期間の前半において、合成制御部300の制御部320は、電圧ON−OFF信号をハイとし、電源部210から電流または電圧が供給されている。逆に、この期間の後半においては、合成制御部300の制御部320は、電圧ON−OFF信号をロウとし、電源部210から電流または電圧が供給されていない。
In the time chart shown in FIG. 18, Hall elements are selected in order, such as Hall elements 1a, 1b, 2a, and 2b, by address select signals S0 and S1. In the first half of the period in which one hall element is selected by the address select signals S0 and S1, the
合成部310は、次の(式28)と(式29)とにより、検出信号を合成する。
The
第1の合成出力:[Vms1−Vms3+Vofftamp]−Vofftamp=Vms1−Vms3…(式28)
第2の合成出力:[Vms2−Vms4+Vofftamp]−Vofftamp=Vms2−Vms4…(式29)
First composite output: [Vms1-Vms3 + Vofftamp] -Vofftamp = Vms1-Vms3 (Equation 28)
Second composite output: [Vms2-Vms4 + Vofftamp] -Vofftamp = Vms2-Vms4 (Equation 29)
図19に、この第5の実施形態の場合の出力部200の構成の一例を示す。ここでは、出力部200の構成において、複数のアナログSWから差動増幅部220までの構成が図示されている。
FIG. 19 shows an example of the configuration of the
上述したように、この第5の実施形態は、複数のホール素子のうちの予め定められている少なくとも2つのホール素子を、ホール素子グループとする。たとえば、上述したように、このホール素子グループは、回転子6の回転中心軸を中心として互いに対向している2つのホール素子を有している。そして、差動増幅部220は、ホール素子グループの少なくとも2つのホール素子から出力される検出信号を差動増幅して出力する。
As described above, in the fifth embodiment, at least two predetermined Hall elements among the plurality of Hall elements are defined as Hall element groups. For example, as described above, this Hall element group has two Hall elements facing each other about the rotation center axis of the
そして、この場合、アナログSW16、SW26、SW36、およびSW46から構成される切り替え部263(第2切り替え部)は、差動増幅部220により差動増幅する場合に、ホール素子グループの少なくとも2つのホール素子から出力される検出信号のそれぞれが互いに強め合い、かつ、それぞれの検出信号の出力極性を一致させるように、ホール素子グループの少なくとも2つのホール素子と差動増幅部との間の接続を切り替える。
In this case, the switching unit 263 (second switching unit) composed of the analog SW 16, SW 26, SW 36, and SW 46 has at least two holes of the Hall element group when differential amplification is performed by the
上記に構成により、第5の実施形態による磁気式エンコーダ100は、第2の実施形態による磁気式エンコーダ100の場合よりアナログSWの個数を減じつつ、第2の実施形態による磁気式エンコーダ100と同様の効果を奏することができる。
With the configuration described above, the
また、第2の実施形態による磁気式エンコーダ100のおけるアナログSWは第1の端子が8個であったのに対して、この第5の実施形態による磁気式エンコーダ100におけるアナログSWは第1の端子が4個でよい。よって、アナログSW自身を、小型かつ安価にすることができる。
Further, the analog SW in the
上記に説明した本実施形態における特徴の一例は以下のようになる。
・本実施形態におけるエンコーダ100は、演算増幅器を1個で構成するので、2個の増幅器同士のオフセット電圧・温度ドリフトのバラツキが無く、高精度検出ができる。
・本実施形態におけるエンコーダ100は、A/D変換後、出力する方式なので、ノイズに強い。
・本実施形態におけるエンコーダ100は、ホール素子からの検出信号を複数回検出し、平均化して出力するので、ノイズをキャンセルでき高精度検出ができる。
・本実施形態におけるエンコーダ100は、ホール素子を8個使用し、4次の誤差をキャンセルする事ができるので、高精度検出ができる。
An example of the features of the present embodiment described above is as follows.
-Since the
-Since the
The
In the present embodiment, the
以上説明したように、図1から図19を用いて説明した本実施形態によれば、検出精度に影響を及ぼすホール素子の特性(例、環境温度によるオフセット電圧変動のバラツキ)を揃えることができるため、環境温度に依存して磁気検出信号の値が変化することがなく、高精度かつ高分解能の磁気式エンコーダを安定的に提供することができる。また、ホール素子のバラツキに依存しないため、高精度又は/及び高分解能な磁気式エンコーダを、安定的に大量生産することが出来る。 As described above, according to the present embodiment described with reference to FIGS. 1 to 19, the characteristics of the Hall element that affects the detection accuracy (eg, variation in offset voltage variation due to environmental temperature) can be made uniform. Therefore, the value of the magnetic detection signal does not change depending on the environmental temperature, and a high-precision and high-resolution magnetic encoder can be stably provided. In addition, since it does not depend on variations in the Hall elements, a high-precision or / and high-resolution magnetic encoder can be stably mass-produced.
また、本実施形態におけるエンコーダ100は、ホール素子のオフセット電圧変動を低減する方法として、ホール素子の入出力端子を切り替え回路で、周期的に切り替えて信号(検出信号)を得るため、位置検出精度を向上させることができる。
In addition, the
なお、上記の実施形態においては、ホール素子の個数が4個または8個の場合について説明したが、ホール素子の個数は任意であってもよい。なお、ホール素子は組にされ、回転子6の回転軸を中心として互いに対向して配置されるため、ホール素子の個数は、偶数個であることが望ましい。また、ホール素子は、回転子6の回転軸を中心として、互いの角度が等間隔となるようにして配置されることが望ましいため、4n個(nは任意の自然数)であることが望ましい。
In the above embodiment, the case where the number of Hall elements is four or eight has been described, but the number of Hall elements may be arbitrary. Since the Hall elements are grouped and arranged opposite to each other around the rotation axis of the
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes design and the like within a scope not departing from the gist of the present invention.
1、2、3、4…ホール素子、5…磁石、6…回転子、100…磁気式エンコーダ、200…出力部、210…電源部、220…差動増幅部、310…合成部、320…制御部、260、261、263…切り替え部 1, 2, 3, 4 ... Hall element, 5 ... Magnet, 6 ... Rotor, 100 ... Magnetic encoder, 200 ... Output unit, 210 ... Power supply unit, 220 ... Differential amplification unit, 310 ... Synthesis unit, 320 ... Control unit, 260, 261, 263 ... switching unit
Claims (10)
前記磁石の近傍に配置されている複数の磁気検出素子と、
前記複数の磁気検出素子により検出された複数の検出信号に基づいて前記回転子の回転位置を合成する合成部に対して、前記複数の磁気検出素子の中から順に選択された前記磁気検出素子により検出された前記検出信号を出力する出力部と、
を備えることを特徴とする磁気式エンコーダ。 A rotor having magnets;
A plurality of magnetic sensing elements disposed in the vicinity of the magnet;
For the combining unit that combines the rotation positions of the rotor based on a plurality of detection signals detected by the plurality of magnetic detection elements, the magnetic detection elements selected in order from the plurality of magnetic detection elements An output unit for outputting the detected detection signal;
A magnetic encoder comprising:
前記出力部から出力された前記検出信号を記憶し、当該記憶した前記検出信号に基づいて前記回転子の回転位置を合成する、
ことを特徴とする請求項1に記載の磁気式エンコーダ。 The synthesis unit is
Storing the detection signal output from the output unit, and combining the rotational position of the rotor based on the stored detection signal;
The magnetic encoder according to claim 1.
前記複数の磁気検出素子に対して順に給電する給電部と、
前記給電部によって給電された前記磁気検出素子が検出した前記検出信号を、差動増幅して出力する差動増幅部と、
を備えることを特徴とする請求項1または請求項2に記載の磁気式エンコーダ。 The output unit is
A power feeding unit that feeds power to the plurality of magnetic detection elements in order;
A differential amplification unit that differentially amplifies and outputs the detection signal detected by the magnetic detection element fed by the power feeding unit;
The magnetic encoder according to claim 1, further comprising:
を備えることを特徴とする請求項3に記載の磁気式エンコーダ。 A first switching unit that sequentially switches the connection between the magnetic detection element and the power feeding unit and the connection between the magnetic detection element and the differential amplification unit with respect to the magnetic detection element;
The magnetic encoder according to claim 3, further comprising:
前記磁気検出素子グループの前記少なくとも2つの磁気検出素子から出力される前記検出信号を差動増幅して出力する差動増幅部と、
前記差動増幅部により差動増幅する場合に、前記磁気検出素子グループの前記少なくとも2つの磁気検出素子から出力される前記検出信号のそれぞれが互いに強め合い、かつ、それぞれの前記検出信号の出力極性を一致させるように、前記磁気検出素子グループの前記少なくとも2つの磁気検出素子と前記差動増幅部との間の接続を切り替える第2切り替え部と、
を備えることを特徴とする請求項1または請求項2に記載の磁気式エンコーダ。 At least two of the plurality of magnetic detection elements that are determined in advance as a magnetic detection element group,
A differential amplifier for differentially amplifying and outputting the detection signals output from the at least two magnetic detection elements of the magnetic detection element group;
When differential amplification is performed by the differential amplification unit, the detection signals output from the at least two magnetic detection elements of the magnetic detection element group mutually strengthen each other, and the output polarities of the respective detection signals A second switching unit that switches a connection between the at least two magnetic detection elements of the magnetic detection element group and the differential amplification unit, so as to match
The magnetic encoder according to claim 1, further comprising:
ことを特徴とする請求項5に記載の磁気式エンコーダ。 The magnetic detection element group includes two magnetic detection elements facing each other around the rotation center axis of the rotor.
The magnetic encoder according to claim 5, wherein:
を備えることを特徴とする請求項1から請求項6のいずれか1項に記載の磁気式エンコーダ。 A third switching unit configured to switch, for each magnetic detection element, an input terminal to which power is supplied and an output terminal that outputs the detection signal from the magnetic detection element;
The magnetic encoder according to any one of claims 1 to 6, further comprising:
ことを特徴とする請求項1から請求項7のいずれか1項に記載の磁気式エンコーダ。 The combining unit combines the detection signals output from the two magnetic detection elements facing each other around the rotation center axis of the rotor in the plurality of magnetic detection elements;
The magnetic encoder according to claim 1, wherein the magnetic encoder is a magnetic encoder.
前記出力部から出力された前記検出信号を記憶し、当該記憶した前記検出信号に基づいて、
前記回転子の回転位置を検出する第1の合成磁気検出素子となるように、前記複数の磁気検出素子が検出した前記検出信号を第1の合成信号として合成し、
前記回転子の回転位置を検出する第2の合成磁気検出素子であって、前記回転子の回転中心軸を中心として前記第1の合成磁気検出素子に対して所定の角度位置になる第2の合成磁気検出素子となるように、前記複数の磁気検出素子が検出した前記検出信号を第2の合成信号として合成し、
前記第1の合成信号と前記第2の合成信号とを合成する、
ことを特徴とする請求項1から請求項7のいずれか1項に記載の磁気式エンコーダ。 The synthesis unit is
The detection signal output from the output unit is stored, and based on the stored detection signal,
The detection signals detected by the plurality of magnetic detection elements are combined as a first combined signal so as to be a first combined magnetic detection element that detects the rotational position of the rotor,
A second synthetic magnetic sensing element for detecting a rotational position of the rotor, wherein the second synthetic magnetic sensing element is located at a predetermined angular position with respect to the first synthetic magnetic sensing element about a rotational center axis of the rotor; Combining the detection signals detected by the plurality of magnetic detection elements as a second combined signal so as to be a combined magnetic detection element;
Combining the first combined signal and the second combined signal;
The magnetic encoder according to claim 1, wherein the magnetic encoder is a magnetic encoder.
ことを特徴とする請求項1から請求項9のいずれかに記載の磁気式エンコーダ。 The magnetic detection element is a Hall element.
The magnetic encoder according to any one of claims 1 to 9, wherein:
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