JP2011159838A - Method of manufacturing semiconductor device, and the semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体基板の薄型化を図る半導体装置の製造方法および半導体装置に関し、特には、半導体基板の裏面を研削して薄型化を図る半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device for reducing the thickness of a semiconductor substrate, and more particularly to a method for manufacturing a semiconductor device and a semiconductor device for reducing the thickness by grinding the back surface of the semiconductor substrate.
近年、携帯電話などのモバイル機器の小型、薄型化を目指して、デバイスの更なる小型化が求められている。このような要求に応えるため、従来平面状に配置していた半導体チップを、厚み方向に積み上げる３次元積層デバイスが開発されている。この３次元積層デバイスに用いられる積層用の半導体装置は、成膜、フォトリソグラフィー、イオン注入などの工程を経て、半導体基板に能動素子を形成する点は従来の方法と変わらないが、積層後の半導体装置全体の厚みを薄くするためには、半導体基板の一方の面に能動素子を形成した後、半導体基板の能動素子形成面（表面）に対向する裏面を研磨または研削する薄型化工程が必要となる。ところが、従来の研削方法では、半導体基板の外周端部がナイフエッジ状になり、外周端部から割れやクラックが発生する場合があった。 In recent years, there has been a demand for further miniaturization of devices with the aim of reducing the size and thickness of mobile devices such as mobile phones. In order to meet such demands, three-dimensional stacked devices have been developed in which semiconductor chips that have been conventionally arranged in a planar shape are stacked in the thickness direction. The semiconductor device for lamination used in this three-dimensional laminated device is the same as the conventional method in that active elements are formed on a semiconductor substrate through processes such as film formation, photolithography, and ion implantation. In order to reduce the thickness of the entire semiconductor device, an active element is formed on one surface of the semiconductor substrate, and then a thinning process is performed in which the back surface facing the active element formation surface (front surface) of the semiconductor substrate is polished or ground. It becomes. However, in the conventional grinding method, the outer peripheral end portion of the semiconductor substrate has a knife edge shape, and cracks and cracks may occur from the outer peripheral end portion.
図９は、特許文献１における半導体装置の製造方法を示す図である。特許文献１には、図９（ａ）に示すような能動素子８１が形成された半導体基板８０の表面側における外周の面取り部８２と平坦部８３との境界に、図９（ｂ）に示すように切り込み８４を形成した後に、図９（ｃ）及び図９（ｄ）に示すように半導体基板８０の板厚が上記切り込み深さＷよりも薄くなるまで裏面研削を行うことにより、平坦部８３を形成する方法が示されている。 FIG. 9 is a diagram showing a method for manufacturing a semiconductor device in Patent Document 1. In FIG. FIG. 9B shows the boundary between the chamfered portion 82 and the flat portion 83 on the outer surface of the semiconductor substrate 80 on which the active element 81 as shown in FIG. 9A is formed. After the cuts 84 are formed as described above, the flat portion is obtained by performing back surface grinding until the thickness of the semiconductor substrate 80 becomes thinner than the cut depth W as shown in FIGS. 9C and 9D. A method of forming 83 is shown.
図１０は、特許文献２における半導体装置の平面図および断面図である。特許文献２には、能動素子９１が形成された側の第１の面９２と、この第１の面とは反対側の第２の面９３とを有する半導体基板９０の外周端部に、第１の面９２が第２の面９３よりも広がる傾斜部９４を形成し、第２の面９３から研削する方法が示されている。この方法によれば、能動素子９１が形成された側の面が広くなっているので、半導体基板９０を安定に保持することができ、薄型化工程においてガタつきが少なく、物理的接触又は衝撃などによる半導体基板９０の周囲での割れやクラックを抑制することができる。 FIG. 10 is a plan view and a cross-sectional view of a semiconductor device in Patent Document 2. In Patent Document 2, a first surface 92 on the side where the active element 91 is formed and a second surface 93 on the opposite side of the first surface are provided on the outer peripheral end of the semiconductor substrate 90. A method of forming an inclined portion 94 in which one surface 92 is wider than the second surface 93 and grinding from the second surface 93 is shown. According to this method, since the surface on which the active element 91 is formed is wide, the semiconductor substrate 90 can be stably held, there is little backlash in the thinning process, physical contact or impact, etc. The cracks and cracks around the semiconductor substrate 90 can be suppressed.
しかしながら、特許文献１の半導体装置の製造方法においては、能動素子８１の形成された面の反対側の面が、裏面研削を進めるにつれて端面が極めて薄くなり、この薄い部分が研磨の衝撃によって割れたり、段差部分で急激な衝撃や過重がかかり、半導体基板８０に割れやクラックが生じる可能性がある。この結果、半導体装置の特性劣化を招くという問題があった。 However, in the method of manufacturing a semiconductor device disclosed in Patent Document 1, the end surface of the surface opposite to the surface on which the active element 81 is formed becomes extremely thin as the back surface grinding progresses. There is a possibility that the semiconductor substrate 80 may be cracked or cracked due to a sudden impact or heavy load on the step portion. As a result, there is a problem that the characteristics of the semiconductor device are deteriorated.
また、特許文献２の半導体装置の製造方法においては、半導体基板９０の外周端部に傾斜部９４を設ける加工は研磨角度を一定に保つのが難しく、また、傾斜部９４を設けることにより、半導体基板の外周端部に鋭角になる部分が存在し、この部分が研磨の衝撃や過重によって割れやクラックが生じる可能性があり、半導体装置の特性劣化を招く虞があった。 Further, in the method of manufacturing a semiconductor device disclosed in Patent Document 2, it is difficult to keep the polishing angle constant in the process of providing the inclined portion 94 at the outer peripheral end portion of the semiconductor substrate 90. There is a portion having an acute angle at the outer peripheral edge of the substrate, and this portion may be cracked or cracked by polishing impact or excessive weight, which may cause deterioration of characteristics of the semiconductor device.
本発明はかかる問題点を解決すべく創案されたもので、その目的は半導体基板を研削し、薄型化しても半導体基板に割れやクラックが生じない半導体装置の製造方法を提供することにある。 The present invention has been devised to solve such problems. An object of the present invention is to provide a method of manufacturing a semiconductor device in which a semiconductor substrate is not cracked or cracked even if the semiconductor substrate is ground and thinned.
本発明に係る半導体装置の製造方法は、能動素子が形成された半導体基板の表面側に溝を形成し、前記溝に金属または樹脂を充填した後に、前記半導体基板の板厚が前記溝の深さよりも薄くなるまで前記半導体基板の裏面を研削することを特徴としている。 In the method of manufacturing a semiconductor device according to the present invention, a groove is formed on a surface side of a semiconductor substrate on which an active element is formed, and after filling the groove with metal or resin, the thickness of the semiconductor substrate is set to a depth of the groove. The back surface of the semiconductor substrate is ground until it becomes thinner than this.
また、本発明に係る半導体装置の製造方法は、前記溝は、前記半導体基板の周縁部に沿って形成することを特徴としている。 In the semiconductor device manufacturing method according to the present invention, the groove is formed along a peripheral edge of the semiconductor substrate.
また、本発明に係る半導体装置の製造方法は、前記溝は、前記半導体基板において前記能動素子が複数形成されている能動素子領域の周縁部に形成することを特徴としている。 The semiconductor device manufacturing method according to the present invention is characterized in that the groove is formed in a peripheral portion of an active element region where a plurality of the active elements are formed in the semiconductor substrate.
また、本発明に係る半導体装置の製造方法は、前記溝は、前記半導体基板に形成された前記能動素子のそれぞれの周縁部に形成することを特徴としている。 In the method for manufacturing a semiconductor device according to the present invention, the groove is formed in each peripheral portion of the active element formed in the semiconductor substrate.
また、本発明に係る半導体装置の製造方法は、前記溝に充填される金属または樹脂は、前記半導体基板の表面から突出して充填されることを特徴としている。 The semiconductor device manufacturing method according to the present invention is characterized in that the metal or resin filling the groove protrudes from the surface of the semiconductor substrate and is filled.
また、本発明に係る半導体装置の製造方法は、前記半導体基板の表面から突出した部分は、前記溝の幅より広いことを特徴としている。 Also, the method for manufacturing a semiconductor device according to the present invention is characterized in that a portion protruding from the surface of the semiconductor substrate is wider than the width of the groove.
さらに本発明に係る半導体装置は、表面側に能動素子が形成された半導体装置であって、前記表面側に溝を有し、前記溝に金属または樹脂が充填されていることを特徴としている。 Furthermore, a semiconductor device according to the present invention is a semiconductor device in which an active element is formed on the surface side, and has a groove on the surface side, and the groove is filled with metal or resin.
本発明に係る半導体装置の製造方法によれば、能動素子が形成された半導体基板の表面側に溝を形成し、溝に金属または樹脂を充填した後に裏面研削を行うので、溝に充填された金属または樹脂が半導体基板の裏面研削の際に生じる衝撃や過重を緩和し、半導体基板に割れやクラックが生じるのを抑制することができる。 According to the semiconductor device manufacturing method of the present invention, the groove is formed on the front surface side of the semiconductor substrate on which the active element is formed, and the back surface grinding is performed after the groove is filled with metal or resin. It is possible to alleviate the impact and excess generated when the metal or resin is ground on the back surface of the semiconductor substrate, and to prevent the semiconductor substrate from being cracked or cracked.
以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。 Embodiments of the present invention will be described below. In the drawings of the present invention, the same reference numerals represent the same or corresponding parts.
（第１の実施形態）
図１は、本実施の形態に係る半導体装置１の平面図である。
(First embodiment)
FIG. 1 is a plan view of a semiconductor device 1 according to the present embodiment.
半導体基板１０の表面１０１には複数の能動素子１１が形成されている。能動素子１１は配線であってもよい。半導体基板１０の表面１０１側の周縁部からやや内側よりに周縁部に沿って溝１２が形成されており、溝１２には金属が充填され、金属領域１３を構成している。 A plurality of active elements 11 are formed on the surface 101 of the semiconductor substrate 10. The active element 11 may be a wiring. A groove 12 is formed along the peripheral edge slightly from the inner peripheral edge on the surface 101 side of the semiconductor substrate 10, and the groove 12 is filled with metal to form a metal region 13.
図２は、本実施の形態における半導体装置の製造方法の手順を示す概略断面図である。本実施の形態においては、半導体装置基板１０としてシリコン基板を想定して説明するが、半導体基板１０の材料としては、シリコンのほかに、化合物半導体材料であるたとえば、Ａｌ２Ｏ３、ＩｎＰ、ＧａＡｓ，ＳｉＣ，ＧａＮ、Ｃなどでもよい。 FIG. 2 is a schematic cross-sectional view showing the procedure of the method for manufacturing the semiconductor device in the present embodiment. In the present embodiment, the description will be made on the assumption that a silicon substrate is used as the semiconductor device substrate 10. However, the material of the semiconductor substrate 10 is a compound semiconductor material other than silicon, for example, Al 2 O 3 , InP, GaAs. SiC, GaN, C, etc. may be used.
まず、図２（ａ）に示すように、半導体基板１０の表面１０１に能動素子１１を形成する。能動素子１１は、成膜、フォトリソグラフィー、イオン注入などの工程を経て、半導体基板１０の表面１０１に形成される。次に図２（ｂ）に示すように、半導体基板１０の表面１０１側の周縁部からやや内側よりに周縁部に沿って溝１２を形成する。半導体基板１０に溝１２を形成する方法としては、レーザーダイシングによる溝加工、誘導結合プラズマやリアクティグイオンエッチングなどに代表されるドライエッチング法、あるいはウェットエッチング法などいずれを適用してもよい。 First, as shown in FIG. 2A, the active element 11 is formed on the surface 101 of the semiconductor substrate 10. The active element 11 is formed on the surface 101 of the semiconductor substrate 10 through processes such as film formation, photolithography, and ion implantation. Next, as shown in FIG. 2B, the groove 12 is formed along the peripheral edge slightly from the inner peripheral edge on the surface 101 side of the semiconductor substrate 10. As a method of forming the groove 12 in the semiconductor substrate 10, any of a groove processing by laser dicing, a dry etching method typified by inductively coupled plasma or reactive ion etching, or a wet etching method may be applied.
本実施の形態では、ドライエッチング法を用いて説明する。まず、半導体基板１０の表面１０１をエッチング保護膜で覆う。エッチング保護膜は、レジスト、窒化珪素膜、酸化珪素膜、メタル膜などが用いられる。本実施の形態ではエッチング保護膜としてレジストを用いた例を説明する。 In this embodiment mode, description is made using a dry etching method. First, the surface 101 of the semiconductor substrate 10 is covered with an etching protective film. As the etching protective film, a resist, a silicon nitride film, a silicon oxide film, a metal film, or the like is used. In this embodiment, an example in which a resist is used as an etching protective film will be described.
パターニング用レジストを半導体基板１０の表面１０１に塗布した後、フォトリソ法により、溝１２を形成する領域が露呈するように、レジストパターンを形成する。 After applying a patterning resist to the surface 101 of the semiconductor substrate 10, a resist pattern is formed by photolithography so that the region where the groove 12 is to be formed is exposed.
その後、このレジストパターンをマスクとしてドライエッチングを行い、半導体基板１０の表面１０１に溝１２を形成する。ドライエッチングの条件は、必要とする溝１２の形状に合わせて適宜調整する。溝１２を形成した後、半導体基板１０上のパターニング用レジストを除去する。 Thereafter, dry etching is performed using this resist pattern as a mask to form grooves 12 on the surface 101 of the semiconductor substrate 10. The dry etching conditions are appropriately adjusted according to the required shape of the groove 12. After the groove 12 is formed, the patterning resist on the semiconductor substrate 10 is removed.
溝１２の幅としては、２０μｍ〜２００μｍが適切である。また、深さは、２０μｍ〜１００μｍが適切である。また、溝１２の形状は、図２（ｂ）に示すように断面が必ずしも四角形である必要は無く、底が半円状、あるいは鋭角になっていても構わない。溝の幅、深さ、形状においては、使用する半導体基板１０の材質、及び充填する金属の種類によって適宜決定すればよい。 An appropriate width of the groove 12 is 20 μm to 200 μm. The depth is suitably 20 μm to 100 μm. Further, as shown in FIG. 2B, the shape of the groove 12 does not necessarily have a square cross section, and the bottom may be semicircular or an acute angle. The width, depth, and shape of the groove may be appropriately determined depending on the material of the semiconductor substrate 10 to be used and the type of metal to be filled.
次に、溝１２に金属を充填し、金属領域１３を形成する。金属を充填する方法としては、蒸着法、スパッタ法、電解メッキ法などがあり、いずれを用いてもよい。 Next, the groove 12 is filled with metal to form a metal region 13. As a method for filling the metal, there are a vapor deposition method, a sputtering method, an electrolytic plating method, and the like, and any of them may be used.
本実施の形態では、電解メッキ法を用いて溝１２に金属を充填する。まず、図２（ｃ）に示すように、溝１２の周辺を囲むように、レジスト１６を塗布する。溝１２を挟むレジスト１６とレジスト１６の間隔は溝１２の幅に合わせる。また、能動素子１１の高さよりやや高めに塗布する。レジスト１６を塗布することで、後の工程のメッキを行うときに能動素子１１にメッキ金属が付着するのを防止し、所望の部分に金属を充填することができる。 In the present embodiment, the groove 12 is filled with metal using an electrolytic plating method. First, as shown in FIG. 2C, a resist 16 is applied so as to surround the periphery of the groove 12. The distance between the resist 16 and the resist 16 sandwiching the groove 12 is adjusted to the width of the groove 12. Further, it is applied slightly higher than the height of the active element 11. By applying the resist 16, it is possible to prevent the plating metal from adhering to the active element 11 when performing plating in a later process, and to fill a desired portion with the metal.
次に、蒸着法またはスパッタ法を用いて、溝１２の内面に成長用の金属層を被着させる。金属層の厚みに特に制限は無い。次に、この金属層をメッキ給電層として溝１２の内面に電解メッキを施す。この時、金属層が電解メッキにおけるカソード電極として作用し、溝１２の内部にメッキが成長する。図２（ｄ）に示すように、溝１２の内部がメッキ金属によって埋められ、溝１２の深さとほぼ同じになるまでメッキ金属を成長させる。 Next, a growth metal layer is deposited on the inner surface of the groove 12 by vapor deposition or sputtering. There is no restriction | limiting in particular in the thickness of a metal layer. Next, electrolytic plating is performed on the inner surface of the groove 12 using this metal layer as a plating power feeding layer. At this time, the metal layer acts as a cathode electrode in the electrolytic plating, and the plating grows inside the groove 12. As shown in FIG. 2 (d), the inside of the groove 12 is filled with the plating metal, and the plating metal is grown until it becomes substantially the same as the depth of the groove 12.
金属の材料としては、電気抵抗の低い例えばＡｕ、Ａｇ、Ｔｉ、Ｗ、Ｃｕ、Ａｌ、Ｐｔ、Ｚｎ、Ｎｉ、Ｓｎのいずれかがふさわしく、これらの金属は、単一、もしくは複数を組み合わせて充填される。複数の金属を組み合わせて充填される場合は、異なる金属を積層して充填してもよいし、あらかじめ複数の金属を混合して充填してもよい。複数の金属を組み合わせて充填することで、半導体基板１０と充填された金属との密着性が高まり、後述する研削工程による半導体基板１０へのダメージを防ぐ効果が高まる。 For example, Au, Ag, Ti, W, Cu, Al, Pt, Zn, Ni, and Sn are suitable as the metal material, and these metals are filled in a single or a combination of a plurality. Is done. When a plurality of metals are combined and filled, different metals may be stacked and filled, or a plurality of metals may be mixed and filled in advance. By combining and filling a plurality of metals, the adhesion between the semiconductor substrate 10 and the filled metal is enhanced, and the effect of preventing damage to the semiconductor substrate 10 due to a grinding process described later is enhanced.
なお、充填する材料は金属のほかに、ポリイミド、ベンゾシクロブテンなどの樹脂であってもよい。樹脂を充填する場合は、高温で樹脂を溶かし、溝１２に充填する。 In addition to the metal, the filling material may be a resin such as polyimide or benzocyclobutene. When filling the resin, the resin is melted at a high temperature and filled in the grooves 12.
次に図３（ａ）に示すように、レジスト１６を除去し、図３（ｂ）に示すように、半導体基板１０を研削し、薄くする。研削は一般的な半導体基板の研削方法と同様に行える。 Next, as shown in FIG. 3A, the resist 16 is removed, and as shown in FIG. 3B, the semiconductor substrate 10 is ground and thinned. Grinding can be performed in the same manner as a general semiconductor substrate grinding method.
図４は研削方法の一例を示した図である。図４を参照して、半導体基板１０の研削について説明する。まず、図４（ａ）に示すように、半導体基板１０の表面１０１を保持する保持部材３０上で、半導体基板１０の裏面１０２を研削する。保持部材３０は例えばＵＶテープのような接着テープ、あるいはシートに液状の接着剤が塗布されているものであってもよく、半導体基板１０の表面１０１に貼り付けられる。保持部材３０によって表面１０１に形成されている能動素子１１を保護することができる。 FIG. 4 shows an example of a grinding method. With reference to FIG. 4, the grinding of the semiconductor substrate 10 will be described. First, as shown in FIG. 4A, the back surface 102 of the semiconductor substrate 10 is ground on the holding member 30 that holds the front surface 101 of the semiconductor substrate 10. The holding member 30 may be, for example, an adhesive tape such as a UV tape, or a sheet in which a liquid adhesive is applied to a sheet, and is attached to the surface 101 of the semiconductor substrate 10. The active element 11 formed on the surface 101 can be protected by the holding member 30.
次に半導体基板１０の表面１０１に保持部材３０を貼りつけた面をワーク支持板３２に取り付け、図４（ｂ）に示すように、研磨パッド３１及びワーク支持板３２を夫々別方向に回転させることによって、裏面１０２を研削する。図４（ｃ）に示すように、半導体基板１０を裏面研削した後の出来上がり厚さが溝１２の深さよりも薄くなるように研削する。裏面１０２から見ると金属領域１３が露出している。 Next, the surface on which the holding member 30 is attached to the surface 101 of the semiconductor substrate 10 is attached to the work support plate 32, and the polishing pad 31 and the work support plate 32 are rotated in different directions, as shown in FIG. 4B. Thus, the back surface 102 is ground. As shown in FIG. 4C, the semiconductor substrate 10 is ground so that the finished thickness after the back surface grinding is thinner than the depth of the groove 12. When viewed from the back surface 102, the metal region 13 is exposed.
最後に図３（ｃ）に示すように、裏面研削を行った後の面１０３に裏面電極２１を形成する。裏面電極２１は、配線やヒートシンクであってもよい。 Finally, as shown in FIG. 3C, the back electrode 21 is formed on the surface 103 after the back surface grinding. The back electrode 21 may be a wiring or a heat sink.
本実施の形態によれば、半導体基板１０上に能動素子１１を囲むように溝１２が形成され、その溝１２に金属が充填され、金属領域１３が形成されている。これによれば、溝１２に形成された金属領域１３により、研削時のダメージを軽減し、半導体基板１０の割れの広がりを防ぐ。 According to the present embodiment, the groove 12 is formed on the semiconductor substrate 10 so as to surround the active element 11, the metal is filled in the groove 12, and the metal region 13 is formed. According to this, the metal region 13 formed in the groove 12 reduces damage during grinding and prevents the semiconductor substrate 10 from spreading.
なお、上記実施の形態では、半導体基板１０の表面１０１側の周縁部からやや内側よりに周縁部に沿って溝１２が形成されているが、溝１２の形成される位置は、これに限定されない。 In the above embodiment, the groove 12 is formed along the peripheral edge slightly from the inner peripheral edge on the front surface 101 side of the semiconductor substrate 10, but the position where the groove 12 is formed is not limited to this. .
図５は、半導体基板１０の表面１０１に溝１２が形成され、金属領域１３が形成された別の例である。能動素子１１が形成された能動素子領域１４を囲むように溝１２が形成され、溝１２に金属を充填し、金属領域１３が形成されている。このように能動素子領域１４を囲むように溝１２を形成し、金属領域１３を形成することによって能動素子１１に、より近い部分が金属領域１３で囲まれるので、研削、研磨によってより大きな割れやクラックが発生しても能動素子１１へのダメージを軽減することができる。また、金属領域１３が能動素子１１に近い程、割れ及びクラックなどによるダメージを防ぐ効果がある。なお、図５では能動素子領域１４をひとつにまとめて金属領域１３で囲んでいるが、能動素子領域１４をいくつかに分割してそれぞれの能動素子領域１４を金属領域１３で囲んでもよい。 FIG. 5 shows another example in which the groove 12 is formed on the surface 101 of the semiconductor substrate 10 and the metal region 13 is formed. A groove 12 is formed so as to surround the active element region 14 where the active element 11 is formed, and the metal is filled in the groove 12 to form a metal region 13. Since the groove 12 is formed so as to surround the active element region 14 and the metal region 13 is formed in this manner, a portion closer to the active element 11 is surrounded by the metal region 13. Even if a crack occurs, damage to the active element 11 can be reduced. Further, the closer the metal region 13 is to the active element 11, the more effective it is to prevent damage due to cracks and cracks. In FIG. 5, the active element regions 14 are grouped together and surrounded by the metal region 13. However, the active element region 14 may be divided into several parts and each active element region 14 may be surrounded by the metal region 13.
図６は、半導体基板１０の表面１０１に溝１２が形成され、溝１２に金属が充填されたさらに別の例である。それぞれの能動素子１１を囲むように溝１２が形成され、溝１２に金属を充填し、金属領域１３が形成されている。このようにそれぞれの能動素子１１を囲むように金属領域１３を形成することによって、能動素子１１のひとつひとつが、金属領域１３によって囲まれるので、研削、研磨によってより大きな割れやクラックが発生しても能動素子１１へのダメージを軽減することができる。 FIG. 6 shows still another example in which the groove 12 is formed on the surface 101 of the semiconductor substrate 10 and the groove 12 is filled with metal. A groove 12 is formed so as to surround each active element 11, and the groove 12 is filled with a metal to form a metal region 13. By forming the metal regions 13 so as to surround the respective active elements 11 in this way, each of the active elements 11 is surrounded by the metal regions 13, so that even if larger cracks or cracks occur due to grinding or polishing. Damage to the active element 11 can be reduced.
さらに、金属領域１３が個々の能動素子１１を囲んでいるので、基板を薄くした後に行うダイシング工程において、衝撃やチッピングなどのダメージを防ぐことができる。個々の能動素子１１が金属領域１３に囲まれていることにより、割れ及びクラックによるダメージが基板全体に広がるのを低減させ、歩留まりの低下を防止する効果がある。 Furthermore, since the metal region 13 surrounds each active element 11, damage such as impact and chipping can be prevented in the dicing process performed after the substrate is thinned. Since each active element 11 is surrounded by the metal region 13, it is possible to reduce cracks and damage caused by the cracks from spreading to the entire substrate, and to prevent a decrease in yield.
（第２の実施形態）
図７および図８は、第２の実施の形態に係る半導体装置の製造方法の手順を示す断面図である。
(Second Embodiment)
7 and 8 are cross-sectional views showing the procedure of the method of manufacturing the semiconductor device according to the second embodiment.
本実施の形態と第１の実施の形態との異なる点は、溝１２を形成した後、金属を溝１２の深さを超えて充填し、半導体基板１０の表面１０１からある程度の高さを持った金属領域１５を形成している点である。 The difference between the present embodiment and the first embodiment is that after forming the groove 12, the metal is filled beyond the depth of the groove 12 and has a certain height from the surface 101 of the semiconductor substrate 10. In other words, the metal region 15 is formed.
実施の形態１で説明した方法と同様にして、図７（ａ）に示すように、半導体基板１０の表面１０１に能動素子１１を形成し、次に図７（ｂ）に示すように、半導体基板１０の表面１０１側に溝１２を形成する。溝１２を形成する位置は、図１、図５及び図６に示したいずれの部分でもよい。 In the same manner as described in the first embodiment, the active element 11 is formed on the surface 101 of the semiconductor substrate 10 as shown in FIG. 7A, and then the semiconductor element as shown in FIG. A groove 12 is formed on the surface 101 side of the substrate 10. The position where the groove 12 is formed may be any part shown in FIG. 1, FIG. 5 and FIG.
次に図７（ｃ）に示すように、溝１２の周辺を囲むように、レジスト１６を塗布する。レジスト１６は、溝１２を覆うように金属を充填するため、溝１２を挟むレジスト１６とレジスト１６の間隔Ｚは溝１２の幅よりもやや広めになるように、かつ能動素子１１の高さよりやや高めに塗布する。 Next, as shown in FIG. 7C, a resist 16 is applied so as to surround the periphery of the groove 12. Since the resist 16 is filled with metal so as to cover the groove 12, the distance Z between the resist 16 and the resist 16 sandwiching the groove 12 is slightly wider than the width of the groove 12 and slightly higher than the height of the active element 11. Apply high.
次に図７（ｄ）に示すように溝１２及びその周辺をレジスト１６で囲んだ内側に金属を充填する。溝１２の内部を充填すると共に、半導体基板１０の表面１０１からある程度の高さを持たせて、溝１２を覆うように金属領域１５を形成する。金属を充填する方法は、実施の形態１に示した方法と同様である。金属を充填した後、レジスト１６を除去する。レジスト１６を除去した状態を図８（ａ）に示す。 Next, as shown in FIG. 7D, the inside of the groove 12 and its periphery surrounded by the resist 16 is filled with metal. The metal region 15 is formed so as to cover the groove 12 while filling the inside of the groove 12 and having a certain height from the surface 101 of the semiconductor substrate 10. The method for filling the metal is the same as the method described in the first embodiment. After filling the metal, the resist 16 is removed. A state where the resist 16 is removed is shown in FIG.
なお、本実施の形態では金属領域１５は溝１２の幅よりやや広めに形成したが、溝１２と同じ幅で半導体基板１０の表面１０１から突出した形状に形成してもよい。 In the present embodiment, the metal region 15 is formed slightly wider than the width of the groove 12, but it may be formed in a shape protruding from the surface 101 of the semiconductor substrate 10 with the same width as the groove 12.
次に図８（ｂ）に示すように、半導体基板１０の裏面１０２を研削し、薄くする。この方法も実施の形態１で示した方法と同様である。 Next, as shown in FIG. 8B, the back surface 102 of the semiconductor substrate 10 is ground and thinned. This method is also the same as the method shown in the first embodiment.
最後に、図８（ｃ）に示すように、裏面研削を行った後の面１０３に裏面電極２１を形成する。裏面電極２１は、配線やヒートシンクであってもよい。 Finally, as shown in FIG. 8C, the back electrode 21 is formed on the surface 103 after the back surface grinding. The back electrode 21 may be a wiring or a heat sink.
本実施の形態によれば、能動素子１１を囲むように半導体基板１０上に溝１２が形成され、半導体基板１０の表面１０１からある程度の高さを持たせて、溝１２を覆うように金属領域１５が形成されているので、ある程度の高さを持った金属領域１５が半導体基板１０の研削、研磨により発生する割れやクラックを抑制し、半導体装置１の特性劣化を防ぐことができる。 According to the present embodiment, the groove 12 is formed on the semiconductor substrate 10 so as to surround the active element 11, and has a certain height from the surface 101 of the semiconductor substrate 10 so as to cover the groove 12. 15 is formed, the metal region 15 having a certain height can suppress cracks and cracks generated by grinding and polishing of the semiconductor substrate 10 and can prevent deterioration of the characteristics of the semiconductor device 1.
実施の形態１では、金属領域１３は半導体基板１０の表面と同じ高さで、溝１２に充填された金属は半導体基板１０と溝１２の側面及び底面としか接していないためダメージの加わりが大きいが、本実施の形態では、溝１２を覆うように金属が充填されているので、外部からのダメージに対して、より丈夫な半導体基板１０を得ることができる。 In the first embodiment, the metal region 13 has the same height as the surface of the semiconductor substrate 10, and the metal filled in the groove 12 is in contact with only the side surface and the bottom surface of the semiconductor substrate 10 and the groove 12, so the damage is large. However, in the present embodiment, since the metal is filled so as to cover the groove 12, the semiconductor substrate 10 that is more durable against damage from the outside can be obtained.
さらに、金属領域１５がダンパーの役割を果たすことにより、基板を薄くした後に行うダイシング工程において、衝撃やチッピングなどのダメージを防ぐことができる。 Further, since the metal region 15 serves as a damper, damage such as impact and chipping can be prevented in the dicing process performed after the substrate is thinned.
また、金属領域１５は高さがあるので、電極として利用することも可能である。 Further, since the metal region 15 has a height, it can be used as an electrode.
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ 半導体装置
１０ 半導体基板
１１ 能動素子
１２ 溝
１３、１５ 金属領域
１４ 能動素子領域
１６ レジスト
２１ 裏面電極
３０ 保持部材
３１ 研磨パッド
３２ ワーク支持板
１０１ 表面
１０２ 裏面
１０３ 裏面研削を行った後の面
DESCRIPTION OF SYMBOLS 1 Semiconductor device 10 Semiconductor substrate 11 Active element 12 Groove 13, 15 Metal area | region 14 Active element area | region 16 Resist 21 Back surface electrode 30 Holding member 31 Polishing pad 32 Work support plate 101 Front surface 102 Back surface 103 Surface after performing back surface grinding
Claims (7)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017063150A (en) * | 2015-09-25 | 2017-03-30 | 株式会社ディスコ | Workpiece processing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127206A (en) * | 1999-08-13 | 2001-05-11 | Citizen Watch Co Ltd | Manufacturing method of chip-scale package and manufacturing method of ic chip |
| JP2001274182A (en) * | 2000-01-19 | 2001-10-05 | Sanyu Rec Co Ltd | Method of manufacturing electronic component |
| JP2003257930A (en) * | 2002-03-01 | 2003-09-12 | Nec Electronics Corp | Semiconductor device and method of manufacturing the same |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127206A (en) * | 1999-08-13 | 2001-05-11 | Citizen Watch Co Ltd | Manufacturing method of chip-scale package and manufacturing method of ic chip |
| JP2001274182A (en) * | 2000-01-19 | 2001-10-05 | Sanyu Rec Co Ltd | Method of manufacturing electronic component |
| JP2003257930A (en) * | 2002-03-01 | 2003-09-12 | Nec Electronics Corp | Semiconductor device and method of manufacturing the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017063150A (en) * | 2015-09-25 | 2017-03-30 | 株式会社ディスコ | Workpiece processing method |
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