JP2011139350A

JP2011139350A - Solid-state imaging device, and method of driving the same

Info

Publication number: JP2011139350A
Application number: JP2009298721A
Authority: JP
Inventors: Satoko Iida; 聡子飯田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2011-07-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging device capable of performing interlace operation and progressive operation. <P>SOLUTION: The solid-state imaging device includes a first adding transistor (10) arranged between a first photoelectric conversion element and a second photoelectric conversion element; a second adding transistor (11) arranged between the second photoelectric conversion element and a third photoelectric conversion element; a first transfer transistor (8) arranged between the first photoelectric conversion element and a first floating diffusion part; first and second reset transistors (6, 7) for resetting electric charges of the first and second floating diffusion parts; first and second amplification transistors (13, 14) for converting the electric charges held in the first and second floating diffusion parts to voltage signals; and a second transfer transistor (9) arranged between the third photoelectric conversion element and the second floating diffusion part. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、固体撮像装置及びその駆動方法に関するものである。 The present invention relates to a solid-state imaging device and a driving method thereof.

ＣＭＯＳ型固体撮像装置は、高速読み出し、低消費電力動作が可能な固体撮像装置として近年一眼レフデジタルカメラやビデオカメラに使用されている。特に、ハイビジョン（ＨＤ）方式の撮像装置において、ＣＭＯＳ型固体撮像装置は、ＣＣＤ（Charge Coupled Device）では困難な高速性と高画質の両立を実現している。ＣＭＯＳ型固体撮像装置でテレビジョンの信号走査方式であるインターレース動作を行う際、高いＳ／Ｎを得る手段として、各列の垂直信号線から読み出した後に２画素分の信号電荷を直接加算することで感度を向上する方法がある。中でも下記の特許文献３は、少ないトランジスタ数で、電荷加算のインターレース動作を行う構成を開示している。同文献によれば、偶数行と奇数行の転送トランジスタ、リセットトランジスタ、増幅トランジスタを共有することで、２画素当たり２つのフォトダイオードと６個のトランジスタを設け、フレーム毎に異なる組み合わせの行の電荷加算を行うことができる。 In recent years, CMOS solid-state imaging devices are used in single-lens reflex digital cameras and video cameras as solid-state imaging devices capable of high-speed reading and low power consumption operation. In particular, in a high-vision (HD) imaging device, a CMOS solid-state imaging device achieves both high speed and high image quality, which are difficult with a CCD (Charge Coupled Device). When performing interlaced operation, which is a television signal scanning method, with a CMOS type solid-state imaging device, as a means for obtaining a high S / N, the signal charges for two pixels are directly added after reading from the vertical signal line of each column. There is a way to improve sensitivity. In particular, Patent Document 3 below discloses a configuration in which an interlace operation for charge addition is performed with a small number of transistors. According to this document, by sharing transfer transistors, reset transistors, and amplification transistors in even and odd rows, two photodiodes and six transistors are provided per two pixels, and the charge in different combinations of rows for each frame. Addition can be performed.

特開平８−２５１４８５号公報JP-A-8-251485 特開２００６−０４１８６６号公報JP 2006-041866 A 特開２００１−１８６４１５号公報JP 2001-186415 A

しかしながら動画撮像において、固体撮像装置は、テレビジョンの信号走査方式であるインターレース動作だけでなく、コンピューターのディスプレイ画面の信号走査方式であるプログレッシブ動作にも対応する必要がある。上述した特許文献１〜３はいずれもインターレース動作のみに対応した構成及び駆動方法であり、プログレッシブ動作に関しては記載が無い。近年、高解像度のための多画素化や、カメラ光学系の小型化による小チップ化の要求に伴い、画素ピッチの縮小が推し進められている。このため１画素当たりのトランジスタ数を極力少なくすることが、感度を確保する上で必須となっている。この構成において、２行の信号を加算して読み出すインターレース動作と、行毎に信号を読み出すプログレッシブ動作とを両立させることが本発明の課題である。 However, in moving image imaging, a solid-state imaging device needs to support not only an interlace operation that is a television signal scanning method but also a progressive operation that is a signal scanning method of a computer display screen. Patent Documents 1 to 3 described above are configurations and driving methods corresponding only to interlaced operations, and there is no description regarding progressive operations. In recent years, pixel pitches have been reduced in accordance with the demand for a larger number of pixels for high resolution and a smaller chip size due to the miniaturization of the camera optical system. For this reason, it is essential to minimize the number of transistors per pixel in order to ensure sensitivity. In this configuration, it is an object of the present invention to achieve both an interlace operation for adding and reading signals of two rows and a progressive operation for reading signals for each row.

本発明の目的は、インターレース動作及びプログレッシブ動作を行うことができる固体撮像装置及びその駆動方法を提供することである。 An object of the present invention is to provide a solid-state imaging device capable of performing an interlace operation and a progressive operation, and a driving method thereof.

本発明の固体撮像装置は、光電変換を行う第１の光電変換素子と、前記第１の光電変換素子に隣接し、光電変換を行う第２の光電変換素子と、前記第２の光電変換素子に対して前記第１の光電変換素子とは逆側に隣接し、光電変換を行う第３の光電変換素子と、前記第１の光電変換素子及び前記第２の光電変換素子の間に設けられる第１の加算用トランジスタと、前記第２の光電変換素子及び前記第３の光電変換素子の間に設けられる第２の加算用トランジスタと、電荷を保持するための第１のフローティングディフュージョン部と、前記第１の光電変換素子及び前記第１のフローティングディフュージョン部の間に設けられる第１の転送トランジスタと、前記第１のフローティングディフュージョン部の電荷をリセットするための第１のリセットトランジスタと、前記第１のフローティングディフュージョン部に保持された電荷を電圧信号に変換する第１の増幅トランジスタと、電荷を保持するための第２のフローティングディフュージョン部と、前記第３の光電変換素子及び前記第２のフローティングディフュージョン部の間に設けられる第２の転送トランジスタと、前記第２のフローティングディフュージョン部の電荷をリセットするための第２のリセットトランジスタと、前記第２のフローティングディフュージョン部に保持された信号を電圧信号に変換する第２の増幅トランジスタとを有し、プログレッシブ動作では、前記第２の加算用トランジスタ、前記第２のリセットトランジスタ及び前記第２の転送トランジスタをオンすることにより前記第２の光電変換素子の電荷をリセットし、前記第１の加算用トランジスタ及び前記第１の転送トランジスタをオンすることにより前記第２の光電変換素子の電荷を前記第１のフローティングディフュージョン部に転送し、又は、前記第１の加算用トランジスタ、前記第１のリセットトランジスタ及び前記第１の転送トランジスタをオンすることにより前記第２の光電変換素子の電荷をリセットし、前記第２の加算用トランジスタ及び前記第２の転送トランジスタをオンすることにより前記第２の光電変換素子の電荷を前記第２のフローティングディフュージョン部に転送することを特徴とする。 The solid-state imaging device of the present invention includes a first photoelectric conversion element that performs photoelectric conversion, a second photoelectric conversion element that is adjacent to the first photoelectric conversion element and performs photoelectric conversion, and the second photoelectric conversion element. The third photoelectric conversion element that is adjacent to the opposite side of the first photoelectric conversion element and performs photoelectric conversion is provided between the first photoelectric conversion element and the second photoelectric conversion element. A first addition transistor, a second addition transistor provided between the second photoelectric conversion element and the third photoelectric conversion element, a first floating diffusion section for holding charge, A first transfer transistor provided between the first photoelectric conversion element and the first floating diffusion portion, and a first reset for resetting the charge in the first floating diffusion portion. A first amplifying transistor that converts charge held in the first floating diffusion portion into a voltage signal, a second floating diffusion portion for holding charge, and the third photoelectric conversion A second transfer transistor provided between an element and the second floating diffusion portion; a second reset transistor for resetting the charge of the second floating diffusion portion; and the second floating diffusion portion. A second amplifying transistor that converts the held signal into a voltage signal, and in the progressive operation, by turning on the second addition transistor, the second reset transistor, and the second transfer transistor Electricity of the second photoelectric conversion element , And by turning on the first addition transistor and the first transfer transistor, the charge of the second photoelectric conversion element is transferred to the first floating diffusion section, or the first The charge of the second photoelectric conversion element is reset by turning on the addition transistor, the first reset transistor, and the first transfer transistor, and the second addition transistor and the second transfer transistor are turned on. When turned on, the charge of the second photoelectric conversion element is transferred to the second floating diffusion portion.

少ないトランジスタ数で、プログレッシブ動作とインターレース動作の両方の駆動が可能となる。また、行毎の電荷蓄積時間の差を低減した高画質のプログレッシブ動作が実現できる。 With a small number of transistors, it is possible to drive both progressive and interlaced operations. In addition, a high-quality progressive operation with reduced difference in charge accumulation time for each row can be realized.

本発明の実施形態の固体撮像装置の画素回路図である。It is a pixel circuit diagram of the solid-state imaging device of the embodiment of the present invention. 図１の画素回路のプログレッシブ動作時の駆動タイミングチャートである。2 is a drive timing chart during a progressive operation of the pixel circuit of FIG. 1. 図１の画素回路のプログレッシブ動作時の駆動タイミングチャートである。2 is a drive timing chart during a progressive operation of the pixel circuit of FIG. 1. 図１の画素回路のインターレース動作時の駆動タイミングチャートである。2 is a drive timing chart during an interlace operation of the pixel circuit of FIG. 1. 図１の画素回路のインターレース動作時の駆動タイミングチャートである。2 is a drive timing chart during an interlace operation of the pixel circuit of FIG. 1. 図１の画素回路の一部の断面における電子ポテンシャル図である。FIG. 2 is an electron potential diagram in a partial cross section of the pixel circuit of FIG. 1. 図１の画素回路の平面レイアウト図である。FIG. 2 is a plan layout diagram of the pixel circuit of FIG. 1.

図１は、本発明の実施形態による固体撮像装置の画素回路の構成例を示す図である。画素回路は、画素アレイの一部である列（垂直方向）に隣接する３つの光電変換素子１〜３を含む。本実施形態では２つの光電変換素子を含む画素を一組とする配列パターンを構成しているが、これに限ったものではない。図１で、１０１，１０２，１０３は単位画素である。１，２，３は各単位画素１０１，１０２，１０３の光電変換素子である。１は第１の光電変換素子、２は第１の光電変換素子１に隣接する第２の光電変換素子、３は第２の光電変換素子２に対して第１の光電変換素子１とは逆側に隣接する第３の光電変換素子である。光電変換素子１，２，３は、例えばフォトダイオードであり、光電変換による電荷生成及び電荷蓄積を行う。４，５は光電変換素子１，２，３で発生した電荷を保持するフローティングディフュージョン部である。４は第１のフローティングディフュージョン部、５は第２のフローティングディフュージョン部である。第１のリセットトランジスタ６は第１のフローティングディフュージョン部４をリセットするためのリセットトランジスタであり、第２のリセットトランジスタ７は第２のフローティングディフュージョン部５をリセットするためのリセットトランジスタである。第１の増幅トランジスタ１３は第１のフローティングディフュージョン部４に保持された電荷を電圧信号に変換し、第２の増幅トランジスタ１４は第２のフローティングディフュージョン部５に保持された電荷を電圧信号に変換する。第１の転送トランジスタ８は、第１の光電変換素子１及び第１のフローティングディフュージョン部４の間に設けられる。第２の転送トランジスタ９は、第３の光電変換素子３及び第２のフローティングディフュージョン部５の間に設けられる。１０，１１，１２は隣接する２つの行の光電変換素子（フォトダイオード）１，２，３のカソードを短絡するスイッチであり、加算用トランジスタである。１０は第１の光電変換素子１及び第２の光電変換素子２の間に設けられる第１の加算用トランジスタ、１１は第２の光電変換素子２及び第３の光電変換素子３の間に設けられる第２の加算用トランジスタである。インバータ３１は、高電位（電源電位）ＶＲＥＳＨ（ＶＤＤ）及び低電位ＶＲＥＳＬのノードに接続され、入力信号φＰＶＤＳＥＬを論理反転した信号を垂直信号線３２に出力する。垂直信号線３２は、３つの単位画素１０１〜１０３の共通の出力線である。単位画素１０１において、１行目のリセットトランジスタ６は、フローティングディフュージョン部４と高電位ＶＲＥＳＨのノードとの間に接続される。１行目のリセットトランジスタ６は、光電変換素子１からの信号電荷の転送に先立って、リセットパルスφＲＧ１をハイレベル、φＰＶＤＳＥＬをローレベルにすることにより、フローティングディフュージョン部４の電位を高電位ＶＲＥＳＨにリセットする。光電変換素子１〜３は、光電変換により電荷を生成し、生成した電荷を蓄積する光電変換素子である。転送トランジスタ８は、光電変換素子１に蓄積された電荷をフローティングディフュージョン部４に転送することができる。転送トランジスタ９は、光電変換素子３に蓄積された電荷をフローティングディフュージョン部５に転送することができる。増幅トランジスタ１３は、リセットトランジスタ６によるリセット後のフローティングディフュージョン部４の電位をリセットレベルとして、転送トランジスタ８による電荷転送後のフローティングディフュージョン部４の電位を信号レベルとして出力するものである。 FIG. 1 is a diagram illustrating a configuration example of a pixel circuit of a solid-state imaging device according to an embodiment of the present invention. The pixel circuit includes three photoelectric conversion elements 1 to 3 adjacent to a column (vertical direction) which is a part of the pixel array. In the present embodiment, an array pattern including a pair of pixels including two photoelectric conversion elements is configured, but the present invention is not limited to this. In FIG. 1, reference numerals 101, 102, and 103 denote unit pixels. Reference numerals 1, 2, and 3 denote photoelectric conversion elements of the unit pixels 101, 102, and 103, respectively. 1 is a first photoelectric conversion element, 2 is a second photoelectric conversion element adjacent to the first photoelectric conversion element 1, and 3 is opposite to the first photoelectric conversion element 1 with respect to the second photoelectric conversion element 2 It is the 3rd photoelectric conversion element adjacent to the side. The photoelectric conversion elements 1, 2, and 3 are, for example, photodiodes, and perform charge generation and charge accumulation by photoelectric conversion. Reference numerals 4 and 5 denote floating diffusion portions for holding charges generated in the photoelectric conversion elements 1, 2, and 3. Reference numeral 4 denotes a first floating diffusion portion, and 5 denotes a second floating diffusion portion. The first reset transistor 6 is a reset transistor for resetting the first floating diffusion portion 4, and the second reset transistor 7 is a reset transistor for resetting the second floating diffusion portion 5. The first amplification transistor 13 converts the charge held in the first floating diffusion section 4 into a voltage signal, and the second amplification transistor 14 converts the charge held in the second floating diffusion section 5 into a voltage signal. To do. The first transfer transistor 8 is provided between the first photoelectric conversion element 1 and the first floating diffusion portion 4. The second transfer transistor 9 is provided between the third photoelectric conversion element 3 and the second floating diffusion portion 5. Reference numerals 10, 11, and 12 denote switches that short-circuit the cathodes of the photoelectric conversion elements (photodiodes) 1, 2, and 3 in two adjacent rows, and are addition transistors. 10 is a first addition transistor provided between the first photoelectric conversion element 1 and the second photoelectric conversion element 2, and 11 is provided between the second photoelectric conversion element 2 and the third photoelectric conversion element 3. This is the second addition transistor. The inverter 31 is connected to nodes of a high potential (power supply potential) VRESH (VDD) and a low potential VRESL, and outputs a signal obtained by logically inverting the input signal φPVDSEL to the vertical signal line 32. The vertical signal line 32 is an output line common to the three unit pixels 101 to 103. In the unit pixel 101, the reset transistor 6 in the first row is connected between the floating diffusion portion 4 and the node of the high potential VRESH. Prior to the transfer of the signal charge from the photoelectric conversion element 1, the reset transistor 6 in the first row sets the reset pulse φRG1 to the high level and the φPVDSEL to the low level, thereby setting the potential of the floating diffusion portion 4 to the high potential VRESH. Reset. The photoelectric conversion elements 1 to 3 are photoelectric conversion elements that generate charges by photoelectric conversion and accumulate the generated charges. The transfer transistor 8 can transfer the charge accumulated in the photoelectric conversion element 1 to the floating diffusion portion 4. The transfer transistor 9 can transfer the charge accumulated in the photoelectric conversion element 3 to the floating diffusion portion 5. The amplification transistor 13 outputs the potential of the floating diffusion portion 4 after resetting by the reset transistor 6 as a reset level and the potential of the floating diffusion portion 4 after charge transfer by the transfer transistor 8 as a signal level.

図２及び図３は、図１の固体撮像装置の画素回路で構成される画素で実現するプログレッシブ動作時のタイミングチャートである。以下、固体撮像装置のプログレッシブ動作の駆動方法を説明する。プログレッシブ動作は、行毎に信号を読み出す動作である。まず、図２及び図３に示すプログレッシブ動作を説明する。期間ｔ１では、リセットトランジスタ６のゲートにハイレベルのリセットパルスφＲＧ１を与え、信号φＰＶＤＳＥＬをローレベルにし、転送トランジスタ８のゲートにハイレベルの転送パルスφＴＧ１を与える。これによって、１行目の光電変換素子１の不要電荷を掃き捨てるリセット動作を行う。期間ｔ２では、リセットトランジスタ７のゲートにハイレベルのリセットパルスφＲＧ３を与え、転送トランジスタ９のゲートにハイレベルの転送パルスφＴＧ３を与え、加算用トランジスタ１１のゲートにハイレベルの信号φＰＧ２を与える。これによって、２行目及び３行目の光電変換素子２，３の不要電荷を掃き捨てるリセット動作を行う。期間ｔ３では、期間ｔ１と同じ動作を３行目の画素について行う。このとき、加算用トランジスタ１１のゲートにハイレベルの信号φＰＧ２は与えられていない。期間ｔ２に続けて期間ｔ３でも３行目のリセット動作を行う。このように読み出し時に用いる系統とリセット時に用いる系統を異ならせることで、リセット終了時間を各行毎に制御することができるため、全ての行で蓄積時間を揃えることができる。なお、１行目は期間ｔ２の開始タイミングにて蓄積動作を開始し、２行目は期間ｔ３の開始タイミングにて蓄積動作を開始し、３行目は期間ｔ４の開始タイミングにて蓄積動作を開始することとなる。期間ｔ５では、全行に対して非選択動作を行う。具体的には、信号φＰＶＤＳＥＬをハイレベルにし、垂直信号線３２の電位を低電位ＶＲＥＳＬに下げてリセット動作を行い、増幅トランジスタ１３，１４のゲート電位であるフローティングディフュージョン部４，５の電位を低く設定する。これにより、全ての画素の増幅トランジスタを非導通状態にする。次に、期間ｔ６で、１行目の選択動作を行う。具体的には、信号φＰＶＤＳＥＬをローレベルにし、垂直信号線３２の電位を高電位ＶＲＥＳＨにリセットし、リセットパルスφＲＧ１をハイレベルにすることで、１行目の増幅トランジスタ１３だけを導通状態とする。期間ｔ７では、転送パルスφＴＧ１をハイレベルにし、１行目の光電変換素子１の信号をフローティングディフュージョン部４に転送して、垂直信号線３２に読み出す。次に、期間ｔ８では、１行目の選択動作を再度行う。期間ｔ９では、転送パルスφＴＧ１及び信号φＰＧ１をハイレベルにし、加算用トランジスタ１０及び転送トランジスタ８を導通させる。これにより、２行目の光電変換素子２の信号を一旦光電変換素子１へ転送し、それとほぼ同時に光電変換素子２の信号をフローティングディフュージョン部４に読み出す。同様にして、期間ｔ１０、ｔ１１、ｔ１２で３行目の画素選択及び信号読み出しを行い、期間ｔ１３、ｔ１４で不図示の４行目の画素選択及び信号読み出しを行う。以上のように、単位画素１０２においては、リセット動作は単位画素１０３の系統で行い、読み出し動作は単位画素１０１の系統で行う。以上のように、プログレッシブ動作では、期間ｔ７で１行目の信号を読み出し、期間ｔ９で２行目の信号を読み出し、期間ｔ１２で３行目の信号を読み出し、期間ｔ１４で４行目の信号を読み出す。 2 and 3 are timing charts at the time of the progressive operation realized by the pixels configured by the pixel circuit of the solid-state imaging device of FIG. Hereinafter, a driving method of the progressive operation of the solid-state imaging device will be described. The progressive operation is an operation of reading a signal for each row. First, the progressive operation shown in FIGS. 2 and 3 will be described. In the period t1, a high level reset pulse φRG1 is applied to the gate of the reset transistor 6, the signal φPVDSEL is set to a low level, and a high level transfer pulse φTG1 is applied to the gate of the transfer transistor 8. As a result, a reset operation for sweeping away unnecessary charges of the photoelectric conversion elements 1 in the first row is performed. In a period t2, a high level reset pulse φRG3 is applied to the gate of the reset transistor 7, a high level transfer pulse φTG3 is applied to the gate of the transfer transistor 9, and a high level signal φPG2 is applied to the gate of the addition transistor 11. As a result, a reset operation for sweeping away unnecessary charges of the photoelectric conversion elements 2 and 3 in the second and third rows is performed. In the period t3, the same operation as that in the period t1 is performed on the pixels in the third row. At this time, the high level signal φPG <b> 2 is not supplied to the gate of the addition transistor 11. The reset operation for the third row is performed in the period t3 following the period t2. Thus, by differentiating the system used at the time of reading and the system used at the time of resetting, the reset end time can be controlled for each row, so that the accumulation time can be made uniform in all rows. The first row starts the accumulation operation at the start timing of the period t2, the second row starts the accumulation operation at the start timing of the period t3, and the third row starts the accumulation operation at the start timing of the period t4. Will start. In the period t5, the non-selection operation is performed on all rows. Specifically, the signal φPVDSEL is set to the high level, the potential of the vertical signal line 32 is lowered to the low potential VRESL, the reset operation is performed, and the potentials of the floating diffusion portions 4 and 5 that are the gate potentials of the amplification transistors 13 and 14 are lowered. Set. As a result, the amplification transistors of all the pixels are turned off. Next, in the period t6, the selection operation for the first row is performed. Specifically, the signal φPVDSEL is set to the low level, the potential of the vertical signal line 32 is reset to the high potential VRESH, and the reset pulse φRG1 is set to the high level, so that only the amplification transistor 13 in the first row is turned on. . In the period t7, the transfer pulse φTG1 is set to the high level, the signal of the photoelectric conversion element 1 in the first row is transferred to the floating diffusion portion 4, and is read out to the vertical signal line 32. Next, in the period t8, the selection operation for the first row is performed again. In the period t9, the transfer pulse φTG1 and the signal φPG1 are set to the high level, and the addition transistor 10 and the transfer transistor 8 are turned on. Thereby, the signal of the photoelectric conversion element 2 in the second row is once transferred to the photoelectric conversion element 1, and the signal of the photoelectric conversion element 2 is read out to the floating diffusion unit 4 almost at the same time. Similarly, pixel selection and signal readout for the third row are performed during periods t10, t11, and t12, and pixel selection and signal readout for the fourth row (not shown) are performed during periods t13 and t14. As described above, in the unit pixel 102, the reset operation is performed by the system of the unit pixels 103, and the reading operation is performed by the system of the unit pixels 101. As described above, in the progressive operation, the signal in the first row is read in the period t7, the signal in the second row is read in the period t9, the signal in the third row is read in the period t12, and the signal in the fourth row is read in the period t14. Is read.

プログレッシブ動作では、期間ｔ１で、第１のリセットトランジスタ６及び第１の転送トランジスタ８をオンすることにより第１の光電変換素子１の電荷をリセットする。その後、期間ｔ２では、第１の転送トランジスタ８及び第１の加算用トランジスタ１０をオフすることにより第１の光電変換素子１が光電変換及び電荷蓄積を行う。その後、第１の転送期間ｔ７で第１の加算用トランジスタ１０をオフして第１の転送トランジスタ８をオンすることにより第１の光電変換素子１の電荷を第１のフローティングディフュージョン部４に転送する。期間ｔ２では、第２のリセットトランジスタ７、第２の転送トランジスタ９及び第２の加算用トランジスタ１１をオンして第１の加算用トランジスタ１０をオフすることにより、第２の光電変換素子２及び第３の光電変換素子３の電荷をリセットする。その後、期間ｔ３では、第１の加算用トランジスタ１０及び第２の加算用トランジスタ１１をオフすることにより第２の光電変換素子２が光電変換及び電荷蓄積を行う。第１の転送期間ｔ７の後、期間ｔ８では、第１のリセットトランジスタ６をオンすることにより第１のフローティングディフュージョン部４の電荷をリセットする。その後、期間ｔ９では、第１の加算用トランジスタ１０及び第１の転送トランジスタ８をオンすることにより第２の光電変換素子２の電荷を第１のフローティングディフュージョン部４に転送する。なお、プログレッシブ動作の駆動方法は上記に限定されず、例えば以下の駆動方法でもよい。期間ｔ２では、第１の加算用トランジスタ１０、第１のリセットトランジスタ６及び第１の転送トランジスタ８をオンすることにより第２の光電変換素子２の電荷をリセットする。そして、期間ｔ９では、第２の加算用トランジスタ１１及び第２の転送トランジスタ９をオンすることにより第２の光電変換素子２の電荷を第２のフローティングディフュージョン部５に転送する。 In the progressive operation, the charge of the first photoelectric conversion element 1 is reset by turning on the first reset transistor 6 and the first transfer transistor 8 in the period t1. Thereafter, in the period t2, the first photoelectric conversion element 1 performs photoelectric conversion and charge accumulation by turning off the first transfer transistor 8 and the first addition transistor 10. Thereafter, in the first transfer period t7, the first addition transistor 10 is turned off and the first transfer transistor 8 is turned on to transfer the charge of the first photoelectric conversion element 1 to the first floating diffusion portion 4. To do. In the period t2, the second photoelectric conversion element 2 and the second reset transistor 7, the second transfer transistor 9, and the second addition transistor 11 are turned on and the first addition transistor 10 is turned off. The charge of the third photoelectric conversion element 3 is reset. Thereafter, in the period t3, the second photoelectric conversion element 2 performs photoelectric conversion and charge accumulation by turning off the first addition transistor 10 and the second addition transistor 11. After the first transfer period t7, in the period t8, the charge of the first floating diffusion portion 4 is reset by turning on the first reset transistor 6. Thereafter, in a period t9, the first addition transistor 10 and the first transfer transistor 8 are turned on to transfer the charge of the second photoelectric conversion element 2 to the first floating diffusion portion 4. The driving method of the progressive operation is not limited to the above, and for example, the following driving method may be used. In the period t2, the charge of the second photoelectric conversion element 2 is reset by turning on the first addition transistor 10, the first reset transistor 6, and the first transfer transistor 8. In a period t9, the second addition transistor 11 and the second transfer transistor 9 are turned on to transfer the charge of the second photoelectric conversion element 2 to the second floating diffusion portion 5.

図４及び図５は、図１の固体撮像装置の画素回路で構成される画素で実現するインターレース動作時のタイミングチャートである。以下、固体撮像装置のインターレース動作の駆動方法を説明する。インターレース動作は、垂直方向に隣接する２行の信号が加算された信号を読み出す動作である。期間ｔ１では、信号φＰＶＤＳＥＬをローレベルにする。そして、リセットトランジスタ６のゲートにハイレベルのリセットパルスφＲＧ１を与え、転送トランジスタ８のゲートにハイレベルの転送パルスφＴＧ１を与え、加算用トランジスタ１０のゲートにハイレベルの信号φＰＧ１を与える。これによって、１行目と２行目の両方の光電変換素子１，２の不要電荷を掃き捨てるリセット動作を行う。期間ｔ２では、リセットパルスφＲＧ３、転送パルスφＴＧ３及び信号φＰＧ３をハイレベルにし、期間ｔ１と同じリセット動作を３行目と４行目の画素について行う。期間ｔ３では、リセットパルスφＲＧ３、転送パルスφＴＧ３及び信号φＰＧ３をローレベルにし、光電変換素子１及び２にて電荷蓄積動作を行う。期間ｔ４では、プログレッシブ動作時と同様に、信号φＰＶＤＳＥＬ、リセットパルスφＲＧ１及びφＲＧ３をハイレベルにし、全画素の非選択動作を行う。次に、期間ｔ５では、信号ＰＶＤＳＥＬ及びリセットパルスφＲＧ３をローレベルにし、リセットパルスφＲＧ１をハイレベルにし、１行目の選択動作を行う。期間ｔ６では、リセットパルスφＲＧ１をローレベルにし、信号ＰＶＤＳＥＬ、信号φＴＧ１及びφＰＧ１をハイレベルにし、加算用トランジスタ１０及び転送トランジスタ８を導通させる。これにより、１行目と２行目の光電変換素子１及び２の信号を加算し、加算された信号が転送トランジスタ８を通してフローティングディフュージョン部４に転送され、垂直信号線３２から読み出される。同様にして、期間ｔ７、ｔ８で、３行目と不図示の４行目の光電変換素子が加算された信号が垂直信号線３２に読み出される。期間ｔ８では、信号φＰＶＤＳＥＬ、信号φＴＧ３及びφＰＧ３をハイレベルにし、加算用トランジスタ１２及び転送トランジスタ９を導通させる。これにより、３行目と４行目の光電変換素子３等の信号を加算し、加算された信号が転送トランジスタ９を通してフローティングディフュージョン部５に転送され、垂直信号線３２から読み出される。以上のように、インターレース動作では、期間ｔ６で１行目及び２行目の信号を加算して読み出し、期間ｔ８で３行目及び４行目の信号を加算して読み出す。 4 and 5 are timing charts at the time of interlaced operation realized by pixels configured by the pixel circuit of the solid-state imaging device of FIG. Hereinafter, a driving method of the interlace operation of the solid-state imaging device will be described. The interlace operation is an operation for reading a signal obtained by adding signals of two rows adjacent in the vertical direction. In the period t1, the signal φPVDSEL is set to a low level. Then, a high level reset pulse φRG 1 is applied to the gate of the reset transistor 6, a high level transfer pulse φTG 1 is applied to the gate of the transfer transistor 8, and a high level signal φPG 1 is applied to the gate of the addition transistor 10. As a result, a reset operation for sweeping away unnecessary charges of the photoelectric conversion elements 1 and 2 in both the first and second rows is performed. In the period t2, the reset pulse φRG3, the transfer pulse φTG3, and the signal φPG3 are set to the high level, and the same reset operation as that in the period t1 is performed on the pixels in the third row and the fourth row. In the period t3, the reset pulse φRG3, the transfer pulse φTG3, and the signal φPG3 are set to the low level, and the photoelectric conversion elements 1 and 2 perform the charge accumulation operation. In the period t4, as in the progressive operation, the signal φPVDSEL and the reset pulses φRG1 and φRG3 are set to the high level, and all the pixels are not selected. Next, in the period t5, the signal PVDSEL and the reset pulse φRG3 are set to low level, the reset pulse φRG1 is set to high level, and the selection operation for the first row is performed. In the period t6, the reset pulse φRG1 is set to the low level, the signals PVDSEL, the signals φTG1 and φPG1 are set to the high level, and the addition transistor 10 and the transfer transistor 8 are turned on. As a result, the signals of the photoelectric conversion elements 1 and 2 in the first and second rows are added, and the added signal is transferred to the floating diffusion unit 4 through the transfer transistor 8 and read out from the vertical signal line 32. Similarly, a signal obtained by adding the photoelectric conversion elements in the third row and the fourth row (not shown) is read out to the vertical signal line 32 in the periods t7 and t8. In the period t8, the signal φPVDSEL and the signals φTG3 and φPG3 are set to the high level, and the addition transistor 12 and the transfer transistor 9 are turned on. As a result, signals from the photoelectric conversion elements 3 and the like in the third and fourth rows are added, and the added signal is transferred to the floating diffusion portion 5 through the transfer transistor 9 and read out from the vertical signal line 32. As described above, in the interlace operation, the signals of the first and second rows are added and read at the period t6, and the signals of the third and fourth rows are added and read at the period t8.

インターレース動作では、期間ｔ１で、第１の加算用トランジスタ１０、第１のリセットトランジスタ６及び第１の転送トランジスタ８をオンすることにより第１の光電変換素子１及び第２の光電変換素子２の電荷をリセットする。その後、第１の転送トランジスタ８をオフすることにより、第１の光電変換素子１及び第２の光電変換素子２が光電変換及び電荷蓄積を行う。その後、期間ｔ６では、第１の加算用トランジスタ１０及び第１の転送トランジスタ８をオンすることにより、第１の光電変換素子１の電荷及び第２の光電変換素子２の電荷を加算して第１のフローティングディフュージョン部４に転送する。 In the interlace operation, the first photoelectric conversion element 1 and the second photoelectric conversion element 2 are turned on by turning on the first addition transistor 10, the first reset transistor 6, and the first transfer transistor 8 in the period t1. Reset the charge. Thereafter, by turning off the first transfer transistor 8, the first photoelectric conversion element 1 and the second photoelectric conversion element 2 perform photoelectric conversion and charge accumulation. Thereafter, in the period t6, the first addition transistor 10 and the first transfer transistor 8 are turned on to add the charge of the first photoelectric conversion element 1 and the charge of the second photoelectric conversion element 2 and 1 is transferred to the floating diffusion section 4.

図６（Ａ）及び（Ｂ）は、１行目のフローティングディフュージョン部４、転送トランジスタ８、光電変換素子１、加算用トランジスタ１０、２行目の光電変換素子２の下の電子ポテンシャルと電荷の蓄積状態を示す図である。ＦＤ４はフローティングディフュージョン部４、ＴＧ１は転送トランジスタ８、ＰＤ１は光電変換素子１、ＰＧ１は加算用トランジスタ１０、ＰＤ２は光電変換素子２の下の状態を示す。図６（Ａ）は図２及び図３で示したプログレッシブ動作時の図である。「ＰＤ２リセット時」では、光電変換素子２（ＰＤ２）の電荷がリセットされる。その後、「蓄積」中では、光電変換素子１（ＰＤ１）及び光電変換素子２（ＰＤ２）に独立に信号電荷が蓄積される。「読み出し」時には、まず光電変換素子１（ＰＤ１）の信号電荷がフローティングディフュージョン部４（ＦＤ４）に読み出される。続いて「転送・読み出し」では、光電変換素子２（ＰＤ２）の信号電荷が加算用トランジスタ１０（ＰＧ１）を介して一旦光電変換素子１（ＰＤ１）に蓄積された後、フローティングディフュージョン部４（ＦＤ４）に読み出される様子がわかる。図６（Ｂ）は、図４及び図５で示したインターレース動作時のものである。「リセット」では、光電変換素子１（ＰＤ１）及び光電変換素子２（ＰＤ２）の電荷がリセットされる。「蓄積」中には、光電変換素子１（ＰＤ１）及び光電変換素子２（ＰＤ２）に信号電荷が蓄積される。「転送（加算）」では、加算用トランジスタ１０（ＰＧ１）が導通状態となる。これにより、光電変換素子１（ＰＤ１）及び光電変換素子２（ＰＤ２）の信号電荷が加算される。「読み出し」では、加算された信号がフローティングディフュージョン部４（ＦＤ４）から読み出される。 6A and 6B show the electric potential and electric charge under the floating diffusion portion 4 in the first row, the transfer transistor 8, the photoelectric conversion element 1, the addition transistor 10, and the photoelectric conversion element 2 in the second row. It is a figure which shows an accumulation state. FD4 indicates the floating diffusion section 4, TG1 indicates the transfer transistor 8, PD1 indicates the photoelectric conversion element 1, PG1 indicates the addition transistor 10, and PD2 indicates the state below the photoelectric conversion element 2. FIG. 6A is a diagram at the time of the progressive operation shown in FIGS. In “PD2 reset”, the charge of the photoelectric conversion element 2 (PD2) is reset. Thereafter, during “accumulation”, signal charges are accumulated independently in the photoelectric conversion element 1 (PD1) and the photoelectric conversion element 2 (PD2). At the “reading” time, the signal charge of the photoelectric conversion element 1 (PD1) is first read to the floating diffusion portion 4 (FD4). Subsequently, in “transfer / readout”, the signal charge of the photoelectric conversion element 2 (PD2) is once accumulated in the photoelectric conversion element 1 (PD1) via the addition transistor 10 (PG1), and then the floating diffusion section 4 (FD4). ) Can be seen. FIG. 6B shows the interlace operation shown in FIG. 4 and FIG. In “reset”, the charges of the photoelectric conversion element 1 (PD1) and the photoelectric conversion element 2 (PD2) are reset. During “accumulation”, signal charges are accumulated in the photoelectric conversion element 1 (PD1) and the photoelectric conversion element 2 (PD2). In “transfer (addition)”, the addition transistor 10 (PG1) is turned on. Thereby, the signal charges of the photoelectric conversion element 1 (PD1) and the photoelectric conversion element 2 (PD2) are added. In “reading”, the added signal is read from the floating diffusion unit 4 (FD4).

図７は、図１で示した画素回路に対応するレイアウト図である。図１の光電変換素子１，２，３は、それぞれ図７の光電変換素子１５，１６，１７に対応する。図１のフローティングディフュージョン部４，５は、それぞれ図７のフローティングディフュージョン部１８，１９に対応する。図１のリセットトランジスタ６，７は、図７のリセットトランジスタ２０等に対応する。図１の増幅トランジスタ１３，１４は、図７の増幅トランジスタ２１等に対応する。図１の転送トランジスタ８，９は、それぞれ図７の転送トランジスタ２２，２３に対応する。図１の加算用トランジスタ１０，１１，１２は、それぞれ図７の加算用トランジスタ２４，２５，２６に対応する。第１の加算用トランジスタ２４は半導体基板の平面上で第１の光電変換素子１５及び第２の光電変換素子１６の間に設けられ、第２の加算用トランジスタ２５は半導体基板の平面上で第２の光電変換素子１６及び第３の光電変換素子１７の間に設けられる。 FIG. 7 is a layout diagram corresponding to the pixel circuit shown in FIG. The photoelectric conversion elements 1, 2, and 3 in FIG. 1 correspond to the photoelectric conversion elements 15, 16, and 17 in FIG. 7, respectively. The floating diffusion portions 4 and 5 in FIG. 1 correspond to the floating diffusion portions 18 and 19 in FIG. 7, respectively. The reset transistors 6 and 7 in FIG. 1 correspond to the reset transistor 20 and the like in FIG. The amplification transistors 13 and 14 in FIG. 1 correspond to the amplification transistor 21 and the like in FIG. The transfer transistors 8 and 9 in FIG. 1 correspond to the transfer transistors 22 and 23 in FIG. 7, respectively. The addition transistors 10, 11, and 12 in FIG. 1 correspond to the addition transistors 24, 25, and 26 in FIG. 7, respectively. The first addition transistor 24 is provided between the first photoelectric conversion element 15 and the second photoelectric conversion element 16 on the plane of the semiconductor substrate, and the second addition transistor 25 is the first addition transistor 25 on the plane of the semiconductor substrate. The second photoelectric conversion element 16 and the third photoelectric conversion element 17 are provided.

なお、本実施形態では２画素を一組とする画素回路構成について述べたが、３画素以上の画素を一組とする構成であっても同様の意図する駆動方法が適用される。以上のような構成をとることで、プログレッシブ動作とインターレース動作を行う固体撮像装置に対して、画素ピッチの微細化に伴うＳ／Ｎの低下を最小限に抑え、かつ行毎に蓄積時間の差による特性劣化を防止することができる駆動方法を実現できる。また、少ないトランジスタ数で、プログレッシブ動作とインターレース動作の両方の駆動が可能となる。各動作では、行毎の蓄積時間の差を低減した高画質のプログレッシブ動作が実現できる。 In the present embodiment, the pixel circuit configuration in which two pixels are set as one group has been described. However, the same intended driving method is applied even in a configuration in which three or more pixels are set as one set. By adopting the configuration as described above, the solid-state imaging device that performs the progressive operation and the interlace operation can minimize the decrease in S / N due to the finer pixel pitch, and the difference in the accumulation time for each row. It is possible to realize a driving method capable of preventing characteristic deterioration due to the above. In addition, it is possible to drive both a progressive operation and an interlace operation with a small number of transistors. In each operation, it is possible to realize a high-quality progressive operation in which the difference in accumulation time for each row is reduced.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１，２，３，１５，１６，１７光電変換素子、４，５，１８，１９フローティングディフュージョン部、６，７，２０リセットトランジスタ、１３，１４，２１増幅トランジスタ、８，９，２２，２３転送トランジスタ、１０，１１，１２、２４，２５，２６加算用トランジスタ 1, 2, 3, 15, 16, 17 Photoelectric conversion element, 4, 5, 18, 19 Floating diffusion part, 6, 7, 20 Reset transistor, 13, 14, 21 Amplifying transistor, 8, 9, 22, 23 Transfer Transistor 10, 11, 12, 24, 25, 26 Addition transistor

Claims

A first photoelectric conversion element that performs photoelectric conversion;
A second photoelectric conversion element adjacent to the first photoelectric conversion element and performing photoelectric conversion;
A third photoelectric conversion element that is adjacent to the second photoelectric conversion element opposite to the first photoelectric conversion element and performs photoelectric conversion;
A first addition transistor provided between the first photoelectric conversion element and the second photoelectric conversion element;
A second addition transistor provided between the second photoelectric conversion element and the third photoelectric conversion element;
A first floating diffusion section for holding charge;
A first transfer transistor provided between the first photoelectric conversion element and the first floating diffusion portion;
A first reset transistor for resetting the charge of the first floating diffusion portion;
A first amplifying transistor that converts the charge held in the first floating diffusion portion into a voltage signal;
A second floating diffusion section for holding charge;
A second transfer transistor provided between the third photoelectric conversion element and the second floating diffusion portion;
A second reset transistor for resetting the charge of the second floating diffusion portion;
A second amplification transistor that converts the signal held in the second floating diffusion portion into a voltage signal;
In progressive operation,
By turning on the second addition transistor, the second reset transistor, and the second transfer transistor, the charge of the second photoelectric conversion element is reset, and the first addition transistor and the first transfer transistor are reset. By turning on the transfer transistor, the charge of the second photoelectric conversion element is transferred to the first floating diffusion portion,
Alternatively, the charge of the second photoelectric conversion element is reset by turning on the first addition transistor, the first reset transistor, and the first transfer transistor, and the second addition transistor, A solid-state imaging device, wherein a charge of the second photoelectric conversion element is transferred to the second floating diffusion section by turning on a second transfer transistor.

In the progressive operation, the charge of the second photoelectric conversion element and the third photoelectric conversion element is reset by turning on the second addition transistor, the second reset transistor, and the second transfer transistor. ,
In the interlaced operation, the charges of the first photoelectric conversion element and the second photoelectric conversion element are reset by turning on the first addition transistor, the first reset transistor, and the first transfer transistor. The solid-state imaging device according to claim 1.

In interlaced operation,
By turning on the first addition transistor, the first reset transistor, and the first transfer transistor, the charges of the first photoelectric conversion element and the second photoelectric conversion element are reset,
Thereafter, by turning off the first transfer transistor, the first photoelectric conversion element and the second photoelectric conversion element perform photoelectric conversion and charge accumulation,
Thereafter, by turning on the first addition transistor and the first transfer transistor, the charge of the first photoelectric conversion element and the charge of the second photoelectric conversion element are added and the first floating transistor is added. The solid-state imaging device according to claim 2, wherein the solid-state imaging device is transferred to a diffusion unit.

In progressive operation,
The charge of the first photoelectric conversion element is reset by turning on the first reset transistor and the first transfer transistor,
Thereafter, the first photoelectric conversion element performs photoelectric conversion and charge accumulation by turning off the first transfer transistor and the first addition transistor,
Thereafter, in the first transfer period, the first addition transistor is turned off and the first transfer transistor is turned on to transfer the charge of the first photoelectric conversion element to the first floating diffusion portion. ,
By turning on the second reset transistor, the second transfer transistor, and the second addition transistor and turning off the first addition transistor, the second photoelectric conversion element and the third addition transistor Reset the charge of the photoelectric conversion element,
Thereafter, the second photoelectric conversion element performs photoelectric conversion and charge accumulation by turning off the first addition transistor and the second addition transistor,
After the first transfer period, the charge of the first floating diffusion part is reset by turning on the first reset transistor,
The charge of the second photoelectric conversion element is then transferred to the first floating diffusion section by turning on the first addition transistor and the first transfer transistor. 3. The solid-state imaging device according to 3.

The first addition transistor is provided between the first photoelectric conversion element and the second photoelectric conversion element on the plane of the semiconductor substrate, and the second addition transistor is on the plane of the semiconductor substrate. 5. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is provided between the second photoelectric conversion element and the third photoelectric conversion element.

A first photoelectric conversion element that performs photoelectric conversion;
A second photoelectric conversion element adjacent to the first photoelectric conversion element and performing photoelectric conversion;
A third photoelectric conversion element that is adjacent to the second photoelectric conversion element opposite to the first photoelectric conversion element and performs photoelectric conversion;
A first addition transistor provided between the first photoelectric conversion element and the second photoelectric conversion element;
A second addition transistor provided between the second photoelectric conversion element and the third photoelectric conversion element;
A first floating diffusion section for holding charge;
A first transfer transistor provided between the first photoelectric conversion element and the first floating diffusion portion;
A first reset transistor for resetting the charge of the first floating diffusion portion;
A first amplifying transistor that converts the charge held in the first floating diffusion portion into a voltage signal;
A second floating diffusion section for holding charge;
A second transfer transistor provided between the third photoelectric conversion element and the second floating diffusion portion;
A second reset transistor for resetting the charge of the second floating diffusion portion;
A solid-state imaging device driving method comprising: a second amplification transistor that converts a signal held in the second floating diffusion portion into a voltage signal,
In progressive operation,
By turning on the second addition transistor, the second reset transistor, and the second transfer transistor, the charge of the second photoelectric conversion element is reset, and the first addition transistor and the first transfer transistor are reset. By turning on the transfer transistor, the charge of the second photoelectric conversion element is transferred to the first floating diffusion portion,
Alternatively, the charge of the second photoelectric conversion element is reset by turning on the first addition transistor, the first reset transistor, and the first transfer transistor, and the second addition transistor, A method for driving a solid-state imaging device, wherein a charge of the second photoelectric conversion element is transferred to the second floating diffusion section by turning on a second transfer transistor.