JP2011130032A - Imaging device - Google Patents
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Abstract
Description
本発明は、撮像素子において、水平方向および垂直方向にマトリクス状に配置された複数の画素で蓄積した画素信号を高速に読み出すための技術に関する。 The present invention relates to a technique for quickly reading out pixel signals accumulated by a plurality of pixels arranged in a matrix in a horizontal direction and a vertical direction in an imaging device.
近年撮像素子の多画素化が進んでおり、それに伴い、読み出し時間の高速化との両立が求められている。しかしながら画素信号を蓄積部に転送するための垂直転送においても信号の安定までの時間は最低必要であり、一方で水平転送の動作周波数を上げるのもまた困難である。特にデジタル一眼レフカメラで使用するチップ面積が非常に大きな撮像素子において高速動作は非常に困難なものであった。 In recent years, an increase in the number of pixels of an image sensor has been advanced, and accordingly, it is required to achieve both a high readout time. However, even in the vertical transfer for transferring the pixel signal to the storage unit, the time until the signal becomes stable is necessary, and on the other hand, it is difficult to increase the operating frequency of the horizontal transfer. In particular, high-speed operation is very difficult in an image sensor with a very large chip area used in a digital single-lens reflex camera.
このような問題を解決するために、例えば特開２０００−３２４３９７号公報（特許文献１）には、各画素列に増幅手段を有した複数の垂直出力線を設け、各垂直出力線に、各画素列の列方向の互いに異なる１つ置きの画素、または複数置きの画素を接続することで、高速読み出しを行う技術が開示されている。 In order to solve such a problem, for example, Japanese Patent Laid-Open No. 2000-324397 (Patent Document 1) is provided with a plurality of vertical output lines each having an amplifying unit in each pixel column, A technique for performing high-speed reading by connecting every other pixel or a plurality of pixels different from each other in the column direction of the pixel column is disclosed.
しかしながら、上記の従来の技術には以下のような問題がある。すなわち、特許文献１では、パッシブ型の画素を有するＣＭＯＳ型撮像素子を想定しているため、各画素を構成するトランジスタ数は少なく、垂直出力線を各列あたり複線化しても、画素部においては十分なフォトダイオード面積を確保することが可能である。これに対し、画素ごとに増幅アンプを有する画素構造にした上で、十分なフォトダイオード面積を確保しようとすると、各列毎に複数の垂直出力線を配置することは容易ではない。
However, the above conventional techniques have the following problems. That is, in
本発明は上述した課題に鑑みてなされたものであり、その目的は、十分なフォトダイオードの面積を確保しつつ、画素信号を高速に読み出せるようにすることである。 The present invention has been made in view of the above-described problems, and an object thereof is to enable pixel signals to be read at high speed while ensuring a sufficient photodiode area.
本発明に係わる撮像素子は、複数の画素が水平方向である行方向と垂直方向である列方向に２次元的に配列されたＣＭＯＳ型の撮像素子であって、前記垂直方向に隣り合う２つの画素の間で画素アンプを共有する複数の画素セットと、前記垂直方向に並ぶ画素セットが交互に接続され、それぞれの列について２本ずつ配置された垂直出力線と、前記それぞれの列の２本の垂直出力線の一方に電気的に接続される少なくとも１本の水平出力線と、前記それぞれの列の２本の垂直出力線の他方に電気的に接続される少なくとも１本の水平出力線と、を備えることを特徴とする。 An image pickup device according to the present invention is a CMOS type image pickup device in which a plurality of pixels are two-dimensionally arranged in a row direction which is a horizontal direction and a column direction which is a vertical direction, and two adjacent pixels in the vertical direction. A plurality of pixel sets sharing a pixel amplifier among the pixels and the pixel sets arranged in the vertical direction are alternately connected, and two vertical output lines are arranged for each column, and two in each column At least one horizontal output line electrically connected to one of the vertical output lines, and at least one horizontal output line electrically connected to the other of the two vertical output lines of the respective columns, It is characterized by providing.
また、本発明に係わる別の撮像素子は、複数の画素が水平方向である行方向と垂直方向である列方向に２次元的に配列されたＣＭＯＳ型の撮像素子であって、前記垂直方向に隣り合う２つの画素の間で画素アンプを共有する複数の画素セットと、前記垂直方向に並ぶ画素セットが交互に接続され、それぞれの列について２本ずつ配置された垂直出力線と、偶数列の２本の垂直出力線に電気的に接続される２本の水平出力線と、奇数列の２本の垂直出力線に電気的に接続される２本の水平出力線と、を備えることを特徴とする。 Another image pickup device according to the present invention is a CMOS type image pickup device in which a plurality of pixels are two-dimensionally arranged in a row direction which is a horizontal direction and a column direction which is a vertical direction. A plurality of pixel sets sharing a pixel amplifier between two adjacent pixels and a pixel set arranged in the vertical direction are alternately connected, and two vertical output lines arranged for each column, and even columns Two horizontal output lines electrically connected to two vertical output lines, and two horizontal output lines electrically connected to two vertical output lines in an odd column And
本発明によれば、十分なフォトダイオードの面積を確保しつつ、画素信号を高速に読み出すことが可能となる。 According to the present invention, it is possible to read out a pixel signal at a high speed while securing a sufficient photodiode area.
（第１の実施形態）
図１は、本発明の実施形態に係わる撮像装置の基本形となる撮像部の構成を示す図である。図１に示すＣＭＯＳ型撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ，２０ｂと、出力端子２５ａ，２５ｂとを備えている。また、この撮像素子３０を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３による制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。一方、撮像素子３０の出力は、各出力端子に対応したＡ／Ｄ変換器３１ａ、３１ｂによりデジタル化され、信号処理装置３３へ転送される。
(First embodiment)
FIG. 1 is a diagram illustrating a configuration of an imaging unit that is a basic form of an imaging apparatus according to an embodiment of the present invention. A CMOS
信号処理装置３３は外付けのメモリ３４を有しており、このメモリを使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
The
図２は、第１の実施形態に用いられる撮像素子を示す図である。図２において、撮像素子の有効画素領域３０ａには、複数の画素が水平方向である行方向と垂直方向である列方向に２次元的に配列されている。撮像素子３０の有効画素領域３０ａに配列される各１つの画素セット１９内には、第１の画素を形成するフォトダイオード１と、転送スイッチ２と、第２の画素を形成するフォトダイオード１’と、転送スイッチ２’と、第１及び第２の画素に共通のリセットスイッチ３と、画素アンプ１０と、行選択スイッチ６とが配置されている。
FIG. 2 is a diagram illustrating the image sensor used in the first embodiment. In FIG. 2, a plurality of pixels are two-dimensionally arranged in the
このような画素構造とすることで、従来各１つの画素に対して必要であったリセットスイッチ、画素アンプ、行選択スイッチを２画素で兼用することが可能となる。そして、従来２画素あたり８Ｔｒ（トランジスタ）で構成されたいたものが、本実施形態の画素構造では２画素あたり５Ｔｒで構成できる。そのため、相対的にフォトダイオード１の面積を大きく確保することが可能となる。
With such a pixel structure, a reset switch, a pixel amplifier, and a row selection switch, which are conventionally required for each pixel, can be shared by two pixels. And what was conventionally comprised with 8Tr (transistor) per 2 pixels can be comprised with 5Tr per 2 pixels in the pixel structure of this embodiment. Therefore, a relatively large area of the
第１の画素セット１９ａの第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋１）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ）に接続されている。また画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ａに接続されている。
The gate of the
その右方向にある画素セット１９ｂも第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋１）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ）に接続されている。ここまでの接続は１９ａと同一である。そして画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｃに接続されている。
The gate of the
同様に、第１の画素セットの下方にある画素セット１９ｃでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋２）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋３）に接続されている。さらに、、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋２）に接続されている。画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｂに接続されている。この垂直出力線は同じ画素列に隣接して配置されている垂直出力線ではあるが、第１の画素セット１９ａが接続される垂直出力線１３ａとは異なるものである。
Similarly, in the pixel set 19 c below the first pixel set, the gate of the
さらに同様に、画素セット１９ｂの下方、画素セット１９ｃの右側にある画素セット１９ｄでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋２）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋３）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋２）に接続されている。ここまでの接続は画素セット１９ｃと同じである。さらに画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｄに接続されている。この垂直出力線は同じ画素列に隣接して配置されている垂直出力線ではあるが、第２の画素セット１９ｂが接続される垂直出力線１３ｃとは異なるものである。
Similarly, in the pixel set 19d located below the pixel set 19b and on the right side of the pixel set 19c, the gate of the
さらに同様に、下方にある画素セット１９ｅでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋４）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋５）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋４）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋４）に接続されている。画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ａに接続されている。この垂直出力線はひとつ上の画素セット１９ｃが接続される垂直出力線ではなく、第１の画素セット１９ａが接続される垂直出力線と同じである。
Similarly, in the lower pixel set 19e, the gate of the
さらに同様に、画素セット１９ｄの下方、画素セット１９ｅの右側にある画素セット１９ｆでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋４）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋５）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋４）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋４）に接続されている。ここまでの接続は画素セット１９ｅと同じである。さらに画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｃに接続されている。この垂直出力線はひとつ上の画素セット１９ｄが接続される垂直出力線ではなく、画素セット１９ｂが接続される垂直出力線と同じである。
Similarly, in the pixel set 19f below the
このように各列ごとに２本用意されている垂直出力線に対して、垂直方向に画素アンプを共有する画素セット単位で、接続される垂直出力線を交互に切り替えている。 Thus, with respect to two vertical output lines prepared for each column, the connected vertical output lines are alternately switched in units of pixel sets sharing the pixel amplifier in the vertical direction.
垂直出力線１３ａ〜１３ｄは定電流源７ａ〜７ｄで駆動され、各垂直出力線は上下１対のカラムアンプ１４ａ〜１４ｄに接続される。各々のカラムアンプの出力は転送ゲート２１ａ〜２１ｄを介して保持容量２２ａ〜２２ｄに接続され、また転送ゲート２１ａ’〜２１ｄ’を介して保持容量２２ａ’〜２２ｄ’に接続される。さらに水平走査回路１６からの制御信号Φｈ１，Φｈ２によって駆動される出力転送スイッチ２３ａ〜２３ｄ、および２３ａ’〜２３ｄ’により共通の水平出力線２４ａ，２４ａ’および２４ｂ，２４ｂ’に接続される。この水平出力線２４ａ，２４ａ’には読み出しアンプ２０ａが、２４ｂ，２４ｂ’には読み出しアンプ２０ｂが接続され、それぞれの差分出力に所定ゲインを乗じた信号を出力する。この読み出しアンプの出力はそれぞれ撮像素子３０の出力端子２５ａ，２５ｂから外部に出力される。
The
図２は図１のＣＭＯＳ型エリアセンサの動作タイミング図である。この図に従って各部の動作を説明する。全画素リセット期間であるＴ１〜Ｔ２のタイミングで、ΦＴＸ（ｎ）がアクティブになる。ここでは特定行の制御信号しか示していないが、この期間では、すべての行のΦＴＸがアクティブとなり、全画素のフォトダイオード１および１’の電荷は、転送スイッチ２を介してソース・フォロア１０のゲート１１に転送され、フォトダイオード１および１’はリセットされる。
FIG. 2 is an operation timing chart of the CMOS area sensor of FIG. The operation of each part will be described with reference to this figure. ΦTX (n) becomes active at the timing of T1 to T2, which is the all pixel reset period. Although only the control signal of a specific row is shown here, during this period, ΦTX of all the rows becomes active, and the charges of the
このあと、時刻Ｔ３で、対象画像の光量を導光する不図示のメカシャッターが開いて、全画素同時に蓄積を開始する。メカシャッターはＴ４の時間に閉じて、このＴ３〜Ｔ４の間の時間がすべての画素におけるフォトダイオード１および１’の蓄積期間となる。この状態ではフォトダイオード１および１’に信号電荷が蓄積されている。
Thereafter, at time T3, a mechanical shutter (not shown) that guides the light amount of the target image is opened, and accumulation of all pixels is started simultaneously. The mechanical shutter is closed at time T4, and the time between T3 and T4 is the accumulation period of the
次に、２行単位での読み出し動作がスタートする。以降まず第ｎ＋１行と第ｎ＋２行の動作について説明する。時間Ｔ５に制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋２）がアクティブになる。そして、行選択スイッチ６がオンし、第ｎ行および第ｎ＋１行に配置されている画素セット、および第ｎ＋２行および第ｎ＋３行に繋がっている全ての画素セットの画素アンプ１０と各垂直出力線に接続されている電流源７ａ〜７ｄで構成されるソース・フォロア回路が動作状態になる。
Next, the read operation in units of two rows starts. Hereinafter, the operations of the (n + 1) th row and the (n + 2) th row will be described first. At time T5, the control signals ΦSEL (n) and ΦSEL (n + 2) become active. Then, the
ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ６にΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋２）がアクティブになり、リセットスイッチ３がオンとなり、ソース・フォロア１０のゲート１１、つまりゲート容量９は初期化される。即ち、垂直出力線１３ａ，１３ｂ、および１３ｃ，１３ｄにはこのリセット直後の出力信号レベル（いわゆるリセットレベル）の信号が出力される（垂直転送動作）。
Here, the
時刻Ｔ７でΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋２）がネゲートされた後、時刻Ｔ８にΦＴＮがアクティブになる。これにより転送ゲート２１ａ〜２１ｄがオンし、保持容量２２ａ〜２２ｄにこのリセットレベル出力が保持される。この動作はすべての垂直出力線に対して行われるので、第ｎ＋１行および第ｎ＋２行のすべての画素に対して同時に行われる。時刻Ｔ９で転送動作を完了した後、時刻Ｔ１０に、フォトダイオード１および１’に蓄積されていた信号電荷をΦＴＸ（ｎ＋１）、ΦＴＸ（ｎ＋２）をアクティブとすることで、画素セット１９ａ、１９ｂの画素１’の転送スイッチ２’と画素セット１９ｃ、１９ｄの画素１の転送スイッチ２をオンとし、画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し出力信号レベルが確定する。ここで同時に読み出す２行は、同一の画素セットの２行ではなく、連続した２セットの画素セットの連続した２行である。
After ΦRES (n) and ΦRES (n + 2) are negated at time T7, ΦTN becomes active at time T8. As a result, the
転送が充分に終了した時刻Ｔ１１にて、ΦＴＸ（ｎ＋１）およびΦＴＸ（ｎ＋２）をネゲートしたのち、時刻Ｔ１２にΦＴＳ１がアクティブになる。これにより、各垂直出力線１３ａ〜１３ｄに接続されたカラムアンプ１４ａ〜１４ｄの出力に接続された転送ゲート２１ａ’〜２１ｄ’がオンし、信号レベルが保持容量２２ａ’〜２２ｄ’に保持される。この動作は第ｎ＋２行および第ｎ＋１行に繋がっている全ての画素に対して同時並列に実行される。この後時刻Ｔ１３で転送ゲート２１ａ’〜２１ｄ’をネゲートすると、保持容量２２ａ〜２２ｄおよび２２ａ’〜２２ｄ’は、第ｎ＋２行および第ｎ＋１行に繋がっている全ての画素のリセットレベルと信号レベルを保持していることとなる。画素からの信号出力を終了したので時刻Ｔ１４で各行の選択制御信号ΦＳＥＬ（ｎ）およびΦＳＥＬ（ｎ＋２）をネゲートする。
At time T11 when the transfer is sufficiently completed, after negating ΦTX (n + 1) and ΦTX (n + 2), ΦTS1 becomes active at time T12. As a result, the
次に水平走査回路１６は、保持容量２２ａ〜２２ｄ、２２ａ’〜２２ｄ’の容量を転送スイッチ２３ａ，２３ａ’〜２３ｄ，２３ｄ’を順次制御することで順次水平出力線に接続する動作を行う。
Next, the
時刻Ｔ１５にてΦｈ１をオンにすると、１本の水平出力線２４ａには転送スイッチ２３ｂを介して保持容量２２ｂが接続され、水平出力線２４ａ’には転送スイッチ２３ｂ’を介して保持容量２２ｂ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｃのリセットレベルと、画素セット１９ｃのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｃ−１を出力する。
When Φh1 is turned on at time T15, the holding
同様に反対側の水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２２ａが接続され、水平出力線２４ｂ’には転送スイッチ２３ａ’を介して保持容量２２ａ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ａのリセットレベルと、画素セット１９ａのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ａ−１’を出力する。
Similarly, a holding capacitor 22a is connected to the opposite
このときの読み出しアンプの出力を出力端子２５ａ，２５ｂを介して撮像素子外部のＡ／Ｄ変換器３１ａ、３１ｂでアナログ−デジタル変換し、この画素の出力データとする。
The output of the readout amplifier at this time is subjected to analog-to-digital conversion by A /
引き続き水平走査回路は時刻Ｔ１７にΦｈ２をオンする。すると、水平出力線２４ａには転送スイッチ２３ｄを介して保持容量２２ｄが接続され、水平出力線２４ａ’には転送スイッチ２３ｄ’を介して保持容量２２ｄ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｄのリセットレベルと、画素セット１９ｄのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｄ−１を出力する。
Subsequently, the horizontal scanning circuit turns on Φh2 at time T17. Then, the holding
同様に反対側の水平出力線２４ｂには転送スイッチ２３ｃを介して保持容量２２ｃが接続され、水平出力線２４ｂ’には転送スイッチ２３ｃ’を介して保持容量２２ｃ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｂのリセットレベルと、画素セット１９ｂの画素１’の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｂ−１’を出力する。図３には２列分の画素の記載しかしていないが、これを最終列まで繰り返す。
Similarly, a holding
これにより出力アンプ２０ｂからは、第ｎ＋１行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。一方出力アンプ２０ａからは、第ｎ＋２行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。以上で第ｎ＋１行および第ｎ＋２行の２行分の信号の読み出しを終えたこととなる。
As a result, the pixel output of the (n + 1) -th row is sequentially sent from the
次に第ｎ＋３行および第ｎ＋４行の信号を読み出し動作について説明する。時間Ｔ１９に制御信号ΦＳＥＬ（ｎ＋２）、ΦＳＥＬ（ｎ＋４）がアクティブになる。そして、行選択スイッチ６がオンし、第ｎ＋２行および第ｎ＋３行に配置されている画素セット、および第ｎ＋４行および第ｎ＋５行目に繋がっている全ての画素セットの画素アンプ１０で構成されるソース・フォロア回路が動作状態になる。
Next, the operation of reading the signals of the (n + 3) th row and the (n + 4) th row will be described. At time T19, the control signals ΦSEL (n + 2) and ΦSEL (n + 4) become active. Then, the
ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ２０にΦＲＥＳ（ｎ＋２）、ΦＲＥＳ（ｎ＋４）がアクティブになり、リセットスイッチ３がオンとなり、ソース・フォロア１０のゲート１１は初期化される。即ち、垂直出力線１３ａ，１３ｂ、および１３ｃ，１３ｄにはこのリセット直後のリセットレベルの信号が出力される。
Here, the
時刻Ｔ２１でΦＲＥＳ（ｎ＋２）、ΦＲＥＳ（ｎ＋４）がネゲートされた後、時刻Ｔ２２にΦＴＮがアクティブになる。これにより転送ゲート２１ａ〜２１ｄがオンし、保持容量２２ａ〜２２ｄにリセットレベル出力が保持される。この動作はすべての垂直出力線に対して行われるので、第ｎ＋３行および第ｎ＋４行のすべての画素に対して同時に行われる。時刻Ｔ２３で転送動作を完了した後、時刻Ｔ２４に、フォトダイオード１および１’に蓄積されていた信号電荷をΦＴＸ（ｎ＋３）、ΦＴＸ（ｎ＋４）をアクティブとすることで、画素セット１９ｃ、１９ｄのフォトダイオード１’の転送スイッチ２’と画素セット１９ｅ、１９ｆのフォトダイオード１の転送スイッチ２をオンとし、画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。ここで同時に読み出す２行は、同一の画素セットの２行ではなく、連続した２セットの画素セットの連続した２行である。
After ΦRES (n + 2) and ΦRES (n + 4) are negated at time T21, ΦTN becomes active at time T22. As a result, the
転送が充分に終了した時刻Ｔ２５にて、ΦＴＸ（ｎ＋３）およびΦＴＸ（ｎ＋４）をネゲートしたのち、時刻Ｔ２６にΦＴＳがアクティブになる。これにより、各垂直出力線１３ａ〜１３ｄに接続されたカラムアンプ１４ａ〜１４ｄの出力に接続された転送ゲート２１ａ’〜２１ｄ’がオンし、信号レベルが保持容量２２ａ’〜２２ｄ’に保持される。この動作は第ｎ＋３行および第ｎ＋４行に繋がっている全ての画素に対して同時並列に実行される。この後時刻Ｔ２７で転送ゲート２１ａ’〜２１ｄ’をネゲートすると、保持容量２２ａ〜２２ｄおよび２２ａ’〜２２ｄ’は、第ｎ＋３行および第ｎ＋４行に繋がっている全ての画素のリセットレベルと信号レベルを保持していることとなる。画素からの信号出力を終了したので時刻Ｔ２８で各行の選択制御信号ΦＳＥＬ（ｎ＋２）およびΦＳＥＬ（ｎ＋４）をネゲートする。
At time T25 when the transfer is sufficiently completed, ΦTX (n + 3) and ΦTX (n + 4) are negated, and then ΦTS becomes active at time T26. As a result, the
次に水平走査回路１６は、保持容量２２ａ〜２２ｄ、２２ａ’〜２２ｄ’の容量を転送スイッチ２３ａ，２３ａ’〜２３ｄ，２３ｄ’を順次制御することで順次水平出力線に接続する動作を行う。
Next, the
時刻Ｔ２９にてΦｈ１をオンにすると、水平出力線２４ａには転送スイッチ２３ｂを介して保持容量２２ｂが接続され、水平出力線２４ａ’には転送スイッチ２３ｂ’を介して保持容量２２ｂ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｃのリセットレベルと、画素セット１９ｃのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｃ−１’を出力する。
When Φh1 is turned on at time T29, the
同様に反対側の水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２２ａが接続され、水平出力線２４ｂ’には転送スイッチ２３ａ’を介して保持容量２２ａ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｅのリセットレベルと、画素セット１９ｅのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｅ−１を出力する。
Similarly, a holding capacitor 22a is connected to the opposite
引き続き水平走査回路は時刻Ｔ２７にΦｈ２をオンする。すると、水平出力線２４ａには転送スイッチ２３ｄを介して保持容量２２ｄが接続され、水平出力線２４ａ’には転送スイッチ２３ｄ’を介して保持容量２２ｄ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｄのリセットレベルと、画素セット１９ｄのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｄ−１’を出力する。
Subsequently, the horizontal scanning circuit turns on Φh2 at time T27. Then, the holding
同様に反対側の水平出力線２４ｂには転送スイッチ２３ｃを介して保持容量２２ｃが接続され、水平出力線２４ｂ’には転送スイッチ２３ｃ’を介して保持容量２２ｃ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｆのリセットレベルと、画素セット１９ｆのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｆ−１を出力する。図３には２列分の画素の記載しかしていないが、これを最終列まで繰り返す。
Similarly, a holding
これにより出力アンプ２０ｂからは、第ｎ＋４行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。一方出力アンプ２０ａからは、第ｎ＋３行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。以上で第ｎ＋３行および第ｎ＋４行の２行分の信号の読み出しを終えたこととなる。
As a result, the pixel outputs of the (n + 4) th row are sequentially sent from the
以上説明してきたように、垂直方向に連続する２画素において画素アンプを共用するような画素構成を用いて、各列あたり２本の垂直出力線を有する構成の撮像素子においても連続する２行を同時に読み出す動作を実現することが可能となる。これにより、画素におけるフォトダイオード面積の拡大と、高速読み出しを同時に実現することが可能となる。 As described above, by using a pixel configuration in which a pixel amplifier is shared by two pixels that are continuous in the vertical direction, even in an image sensor having two vertical output lines per column, two consecutive rows are obtained. It is possible to realize an operation of reading simultaneously. As a result, it is possible to simultaneously increase the photodiode area in the pixel and perform high-speed reading.
（第２の実施形態）
上記の第１の実施形態においては、図３に示すように、第ｎ＋１行と第ｎ＋２行を同時に読み出すときには、読み出しアンプ２０ｂから第ｎ＋１行の出力が、読み出しアンプ２０ａから第ｎ＋２行の出力が出力される。一方、次の第ｎ＋３行と、第ｎ＋４行を同時に読み出す際には、読み出しアンプ２０ｂから第ｎ＋４行の出力が、読み出しアンプ２０ａから第ｎ＋３行の出力が出力される。すなわち、読み出し動作ごとに、その順序の入れ替わりが発生してしまう。
(Second Embodiment)
In the first embodiment, as shown in FIG. 3, when reading the (n + 1) th row and the (n + 2) th row at the same time, the output of the (n + 1) th row from the read
後段の信号処理装置３３がそのような読み出し順序に対応していれば問題ないが、信号処理装置３３の各入力端子において、常に２行読み出した出力の上側の行、あるいは下側の行の信号入力が期待されている場合には、信号の順序変換が必要となる。基本的な構成としては２本の信号線を読み出し動作ごとにそのまま接続するか、互いに入れ替えて接続するかを切り替える構成となる。このための回路構成の一例を図４に示す。
There is no problem as long as the
この回路において、２つのＡ／Ｄ変換器にてデジタル化された２系列のデジタルデータを入力し、２行の読み出し動作を行うたびにインクリメントするカウンタ（Ｖカウンタ）を用いて、このカウンタが偶数であるか、奇数であるか、つまり最下位ｂｉｔにて、出力を選択するセレクタの出力を切り替える。 In this circuit, two series of digital data digitized by two A / D converters are input, and a counter (V counter) that increments every time two rows are read out is used. Or the odd number, that is, the output of the selector that selects the output is switched according to the least significant bit.
この回路により第１の実施形態で説明した撮像素子の出力のデータは、同時に読み出した２行のうち上側の行の出力、下側の行の出力が、常に同じ出力端子から取り出せる。この例の回路は、回路規模として大きなものではないが、可能な限り追加デバイスや、各デバイス内での回路規模の増大を抑えて対応したい。 With this circuit, the output data of the image sensor described in the first embodiment can always be output from the same output terminal for the output of the upper row and the output of the lower row of the two rows read simultaneously. The circuit of this example is not large in circuit scale, but it is desired to cope with additional devices and an increase in circuit scale in each device as much as possible.
本実施形態では、この対応方法について説明する。図５は撮像装置の基本形となる撮像部の構成例を示す図である。図５に示す撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ〜２０ｄと、出力端子２５ａ〜２５ｄとを備えている。
In the present embodiment, this handling method will be described. FIG. 5 is a diagram illustrating a configuration example of an imaging unit serving as a basic form of the imaging apparatus. The
またこの撮像素子を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３からの制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。
Further, a TG (timing generator) 32 for generating a control signal for driving the image sensor is prepared, and the
一方、撮像素子３０の出力はＡ／Ｄ変換器３１ａ〜３１ｄによりデジタル化され、さらにＡ／Ｄ変換器３１の２つの出力をマルチプレックスして信号処理装置３３へ転送するマルチプレクサ（ＭＵＸと表記）３８ａ，３８ｂが用意される。
On the other hand, the output of the
信号処理装置３３は外付けのメモリ３４を有しており、このメモリを使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
The
図６は第２の実施形態に用いられる撮像素子を示す図である。図６においては図１と異なり画素構成を簡易的にまた垂直線と水平線の間の電気的接続を模式的に示している。そして、垂直出力線を駆動する電流源、水平線のリセットレベル、信号レベルの２線対応、垂直線から保持容量への転送スイッチ、保持容量、保持容量から水平出力線への転送スイッチ、垂直、水平走査回路等の記述は省略している。 FIG. 6 is a diagram showing an image sensor used in the second embodiment. In FIG. 6, unlike FIG. 1, the pixel configuration is shown simply and the electrical connection between the vertical and horizontal lines is schematically shown. Current source for driving the vertical output line, horizontal line reset level, signal level support for two lines, transfer switch from vertical line to holding capacitor, holding capacitor, transfer switch from holding capacitor to horizontal output line, vertical, horizontal Description of the scanning circuit and the like is omitted.
図６において、上下垂直方向に点線で囲まれた２画素（例えば１９ｇ〜１９ｊなど）が画素アンプ1０を共有する２画素を示している。また各垂直出力線（６１ａ〜６１ｌ）にはカラムアンプ（１４ａ〜１４ｌ）が接続されている。また本実施形態の特徴として、読み出しアンプに接続される水平出力線を切り替える機能を有している。
In FIG. 6, two pixels (for example, 19 g to 19 j) surrounded by dotted lines in the vertical direction indicate two pixels that share the
図６において、６０ａは第ｎ列、第ｎ＋２列、第ｎ＋４列、…（偶数列）の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第１の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
In FIG. 6,
同様に６０ｃは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第２の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。 Similarly, 60c is a second horizontal output in which the pixels in the nth column, the n + 2th column, the n + 4th column,..., The (n + 1) th row and the n + 2th row, and the n + 5th row and the n + 6th row,. Is a line. The holding capacitors holding the column outputs are sequentially connected by a horizontal scanning circuit (not shown).
さらに６０ｂは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…（奇数列）の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第３の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
Furthermore, the
同様に６０ｄは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第４の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。 Similarly, 60d is a fourth horizontal output in which pixels of the (n + 1) th column, the (n + 3) th column, the (n + 5) th column,..., The (n + 1) th row and the (n + 2) th row, and the n + 5th row and the (n + 6) th row are electrically connected. Is a line. The holding capacitors holding the column outputs are sequentially connected by a horizontal scanning circuit (not shown).
またスイッチ６３ａ〜６３ｈは各読み出しアンプの入力を切り替える機能を有している。すなわち、切り替え信号６２ａがＨレベルのとき、読み出しアンプ２０ａには、スイッチ６３ａがオンして、６３ｂがオフしているので、水平出力線６０ａが接続されている。一方このとき読み出しアンプ２０ｃには、スイッチ６１ｃがオフして、６１ｄがオンしているので、水平出力線６０ｃが接続されている。
The
切り替え信号６２ａがＬレベルに変化すると、読み出しアンプ２０ａには、スイッチ６３ａがオフして、６３ｂがオンしているので、水平出力線６０ｃが接続されている。このとき読み出しアンプ２０ｃには、スイッチ６３ｃがオンして、６３ｄがオフしているので、水平出力線６０ａが接続されている。同様に切り替え信号６２ｂによって、読み出しアンプ２０ｂ，２０ｄと水平出力線６０ｂと６０ｄの関係も切り替えることが可能となる。
When the switching signal 62a changes to L level, the
本実施形態と第１の実施形態との差は、まず水平出力線を上下それぞれ２倍とし、列方向に交互に読み出す構成となっている。例えば、第ｎ列に隣接する２本の垂直出力線（６１ａ，６１ｂ）は上側に引き出され、読み出しアンプ２０ａ、２０ｃに電気的に接続される。同様に上側に引き出されるのは、第ｎ＋２列（６１ｅ，６１ｆ）、第ｎ＋４列（６１ｉ，６１ｌ）、…の列となる。
The difference between the present embodiment and the first embodiment is that the horizontal output lines are first doubled up and down and read alternately in the column direction. For example, the two vertical output lines (61a, 61b) adjacent to the nth column are drawn upward and are electrically connected to the
一方第ｎ＋１列に隣接する２本の垂直出力線（６１ｃ，６１ｄ）は下側に引き出され、読み出しアンプ２０ｂ，２０ｄに電気的に接続される。同様に下側に引き出されるのは、第ｎ＋３列（６１ｇ，６１ｈ）、第ｎ＋５列（６１ｋ，６１ｌ）、…の列となる。そのため不図示の水平走査回路は同時に２列分の保持容量を水平出力線に接続するよう動作を行う。
On the other hand, the two vertical output lines (61c, 61d) adjacent to the (n + 1) th column are drawn downward and are electrically connected to the read
また垂直出力線と水平出力線の組み合わせに関して、第１の実施形態では、同列の２本の垂直出力線のうち、一方（例えば１３ｂ）を撮像素子上側に配置された水平出力線に接続し、他方の垂直出力線（例えば１３ａ）は下側の水平出力線に接続していた。本実施形態では、ある列の垂直出力線は２本とも同じ方向のそれぞれ異なる水平出力線に接続している。 Regarding the combination of the vertical output line and the horizontal output line, in the first embodiment, one of the two vertical output lines in the same column (for example, 13b) is connected to the horizontal output line disposed on the upper side of the image sensor, The other vertical output line (for example, 13a) was connected to the lower horizontal output line. In this embodiment, two vertical output lines in a certain column are connected to different horizontal output lines in the same direction.
例えば第ｎ列に関して言えば、第ｎ行のＧ画素の出力は垂直出力線６１ａを介して、読み出しアンプ２０ａに電気的に接続されており、第ｎ列、第ｎ＋１行のＲ画素は、垂直出力線６１ｂを介して読み出しアンプ２０ｃに電気的に接続されている。同様に第ｎ＋１行および第ｎ＋２行を構成する画素セットの出力は読み出しアンプ２０ｃに電気的に接続され、第ｎ＋３行および第ｎ＋４行を構成する画素セットの出力は読み出しアンプ２０ａに電気的に接続され、と交互に異なる読み出しアンプに電気的に接続される。水平方向も同様で、垂直出力線が上側に引き出される第ｎ＋２列、第ｎ＋４列、…の列においては同様の構成となる。
For example, regarding the nth column, the output of the G pixel in the nth row is electrically connected to the
また同様に第ｎ＋１列に関しては、第ｎ行のＢ画素の出力は垂直出力線６１ｃを介して読み出しアンプ２０ｂに電気的に接続されており、第ｎ＋１列、第ｎ＋１行のＧ画素は、垂直出力線６１ｄを介して読み出しアンプ２０ｄに電気的に接続されている。同様に第ｎ＋１行および第ｎ＋２行を構成する画素セットの出力は読み出しアンプ２０ｄに電気的に接続され、第ｎ＋３行および第ｎ＋４行を構成する画素セットの出力は読み出しアンプ２０ｂに電気的に接続され、と交互に異なる読み出しアンプに電気的に接続される。水平方向も同様で、垂直出力線が上側に引き出される第ｎ＋３列、第ｎ＋５列、…の列においては同様の構成となる。
Similarly, for the (n + 1) th column, the output of the B pixel in the nth row is electrically connected to the
各画素から、水平走査回路における読み出し動作までについては、第１の実施形態に記載している方法であるので省略し、実際に出力される画素データの出力順序に付いて説明する。 The process from each pixel to the reading operation in the horizontal scanning circuit is omitted because it is the method described in the first embodiment, and the output order of the pixel data actually output will be described.
第１の実施形態に記載の方法で、ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この各行を読み出す場合には、切り替え信号６２ａ、６２ｂはいずれもＨレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
By the method described in the first embodiment, the nth row and the (n + 1) th row are simultaneously read at a certain time. When reading each row, the switching signals 62a and 62b are both at the H level. In this case, when the outputs of the n-th column and the (n + 1) -th column are selected by a horizontal scanning circuit (not shown) and connected to the read amplifier, the
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
Next, when the outputs of the (n + 2) th column and the (n + 3) th column are selected by the horizontal scanning circuit and connected to the read amplifier, the
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
From the
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には切り替え信号６２ａ、６２ｂはＬレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、水平出力線が入れ替わっているため第ｎ列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、水平出力線が入れ替わっているため第ｎ列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、水平出力線が入れ替わっているため第ｎ＋１列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、水平出力線が入れ替わっているため第ｎ＋１列、第ｎ＋３行のＧ出力が出力される。
Next, similarly, the (n + 2) th row and the (n + 3) th row are read simultaneously. When reading each row, the switching signals 62a and 62b are at the L level. In this case, when the outputs of the n-th column and the (n + 1) -th column are selected by a horizontal scanning circuit (not shown) and connected to the read amplifier, the horizontal output lines are switched from the read
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、水平出力線が入れ替わっているため第ｎ＋２列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋３行のＧ出力が出力される。
Next, when the outputs of the (n + 2) th column and the (n + 3) th column are selected by the horizontal scanning circuit and connected to the readout amplifier, the horizontal output lines are switched from the
このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。読み出しアンプ２０ａからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
FIG. 7 shows data output from each output terminal when the horizontal scanning circuit finishes the horizontal scanning up to the last column in this way. From the
図５に示すように、Ａ／Ｄ変換器３１ａ〜３１ｄの後段にはマルチプレクサ３８ａ，３８ｂが用意されている。このマルチプレクサは、Ａ／Ｄ変換器３１ａ、３１ｃ側の入力を先に出力する設定とすると、その出力は図７に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。一方マルチプレクサ３８ｂの出力は第ｎ＋１行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
As shown in FIG. 5,
さらに次の読み出し動作に移り、第ｎ＋２行と、第ｎ＋３行を読み出す場合には、マルチプレクサ３８ａの出力は第ｎ＋２行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出される。一方、マルチプレクサ３８ｂの出力は第ｎ＋３行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
In the next read operation, when reading the (n + 2) th row and the (n + 3) th row, the output of the
このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。ここで外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。
With such a configuration, even rows and odd rows are always input to the two input terminals of the
（第３の実施形態）
上記の第２の実施形態においては、撮像素子の水平出力線と読み出しアンプの電気的接続を入れ替えることで、同時に読み出した２行のうち上側の行の出力、下側の行の出力が、常に同じ出力端子から取り出せることを示した。しかしながら、各列の保持容量から、各水平出力線への転送動作を行う場合、転送後の水平出力線の信号レベルは、保持容量と、水平出力線が持つ寄生容量とで決まるため、水平出力線の寄生容量が大きくなってしまうと、読み出しアンプの入力信号レベルが低下してしまう。
(Third embodiment)
In the second embodiment, the horizontal output line of the image sensor and the electrical connection of the readout amplifier are interchanged, so that the output of the upper row and the output of the lower row of the two rows read out simultaneously are always It was shown that it can be taken out from the same output terminal. However, when performing a transfer operation from the storage capacitor of each column to each horizontal output line, the signal level of the horizontal output line after transfer is determined by the storage capacitor and the parasitic capacitance of the horizontal output line. When the parasitic capacitance of the line increases, the input signal level of the read amplifier decreases.
また、第２の実施形態においては、水平出力線の切り替え回路を追加しているため、回路的には非常に簡単な構成で目的の読み出し方法を実現しているが、この切り替えスイッチは読み出し周波数等を考慮するとそれなりのサイズが必要である。この場合切り替えスイッチの容量分が影響し、読み出しアンプの入力信号レベル低下が生じる可能性がある。また、複数の水平出力線を交差させることになるため、相関クロストーク等の影響が心配になり、慎重な回路設計が必要となる。本実施形態では、この問題を解決できるようにする。 In addition, in the second embodiment, since a horizontal output line switching circuit is added, the target readout method is realized with a very simple configuration in terms of circuit. Considering this, a reasonable size is necessary. In this case, there is a possibility that the input signal level of the read amplifier is lowered due to the capacity of the selector switch. In addition, since a plurality of horizontal output lines are crossed, the influence of correlated crosstalk or the like is a concern, and careful circuit design is required. In the present embodiment, this problem can be solved.
本実施形態における撮像装置の基本形となる撮像部の構成は、第２の実施形態と同じく図５は示すとおりであり、説明は省略する。 The configuration of the imaging unit serving as the basic form of the imaging apparatus in the present embodiment is as shown in FIG. 5 as in the second embodiment, and a description thereof will be omitted.
図８は本発明の第３の実施形態に用いられる撮像素子を示す図である。本実施形態の特徴として、垂直出力線と水平出力線の間の電気的接続を切り替える機能を有している。各水平出力線６０ａ〜６０ｄにはそれぞれ読み出しアンプ２０ａ〜２０ｄが接続されている。
FIG. 8 is a diagram showing an image sensor used in the third embodiment of the present invention. As a feature of the present embodiment, there is a function of switching electrical connection between the vertical output line and the horizontal output line. Read
各画素から、保持容量までの転送動作については、第１の実施形態に記載している方法であるので省略し、各列の保持容量と、水平出力線の間の電気的接続の切り替え、実際に出力される画素データの出力順序に付いて説明する。第１の実施形態に記載の方法で、ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この各行を読み出す場合には、切り替え信号６４ａ、６４ｂはいずれもＨレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択されている。 The transfer operation from each pixel to the storage capacitor is omitted because it is the method described in the first embodiment, and the electrical connection between the storage capacitor of each column and the horizontal output line is switched. The output order of the pixel data to be output will be described. By the method described in the first embodiment, the nth row and the (n + 1) th row are simultaneously read at a certain time. When reading each row, the switching signals 64a and 64b are both at the H level. In this case, the outputs of the n-th column and the (n + 1) -th column are selected by a horizontal scanning circuit (not shown).
切り替え信号６４ａがＨレベルのときに、複数の選択スイッチ６３ａが同時にオンし、複数の切り替えスイッチ６３ｂがオフとなるので、第ｎ列の第ｎ行のＧの画素が第１の水平出力線６０ａに電気的に接続される。一方、複数の切り替えスイッチ６３ｄがオンし、複数の切り替えスイッチ６３ｃがオフとなるため、第ｎ列の第ｎ＋１行のＲ画素が第２の水平出力線６０ｃに電気的に接続されることになる。したがって読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。
When the
一方、第３の水平出力線６０ｂについては、切り替え信号６４ｂがＨレベルのときに、複数の選択スイッチ６３ｈが同時にオンし、複数の切り替えスイッチ６３ｇがオフとなるので、第ｎ＋１列の第ｎ行のＢ画素が電気的に接続される。第４の水平出力線６０ｄについては、切り替え信号６４ｂがＨレベルのときに、複数の選択スイッチ６３ｅが同時にオンし、複数の切り替えスイッチ６３ｆがオフとなるので、第ｎ＋１列の第ｎ＋１行のＧ画素が電気的に接続されることとなる。したがって、同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
On the other hand, for the third
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力を読み出す場合を想定する。読み出しアンプ２０ａからは、選択スイッチ６３ａを介して第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｄを介して第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｈを介して第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｅを介して第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
Next, it is assumed that the outputs of the (n + 2) th column and the (n + 3) th column are read by the horizontal scanning circuit. From the
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
From the
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には切り替え信号６４ａ、６４ｂはＬレベルに切り替える。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、選択スイッチ６３ｂを介して第ｎ列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｃを介して第ｎ列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｇを介して第ｎ＋１列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｆを介して第ｎ＋１列、第ｎ＋３行のＧ出力が出力される。
Next, similarly, the (n + 2) th row and the (n + 3) th row are read simultaneously. When reading each row, the switching signals 64a and 64b are switched to the L level. In this case, when the outputs of the n-th column and the (n + 1) -th column are selected by a horizontal scanning circuit (not shown) and connected to the readout amplifier, the
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、選択スイッチ６３ｂを介して第ｎ＋２列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｃを介して第ｎ＋２列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｇを介して第ｎ＋３列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｆを介して第ｎ＋３列、第ｎ＋３行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
Next, when the outputs of the (n + 2) th column and the (n + 3) th column are selected by the horizontal scanning circuit and connected to the readout amplifier, the
読み出しアンプ２０ａからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
From the
図５に示すように、Ａ／Ｄ変換器３１ａ〜３１ｄの後段にはマルチプレクサ３８ａ，３８ｂが用意されている。このマルチプレクサは、Ａ／Ｄ変換器３１ａ、３１ｃ側の入力を先に出力する設定とすると、その出力は図７に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。一方、マルチプレクサ３８ｂの出力は第ｎ＋１行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
As shown in FIG. 5,
さらに次の読み出し動作に移り、第ｎ＋２行と、第ｎ＋３行を読み出す場合には、マルチプレクサ３８ａの出力は第ｎ＋２行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出される。一方、マルチプレクサ３８ｂの出力は第ｎ＋３行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
In the next read operation, when reading the (n + 2) th row and the (n + 3) th row, the output of the
このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。この場合の信号の読み出し順序については、第２の実施形態と同じになり、図７に示すとおりである。
With such a configuration, even rows and odd rows are always input to the two input terminals of the
このように撮像素子内部にて、垂直出力線と水平出力線の間の電気的接続を切り替える回路構成は、そもそもこの間の接続が、第１の実施形態に示すように、従来から転送スイッチで構成されていることから、本実施形態のような切り替え回路は従来回路を完全に再設計するものではなく、従来の転送回路に転送スイッチを同じ個数追加することと、制御ロジックを追加するだけで実現可能であり、回路規模の大幅な増大なく実現することが可能である。 As described above, the circuit configuration for switching the electrical connection between the vertical output line and the horizontal output line inside the image sensor is originally configured by a transfer switch as shown in the first embodiment. Therefore, the switching circuit as in this embodiment is not a complete redesign of the conventional circuit, but can be realized by adding the same number of transfer switches to the conventional transfer circuit and adding control logic. This is possible and can be realized without a significant increase in circuit scale.
またその追加方法に関しても、従来の多チャンネル読み出しを行う場合と回路的には等価であるため既に実績のある回路設計技術を応用できる。また本実施形態の最初に述べたように、水平出力線と読み出しアンプの間の電気的接続に関しては第１の実施形態と同様交差することなど想定する必要がないため、回路設計の負荷を与えることなく実現が可能である。 In addition, since the circuit addition is equivalent to the conventional multi-channel reading, the circuit design technique already proven can be applied. Further, as described at the beginning of the present embodiment, it is not necessary to assume that the electrical connection between the horizontal output line and the read amplifier intersects in the same manner as in the first embodiment. Can be realized without any problem.
また本実施形態中では説明を分かりやすくするために垂直出力線と水平出力線の間の電気的接続をひとつの転送スイッチで表している。しかし、第１の実施形態の回路例のように、リセットレベルと、信号レベルをそれぞれ転送し、読み出しアンプで差分を抽出するような回路構成の場合にも、リセットレベル、信号レベルそれぞれ用の複数の転送スイッチ、複数の水平出力線を用いても同様に展開することが可能である。 In the present embodiment, for easy understanding, the electrical connection between the vertical output line and the horizontal output line is represented by one transfer switch. However, as in the circuit example of the first embodiment, even in the case of a circuit configuration in which the reset level and the signal level are transferred and the difference is extracted by the read amplifier, a plurality of reset levels and signal levels are used. The same development can be achieved by using a plurality of transfer switches and a plurality of horizontal output lines.
また、ここで外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。このような信号の入力順序を実現することで、信号処理装置に対して大きな回路規模の修正を伴うことなく高速読み出しを実現することが可能となる。
The devices prepared as external circuits are only two general multiplexers, and the circuit scale is small and versatile. Therefore, the burden on the electric system can be reduced. In addition, such a multiplexer can be easily incorporated in the
（第４の実施形態）
本発明の第２、第３の実施形態においては、撮像素子内部で接続を入れ替え、常に２行読み出した出力の上側の行、あるいは下側の行の信号入力となるような構成を提案してきた。本実施形態では、別の方法として、撮像素子外部で対応する実施形態について説明する。
(Fourth embodiment)
In the second and third embodiments of the present invention, a configuration has been proposed in which the connection is switched inside the imaging device, and the signal is input to the upper row or the lower row of the output that is always read out by two rows. . In the present embodiment, as another method, a corresponding embodiment outside the imaging device will be described.
図９は撮像装置の基本形となる撮像部の構成を示す図である。図９に示す撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ〜２０ｄと、出力端子２５ａ〜２５ｄとを備えている。またこの撮像素子３０を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３からの制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。
FIG. 9 is a diagram illustrating a configuration of an imaging unit that is a basic form of the imaging apparatus. The
一方、撮像素子３０の出力は２ｃｈ入力、２ｃｈ出力のＡ／Ｄ変換器４０ａ、４０ｂによりデジタル化され、さらにＡ／Ｄ変換器４０の２つの出力をマルチプレックスして信号処理装置３３へ転送するマルチプレクサ（ＭＵＸと表記）３８ａ、３８ｂを備える。
On the other hand, the output of the
信号処理装置３３は外付けのメモリ３４を有しており、このメモリ３４を使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
The
図１０は本発明の第４の実施形態に用いられる撮像素子を示す図である。図１０は第２の実施形態における撮像素子において、水平出力線と読み出しアンプの間の切り替え機能を削除したものである。 FIG. 10 is a diagram showing an image sensor used in the fourth embodiment of the present invention. FIG. 10 shows the image sensor according to the second embodiment in which the switching function between the horizontal output line and the readout amplifier is deleted.
図１０において、６０ａは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第１の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。同様に６０ｃは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第２の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。さらに６０ｂは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第３の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。同様に６０ｄは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第４の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。読み出しアンプ２０ａには、水平出力線６０ａが、読み出しアンプ２０ｃには、水平出力線６０ｃが、読み出しアンプ２０ｂには、水平出力線６０ｂが、読み出しアンプ２０ｄには、水平出力線６０ｄがそれぞれ常時接続されている。本実施形態においても水平出力線を上下それぞれ２倍とし、列方向に交互に読み出す構成となっている。そのため不図示の水平走査回路は同時に２列分の保持容量を水平出力線に接続するよう動作を行う。
In FIG. 10,
また垂直出力線と水平出力線の組み合わせに関しても、第２、第３の実施形態と同様、ある列の垂直出力線は２本とも同じ方向のそれぞれ異なる水平出力線に接続している。各画素から、水平走査回路における読み出し動作までについては、第１の実施形態に記載している方法であるので省略し、実際に出力される画素データの出力順序に付いて説明する。 As for the combination of vertical output lines and horizontal output lines, as in the second and third embodiments, two vertical output lines in a column are connected to different horizontal output lines in the same direction. The process from each pixel to the reading operation in the horizontal scanning circuit is omitted because it is the method described in the first embodiment, and the output order of the pixel data actually output will be described.
ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
The nth row and the (n + 1) th row are simultaneously read at a certain time. In this case, when the outputs of the n-th column and the (n + 1) -th column are selected by a horizontal scanning circuit (not shown) and connected to the read amplifier, the
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図１１に示す。
Next, when the outputs of the (n + 2) th column and the (n + 3) th column are selected by the horizontal scanning circuit and connected to the read amplifier, the
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
From the
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には、本実施形態における撮像素子内部には何ら切り替え機能がないために、不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続される。これにより、読み出しアンプ２０ａからは、第ｎ列、第ｎ＋３行のＲ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋２行のＧ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ＋３行のＧ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋２行のＢ出力が出力される。
Next, similarly, the (n + 2) th row and the (n + 3) th row are read simultaneously. When reading each row, since there is no switching function inside the image sensor in the present embodiment, the outputs of the nth column and the (n + 1) th column are selected by a horizontal scanning circuit (not shown) and connected to the readout amplifier. The Accordingly, the
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ＋３行のＲ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋２行のＧ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ＋３行のＧ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋２行のＢ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図１１に示す。
Next, when the outputs of the (n + 2) th column and the (n + 3) th column are selected by the horizontal scanning circuit and connected to the readout amplifier, the R output from the (n + 2) th column and the (n + 3) th row is output from the
読み出しアンプ２０ａからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。
From the
このような順序で、Ａ／Ｄ変換器４０ａ，４０ｂにアナログ信号が入力されるが、本実施形態におけるＡ／Ｄ変換器４０ａ，４０ｂは、先に第２の実施形態で説明した、図４に示す出力切替機能を有している。すなわち、第ｎ行および第ｎ＋１行を読み出しているときには、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ａからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｃからの入力をデジタル変換したデータとする。
In this order, analog signals are input to the A /
一方、第ｎ＋２行および第ｎ＋３行を読み出しているときには、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｃからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２４ａからの入力をデジタル変換したデータとする。
On the other hand, when the n + 2 and n + 3 rows are being read, the digital data sent from the A / D converter 40a to the
同様にＡ／Ｄ変換器４０ｂにおいては、第ｎ行および第ｎ＋１行を読み出しているときには、マルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｂからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ｂからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｄからの入力をデジタル変換したデータとする。
Similarly, in the A /
一方、第ｎ＋２行および第ｎ＋３行を読み出しているときには、Ａ／Ｄ変換器４０ｂからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｄからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｂからの入力をデジタル変換したデータとする。この様子を図１１に示す。
On the other hand, when the n + 2 and n + 3 rows are being read, the digital data sent from the A /
こうして読み出し動作毎に、Ａ／Ｄ変換器４０ａ，４０ｂ内部で出力を切り替えたのち、マルチプレクサは、読み出し行によらず、Ａ／Ｄ変換器４０ａ側の入力を先に出力する設定とすると、その出力は図１１に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。
Thus, after switching the output in the A /
またさらにこの方法を拡張すると、たとえば現在第ｎ列、第ｎ＋２列、第ｎ＋４列の垂直出力線を２本の水平出力線に接続しているが、水平出力線の本数をさらに倍にして、たとえば第ｎ列、第ｎ＋４列、第ｎ＋８列の垂直出力線を接続する２本の水平出力線と、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の垂直出力線を接続する２本の水平出力線という片側４本の水平出力線とすることができる。そして、対応した読み出しアンプ、さらにセンサ外部に１個あたり４入力のＡ／Ｄ変換器を用意し、Ａ／Ｄ変換器の出力を２ｃｈとし、Ａ／Ｄ変換器内で４入力から２出力に変換するマルチプレックス動作時に、その入れ替え動作を切り替えるような構成も容易に展開可能である。 Furthermore, when this method is further expanded, for example, the vertical output lines of the nth column, the n + 2th column, and the n + 4th column are connected to two horizontal output lines, but the number of horizontal output lines is further doubled. For example, two horizontal output lines connecting the vertical output lines of the nth column, the (n + 4) th column, and the (n + 8) th column, and two horizontal outputs connecting the n + 2, the (n + 6) th column, and the (n + 10) th column vertical output line. It can be four horizontal output lines on one side called lines. A corresponding readout amplifier and a 4-input A / D converter are prepared outside the sensor, and the output of the A / D converter is set to 2ch. From the 4 inputs to the 2 outputs in the A / D converter. It is possible to easily develop a configuration in which the switching operation is switched during the multiplex operation to be converted.
ここでは、Ａ／Ｄ変換器に内蔵される出力端子の入れ替え機能を用いることで、外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。また本実施形態では撮像素子自体には入れ替え機能が一切含まれておらず、切り替え回路を設けるための回路規模的な問題は一切生じない。
Here, by using the output terminal replacement function built in the A / D converter, the devices prepared as external circuits are only two general multiplexers, the circuit scale is small, and there is versatility. The burden on the electrical system is small. In addition, such a multiplexer can be easily incorporated in the
Claims (6)
前記垂直方向に隣り合う２つの画素の間で画素アンプを共有する複数の画素セットと、
前記垂直方向に並ぶ画素セットが交互に接続され、それぞれの列について２本ずつ配置された垂直出力線と、
前記それぞれの列の２本の垂直出力線の一方に電気的に接続される少なくとも１本の水平出力線と、
前記それぞれの列の２本の垂直出力線の他方に電気的に接続される少なくとも１本の水平出力線と、
を備えることを特徴とする撮像素子。 A CMOS type image pickup device in which a plurality of pixels are two-dimensionally arranged in a horizontal row direction and a vertical column direction,
A plurality of pixel sets sharing a pixel amplifier between two pixels adjacent in the vertical direction;
A vertical output line in which the pixel sets arranged in the vertical direction are alternately connected, and two sets are arranged for each column;
At least one horizontal output line electrically connected to one of the two vertical output lines of each column;
At least one horizontal output line electrically connected to the other of the two vertical output lines of each column;
An image pickup device comprising:
前記垂直方向に隣り合う２つの画素の間で画素アンプを共有する複数の画素セットと、
前記垂直方向に並ぶ画素セットが交互に接続され、それぞれの列について２本ずつ配置された垂直出力線と、
偶数列の２本の垂直出力線に電気的に接続される２本の水平出力線と、
奇数列の２本の垂直出力線に電気的に接続される２本の水平出力線と、
を備えることを特徴とする撮像素子。 A CMOS type image sensor in which a plurality of pixels are two-dimensionally arranged in a horizontal row direction and a vertical column direction,
A plurality of pixel sets sharing a pixel amplifier between two pixels adjacent in the vertical direction;
A vertical output line in which the pixel sets arranged in the vertical direction are alternately connected, and two sets are arranged for each column;
Two horizontal output lines electrically connected to two vertical output lines in an even column;
Two horizontal output lines electrically connected to two vertical output lines in an odd column;
An image pickup device comprising:
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