JP2011124831A - 通信装置 - Google Patents

Abstract

【課題】直交変調器のＤＣオフセット補正を従来よりも高精度に行なうことができる通信装置を提供する。
【解決手段】ＲＦＩＣ１０（通信装置）の直交変調部３０は、第１および第２の混合器３４，３５と、加算器３６と、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。第１の混合器３４は第１のスイッチＳＷ１を介して第１の局部発振信号ＬＯ＿Ｉを受ける。第２の混合器３５は第２のスイッチＳＷ２を介して第２の局部発振信号ＬＯ＿Ｑを受ける。キャリブレーション時には、第１のスイッチＳＷ１をオン状態にし、第２のスイッチＳＷ２をオフ状態にした状態で、第１の混合器３４のＤＣオフセットが調整される。さらに、第１のスイッチＳＷ１をオフ状態にし、第２のスイッチＳＷ２をオン状態にした状態で、第２の混合器３５のＤＣオフセットが調整される。
【選択図】図２

Description

この発明は、ベースバンド信号（Ｉ信号、Ｑ信号）によって搬送波を直交変調する方式の通信装置に関する。

携帯電話機などの通信機器用のＲＦＩＣ（Radio Frequency Integrated Circuit）でキャリア信号（搬送波）を変調するとき、キャリア信号が送信信号に漏れて送信されると受信側ではキャリア信号が雑音となり受信信号のＳＮ（Signal to Noise）比を劣化させる。したがって、変調器におけるキャリア信号の漏れ（キャリアリーク）を小さくすることが必須である。このため、キャリアリークの原因の１つである変調器における差動入力端子のＤＣ（直流）オフセットを小さくする方策が従来から採られている。

たとえば、特開２００９−２１２８６９号公報（特許文献１）に開示された送信装置は、第１変調器と第２変調器とを含む送信変調器、位相比較器、およびコントローラを具備する。第１および第２変調器にそれぞれ供給される第１ローカル信号と第２ローカル信号とは、所定の位相差（９０°）に設定される。キャリアリークを低減するためのキャリブレーション動作では、第１ローカル信号または第２ローカル信号と送信変調器の出力に漏洩されるキャリア信号とが位相比較器に供給される。位相比較器が所定の位相差（９０°）を検出するまで、コントローラは各変調器を構成する各ペアトランジスタのＤＣバイアス電流を調整する。

特開２００６−４１６３１号公報（特許文献２）に開示されたキャリアリーク調整装置では、直交変調器のＩチャネルラインに接点Ａが設けられ、直交変調器のＱチャネルラインに接点Ｂが設けられ、直交変調器の出力信号レベルを検出する検波器の出力端子に接点Ｃが設けられる。キャリアリーク調整装置はスイッチを有し、まず、このスイッチを順に接点Ａ，Ｂに接続し、ＩチャネルおよびＱチャネルのＤＣオフセット補正値を取得する。次に、キャリアリーク調整装置は、スイッチを接点Ｃに接続してキャリアリーク量を検出し、先に取得したＤＣオフセット補正値に基づいた所定範囲の補正値候補の中からキャリアリークを最小とする補正値を探索する。

特開２００７−２０８３８０号公報（特許文献３）は、直交変調を直接ＲＦ（Radio Frequency）変調方式によって実行する無線通信装置において、周波数確認用に無変調信号を送信するときでもＤＣオフセットの補正を正しく実行できる方法を開示する。具体的には、無変調信号を送信する場合に順次位相を変化させて無変調信号を送信し、送信された無変調信号のフィードバック信号の積分値を用いてＤＣオフセット補正が行なわれる。

特開２００４−２２１６５３号公報（特許文献４）に開示された送信装置では、直交変調回路から出力される変調信号のＲＳＳＩ（Received Signal Strength Indicator）の値が検出される。検出されたＲＳＳＩの値が小さくなるようにＩ相およびＱ相成分の直流オフセット補正信号の信号レベルが調整される。

特開２００３−１２５０１４号公報（特許文献５）に開示された送信装置では、直交変調器に入力されるアナログの差動信号に対してＤＣオフセットが調整される。具体的には、まず、Ｉ／Ｑ信号発生器でデジタルのＩ信号とＱ信号とが生成される。このＩ信号およびＱ信号がアナログ変換された後、Ｕ／Ｂ（Unbalance／Balance）変換器によって互いに位相が１８０°相違する信号Ｉ＋，Ｉ−，Ｑ＋，Ｑ−（アナログ差動信号）が生成され、直交変調器に印加される。直交変調器のキャリアリークを最小にするには、Ｉ／Ｑ信号発生器からＩ，Ｑの各信号が出ていないとき、直交変調器の出力信号のレベル検出値に基づいて、Ｉ＋とＱ＋（または、Ｉ−とＱ−）の信号ラインに、Ｖｉ＋とＶｑ＋（またはＶｉ−とＶｑ−）のＤＣオフセット値がキャリアリークが最小になるように印加される。

Ｍｉｙａｓｈｉｔａ外は、Ｌｏｗ−ＩＦ（Intermediate Frequency）方式の送信機におけるＤＣオフセット補正装置について開示している（"A Low-IF CMOS Single-Chip Bluetooth EDR Transmitter with Digital I/Q Mismatch Trimming Circuit"、2005 Symposium on VLSI Circuits Digest of Technical Papers、p.298-301（非特許文献１）参照）。この文献に記載されたＤＣオフセット補正装置は、キャリブレーション期間中に電圧制御発振器を停止させる。この状態で、Ｉ信号用の局部発振信号が入力される＋側の入力端子（ＬＯｉ＋）に電源電圧が印加され、他の局部発振信号の入力端子（ＬＯｉ−，ＬＯｑ＋，ＬＯｑ−）が接地される。このときのミキサ回路の出力によってＩチャネルのＤＣオフセットが検出される。同様にしてＱチャネルのＤＣオフセットも検出される。

受信装置についても送信装置と同様に直交変調器のキャリアリークが信号処理上の問題となる。たとえば、特開２００１−２４５００６号公報（特許文献６）に開示された通信装置は、１フレーム中にある複数の受信スロットが使用されたために空きスロットの確保できない無線信号を受信する場合であっても、直流オフセット電圧を除去できる方法を開示する。具体的には、各受信スロットのデータ信号区間以前のガード区間に設定された第１のタイミングで、ベースバンド信号に生じた直流オフセット電圧が検出される。第１のタイミング以降の第２のタイミングで、検出された直流オフセット電圧が所定範囲内であるか否かが判定される。この判定結果に基づき、データ信号区間以後のガード区間に設定された第３のタイミングで、直流オフセット電圧が調整される。

特開２００９−２１２８６９号公報 特開２００６−４１６３１号公報 特開２００７−２０８３８０号公報 特開２００４−２２１６５３号公報 特開２００３−１２５０１４号公報 特開２００１−２４５００６号公報

D.Miyashita外、"A Low-IF CMOS Single-Chip Bluetooth EDR Transmitter with Digital I/Q Mismatch Trimming Circuit"、2005 Symposium on VLSI Circuits Digest of Technical Papers、p.298-301

従来のＤＣオフセットの補正方法では補正精度が十分でない点が問題である。このため、従来の方法では、Ｉ信号、Ｑ信号のオフセット補正をそれぞれ複数回ずつ行なうことによって補正精度を確保する必要があり、オフセット補正に時間がかかってしまっていた。特に携帯電話機の場合には、オフセット補正動作が送受信動作が始まる前に毎回行なわれるので、オフセット補正に要する時間をできるだけ短かくする必要性が大きい。

また、一般に、電力増幅器の出力電力が小さくなるにつれて、送信信号の信号レベルに対するキャリリークの信号レベルが相対的に大きくなる。このため、十分な精度のＤＣオフセット補正が行なわれていない状態で送信信号のＳＮ比を確保するためには、たとえば、電力増幅器の出力電圧が小さくなるにつれて局部発振信号の振幅を小さくするような機構を組み込む必要がある。しかしながら、局部発振器にこのような機構を組み込むことは、装置構成が複雑化するために困難である。

この発明の目的は、直交変調器のＤＣオフセット補正を従来よりも高精度に行なうことができる通信装置を提供することである。

この発明の実施の一形態の通信装置は、動作モードとして送信モードと較正モードとを有し、局部信号生成部と、第１および第２のスイッチと、第１および第２の混合器と、加算器と、制御部とを備える。局部信号生成部は、互いに９０°位相の異なる第１および第２の局部発振信号を生成する。第１のスイッチは、第１の局部発振信号を受け、第１の制御信号が活性化されたときに第１の局部発振信号を出力する。第２のスイッチは、第２の局部発振信号を受け、第２の制御信号が活性化されたときに第２の局部発振信号を出力する。第１の混合器は、第１の入力部を有し、第１の入力部に入力された信号と第１のスイッチから出力された交流信号成分とを乗算して出力する。第２の混合器は、第２の入力部を有し、第２の入力部に入力された信号と第２のスイッチから出力された交流信号成分とを乗算して出力する。第１の入力部には、較正モード時に、調整中の第１のオフセット補正信号が入力され、送信モード時に、調整後の第１のオフセット補正信号が付加された第１のベースバンド信号が入力される。第２の入力部には、較正モード時に、調整中の第２のオフセット補正信号が入力され、送信モード時に、調整後の第２のオフセット補正信号が付加された第２のベースバンド信号が入力される。加算器は、第１および第２の混合器から出力された交流信号成分を加算して出力する。制御部は、第１および第２の制御信号を出力するとともに、較正モード時に加算器の出力信号に基づいて第１および第２のオフセット補正信号を調整する。制御部は、較正モード時に第１および第２の制御信号の少なくとも一方を活性化する。

上記の実施の形態によれば、較正モード時に、第１のオフセット補正信号と第１の局部発振信号とを混合した信号に基づいて第１のオフセット補正信号の調整を行ない、第２のオフセット補正信号と第２の局部発振信号とを混合した信号に基づいて第２のオフセット補正信号の調整を行なうことができる。したがって、直交変調器のＤＣオフセット補正を従来よりも高精度に行なうことができる。

この発明の実施の形態１によるＲＦＩＣ１０を用いた通信機１の全体構成を示すブロック図である。 図１のＲＦＩＣ１０のうち直交変調部３０のＤＣオフセット補正に関わる部分をさらに詳しく示したブロック図である。 キャリブレーション時に、図２の位相比較器４１に入力される局部発振信号およびキャリアリーク信号の波形を模式的に示す図である。 直交変調部３０のＤＣオフセット電圧Ｖｉ，Ｖｑと、位相比較器４１の出力電圧ＶＰＤｉ，ＶＰＤｑとの関係を示す図である（スイッチＳＷ１，ＳＷ２の切替を行なわない場合）。 スイッチＳＷ１，ＳＷ２の切替を行なわない場合のオフセット補正動作を説明するための図である。 図５の場合に、キャリアリーク量と位相比較器４１（ＰＤ）の出力電圧との関係を示す図である。 スイッチＳＷ１，ＳＷ２の切替を行なう場合のオフセット補正動作を説明するための図である。 図７の場合に、キャリアリーク量と位相比較器４１（ＰＤ）の出力電圧との関係を示す図である。 図２の制御部１２によるＤＣオフセット補正の手順を示すタイミング図である。 図２の制御部１２によるＤＣオフセット補正の手順を示すフローチャートである。 図２のＲＦＩＣ１０を携帯電話機に適用した場合のＤＣオフセット補正のタイミングを説明するための図である。 図２のスイッチＳＷ１，ＳＷ２の構成の一例を示す回路図である。 図２の直交変調器３０のうちスイッチＳＷ１，ＳＷ２を除く部分の構成の一例を示す回路図である。 図２のセレクタ４０の構成の一例を示す回路図である。 図２の位相比較器４１およびコンパレータ４２の構成の一例を示す回路図である。 この発明の実施の形態１の変形例によるＲＦＩＣ１０ＡのうちＤＣオフセット補正に関わる部分を示したブロック図である。 この発明の実施の形態２によるＤＣオフセット補正の手順を示すタイミング図である。 この発明の実施の形態２によるＤＣオフセット補正の手順を示すフローチャートである。 この発明の実施の形態３によるＲＦＩＣ１０ＢのうちＤＣオフセット補正に関わる部分を示したブロック図である。 図１９の直交変調部３０Ａの構成の一例を示す回路図である。 この発明の実施の形態４によるＲＦＩＣ１０ＣのうちＤＣオフセット補正に関わる部分を示したブロック図である。 図２１の直交変調部３０Ｂの構成の一例を示す回路図である。 この発明の実施の形態５によるＲＦＩＣ１０ＤのうちＤＣオフセット補正に関わる部分を示したブロック図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［通信機１の全体構成］
図１は、この発明の実施の形態１によるＲＦＩＣ１０を用いた通信機１の全体構成を示すブロック図である。図１を参照して、通信機１は、ベースバンド回路２と、ＲＦＩＣ１０（通信装置）と、差動信号をシングルエンド信号に変換する変換器３と、高出力の電力増幅器４（ＨＰＡ：High Power Amplifier）と、フロントエンドモジュール５（ＦＥＭ：Front-End Module）と、アンテナ素子６と、シングルエンド信号を差動信号に変換する変換器７とを含む。以下、送信時および受信時に分けて各部の動作について簡単に説明する。

まず、送信時には、ベースバンド回路２は、送信データに基づいて同相成分であるＩ信号と直交位相成分であるＱ信号とを生成する。生成されたＩ信号およびＱ信号は、一旦、ＬＶＤＳ（Low Voltage Differential Signaling）仕様のシリアル差動信号Ｓ＿ＴＸに変換されてＲＦＩＣ１０に出力される。シリアル差動信号Ｓ＿ＴＸは、ＲＦＩＣ１０のインターフェース部１１でシリアル−パラレル変換されてパラレル信号のＩ信号ＤｉおよびＱ信号Ｄｑが生成される。

ＲＦＩＣ１０は、送信装置の構成として、オフセット補正部２１と、デジタル−アナログ変換器２２，２３（ＤＡＣ：Digital-to-Analog Converter）と、ローパスフィルタ２４，２５と、アンプ２６，２７と、局部発振器２８と、移相器２９と、直交変調部３０と、高周波用のプログラマブル・ゲイン・アンプ３１（ＰＧＡ：Programmable Gain Amplifier）とを含む。

インターフェース部１１から出力されたデジタルのＩ信号ＤｉおよびＱ信号Ｄｑは、オフセット補正部２１によって第１および第２のオフセット補正値がそれぞれ付加される。オフセット補正値は、直交変調部３０のキャリアリークを抑制するためのものであり、キャリブレーションモード（較正モード）時にその値が決定される。

デジタル−アナログ変換器２２，２３は、オフセット補正されたＩ信号ＤｉおよびＱ信号Ｄｑをそれぞれアナログ差動信号に変換する。アナログ変換されたオフセット補正後のＩ信号およびＱ信号は、ローパスフィルタ２４，２５をそれぞれ通過した後、アンプ２６，２７によってそれぞれレベル調整される。その後、オフセット補正後のＩ信号（ベースバンド信号）は直交変調部３０の差動入力端子ＩＴ，ＩＢ（第１の入力部）に入力され、オフセット補正後のＱ信号（ベースバンド信号）は直交変調部３０の差動入力端子ＱＴ，ＱＢ（第２の入力部）に入力される。図１では、直交変調部３０に入力されるＩ信号がＢＢ＿Ｉと記載され、Ｑ信号がＢＢ＿Ｑと記載される。差動信号を構成する非反転信号と反転信号とを区別するときには、参照符号の末尾にＴ（非反転信号）、Ｂ（反転信号）をそれぞれ付して、Ｉ信号ＢＢ＿ＩＴ，ＢＢ＿ＩＢおよびＱ信号ＢＢ＿ＱＴ，ＢＢ＿ＱＢのように記載される。

直交変調部３０は、さらに、局部発振器２８から出力された第１の局部発振信号ＬＯ＿Ｉと、移相器２９によって第１の局部発振信号ＬＯ＿Ｉが９０°位相シフトされた第２の局部発振信号ＬＯ＿Ｑとを受ける。局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑはアナログ差動信号である。非反転信号と反転信号とを区別するときには、参照符号の末尾にＴ（非反転信号）、Ｂ（反転信号）をそれぞれ付して、第１の局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢおよび第２の局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢのように記載される。直交変調部３０は、送信モード時に、Ｉ信号ＢＢ＿Ｉと第１の局部発振信号ＬＯ＿Ｉとを混合した信号と、Ｑ信号ＢＢ＿Ｑと第２の局部発振信号ＬＯ＿Ｑとを混合した信号とを加算することによって送信信号を生成する。直交変調部３０のより詳細な構成は図２を参照して後述する。直交変調部３０によって生成された高周波の送信信号は、プログラマブル・ゲイン・アンプ３１によってレベル調整された後、変換器３によって差動信号からシングルエンド信号に変換される。

電力増幅器４は、変換器３から出力された送信信号を増幅する。増幅された送信信号はフロントエンドモジュール５によってアンテナ素子６に供給され、アンテナ素子６から放射される。フロントエンドモジュール５は、送信時と受信時でアンテナ素子との接続を切替えるスイッチである。

次に、受信時には、アンテナ素子６で受信した受信信号は、フロントエンドモジュール５によって変換器７に入力される。変換器７は、シングルエンド信号である受信信号を差動信号に変換してからＲＦＩＣ１０に出力する。

ＲＦＩＣ１０は、受信装置の構成として、ローノイズアンプ５０と、直交復調器５１と、局部発振器５２と、移相器５３と、プログラマブル・ゲイン・アンプ５４，５５と、ローパスフィルタ５６，５７と、アナログ−デジタル変換器５８，５９（ＡＤＣ：Analog-to-Digital Converter）とを含む。

変換器７から出力された受信信号は、ローノイズアンプ５０によって増幅された後、直交復調器５１に入力される。直交復調器５１は、受信信号に加えて、局部発振器５２から出力された第１の局部発振信号と、移相器５３によって第１の局部発振信号が９０°位相シフトされた第２の局部発振信号とを受ける。直交復調器５１は、受信信号と第１の局部発振信号とを混合することによってＩ信号を生成し、受信信号と第２の局部発振信号とを混合することによってＱ信号を生成する。

直交復調器５１によって生成されたＩ信号およびＱ信号は、プログラマブル・ゲイン・アンプ５４，５５によってそれぞれレベル調整された後、ローパスフィルタ５６，５７にそれぞれ入力される。ローパスフィルタ５６，５７を通過したＩ信号およびＱ信号は、アナログ−デジタル変換器５８，５９によってそれぞれデジタル変換される。その後、Ｉ信号およびＱ信号は、インターフェース部１１によってＬＶＤＳ仕様のシリアル差動信号Ｓ＿ＲＸに変換されてベースバンド回路２に出力される。ベースバンド回路２は、シリアル差動信号Ｓ＿ＲＸとして受信したＩ信号およびＱ信号に基づいて受信データを復調する。

ＲＦＩＣ１０は制御部１２をさらに含む。制御部１２は、上述の送信装置および受信装置の各要素を制御する。

［ＤＣオフセット補正の詳細］
図２は、図１のＲＦＩＣ１０のうち直交変調部３０のＤＣオフセット補正に関わる部分をさらに詳しく示したブロック図である。ＲＦＩＣ１０は、既に説明した制御部１２、オフセット補正部２１、デジタル−アナログ変換器２２，２３、ローパスフィルタ２４，２５、アンプ２６，２７、直交変調部３０、局部発振器２８、および移相器２９に加えて、セレクタ４０、位相比較器４１（ＰＤ：Phase Detector）、およびコンパレータ４２（ＣＭＰ：Comparator）をさらに含む。図２には、直交変調部３０およびオフセット補正部２１のさらに詳しい構成も示される。なお、局部発振器２８と移相器２９とを併せて局部信号生成部３９と称する。

（１．キャリアリークの原因とＤＣオフセット補正の意味）
まず、直交変調部３０の構成とキャリアリークの主要因であるＤＣオフセットについて説明する。

図２に示すように、直交変調部３０は、第１および第２の混合器３４，３５（ミキサ、乗算器）と、加算器３６と、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。送信時には、スイッチＳＷ１，ＳＷ２はともにオン状態になるように制御される。このとき、第１の混合器３４は、差動入力端子ＩＴ，ＩＢ（第１の入力部）に入力されたＩ信号ＢＢ＿Ｉ（オフセット補正部２１による補正量は０であるとする）と第１の局部発振信号ＬＯ＿Ｉとを混合する。第２の混合器３５は、差動入力端子ＱＴ，ＱＢ（第２の入力部）に入力されたＱ信号ＢＢ＿Ｑ（オフセット補正部２１による補正量は０であるとする）と第２の局部発振信号ＬＯ＿Ｑとを混合する。加算器３６は、第１の混合器３４から出力された交流信号と第２の混合器３５から出力された交流信号とを加算することによって送信信号を生成する。混合器３４，３５は、たとえば、ギルバートセル回路によって構成することができる。

ここで、図２に示すように、第１の局部発振信号ＬＯ＿Ｉをｓｉｎ（ｗ×ｔ）とし、Ｉ信号ＢＢ＿Ｉをｓｉｎ（ｕ×ｔ＋ｑ０）とする。ただし、第１の局部発振信号ＬＯ＿Ｉの角周波数をｗで表わし、Ｉ信号ＢＢ＿Ｉの角周波数、初期位相をそれぞれｕ，ｑ０で表わし、時間をｔで表わす。そうすると、混合器３４の出力信号は、
sin(wt)×sin(ut＋q0)＝−[cos((w＋u)t＋q0)−cos((w−u)t−q0)]／2 …(1)
と表わされる。すなわち、直交変調部３０から出力された送信信号の角周波数はｗ＋ｕおよびｗ−ｕになる。

ところが、混合器３４のＩ信号ＢＢ＿Ｉの入力端子ＩＴ，ＩＢ間にＤＣオフセットＶｉが含まれていると、混合器３４の出力信号には、
Vi×sin(wt) …(2)
という角周波数ｗのキャリアリーク成分が混在することになる。この場合のＤＣオフセットＶｉは、デジタル−アナログ変換器２２から混合器３４の入力端子ＩＴ，ＩＢに至るまでの配線寄生抵抗や素子のばらつきによって生じる。キャリアリーク成分は送信信号の雑音となりＳＮ比を劣化させる。

Ｑ信号側についても同様に、第２の局部発振信号ＬＯ＿Ｑをｓｉｎ（ｗ×ｔ＋９０°）として、混合器３５のＱ信号ＢＢ＿Ｑの入力端子ＱＴ，ＱＢ間にＤＣオフセットＶｑが含まれていると、混合器３５の出力信号には、
Vq×sin(wt＋90°) …(3)
という角周波数ｗのキャリアリーク成分が混在する。このキャリアリーク成分も送信信号の雑音となりＳＮ比を劣化させる。

混合器３４，３５の出力のキャリアリークはＤＣオフセットＶｉ，Ｖｑが０のとき最小になるが、ＤＣオフセットＶｉ，Ｖｑは配線寄生抵抗や素子のばらつきによって不可避的に生じるものである。そこで、ＤＣオフセットＶｉ，Ｖｑを打ち消すために、ＲＦＩＣ１０にはオフセット補正部２１が設けられている。オフセット補正部２１は、加算器３２，３３を含み、−Ｖｉ，−Ｖｑの電圧が混合器３４，３５の入力端子間にそれぞれ印加されるように、オフセット補正値Ｍｉ，ＭｑをデジタルのＩ信号ＤｉおよびＱ信号Ｄｑにそれぞれ加算する。

（２．ＤＣオフセット補正に関わる構成要素の概要）
上記のオフセット補正値Ｍｉ，Ｍｑの調整は、データ送信前のキャリブレーション時に行なわれる。キャリブレーション時には、図１のベースバンド回路２は、インターフェース部１１を介してＩ信号ＤｉおよびＱ信号Ｄｑを出力しない。したがって、直交変調部３０の差動入力端子には、オフセット補正値Ｍｉ，Ｍｑがアナログ変換されたＤＣオフセット補正信号ＯＳ＿Ｉ，ＯＳ＿Ｑのみが入力されることになる。

制御部１２は、オフセット補正値Ｍｉ，Ｍｑを変化させながら、すなわち、ＤＣオフセット補正信号ＯＳ＿Ｉ，ＯＳ＿Ｑを変化させながら、直交変調部３０の出力信号をモニターする。モニターした出力信号に基づいて、制御部１２は、キャリアリーク量が最小となるようなオフセット補正値Ｍｉ，Ｍｑを決定する。このオフセット補正を行なうために、ＲＦＩＣ１０には、セレクタ４０、位相比較器４１、およびコンパレータ４２が設けられる。さらに、直交変調部３０にはスイッチＳＷ１，ＳＷ２が設けられる。

セレクタ４０は、第１の局部発振信号ＬＯ＿Ｉおよび第２の局部発振信号ＬＯ＿Ｑを受け、キャリブレーション時に、制御部１２から出力された制御信号ＣＴＬ３に従って、第１の局部発振信号ＬＯ＿Ｉおよび第２の局部発振信号ＬＯ＿Ｑの一方を選択して出力する。制御部１２は、Ｉ信号Ｄｉに対応するオフセット補正値Ｍｉを調整する場合には第１の局部発振信号ＬＯ＿Ｉがセレクタ４０から出力されるようにし、Ｑ信号Ｄｑに対応するオフセット補正値Ｍｑを調整する場合には第２の局部発振信号ＬＯ＿Ｑがセレクタ４０から出力されるようにする。

位相比較器４１は、直交変調部３０の出力信号の位相とセレクタ４０の出力信号の位相とを比較し、位相差に応じた信号を出力する。実施の形態１の場合、位相比較器４１は乗算器とローパスフィルタとによって構成され、検出した位相差が９０°のとき０を出力する。

コンパレータ４２は、制御部１２からのタイミング信号に従って、位相比較器４１の出力と所定の基準値とを比較し、比較結果に応じてハイ（Ｈ）またはロー（Ｌ）の論理レベルの信号を制御部１２に出力する。実施の形態１の場合、コンパレータ４２は、位相比較器４１の出力が正値のときＨレベルの信号を出力し、負値のときＬレベルの信号を出力する。制御部１２は、コンパレータ４２の出力電圧ＶＣＭＰに応じてオフセット補正値ＭｉまたはＭｑを増減し、最終的に位相比較器４１の出力が正値から負値もしくは負値から正値に変化するときのオフセット補正値ＭｉまたはＭｑを送信時に用いるオフセット補正値とする。

第１のスイッチＳＷ１は、局部信号生成部３９と第１の混合器３４との間の第１の局部発振信号ＬＯ＿Ｉの伝送経路上に設けられ、制御部１２から出力された制御信号ＣＴＬ１が活性化されたときオン状態になり、非活性化されたときオフ状態になる。第２のスイッチＳＷ２は、局部信号生成部３９と第２の混合器３５との間の第２の局部発振信号の伝送経路上に設けられ、制御部１２から出力された制御信号ＣＴＬ２が活性化されたときオン状態になり、非活性化されたときオフ状態に切替わる。

スイッチＳＷ１，ＳＷ２は送信時にはいずれもオン状態になるように制御される。一方、実施の形態１の場合、第１のオフセット補正値Ｍｉのキャリブレーション中には、制御部１２は、第１のスイッチＳＷ１をオン状態し、第２のスイッチＳＷ２をオフ状態にする。この結果、第２の混合器３５から出力される交流信号が０になるので、加算器３６からは、第１のＤＣオフセット補正信号ＯＳ＿Ｉと第１の局部発振信号ＬＯ＿Ｉとが第１の混合器３４によって混合された信号が出力される。なお第２のスイッチＳＷ２は、オフ状態のときにはその出力を固定電圧（たとえば、電源電圧ＶＤＤレベル）の電圧となるように構成することが望ましい。第２のオフセット補正値Ｍｑのキャリブレーション中には、制御部１２は、第１のスイッチＳＷ１をオフ状態にし、第２のスイッチＳＷ２をオン状態にする。この結果、第１の混合器３４から出力される交流信号が０になるので、加算器３６からは、第２のＤＣオフセット補正信号ＯＳ＿Ｑと第２の局部発振信号ＬＯ＿Ｑとが第２の混合器３５によって混合された信号が出力される。なお第１のスイッチＳＷ１は、オフ状態のときにはその出力を固定電圧（たとえば、電源電圧ＶＤＤレベル）の電圧となるように構成することが望ましい。

上記のようにキャリブレーション中にスイッチＳＷ１、ＳＷ２を切替えることによって、ＤＣオフセット補正の精度を高めることができる。この理由を、スイッチＳＷ１，ＳＷ２の切替えを行なわない場合と対比しながら次に説明する。

（３．スイッチＳＷ１，ＳＷ２の切替を行なわない場合の問題点）
以下、Ｉ信号Ｄｉ、Ｑ信号Ｄｑ、およびオフセット補正値Ｍｉ，Ｍｑはいずれも０であるとする。スイッチＳＷ１，ＳＷ２が常にオン状態の場合、位相比較器４１には第１の入力信号Ｖｉｎ１として、差動入力端子ＩＴ，ＩＢ間のＤＣオフセットＶｉによるキャリアリークと差動入力端子ＱＴ，ＱＢ間のＤＣオフセットＶｑによるキャリアリークとが入力される。すなわち、第１の入力信号Ｖｉｎ１は、
Vin1＝Vi×sin(wt＋q1)＋Vq×sin(wt＋q1＋90°) …(4)
と表わされる。上式のｑ１は、混合器３４，３５、加算器３６、および配線などの遅延によって生じた位相である。位相比較器４１には、さらに、第２の入力信号Ｖｉｎ２としてセレクタ４０で選択された局部発振信号ＬＯ＿ＩまたはＬＯ＿Ｑが入力される。第２の入力信号Ｖｉｎ２は、局部発振信号ＬＯ＿Ｉの場合には、
Vin2＝B×sin(wt＋q2) …(5)
と表わされ、局部発振信号ＬＯ＿Ｑの場合には、
Vin2＝B×sin(wt＋q2＋90°) …(6)
と表わされる。式（５）、（６）中のｑ２はセレクタ４０および配線などの遅延によって生じた位相を表わし、Ｂはセレクタ４０のゲインを表わす。

図３は、キャリブレーション時に、図２の位相比較器４１に入力される局部発振信号およびキャリアリーク信号の波形を模式的に示す図である。図３に示すように、位相比較器４１の入力端において、局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑの位相ｑ２と、キャリアリーク信号の位相ｑ１とは通常異なる。ここで、両者の位相差θを、
θ＝q1−q2 …(7)
とする。図３には、位相差が０°の場合、０°より大きく９０°より小さい場合、および９０°の場合のキャリアリーク信号が示される。

位相比較器４１が乗算器とローパスフィルタによって構成されているとすると、位相比較器４１は、第１の入力信号Ｖｉｎ１と第２の入力信号Ｖｉｎ２とを乗算した信号のうち直流成分を出力する。セレクタ４０によって局部発振信号ＬＯ＿Ｉが選択された場合、位相比較器４１の出力電圧ＶＰＤｉは、式（４）の右辺と式（５）の右辺とを乗算することによって、
VPDi＝B×C／2×[Vi×cos(q1−q2)＋Vq×cos(q1−q2＋90°)］
＝B×C／2×[Vi×cosθ−Vq×sinθ］ …(8)
と表わされる。ただし、位相比較器４１のゲインをＣとしている。上式（８）の計算においては角周波数２×ｗの項も生じるが、この項は、ローパスフィルタによって除去される。同様に、セレクタ４０によって局部発振信号ＬＯ＿Ｑが選択された場合、位相比較器４１の出力電圧ＶＰＤｑは、式（４）の右辺と式（６）の右辺とを乗算することによって、
VPDq＝B×C／2×[Vi×cos(q1−q2−90°)＋Vq×cos(q1−q2)］
＝B×C／2×[Vi×sinθ＋Vq×cosθ］ …(9)
と表わされる。ここで、上式（８）および（９）を行列式を用いて書き表すと、

のように、回転行列を用いて表わすことができる。
図４は、直交変調部３０のＤＣオフセット電圧Ｖｉ，Ｖｑと、位相比較器４１の出力電圧ＶＰＤｉ，ＶＰＤｑとの関係を示す図である。図４は、ＤＣオフセット電圧Ｖｉ，ＶｑをＸ１，Ｙ１座標平面上の点Ｐ０（Ｖｉ，Ｖｑ）で表わし、位相比較器４１の出力電圧ＶＰＤｉ，ＶＰＤｑをＸ２，Ｙ２座標平面上の点（ＶＰＤｉ，ＶＰＤｑ）で表わしたものである。図４では、簡単のために式（１０）でＢ×Ｃ／２＝１としている。図４に示すように、座標軸を時計回りにθ回転することによって、ＤＣオフセット電圧（Ｖｉ，Ｖｑ）は位相比較器４１の出力電圧（ＶＰＤｉ，ＶＰＤｑ）に変換される。

図５は、スイッチＳＷ１，ＳＷ２の切替を行なわない場合のオフセット補正動作を説明するための図である。図２、図５を参照して、キャリブレーション時の初期状態では、オフセット補正値Ｍｉ，Ｍｑはいずれも０であり、このときのＤＣオフセット電圧がＶｉ，Ｖｑであるとする。

まず、制御部１２は、セレクタ４０によって局部発振信号ＬＯ＿Ｉが位相比較器４１に入力されるようにする。この状態で、オフセット補正値Ｍｉを調整すると、ＤＣオフセット電圧Ｖｑは一定のままでＤＣオフセット電圧Ｖｉのみが変化する。図５の座標平面上ではＤＣオフセット電圧を示す点（Ｖｉ，Ｖｑ）は、点Ｐ０から直線９１に沿って移動する。

図５でＤＣオフセット電圧を示す点（Ｖｉ，Ｖｑ）が座標軸Ｙ２と交差する点Ｐ１に到達すると、位相比較器４１の出力電圧は正から負に切替わる。そこで、制御部１２は、この点Ｐ１でオフセット補正値Ｍｉを固定して、次にセレクタ４０によって局部発振信号ＬＯ＿Ｑが位相比較器４１に入力されるようにする。この状態でオフセット補正値Ｍｑを調整すると、ＤＣオフセット電圧Ｖｉは一定のままでＤＣオフセット電圧Ｖｑのみが変化する。図５の座標平面上ではＤＣオフセット電圧を示す点（Ｖｉ，Ｖｑ）は、点Ｐ１から直線９２に沿って移動する。

図５でＤＣオフセット電圧を示す点が座標軸Ｘ２と交差する点Ｐ２に到達すると、位相比較器４１の出力電圧は正から負に切替わる。そこで、制御部１２は、この点Ｐ２でオフセット補正値Ｍｑを固定する。図５に示すように、点Ｐ２では差動入力端子ＩＴ，ＩＢ間にＤＣオフセットＶｉ１が残り、差動入力端子ＱＴ，ＱＢ間にＤＣオフセットＶｑ１が残っているので、キャリアリークは０にならない。そこで、同様の手順を２、３回繰返すことによってＤＣオフセット電圧Ｖｉ，Ｖｑをできるだけ０に近付ける。

このように、スイッチＳＷ１，ＳＷ２の切替を行なわない場合には、ＤＣオフセット補正の精度が十分でないので、キャリアリークをできるだけ小さくするためにＩ信号側のＤＣオフセットの調整とＱ信号側のＤＣオフセットの調整とを２、３回繰返す必要があった。

なお、位相差θ＝ｑ１−ｑ２が０となる場合には、図５において座標軸Ｘ１と座標軸Ｘ２とが一致し、座標軸Ｙ１と座標軸Ｙ２とが一致する。したがって、１回のＩ信号側のＤＣオフセットの調整と１回のＱ信号側のＤＣオフセットの調整とでキャリアリークをほぼ０になるまで調整することができる。通常の場合には、位相比較器４１に入力される信号Ｖｉｎ１の位相ｑ１とＶｉｎ２の位相ｑ２とが一致しないために、オフセット補正の精度の低下が生じていると考えられる。

位相差θ＝ｑ１−ｑ２が９０°または−９０°となる場合には、図５において座標軸Ｘ１と座標軸Ｙ２とが一致し、座標軸Ｙ１と座標軸Ｘ２とが一致する。この場合、図５の直線９１は座標軸Ｙ２と平行になり、直線９２は座標軸Ｘ２と平行になるので、上記の手順ではＤＣオフセット補正ができない。

図６は、図５の場合に、キャリアリーク量と位相比較器４１（ＰＤ）の出力電圧との関係を示す図である。図６に示すように、直交変調部３０の差動入力端子間のＤＣオフセット電圧が０のときにキャリアリーク量が最小値ＶＬｍｉｎになる。しかしながら、スイッチＳＷ１，ＳＷ２の切替を行なわない場合には、ＤＣオフセット電圧が０でない値Ｖｏｆｆのとき、位相比較器４１の出力が負から正または正から負に切替わる。このときのキャリアリーク量ＶＬは最小値ＶＬｍｉｎよりも大きな値になってしまう。なお、位相比較器４１の出力電圧が負から正または正から負に切替わるとき、位相比較器４１の入力信号の位相差は１８０°変化する。

（４．スイッチＳＷ１，ＳＷ２の切替を行なう場合）
図７は、スイッチＳＷ１，ＳＷ２の切替を行なう場合のオフセット補正動作を説明するための図である。図２、図７を参照して、キャリブレーションの初期状態では、オフセット補正値Ｍｉ，Ｍｑはいずれも０であるとする。

まず、制御部１２は、セレクタ４０によって局部発振信号ＬＯ＿Ｉが位相比較器４１に入力されるようにするとともに、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にする。この状態で制御部１２は、オフセット補正値Ｍｉを調整する。この場合、第２の局部発振信号ＬＯ＿Ｑが遮断されるので、位相比較器４１に入力される第１の入力信号Ｖｉｎ１は、差動入力端子ＩＴ，ＩＢ間のＤＣオフセットＶｉによるキャリアリークのみとなり、
Vin1＝Vi×sin(wt＋q1) …(11)
と表わされる。位相比較器に入力される第２の入力信号Ｖｉｎ２は前述の式（５）で表わされるので、位相比較器４１の出力電圧ＶＰＤｉは、
VPDi＝B×C／2×Vi×cos(q1−q2)＝B×C／2×Vi×cosθ …(12)
となる。

オフセット補正値Ｍｉを変化させると、図７の座標平面上では、ＤＣオフセット電圧を示す点が、点Ｐ０から直線９１に沿って移動する。式（１２）から明らかなように、オフセット電圧Ｖｉの正負と位相比較器の出力電圧ＶＰＤｉの正負とは一致するので、位相比較器４１の出力電圧が正から負に切替わった点Ｐ１で、Ｉ信号側のＤＣオフセット電圧Ｖｉは０になる。

次に、制御部１２は、セレクタ４０によって局部発振信号ＬＯ＿Ｑが位相比較器４１に入力されるようにするとともに、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にする。この状態で、オフセット補正値Ｍｑを調整する。この場合、第１の局部発振信号ＬＯ＿Ｉが遮断されるので、位相比較器４１に入力される第１の入力信号Ｖｉｎ１は、差動入力端子ＱＴ，ＱＢ間のＤＣオフセットＶqによるキャリアリークのみとなり、
Vin1＝Vq×sin(wt＋q1＋90°) …(13)
と表わされる。位相比較器に入力される第２の入力信号Ｖｉｎ２は前述の式（６）で表わされるので、位相比較器４１の出力電圧ＶＰＤｑは、
VPDq＝B×C／2×Vq×cos(q1−q2)＝B×C／2×Vq×cosθ …(14)
となる。

オフセット補正値Ｍqを変化させると、図７の座標平面上では、ＤＣオフセット電圧を示す点が、点Ｐ１から座標軸Ｙ１に沿って移動する。式（１４）から明らかなように、オフセット電圧Ｖｑの正負と位相比較器の出力電圧ＶＰＤｑの正負とは一致するので、位相比較器４１の出力電圧が正から負に切替わった点Ｐ２で、Ｑ信号側のＤＣオフセット電圧Ｖｑは０になる。

このように、スイッチＳＷ１，ＳＷ２の切替を行なう場合には、位相差θ＝ｑ１−ｑ２が０であるか否かによらず、１回のＩ信号側のＤＣオフセットの調整と１回のＱ信号側のＤＣオフセットの調整とでキャリアリークをほぼ０になるまで調整することができる。

位相差θ＝ｑ１−ｑ２が９０°または−９０°となる特別な場合には、式（１２）および式（１４）においてｃｏｓθ＝０になるので、位相比較器４１の出力電圧ＶＰＤｉ，ＶＰＤｑは、ＤＣオフセット電圧の大きさによらず０になってしまい、ＤＣオフセット電圧の調整ができない。

図８は、図７の場合に、キャリアリーク量と位相比較器４１（ＰＤ）の出力電圧との関係を示す図である。図８を参照して、直交変調部３０の差動入力端子間のＤＣオフセット電圧が０のときにキャリアリーク量が最小値ＶＬｍｉｎになる。スイッチＳＷ１，ＳＷ２の切替を行なう場合には、オフセット電圧の正負と位相比較器の出力電圧の正負とは一致するので、キャリアリーク量を最小値ＶＬｍｉｎになるように調整することができる。位相比較器４１の出力電圧が負から正または正から負に切替わるとき、位相比較器４１の入力信号の位相差は１８０°変化する。

［ＤＣオフセット補正の手順］
以下、図９のタイミング図および図１０のフローチャートを参照して、直交変調部３０のＤＣオフセット補正の手順について総括する。

図９は、図２の制御部１２によるＤＣオフセット補正の手順を示すタイミング図である。図９において、時刻ｔ０〜ｔ３がＤＣオフセット補正期間（キャリブレーションモード）であり、時刻ｔ３以降が送受信期間（送受信モード）である。ＤＣオフセット補正期間では、時刻ｔ１〜ｔ２でＩ信号側のＤＣオフセット補正を行ない、引き続いて時刻ｔ２〜ｔ３でＱ信号側のＤＣオフセット補正を行なう。

Ｉ信号側のＤＣオフセット補正を行なう時刻ｔ１〜ｔ２の期間では、制御部１２は、Ｉ信号側の局部発振信号（ローカル信号）用のスイッチＳＷ１をオン状態にし、Ｑ信号側の局部発振信号（ローカル信号）用のスイッチＳＷ２をオフ状態にする。Ｑ信号側のＤＣオフセット補正を行なう時刻ｔ２〜ｔ３の期間では、制御部１２は、Ｉ信号側の局部発振信号（ローカル信号）用のスイッチＳＷ１をオフ状態にし、Ｑ信号側の局部発振信号（ローカル信号）用のスイッチＳＷ２をオン状態にする。送受信期間（時刻ｔ３以降）では、制御部１２はスイッチＳＷ１，ＳＷ２ともにオン状態にする。

図１０は、図２の制御部１２によるＤＣオフセット補正の手順を示すフローチャートである。図２、図１０を参照して、ステップＳ１で、制御部１２は、Ｉ信号側およびＱ信号側とも、図２のＤＣオフセット補正値Ｍｉ，Ｍｑを初期値（０）に設定する。

次のステップＳ２で、制御部１２は、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にすることによって、局部発振信号ＬＯ＿ＩがＩ信号側の混合器３４に出力され、局部発振信号ＬＯ＿ＱがＱ信号側の混合器３５に出力されないようにする。すなわち、制御部１２は、Ｉ信号側の混合器３４のみに混合信号を出力させる。

次にステップＳ３で、制御部１２は、セレクタ４０によってＩ信号側の局部発振信号ＬＯ＿Ｉを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑにおける位相比較器４１の出力を検知する。Ｑ信号側のＤＣオフセット補正値Ｍｑは初期値（０）で一定である。Ｉ信号側のＤＣオフセット補正値Ｍｉは、初期値（０）に設定された後は、後述するステップＳ５で増減された値に設定される。

次のステップＳ４で、制御部１２は、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数（図１０の場合９回）に達したか否かを判定する。所定回数に達していない場合（ステップＳ４でＮＯ）は、制御部１２は処理をステップＳ５に進める。

ステップＳ５で、制御部１２は、位相比較器４１の出力電圧の正負に応じてＩ信号側のＤＣオフセット補正値Ｍｉを増減する。制御部１２は、位相比較器４１の出力電圧が負の場合はＩ信号側のＤＣオフセット補正値Ｍｉを増加させ、位相比較器４１の出力電圧が正の場合はＩ信号側のＤＣオフセット補正値Ｍｉを減少させる。このとき、たとえば、１回目の増減量は２進数で「１０００００００」（２の７乗）であり、２回目の増減量は２進数で「１００００００」（２の６乗）のように回数ごとに増減量を半減させる。したがって、８回目の増減量は２進数で「１」となって最小ビットまで調整することができる。Ｉ信号側のＤＣオフセット補正値Ｍｉが増減後の値に設定された後、再びステップＳ３が実行される。

ステップＳ４で、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数に達した場合（ステップＳ４でＹＥＳ）は、制御部１２は処理をステップＳ６に進める。ステップＳ６で、制御部１２は、ステップＳ５で増減したときの最終のＩ信号側のＤＣオフセット補正値Ｍｉを保持する。Ｑ信号側のＤＣオフセット補正値Ｍｑは初期値（０）に設定されている。

次にステップＳ７で、制御部１２は、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にすることによって、局部発振信号ＬＯ＿ＱがＱ信号側の混合器３５に出力され、局部発振信号ＬＯ＿ＩがＩ信号側の混合器３４に出力されないようにする。すなわち、制御部１２は、Ｑ信号側の混合器３５のみに混合信号を出力させる。

次のステップＳ８で、制御部１２は、セレクタ４０によってＱ信号側の局部発振信号ＬＯ＿Ｑを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑのときの位相比較器４１の出力を検知する。Ｉ信号側のＤＣオフセット補正値ＭｉはステップＳ６で保持された最終のオフセット補正値に設定され変化しない。Ｑ信号側のＤＣオフセット補正値Ｍｑの初期値は０であり、その後の値は後述するステップＳ１０で増減された値に設定される。

次のステップＳ９で、制御部１２は、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数（図１０の場合９回）に達したか否かを判定する。所定回数に達していない場合（ステップＳ９でＮＯ）は、制御部１２は処理をステップＳ１０に進める。

ステップＳ１０で、制御部１２は、位相比較器４１の出力電圧の正負に応じてＱ信号側のＤＣオフセット補正値Ｍｑを増減する。制御部１２は、位相比較器４１の出力電圧が負の場合はＱ信号側のＤＣオフセット補正値Ｍｑを増加させ、位相比較器４１の出力が正の場合はＱ信号側のＤＣオフセット補正値Ｍｑを減少させる。このとき、ステップＳ５の場合と同様に、回数ごとに増減量を半減させることによって最小ビットまで調整することができる。Ｑ信号側のＤＣオフセット補正値Ｍｑが増減後の値に設定された後、再びステップＳ８が実行される。

ステップＳ９で、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数に達した場合（ステップＳ９でＹＥＳ）は、制御部１２は処理をステップＳ２１に進める。

ステップＳ２１で、制御部１２は、ステップＳ１０で増減したときの最終のＱ信号側のＤＣオフセット補正値Ｍｑを保持する。このとき、Ｉ信号側は、ステップＳ５で増減されたときの最終のＤＣオフセット値が保持されている。以上によって、制御部１２によるオフセット補正手順が終了する。

図１１は、図２のＲＦＩＣ１０を携帯電話機に適用した場合のＤＣオフセット補正のタイミングを説明するための図である。

図１１を参照して、時刻ｔ０で携帯電話機の電源がオンされると、携帯電話機の起動動作が行なわれ、その後の時刻ｔ１〜ｔ２にＤＣオフセット補正が実行される。引き続いて時刻ｔ２〜ｔ３に、携帯電話機の位置検知のために携帯電話機と基地局との間で制御信号の送受信が行なわれる。

待機時間を経て次の時刻ｔ４で電子メールの受信動作が開始されると、続く時刻ｔ５〜ｔ６でＤＣオフセット補正が実行される。その後の時刻ｔ６〜ｔ７の間に実際のデータ受信が行なわれる。データ受信時にも携帯電話機から制御信号が送信されるので、制御信号の送信に先立ってＤＣオフセットの補正が必要になる。

待機時間を経て次の時刻ｔ８で電話の送受信動作が開始されると、続く時刻ｔ９〜ｔ１０の間にＤＣオフセット補正が実行される。その後の時刻ｔ１０〜ｔ１１の間に実際の通話が行なわれる。

待機時間を経て次の時刻ｔ１２で電子メールの送信動作が開始されると、続く時刻ｔ１３〜ｔ１４の間にＤＣオフセット補正が実行される。その後の時刻ｔ１４〜ｔ１５の間に実際のデータ送信が行なわれる。

携帯電話機の使用者が移動したことによって、時刻ｔ１６に携帯電話機の位置検知動作が開始すると、続く時刻ｔ１７〜ｔ１８の間にＤＣオフセット補正が実行される。その後の時刻ｔ１８〜ｔ１９の間に携帯電話機の位置検知のために携帯電話機と基地局との間で制御信号の送受信が行なわれる。

このように、携帯電話機の場合には、オフセット補正動作を信号の送受信を行なう前に毎回行なう必要があるので、実施の形態１のＲＦＩＣ１０のオフセット補正機能によって高精度のオフセット補正を行なうメリットは大きい。

［図２の各部の詳細な構成］
以下、図２の各部の好適な回路構成について説明する。

図１２は、図２のスイッチＳＷ１，ＳＷ２の構成の一例を示す回路図である。
図１２を参照して、スイッチＳＷ１は、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタＱ３〜Ｑ５とを含む。ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３は、インバータを構成し、この順で電源ラインＶＤＤとノードＮＤ１との間に接続される。トランジスタＱ１，Ｑ３のゲートに局部発振信号ＬＯ＿ＩＴが入力される。同様に、ＰＭＯＳトランジスタＱ２およびＮＭＯＳトランジスタＱ４は、インバータを構成し、この順で電源ラインＶＤＤとノードＮＤ１との間に接続される。トランジスタＱ２，Ｑ４のゲートに局部発振信号ＬＯ＿ＩＢが入力される。

ＮＭＯＳトランジスタＱ５は、ノードＮＤ１と接地ラインＧＮＤとの間に接続される。トランジスタＱ５のゲートには図２の制御部１２からの制御信号ＣＴＬ１が入力される。制御信号ＣＴＬ１がハイ（Ｈ）レベルのときトランジスタＱ５が導通するので、トランジスタＱ１，Ｑ３によって構成されるインバータおよびトランジスタＱ２，Ｑ４によって構成されるインバータが動作する。この結果、トランジスタＱ１，Ｑ３の接続ノードから局部発振信号ＬＯ＿ＩＴが出力され、トランジスタＱ２，Ｑ４の接続ノードから局部発振信号ＬＯ＿ＩＢが出力される。制御信号ＣＴＬ１がロー（Ｌ）レベルのときトランジスタＱ５がオフ状態になるので、トランジスタＱ１，Ｑ３によって構成されるインバータおよびトランジスタＱ２，Ｑ４によって構成されるインバータはいずれも動作しない。この結果、局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが遮断される。その際に局部発振信号ＬＯ＿ＩＴ、ＬＯ＿ＩＢ、ＬＯ＿ＱＴ、ＬＯ＿ＱＢの周期に同期してそれぞれトランジスタＱ１，Ｑ２，Ｑ６、Ｑ７はオンオフを繰り返すので、それぞれのインバータの出力はほぼ一定電圧（電源電圧）に固定される。なお、図１２では図示を省略しているがスイッチＳＷ１の出力側にバッファ用のインバータがさらに設けられる。

スイッチＳＷ２の構成および動作は、スイッチＳＷ１の構成および動作と同様なので説明を繰返さない。上記のスイッチＳＷ１の説明において、トランジスタＱ１〜Ｑ５がトランジスタＱ６〜Ｑ１０にそれぞれ対応し、ノードＮＤ１がノードＮＤ２に対応し、局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢにそれぞれ対応する。

図１３は、図２の直交変調器３０のうちスイッチＳＷ１，ＳＷ２を除く部分の構成の一例を示す回路図である。

図１３を参照して、混合器３４は、ＮＭＯＳトランジスタＱ５１〜Ｑ５７を含む。混合器３５はＮＭＯＳトランジスタＱ６１〜Ｑ６７を含む。加算器３６は、抵抗素子Ｒ６，Ｒ７を含む。

混合器３４はギルバートセル型の混合器である。以下、混合器３４の各要素の接続について説明する。トランジスタＱ５１，Ｑ５２のソースは共にトランジスタＱ５５を介してノードＮＤ１０に接続され、トランジスタＱ５３，Ｑ５４のソースは共にトランジスタＱ５６を介してノードＮＤ１０と接続される。ノードＮＤ１０と接地ラインＧＮＤとの間には電流源用のトランジスタＱ５７が接続される。トランジスタＱ５１，Ｑ５４のドレインは共にノードＮＤ１２に接続され、トラジスタＱ５２，Ｑ５３のドレインは共にノードＮＤ１３に接続される。ノードＮＤ１２，１３は、それぞれ抵抗素子Ｒ６，Ｒ７を介して電源ラインＶＤＤと接続される。トランジスタＱ５１，Ｑ５３のゲートには局部発振信号ＬＯ＿ＩＴが共通に入力され、トランジスタＱ５２，Ｑ５４のゲートには局部発振信号ＬＯ＿ＩＢが共通に入力される。トランジスタＱ５５，Ｑ５６のゲートには、Ｉ信号ＢＢ＿ＩＴ，ＢＢ＿ＩＢがそれぞれ入力される。電流源用のトランジスタＱ５７のゲートは、所定のバイアス電圧ＶＲ４が印加される。上記の回路構成によって、局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号がノードＮＤ１２，ＮＤ１３間に出力される。

混合器３５も、混合器３４と同じ構成のギルバートセル型の混合器であるので、説明を繰り返さない。上記の混合器３４の説明において、トランジスタＱ５１〜Ｑ５７がトランジスタＱ６１〜Ｑ６７に対応し、ノードＮＤ１０がノードＮＤ１１に対応し、バイアス電圧ＶＲ４がバイアス電圧ＶＲ５に対応する。

加算器３６を構成する抵抗素子Ｒ６，Ｒ７は、混合器３４，３５の共通の負荷抵抗として用いられる。したがって、図２のスイッチＳＷ１，ＳＷ２が共にオン状態の場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３４から出力された交流信号と混合器３５から出力された交流信号とを加算した信号になる。較正モード時にスイッチＳＷ１のみがオン状態の場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３４から出力された交流信号になる。スイッチＳＷ２のみがオン状態の場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３５から出力された交流信号になる。

図１４は、図２のセレクタ４０の構成の一例を示す回路図である。図１４を参照して、セレクタ４０は、ＮＭＯＳトランジスタＱ１１〜Ｑ２１、Ｑ３０と、トランスミッションゲートＴＧ１〜ＴＧ３と、抵抗素子Ｒ１，Ｒ２とを含む。まず、これらの構成要素間の接続について説明する。

抵抗素子Ｒ２とトランジスタＱ１１，Ｑ１２とは、電源ラインＶＤＤとノードＮＤ３との間にこの順で直列に接続される。抵抗素子Ｒ１とトランジスタＱ１３，Ｑ１４とは、電源ラインＶＤＤとノードＮＤ３との間にこの順で直列に接続される。トランジスタＱ１７はノードＮＤ３と接地ラインＧＮＤとの間に接続され、電流源として用いられる。上記の抵抗素子Ｒ１，Ｒ２とトランジスタＱ１１〜Ｑ１４，Ｑ１７とによってカスコード増幅回路が構成される。差動対Ｑ１２，Ｑ１４のゲートには局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢがそれぞれ入力される。トランジスタＱ１３，Ｑ１１のドレインは、出力ノードＯＵＴ１，ＯＵＴ２として用いられる。

トランジスタＱ１５はトランジスタＱ１１，Ｑ１２の接続ノードＮＤ５とノードＮＤ４との間に接続され、トランジスタＱ１６はトランジスタＱ１３，Ｑ１４の接続ノードＮＤ６とノードＮＤ４との間に接続される。トランジスタＱ１８はノードＮＤ４と接地ラインＧＮＤとの間に接続され、電流源として用いられる。差動対Ｑ１６，Ｑ１５のゲートには局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢがそれぞれ入力される。差動対Ｑ１６，Ｑ１５は、負荷抵抗としての抵抗素子Ｒ１，Ｒ２およびトランジスタＱ１１，Ｑ１３を差動対Ｑ１２，Ｑ１４と共有する。差動対Ｑ１６，Ｑ１５および差動対Ｑ１２，Ｑ１４のバックゲートには所定のバイアス電圧ＶＲ１が与えられる。

ダイオード接続されたトランジスタＱ３０のドレインおよびゲートは、トランスミッションゲートＴＧ１を介してトランジスタＱ１８のゲートと接続されるとともに、トランスミッションゲートＴＧ２を介してトランジスタＱ１７のゲートと接続される。さらに、トランジスタＱ１７，Ｑ１８のゲートは、それぞれトランジスタＱ１９，Ｑ２０を介して接地される。トランジスタＱ１７〜Ｑ２０のバックゲートは接地される。

上記の回路構成において、制御部１２から出力された制御信号ＣＴＬ３がＨレベルのときは、トランスミッションゲートＴＧ１がオン状態になり、トランスミッションゲートＴＧ２がオフ状態になり、トランジスタＱ２０がオフ状態になり、トランジスタＱ１９がオン状態になる。これによって、トランジスタＱ１８には、トランジスタＱ３０のドレインに供給される参照電流ＩＲ１が流れる。一方、トランジスタＱ１７はオフ状態になる。この結果、差動対Ｑ１６，Ｑ１５のゲートにそれぞれ供給された局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが、出力ノードＯＵＴ１，ＯＵＴ２から出力される。

制御信号ＣＴＬ３がＬレベルのときは、オンおよびオフの状態が上記と逆になり、差動対Ｑ１２，Ｑ１４のゲートにそれぞれ供給された局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢが、出力ノードＯＵＴ１，ＯＵＴ２から出力される。

なお、セレクタ４０の選択動作を停止させるために、トランジスタＱ１１，Ｑ１３のゲートには、トランスミッションゲートＴＧ３を介して所定のバイアス電圧ＶＲ２が与えられるともに、トランジスタＱ２１を介して接地される。さらに、トランジスタＱ１１，Ｑ１３のバックゲートには所定のバイアス電圧ＶＲ３が与えられる。したがって、制御信号ＣＴＬ５がＨレベルのとき、トランスミッションゲートＴＧ３はオン状態になり、トランジスタＱ２１はオフ状態になるので、セレクタ４０は選択動作を行なう。制御信号ＣＴＬ５がＬレベルのときは、トランジスタＱ１１，Ｑ１３がオフ状態になるので、出力ノードＯＵＴ１，ＯＵＴ２はＨレベルに固定され、セレクタ４０は選択動作を停止する。

図１５は、図２の位相比較器４１およびコンパレータ４２の構成の一例を示す回路図である。

図１５を参照して、位相比較器４１はギルバートセル型の乗算器にローパスフィルタ用のコンデンサを付加した回路であり、ＮＭＯＳトランジスタＱ３１〜Ｑ３６と、抵抗素子Ｒ３，Ｒ４と、コンデンサＣ１，Ｃ２と、電流源ＩＳ１とを含む。まず、これらの構成要素間の接続について説明する。

トランジスタＱ３３，Ｑ３４のソースは共にトランジスタＱ３１を介してノードＮＤ１９と接続され、トランジスタＱ３５，Ｑ３６のソースは共にトランジスタＱ３２を介してノードＮＤ１９と接続される。ノードＮＤ１９と接地ノードＧＮＤとの間には電流源ＩＳ１が設けられる。トランジスタＱ３３，Ｑ３５のドレインは共に出力ノードＮＤ７に接続され、トランジスタＱ３４，Ｑ３６のドレインは共に出力ノードＮＤ８と接続される。トランジスタＱ３３，Ｑ３６のゲートは相互に接続され、トランジスタＱ３４、Ｑ３５のゲートは相互に接続される。抵抗素子Ｒ３は電源ラインＶＤＤと出力ノードＮＤ７との間に接続され、抵抗素子Ｒ３と並列にコンデンサＣ１が接続される。抵抗素子Ｒ４は電源ラインＶＤＤと出力ノードＮＤ８との間に接続され、抵抗素子Ｒ４と並列にコンデンサＣ２が接続される。

上記の回路構成において、トランジスタＱ３１のゲートとトランジスタＱ３２のゲートとの間に第１の差動入力信号Ｖｉｎ１が入力される。トランジスタＱ３３，Ｑ３６のゲートとトランジスタＱ３４，Ｑ３５のゲートとの間に第２の差動入力信号Ｖｉｎ２が入力される。この結果、差動入力信号Ｖｉｎ１と差動入力信号Ｖｉｎ２との積が出力ノードＮＤ７，ＮＤ８間から出力電圧ＶＰＤとして出力される。このとき、出力ノードＮＤ７，ＮＤ８は、それぞれコンデンサＣ１，Ｃ２を介して電源ラインＶＤＤと接続されているので、出力電圧ＶＰＤの交流成分は除去される。

次に、コンパレータ４２は、ＰＭＯＳトランジスタＱ３７，Ｑ３８と、抵抗素子Ｒ５と、電流源ＩＳ２とを含む。まずこれらの構成要素間の接続について説明する。

トランジスタＱ３７，Ｑ３８のソースは共に電流源ＩＳ２を介して電源ラインＶＤＤと接続される。トランジスタＱ３７，Ｑ３８のゲートは位相比較器４１の出力ノードＮＤ７，ＮＤ８とそれぞれ接続される。トランジスタＱ３７のドレインは抵抗素子Ｒ５を介して接地され、トランジスタＱ３８のドレインは接地される。トランジスタＱ３７のドレインは、さらに出力ノードＮＤ９に接続される。

上記の回路構成において、位相比較器４１の出力ノードＮＤ８の電圧が出力ノードＮＤ７の電圧よりも高い場合（出力電圧ＶＰＤが正の場合）、電流源ＩＳ２から出力された電流は主としてトランジスタＱ３７を流れるので、抵抗素子Ｒ５に生じる出力電圧ＶＣＭＰはＨレベルになる。逆に、出力電圧ＶＰＤが負の場合、電流源ＩＳ２から出力された電流は主としてトランジスタＱ３８を流れるので、抵抗素子Ｒ５に生じる出力電圧ＶＣＭＰはＬレベルになる。

［まとめ］
以上のとおり、実施の形態１のＲＦＩＣ１０によれば、局部信号生成部３９と混合器３４，３５と間の局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑの伝送経路にスイッチＳＷ１，ＳＷ２がそれぞれ設けられる。

キャリブレーション時にＩ信号側のＤＣオフセットを調整するときには、制御部１２は、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にする。これによって、直交変調部３０からはＩ信号側のキャリアリーク信号のみが出力される。この結果、従来よりも高精度にＩ信号側のＤＣオフセットを調整することができる。一方、Ｑ信号側のＤＣオフセットを調整するときには、制御部１２はスイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にする。これによって、直交変調部３０からＱ信号側のキャリアリーク信号のみが出力される。この結果、従来よりも高精度にＱ信号側のＤＣオフセットを調整することができる。

上記では、図２に示すようにＩ信号Ｄｉとオフセット補正値Ｍｉとがデジタル加算器３２によって加算され、Ｑ信号Ｄｑとオフセット補正値Ｍｑとがデジタル加算器３３によって加算された。デジタル加算器３２，３３に代えて、アナログ加算器をアンプ２６，２７と混合器３４，３５との間に設けてもよい。この場合、オフセット補正値Ｍｉをアナログ変換したＤＣオフセット補正信号がデジタルのＩ信号ＢＢ＿Ｉに加算され、オフセット補正値Ｍｑをアナログ変換したＤＣオフセット補正信号がデジタルＱ信号ＢＢ＿Ｑに加算される。

上記では、位相比較器４１が乗算器とローパスフィルタとによって構成されるアナログ型の場合について説明したが、位相比較器４１の構成はこれに限られるものでない。たとえば、位相周波数比較器（Phase Frequency Comparator）と呼ばれるデジタル型の位相比較器を用いることもできる。

＜実施の形態１の変形例＞
図１６は、この発明の実施の形態１の変形例によるＲＦＩＣ１０ＡにおいてＤＣオフセット補正に関わる部分を示すブロック図である。図１６のＲＦＩＣ１０Ａは、リミッティングアンプ４３，４４と遅延回路４５，４６（ＴＤ：Time Delay）とをさらに含む点で図２のＲＦＩＣ１０と異なる。その他の点については、図１６のＲＦＩＣ１０Ａは図２のＲＦＩＣ１０と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１６に示すように、リミッティングアンプ４４と遅延回路４６はこの順で加算器３６と位相比較器４１との間に設けられる。キャリブレーション時に直交変調部３０から出力されたキャリアリーク信号は、リミッティングアンプ４４によって電源電圧レベルまで増幅され、遅延回路４６によって位相調整される。同様に、リミッティングアンプ４３と遅延回路４５はこの順でセレクタ４０と位相比較器４１との間に設けられる。キャリブレーション時にセレクタ４０から出力された局部発振信号ＬＯ＿ＩまたはＬＯ＿Ｑは、リミッティングアンプ４３によって電源電圧レベルまで増幅され、遅延回路４５によって位相調整される。

リミッティングアンプ４３，４４によって正弦波を矩形波に変換することによって、位相比較器４１による位相差の検出精度を高めることができる。遅延回路４５，４６は、位相比較器４１の入力信号Ｖｉｎ２，Ｖｉｎ１の位相差を所定の好適な範囲にするために設けられている。位相比較器４１が乗算器とローパスフィルタとによって構成される場合には、入力信号Ｖｉｎ２，Ｖｉｎ１の位相差は０に近い値であることが望ましい。この場合、前述の式（１２）、（１４）ではｃｏｓθ＝１となるので、θ＝９０°または−９０°となる場合を避けることができる。

＜実施の形態２＞
図１７は、この発明の実施の形態２によるＤＣオフセット補正の手順を示すタイミング図である。図１７のタイミング図は、時刻ｔ３〜ｔ４までのＩ信号側のＤＣオフセットの補正と、時刻ｔ４〜ｔ５までのＱ信号側のＤＣオフセットの補正とがさらに付加される点で図９の実施の形態１のタイミング図と異なる。時刻ｔ１〜ｔ３までは図９の実施の形態１の場合と同じであるので、説明を繰返さない。

図２、図１７を参照して、Ｉ信号側のＤＣオフセット補正を行なう時刻ｔ３〜ｔ４の期間では、制御部１２は、スイッチＳＷ１，ＳＷ２のいずれもオン状態にする。この状態で、直交変調部３０の出力信号とセレクタ４０によって選択されたＩ信号側の局部発振信号ＬＯ＿Ｉとの位相差が位相比較器４１によって検出される。同様に、Ｑ信号側のＤＣオフセット補正を行なう時刻ｔ４〜ｔ５の期間では、制御部１２は、スイッチＳＷ１，ＳＷ２のいずれもオン状態にする。この状態で、直交変調部３０の出力信号とセレクタ４０によって選択されたＱ信号側の局部発振信号ＬＯ＿Ｑとの位相差が位相比較器４１によって検出される。

時刻ｔ１〜ｔ２の期間では、制御部１２は、Ｉ信号側のキャリアリークのみが出力されるようにスイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にして、キャリアリークが最小になるようにＩ信号側のオフセット補正を行なった。同様に、時刻ｔ２〜ｔ３の期間では、制御部１２は、Ｑ信号側のキャリアリークのみが出力されるようにスイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にして、キャリアリークが最小になるようにＱ信号側のオフセット補正を行なった。したがって、これらの期間では、Ｉ信号側のキャリアリークとＱ信号側のキャリアリークとが相互に干渉する場合のオフセット調整ができない。そこで、時刻ｔ３〜ｔ５では、制御部１２は、スイッチＳＷ１，ＳＷ２の両方ともオン状態にすることによって、直交変調部３０からＩ信号側のキャリアリークとＱ信号側のキャリアリークとの合成信号が出力されるようにしてオフセット補正を行なう。これによって、Ｉ信号側のキャリアリークとＱ信号側のキャリアリークとが相互に干渉する場合のＤＣオフセット補正の精度を実施の形態１の場合よりも高めることができる。

図１８は、この発明の実施の形態２によるＤＣオフセット補正の手順を示すフローチャートである。図１８のフローチャートにおいて、ステップＳ１〜Ｓ１０は、図１０に示した実施の形態１の場合と同じであるので説明を繰返さない。

図２、図１８を参照して、ステップＳ１１で、制御部１２は、ステップＳ１０で増減した最終のＱ信号側のＤＣオフセット補正値Ｍｑを保持する。Ｉ信号側のＤＣオフセット補正値ＭｉはステップＳ６で保持したオフセット補正値に設定される。

次のステップＳ１２で、制御部１２は、スイッチＳＷ１，ＳＷ２の両方ともオン状態にして、局部発振信号ＬＯ＿ＩがＩ信号側の混合器３４に出力され、局部発振信号ＬＯ＿ＱがＱ信号側の混合器３５に出力されるようにする。すなわち、制御部１２は、Ｉ信号側、Ｑ信号側の混合器３４，３５の両方とも混合信号を出力させる。

次のステップＳ１３で、制御部１２は、セレクタ４０によってＩ信号側の局部発振信号ＬＯ＿Ｉを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑにおける位相比較器４１の出力を検知する。Ｑ信号側のＤＣオフセット補正値ＭｑはステップＳ１１で保持した値で一定である。Ｉ信号側のＤＣオフセット補正値Ｍｉの初期値はステップＳ１１で設定された値であり、その後の値は後述するステップＳ１５で増減した値に設定される。

次のステップＳ１４で、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数（図１８の場合９回）に達したか否かが判定される。所定回数に達していない場合（ステップＳ１４でＮＯ）は、制御部１２は処理をステップＳ１５に進める。

ステップＳ１５で、制御部１２は、位相比較器４１の出力電圧の正負に応じてＩ信号側のＤＣオフセット補正値Ｍｉを増減する。制御部１２は、位相比較器４１の出力電圧が負の場合はＩ信号側のＤＣオフセット補正値Ｍｉを増加させ、位相比較器４１の出力電圧が正の場合はＩ信号側のＤＣオフセット補正値Ｍｉを減少させる。このとき、制御部１２は、ステップＳ５，Ｓ１０の場合と同様に、回数ごとに増減量を半減させ、最終的に最小ビットまで調整する。Ｉ信号側のＤＣオフセット補正値Ｍｉが増減後の値に設定された後、再びステップＳ１３が実行される。

ステップＳ１４で、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数に達した場合（ステップＳ１４でＹＥＳ）は、制御部１２は処理をステップＳ１６に進める。ステップＳ１６で、制御部１２は、ステップＳ１５で増減したときの最終のＩ信号側のＤＣオフセット補正値Ｍｉを保持する。Ｑ信号側のＤＣオフセット補正値ＭｑはステップＳ１１で保持した値に設定されている。

次のステップＳ１７で、制御部１２は、スイッチＳＷ１，ＳＷ２の両方ともオン状態にして、局部発振信号ＬＯ＿ＩがＩ信号側の混合器３４に出力され、局部発振信号ＬＯ＿ＱがＱ信号側の混合器３５に出力されるようにする。すなわち、制御部１２は、Ｉ信号側、Ｑ信号側の混合器３４，３５の両方とも混合信号を出力させる。

次のステップＳ１８で、制御部１２は、セレクタ４０によってＱ信号側の局部発振信号ＬＯ＿Ｑを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑにおける位相比較器４１の出力を検知する。Ｉ信号側のＤＣオフセット補正値ＭｉはステップＳ１６で保持された最終のオフセット補正値に設定して変化しない。Ｑ信号側のＤＣオフセット補正値Ｍｑの初期値はステップＳ１１で保持された値であり、その後の値は後述するステップＳ２０で増減された値に設定される。

次のステップＳ１９で、制御部１２は、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数（図１８の場合９回）に達したか否かを判定する。所定回数に達していない場合（ステップＳ１９でＮＯ）は、制御部１２は処理をステップＳ２０に進める。

ステップＳ２０で、制御部１２は、位相比較器４１の出力電圧の正負に応じてＱ信号側のＤＣオフセット補正値Ｍｑを増減する。制御部１２は、位相比較器４１の出力電圧が負の場合はＱ信号側のＤＣオフセット補正値Ｍｑを増加させ、位相比較器４１の出力が正の場合はＱ信号側のＤＣオフセット補正値Ｍｑを減少させる。このとき、制御部１２は、ステップＳ５，Ｓ１０，Ｓ１５の場合と同様に、回数ごとに増減量を半減させ、最終的に最小ビットまで調整する。Ｑ信号側のＤＣオフセット補正値Ｍｑが増減後の値に設定された後、再びステップＳ１８が実行される。

ステップＳ１９で、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数に達した場合（ステップＳ１９でＹＥＳ）は、制御部１２は処理をステップＳ２１に進める。

ステップＳ２１で、制御部１２は、ステップＳ２０で増減したときの最終のＱ信号側のＤＣオフセット補正値Ｍｑを保持する。このとき、Ｉ信号側は、ステップＳ１５で増減されたときの最終のＤＣオフセット値が保持されている。以上によって、制御部１２によるオフセット補正手順が終了する。

＜実施の形態３＞
図１９は、この発明の実施の形態３によるＲＦＩＣ１０ＢのうちＤＣオフセット補正に関わる部分を示したブロック図である。

図１９のＲＦＩＣ１０Ｂの直交変調部３０Ａは、制御部１２からの制御信号ＣＴＬ１，ＣＴＬ２にそれぞれ応じて動作状態と停止状態とに切替わる混合器３４Ａ，３５Ａと、加算器３６とを含む。すなわち、直交変調部３０Ａは、スイッチＳＷ１，ＳＷ２に代えて、動作状態と停止状態とに切替可能な混合器３４Ａ，３５Ａを含む点で図１６の直交変調部３０と異なる。図１９のその他の点については、図１６のＲＦＩＣ１０Ａと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

送信時には、混合器３４Ａ，３５Ａがともに動作状態になるように制御される。この場合、Ｉ信号ＢＢ＿Ｉと局部発振信号ＬＯ＿Ｉとが混合器３４Ａによって混合され、Ｑ信号ＢＢ＿Ｑと局部発振信号ＬＯ＿Ｑとが混合器３５Ｂによって混合される。加算器３６は、混合器３４Ａから出力された交流信号と混合器３５Ａから出力された交流信号とを加算することによって送信信号を生成する。

キャリブレーション時には、混合器３４Ａが動作状態になりかつ混合器３５Ａが停止状態になることによって、オフセット補正信号ＯＳ＿Ｉ信号と局部発振信号ＬＯ＿Ｉとを混合器３４Ａによって混合した信号が加算器３６から出力される。逆に、混合器３４Ａが停止状態になりかつ混合器３５Ａが動作状態になることによって、オフセット補正信号ＯＳ＿Ｑと局部発振信号ＬＯ＿Ｑとを混合器３５Ａによって混合した信号が加算器３６から出力される。混合器３４Ａ，３５Ａの両方が動作状態のときは、混合器３４Ａ，３５Ａから出力された交流信号が加算器３６によって加算されて出力される。

したがって、機能的には、直交変調部３０Ａは実施の形態１，２の直交変調部３０と同じである。このため、実施の形態１，２と同様の手順でＤＣオフセット補正を行なうことができる。この結果、実施の形態１，２の場合と同様に、従来よりも高精度のＤＣオフセット補正を行なうことができる。

図２０は、図１９の直交変調部３０Ａの構成の一例を示す回路図である。
図２０を参照して、直交変調部３０Ａは、図１９に示した混合器３４Ａ，３５Ａおよび加算器３６に加えて、電流調整部４９を含む。混合器３４Ａは、ＮＭＯＳトランジスタＱ５１〜Ｑ５８と、トランスミッションゲートＴＧ４とを含む。混合器３５ＡはＮＭＯＳトランジスタＱ６１〜Ｑ６８と、トランスミッションゲートＴＧ５とを含む。加算器３６は、抵抗素子Ｒ６，Ｒ７を含む。電流調整部４９は、定電流源ＣＳ１，ＣＳ２と、ＮＡＮＤ回路４７と、インバータ４８と、トランスミッションゲートＴＧ６と、ＮＭＯＳトランジスタＱ７０とを含む。

混合器３４Ａは、ギルバートセル型の混合器に、トランスミッションゲートＴＧ４とＮＭＯＳトランジスタＱ５８とを付加したものである。同様に、混合器３５Ａは、ギルバートセル型の混合器に、トランスミッションゲートＴＧ５とＮＭＯＳトランジスタＱ６８とを付加したものである。したがって、トランスミッションゲートＴＧ４，ＴＧ５とＮＭＯＳトランジスタＳ６８，Ｓ６９とを除いた構成は、図１３の混合器３４，３５の構成と同一である。以下の説明では、図１３の混合器３４，３５と共通する部分については同一の参照符号を付して説明を繰返さない。

図２０の混合器３４Ａにおいて、電流源用のトランジスタＱ５７のゲートは、トランスミッションゲートＴＧ４を介して所定のバイアス電圧ＶＲ４が印加されるとともに、トランジスタＱ５８を介して接地される。トランスミッションゲートＴＧ４を構成するＮＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ１が入力され、ＰＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ１を反転させた信号／ＣＴＬ１が入力される。ＮＭＯＳトランジスタＱ５８のゲート電極には、制御信号ＣＴＬ１を反転させた信号／ＣＴＬ１が入力される。

したがって、図１９の制御部１２から出力された制御信号ＣＴＬ１がＨレベルのとき、トランスミッションゲートＴＧ４はオン状態になり、トランジスタＱ５８はオフ状態になる。この結果、トランジスタＱ５７にはバイアス電圧ＶＲ４に応じた電流が流れる。これによって、局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号がノードＮＤ１２，ＮＤ１３間に出力される。一方、制御信号ＣＴＬ１がＬレベルのとき、トランスミッションゲートＴＧ４はオフ状態になり、トランジスタＱ５８はオン状態になる。この結果、トランジスタＱ５７はオフ状態になるので、ノードＮＤ１２，ＮＤ１３間には局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号は出力されない。

同様に、混合器３５Ａにおいて、電流源用のトランジスタＱ６７のゲートは、トランスミッションゲートＴＧ５を介して所定のバイアス電圧ＶＲ５が印加されるとともに、トランジスタＱ６８を介して接地される。トランスミッションゲートＴＧ５を構成するＮＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ２が入力され、ＰＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ２を反転させた信号／ＣＴＬ２が入力される。ＮＭＯＳトランジスタＱ６８のゲート電極には、制御信号ＣＴＬ２を反転させた信号／ＣＴＬ２が入力される。

したがって、図１９の制御部１２から出力された制御信号ＣＴＬ２がＨレベルのとき、トランスミッションゲートＴＧ５はオン状態になり、トランジスタＱ６８はオフ状態になる。この結果、トランジスタＱ６７にはバイアス電圧ＶＲ５に応じた電流が流れる。これによって、局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号がノードＮＤ１２，ＮＤ１３間に出力される。一方、制御信号ＣＴＬ２がＬレベルのとき、トランスミッションゲートＴＧ５はオフ状態になり、トランジスタＱ６８はオン状態になる。この結果、トランジスタＱ６７はオフ状態になるので、ノードＮＤ１２，ＮＤ１３間には局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号は出力されない。

加算器３６を構成する抵抗素子Ｒ６，Ｒ７は、混合器３４，３５の共通の負荷抵抗として用いられる。したがって、制御信号ＣＴＬ１，ＣＴＬ２が共にＨレベルの場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３４から出力される交流信号と混合器３５から出力される交流信号とを加算した信号になる。制御信号ＣＴＬ１のみがＨレベルの場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３４から出力された交流信号になる。制御信号ＣＴＬ２のみがＨレベルの場合には、ノードＮＤ１２，ＮＤ１３間から出力される交流信号成分は、混合器３５から出力された交流信号になる。

図２０の電流調整部４９は、ノードＮＤ１２，ＮＤ１３のＤＣ電圧レベルを調整するために設けられる。電柱調整部４９において、定電流源ＣＳ１はノードＮＤ１２と接地ラインＧＮＤとの間に接続され、定電流源ＣＳ２はノードＮＤ１３と接地ラインＧＮＤとの間に接続される。定電流源ＣＳ１，ＣＳ２はそれぞれ制御端子を有し、外部からトランスミッションゲートＴＧ６を介して制御端子に与えられたバイアス電圧ＶＲ６に応じて出力電流が調整される。制御信号ＣＴＬ１，ＣＴＬ２が共にＨレベルのときトランジスタＱ５７，Ｑ６７の各々に流れる電流をＩｏとすると、定電流源ＣＳ１，ＣＳ２の各々からＩｏ／２の電流が出力されるようにバイアス電圧ＶＲ６が調整される。定電流源ＣＳ１，ＣＳ２の各制御端子は、さらに、トランジスタＱ７０を介して接地ラインＧＮＤに接続される。

電流調整部４９のＮＡＮＤ回路４７は、図１９の制御部１２から出力された制御信号ＣＴＬ１，ＣＴＬ２のＮＡＮＤ演算結果を制御信号ＣＴＬ６として出力する。制御信号ＣＴＬ６は、制御信号ＣＴＬ１，ＣＴＬ２の一方がＨレベルで他方がＬレベルのときＨレベルであり、制御信号ＣＴＬ１，ＣＴＬ２の両方ともＨレベルのときＬレベルになる。トランスミッションゲートＴＧ６を構成するＮＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ６が入力され、ＰＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ６を反転させた信号／ＣＴＬ６が入力される。ＮＭＯＳトランジスタＱ７０のゲート電極には、制御信号ＣＴＬ６を反転させた信号／ＣＴＬ６が入力される。

制御信号ＣＴＬ１，ＣＴＬ２がそれぞれＨレベル、Ｌレベルのとき、トランジスタＱ５７に流れる電流の大きさはＩｏであり、トランジスタＱ６７はオフ状態となって電流が流れない。このとき、制御信号ＣＴＬ６はＨレベルであるので、定電流源ＣＳ１，ＣＳ２の各々を流れる電流はＩｏ／２である。この結果、抵抗素子Ｒ６，Ｒ７の各々に流れる電流の合計は２×Ｉｏとなって、送信モード時（制御信号ＣＴＬ１，ＣＴＬ２が共にＨレベルのとき）に流れる電流と等しくなる。すなわち、ノードＮＤ１２，ＮＤ１３のＤＣ電圧レベルは、送信モード時と較正モード時とで等しくなるので、正しくキャリブレーションを行なうことができる。

＜実施の形態４＞
図２１は、この発明の実施の形態４によるＲＦＩＣ１０ＣのうちＤＣオフセット補正に関わる部分を示したブロック図である。

図２１のＲＦＩＣ１０Ｃの直交変調部３０Ｂは、スイッチＳＷ１，ＳＷ２が局部信号生成部３９と混合器３４，３５との間の局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑの経路上でなく、混合器３４，３５と加算器３６との間の混合信号の経路上に設けられている点で、図１６の直交変調部３０と異なる。図２１のその他の点については、図１６のＲＦＩＣ１０Ａと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

送信時には、スイッチＳＷ１，ＳＷ２がともにオン状態になるように制御される。この場合、混合器３４によってＩ信号ＢＢ＿Ｉと局部発振信号ＬＯ＿Ｉとを混合した交流信号と、混合器３５によってＱ信号ＢＢ＿Ｑと局部発振信号ＬＯ＿Ｑとを混合した交流信号とが、加算器３６によって加算されて送信信号が生成される。

キャリブレーション時には、スイッチＳＷ１がオン状態になり、スイッチＳＷ２がオフ状態になることによって、オフセット補正信号ＯＳ＿Ｉ信号と局部発振信号ＬＯ＿Ｉとを混合器３４によって混合した信号が加算器３６から出力される。逆に、スイッチＳＷ１がオフ状態になり、スイッチＳＷ２がオン状態になることによって、オフセット補正信号ＯＳ＿Ｑと局部発振信号ＬＯ＿Ｑとを混合器３５によって混合した信号が加算器３６から出力される。スイッチＳＷ１，ＳＷ２の両方ともオン状態の場合には、混合器３４，３５から出力された交流信号が加算器３６によって加算されて出力される。

したがって、機能的には、直交変調部３０Ｂは実施の形態１，２の直交変調部３０と同じである。このため、実施の形態１，２と同様の手順でＤＣオフセット補正を行なうことができる。この結果、実施の形態１，２の場合と同様に、従来よりも高精度のＤＣオフセット補正を行なうことができる。

図２２は、図２１の直交変調部３０Ｂの構成の一例を示す回路図である。
図２２を参照して、直交変調部３０Ｂは、図２１に示した混合器３４，３５、スイッチＳＷ１，ＳＷ２、および加算器３６に加えて、電流調整部４９を含む。図２２の混合器３４，３５および加算器３６の構成は図１３と同一である。さらに、図２２の電流調整部４９の構成は、図２０と同一である。したがって、同一または相当する部分には同一の参照符号を付してこれらの構成についての説明を繰返さない。

スイッチＳＷ１は、トランスミッションゲートＴＧ７，ＴＧ８を含む。トランスミッションゲートＴＧ７は、トランジスタＱ５１，Ｑ５４のドレインとノードＮＤ１２との間に設けられる。トランスミッションゲートＴＧ８は、トランジスタＱ５２、Ｑ５３のドレインとノードＮＤ１３との間に設けられる。トランスミッションゲートＴＧ７，ＴＧ８の各々を構成するＮＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ１が入力され、ＰＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ１を反転させた信号／ＣＴＬ１が入力される。

したがって、図２１の制御部１２から出力された制御信号ＣＴＬ１がＨレベルのとき、トランスミッションゲートＴＧ７，ＴＧ８はオン状態になる。この結果、局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号がノードＮＤ１２，ＮＤ１３間に出力される。一方、制御信号ＣＴＬ１がＬレベルのとき、トランスミッションゲートＴＧ７，ＴＧ８はオフ状態になるので、ノードＮＤ１２，ＮＤ１３間には局部発振信号ＬＯ＿ＩとＩ信号ＢＢ＿Ｉとを混合した信号は出力されない。

同様に、スイッチＳＷ２は、トランスミッションゲートＴＧ９，ＴＧ１０を含む。トランスミッションゲートＴＧ９は、トランジスタＱ６１，Ｑ６４のドレインとノードＮＤ１２との間に設けられる。トランスミッションゲートＴＧ１０は、トランジスタＱ６２、Ｑ６３のドレインとノードＮＤ１３との間に設けられる。トランスミッションゲートＴＧ９，ＴＧ１０の各々を構成するＮＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ２が入力され、ＰＭＯＳトランジスタのゲート電極には制御信号ＣＴＬ２を反転させた信号／ＣＴＬ２が入力される。

したがって、図２１の制御部１２から出力された制御信号ＣＴＬ２がＨレベルのとき、トランスミッションゲートＴＧ９，ＴＧ１０はオン状態になる。この結果、局部発振信号ＬＯ＿ＱとＱ信号ＢＢ＿Ｑとを混合した信号がノードＮＤ１２，ＮＤ１３間に出力される。一方、制御信号ＣＴＬ２がＬレベルのとき、トランスミッションゲートＴＧ９，ＴＧ１０はオフ状態になるので、ノードＮＤ１２，ＮＤ１３間には局部発振信号ＬＯ＿ＱとＱ信号ＢＢ＿Ｑとを混合した信号は出力されない。

＜実施の形態５＞
図２３は、この発明の実施の形態５によるＲＦＩＣ１０ＤのうちＤＣオフセット補正に関わる部分を示したブロック図である。図２３のＲＦＩＣ１０Ｄは、キャリアリークの検出方法が実施の形態１〜４のＲＦＩＣ１０，１０Ａ，１０Ｂ，１０Ｃと異なる。実施の形態１〜４では位相比較器４１によってキャリアリーク信号が検出されていたが、図２３のＲＦＩＣ１０Ｄでは、レベル検出器６１によってキャリアリーク信号の信号レベルが直接検出される。以下、具体的な構成について説明する。

図２３を参照して、ＲＦＩＣ１０Ｄは、局部信号生成部３９と、デジタル−アナログ変換器２２，２３と、ローパスフィルタ２４，２５と、直交変調部３０Ｃと、レベル検出器６１と、オフセット補正部２１Ａと、制御部１２とを含む。局部信号生成部３９、デジタル−アナログ変換器２２，２３、およびローパスフィルタ２４，２５については、実施の形態１〜４の場合と同じであるので説明を繰り返さない。

図２３の直交変調部３０Ｃは、混合器３４Ｂ，３５Ｂと、加算器３６と、スイッチＳＷ１，ＳＷ２とを含む。これらの構成および動作は、実施の形態１のＲＦＩＣ１０，１０Ａと同じである。

特に、図２３では、混合器３４Ｂ，３５Ｂおよび加算器３６についてギルバートセル回路を用いた回路例が示されている。図２３の回路例は図１３で説明した混合器３４，３５および加算器３６の構成とほぼ同じであるので、同一または相当する部分については同一の参照符号を付して説明を繰り返さない。図１３の混合器３４，３５と異なる点は、図２３の混合器３４Ｂ，３５Ｂには、トランジスタＱ５７，Ｑ６７が含まれない点である。図２３において、トランジスタＱ５５，Ｑ５６，Ｑ６５，Ｑ６６のソースは接地ラインＧＮＤに直接接続される。

レベル検出器６１は、加算器３６の出力ノードＮＤ１２，ＮＤ１３に出力された高周波信号の信号レベルを検出する。検出された信号レベルはオフセット補正部２１Ａに出力される。

オフセット補正部２１Ａは、キャリブレーション時に、直交変調部３０ＣにＩ信号用のＤＣオフセット補正値およびＱ信号用のＤＣオフセット補正値を出力する。このとき、オフセット補正部２１Ａは、制御部１２の指令に従って、レベル検出器６１によって検出された信号レベルが最小となるようにＤＣオフセット補正値の大きさを調整する。送信時には、オフセット補正部２１Ａは、入力されたＩ信号ＤｉおよびＱ信号Ｄｑにキャリブレーション時に調整したオフセット補正値を付加して出力する。

制御部１２は、キャリブレーション時に、スイッチＳＷ１，ＳＷ２をオン状態またはオフ状態にする。スイッチＳＷ１，ＳＷ２の具体的な制御方法は、実施の形態１，２の場合と同様であるので詳しい説明を繰返さない。ただし、実施の形態１，２の場合には、位相比較器４１の出力電圧の正負に応じてＤＣオフセット補正値Ｍｉ，Ｍｑを増減していたが（図１０のステップＳ５，Ｓ１０、図１８のステップＳ５，Ｓ１０，Ｓ１５，Ｓ２０を参照）、実施の形態５の場合には、レベル検出器６１で検出された信号レベルが最小となるようにＤＣオフセット補正値Ｍｉ，Ｍｑを増減する。実施の形態５の場合においても、実施の形態１，２の場合と同様に高精度のＤＣオフセット補正が可能になる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 通信機、２ ベースバンド回路、４ 電力増幅器、１１ インターフェース部、１２ 制御部、２１，２１Ａ オフセット補正部、２２，２３ デジタル−アナログ変換器、２４，２５ ローパスフィルタ、２８ 局部発振器、２９ 移相器、３０，３０Ａ，３０Ｂ 直交変調部、３２，３３ デジタル加算器、３４，３５，３４Ａ，３５Ａ 混合器、３６ 加算器、３９ 局部信号生成部、４０ セレクタ、４１ 位相比較器、４２ コンパレータ、４３，４４ リミッティングアンプ、４５，４６ 遅延回路、６１ レベル検出器、ＢＢ＿Ｉ Ｉ信号（ベースバンド信号）、ＢＢ＿Ｑ Ｑ信号（ベースバンド信号）、ＣＴＬ１，ＣＴＬ２，ＣＴＬ３ 制御信号、Ｄｉ Ｉ信号（デジタル）、Ｄｉ Ｑ信号（デジタル）、ＩＴ，ＩＢ 差動入力端子、ＬＯ＿Ｉ，ＬＯ＿Ｑ 局部発振信号、Ｍｉ，Ｍｑ ＤＣオフセット補正値、ＯＳ＿Ｉ，ＯＳ＿Ｑ ＤＣオフセット信号、ＱＴ，ＱＢ 差動入力端子、ＳＷ１，ＳＷ２ スイッチ、Ｖｉ，Ｖｑ ＤＣオフセット電圧。

Claims (9)

1. 動作モードとして送信モードと較正モードとを有する通信装置であって、
   互いに９０°位相の異なる第１および第２の局部発振信号を生成する局部信号生成部と、
   前記第１の局部発振信号を受け、第１の制御信号が活性化されたときに前記第１の局部発振信号を出力する第１のスイッチと、
   前記第２の局部発振信号を受け、第２の制御信号が活性化されたときに前記第２の局部発振信号を出力する第２のスイッチと、
   第１の入力部を有し、前記第１の入力部に入力された信号と前記第１のスイッチから出力された交流信号成分とを乗算して出力する第１の混合器と、
   第２の入力部を有し、前記第２の入力部に入力された信号と前記第２のスイッチから出力された交流信号成分とを乗算して出力する第２の混合器とを備え、
   前記第１の入力部には、前記較正モード時に、調整中の第１のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第１のオフセット補正信号が付加された第１のベースバンド信号が入力され、
   前記第２の入力部には、前記較正モード時に、調整中の第２のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第２のオフセット補正信号が付加された第２のベースバンド信号が入力され、
   さらに、前記第１および第２の混合器から出力された交流信号成分を加算して出力する加算器と、
   前記第１および第２の制御信号を出力するとともに、前記較正モード時に前記加算器の出力信号に基づいて前記第１および第２のオフセット補正信号を調整する制御部とを備え、
   前記制御部は、前記較正モード時に前記第１および第２の制御信号の少なくとも一方を活性化する、通信装置。
2. 動作モードとして送信モードと較正モードとを有する通信装置であって、
   互いに９０°位相の異なる第１および第２の局部発振信号を生成する局部信号生成部と、
   第１の入力部を有し、第１の制御信号が活性化されたときに動作状態となって前記第１の入力部に入力された信号と前記第１の局部発振信号とを混合して出力する第１の混合器と、
   第２の入力部を有し、第２の制御信号が活性化されたときに動作状態となって前記第２の入力部に入力された信号と前記第２の局部発振信号とを混合して出力する第２の混合器とを備え、
   前記第１の入力部には、前記較正モード時に、調整中の第１のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第１のオフセット補正信号が付加された第１のベースバンド信号が入力され、
   前記第２の入力部には、前記較正モード時に、調整中の第２のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第２のオフセット補正信号が付加された第２のベースバンド信号が入力され、
   さらに、前記第１および第２の混合器から出力された交流信号成分を加算して出力する加算器と、
   前記第１および第２の制御信号を出力するとともに、前記較正モード時に前記加算器の出力信号に基づいて前記第１および第２のオフセット補正信号を調整する制御部とを備え、
   前記制御部は、前記較正モード時に前記第１および第２の制御信号の少なくとも一方を活性化する、通信装置。
3. 動作モードとして送信モードと較正モードとを有する通信装置であって、
   互いに９０°位相の異なる第１および第２の局部発振信号を生成する局部信号生成部と、
   第１の入力部を有し、前記第１の入力部に入力された信号と前記第１の局部発振信号とを混合して出力する第１の混合器と、
   第２の入力部を有し、前記第２の入力部に入力された信号と前記第２の局部発振信号とを混合して出力する第２の混合器とを備え、
   前記第１の入力部には、前記較正モード時に、調整中の第１のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第１のオフセット補正信号が付加された第１のベースバンド信号が入力され、
   前記第２の入力部には、前記較正モード時に、調整中の第２のオフセット補正信号が入力され、前記送信モード時に、調整後の前記第２のオフセット補正信号が付加された第２のベースバンド信号が入力され、
   さらに、前記第１の混合器の出力信号を受け、第１の制御信号が活性化されたときに前記第１の混合器の出力信号を出力する第１のスイッチと、
   前記第２の混合器の出力信号を受け、第２の制御信号が活性化されたときに前記第２の混合器の出力信号を出力する第２のスイッチと、
   前記第１および第２のスイッチから出力された交流信号成分を加算する加算器と、
   前記第１および第２の制御信号を出力するとともに、前記較正モード時に前記加算器の出力信号に基づいて前記第１および第２のオフセット補正信号を調整する制御部とを備え、
   前記制御部は、前記較正モード時に前記第１および第２の制御信号の少なくとも一方を活性化する、通信装置。
4. 前記通信装置は、前記加算器の出力信号と前記第１および第２の局部発振信号のうち前記制御部によって選択された信号との位相差を検出する位相比較器をさらに備え、
   前記制御部は、前記較正モード時に、前記位相比較器によって検出された位相差に基づいて前記第１および第２のオフセット補正信号を調整する、請求項１〜３のいずれか１項に記載の通信装置。
5. 前記制御部は、前記較正モード時に、前記第１の制御信号を活性化しかつ前記第２の制御信号を非活性化した状態で前記第１のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号と選択した前記第１の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第１のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第１のオフセット補正信号とし、
   前記制御部は、前記較正モード時に、前記第１の制御信号を非活性化しかつ前記第２の制御信号を活性化した状態で前記第２のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号と選択した前記第２の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第２のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第２のオフセット補正信号とする、請求項４に記載の通信装置。
6. 前記制御部は、前記較正モード時に、前記第１の制御信号を活性化しかつ前記第２の制御信号を非活性化した状態で前記第１のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号と選択した前記第１の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第１のオフセット補正信号を第１の仮補正信号とし、
   前記制御部は、前記較正モード時に、前記第１の制御信号を非活性化しかつ前記第２の制御信号を活性化した状態で前記第２のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号と選択した前記第２の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第２のオフセット補正信号を第２の仮補正信号とし、
   前記制御部は、前記較正モード時に、前記第１および第２の制御信号を両方とも活性化した状態で、前記第２のオフセット補正信号を前記第２の仮補正信号に固定して前記第１のオフセット補正信号を前記第１の仮補正信号からさらに変化させたとき、前記加算器の出力信号と選択した前記第１の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第１のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第１のオフセット補正信号とし、
   前記制御部は、前記較正モード時に、前記第１および第２の制御信号を両方とも活性化した状態で前記第１のオフセット補正信号を調整後の値に固定して前記第２のオフセット補正信号を前記第２の仮補正信号からさらに変化させたとき、前記加算器の出力信号と選択した前記第２の局部発振信号との位相差を前記位相比較器によってモニターし、モニターした位相差が１８０°変化するときの前記第２のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第２のオフセット補正信号とする、請求項４に記載の通信装置。
7. 前記通信装置は、前記加算器の出力信号の信号レベルを検出するレベル検出器をさらに備え、
   前記制御部は、前記較正モード時に、前記レベル検出器によって検出された信号レベルに基づいて前記第１および第２のオフセット補正信号を調整する、請求項１〜３のいずれか１項に記載の通信装置。
8. 前記制御部は、前記較正モード時に、前記第１の制御信号を活性化しかつ前記第２の制御信号を非活性化した状態で前記第１のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときの前記第１のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第１のオフセット補正信号とし、
   前記制御部は、前記較正モード時に、前記第１の制御信号を非活性化しかつ前記第２の制御信号を活性化した状態で前記第２のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときの前記第２のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第２のオフセット補正信号とする、請求項７に記載の通信装置。
9. 前記制御部は、前記較正モード時に、前記第１の制御信号を活性化しかつ前記第２の制御信号を非活性化した状態で前記第１のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときの前記第１のオフセット補正信号を第１の仮補正信号とし、
   前記制御部は、前記較正モード時に、前記第１の制御信号を非活性化しかつ前記第２の制御信号を活性化した状態で前記第２のオフセット補正信号の大きさを変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときの前記第２のオフセット補正信号を第２の仮補正信号とし、
   前記制御部は、前記較正モード時に、前記第１および第２の制御信号を両方とも活性化した状態で、前記第２のオフセット補正信号を前記第２の仮補正信号に固定して前記第１のオフセット補正信号を前記第１の仮補正信号からさらに変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときのオフセット補正信号を、前記送信モード時に用いられる調整後の前記第１のオフセット補正信号とし、
   前記制御部は、前記較正モード時に、前記第１および第２の制御信号を両方とも活性化した状態で前記第１のオフセット補正信号を調整後の値に固定して前記第２のオフセット補正信号を前記第２の仮補正信号からさらに変化させたとき、前記加算器の出力信号の信号レベルを前記レベル検出器によってモニターし、モニターした信号レベルが最小になったときの前記第２のオフセット補正信号を、前記送信モード時に用いられる調整後の前記第２のオフセット補正信号とする、請求項７に記載の通信装置。

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