JP2011096825A

JP2011096825A - Semiconductor integrated circuit

Info

Publication number: JP2011096825A
Application number: JP2009248864A
Authority: JP
Inventors: Akira Saito; 彰齋藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-10-29
Filing date: 2009-10-29
Publication date: 2011-05-12

Abstract

<P>PROBLEM TO BE SOLVED: To suppress an increase in power consumption caused by gate leakage, and reduce noise between power supplies [VDD]-[GND]. <P>SOLUTION: The semiconductor integrated circuit includes a function block and a region part 3b. The function block is arranged between the power supplies [VDD]-[GND] and constantly operates. In the region part 3b, a peripheral function block 4 is arranged between a signal line 9 and the power supply [GND], and executes an operation mode and a non-operation mode. A power supply switch MP is arranged between the power supply [VDD] and the signal line 9, supplies a voltage VDD to the signal line 9 in the operation mode, and interrupts supply of the voltage VDD to the signal line 9 in the non-operation mode. An MOS transistor is arranged in the peripheral function block 4, is connected to one of the power supply [VDD] and the power supply [GND] by a back gate, is connected to the other power supply by a gate thereof, and generates parasitic capacitance between the gate and the back gate in the non-operation mode. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体集積回路に関し、特に半導体集積回路のノイズ低減に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to noise reduction of a semiconductor integrated circuit.

近年のＬＳＩ（Ｌａｒｇｅ−ＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）製造プロセス技術においては、トランジスタの微細化が進むにつれて、ゲート酸化膜の膜厚が薄くなり、ゲート電極と基板との間にゲートリークが発生する問題が生じている。このゲートリークによる電流は、回路全体の消費電力の増大を招くことから、ゲート酸化膜の薄膜化が進む今日では、ますます顕著となっている。 In recent LSI (Large-Scale Integrated Circuit) manufacturing process technology, as the miniaturization of transistors progresses, the thickness of the gate oxide film becomes thinner, causing a problem that gate leakage occurs between the gate electrode and the substrate. ing. The current due to the gate leakage increases the power consumption of the entire circuit, and is becoming more prominent today as the gate oxide film becomes thinner.

このゲートリークによる電流は、ゲート酸化膜を電荷が突き抜けることによって生じることから、トランジスタのゲート面積及びゲート印加電圧に比例して増大する。 The current due to the gate leakage is generated by the charge penetrating through the gate oxide film, and thus increases in proportion to the gate area of the transistor and the gate applied voltage.

特に、ＬＳＩの内部回路に電源電圧を伝達する電源ラインと接地電圧を伝達する接地ラインとの間に、ノイズを低減するためのデカップリング容量（寄生容量）が設けられる。寄生容量は、電源安定化を目的として設けられ、例えば、その寄生容量としてＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが使用される。しかし、寄生容量の容量値の増加のために、ＭＯＳトランジスタのゲート面積を可能な限り大きく設計している場合が多く、微細化の進展によりゲートリークの問題が深刻化することが予想される。 In particular, a decoupling capacitance (parasitic capacitance) for reducing noise is provided between a power supply line that transmits a power supply voltage to an internal circuit of the LSI and a ground line that transmits a ground voltage. The parasitic capacitance is provided for the purpose of power supply stabilization. For example, a MOS (Metal Oxide Semiconductor) transistor is used as the parasitic capacitance. However, in order to increase the capacitance value of the parasitic capacitance, the gate area of the MOS transistor is often designed to be as large as possible, and it is expected that the problem of gate leakage will become serious due to the progress of miniaturization.

このようなゲートリークの問題を解決するために、従来では、ＬＳＩ内部回路の機能ブロック毎にＭＯＳトランジスタによる寄生容量（以下、ＭＯＳ容量）を設け、動作していない機能ブロックへの電源供給をスイッチにより遮断する方法（第１の方法）や、機能ブロックの非動作状態に応じ、その機能ブロックに対応する電源電圧又は接地電圧とＭＯＳ容量との間を電気的に分離する方法（第２の方法）を実施している。 In order to solve such a gate leakage problem, conventionally, a parasitic capacitance (hereinafter referred to as MOS capacitance) is provided by a MOS transistor for each functional block of the LSI internal circuit, and the power supply to the functional block that is not operating is switched. (First method) or a method of electrically separating the power supply voltage or ground voltage corresponding to the functional block and the MOS capacitor according to the non-operating state of the functional block (second method) ).

図１は、特開２００３−１３２６８３号公報に記載された技術（第１の方法）として、ＬＯＧＩＣ回路とＳＲＡＭ回路とを混載した半導体集積回路の構成を示している。従来の半導体集積回路は、チップ（ＣＨＩＰ）に設けられた入出力回路ＩＯ（ＩＯ回路）、ロジック回路ＬＯＧＩＣ（ＬＯＧＩＣ回路）、スタティックメモリ回路ＳＲＡＭ（ＳＲＡＭ回路）、電源制御系ＰＯＷを具備している。 FIG. 1 shows a configuration of a semiconductor integrated circuit in which a LOGIC circuit and an SRAM circuit are mounted together as a technique (first method) described in Japanese Patent Laid-Open No. 2003-132683. A conventional semiconductor integrated circuit includes an input / output circuit IO (IO circuit), a logic circuit LOGIC (LOGIC circuit), a static memory circuit SRAM (SRAM circuit), and a power control system POW provided on a chip (CHIP). .

ＩＯ回路は、外部からの電源電圧として第１低電圧側電源電圧ＶｓｓＱ、第１高電圧側電源電圧ＶｄｄＱが供給される。第１高電圧側電源電圧ＶｄｄＱは、第１低電圧側電源電圧ＶｓｓＱよりも高く、その電圧差（ＶｄｄＱ−ＶｓｓＱ）は、規格により決められている。一例として、第１高電圧側電源電圧ＶｄｄＱは３．３Ｖであり、第１低電圧側電源電圧ＶｓｓＱは０Ｖであるものとする。 The IO circuit is supplied with the first low-voltage power supply voltage VssQ and the first high-voltage power supply voltage VddQ as external power supply voltages. The first high-voltage power supply voltage VddQ is higher than the first low-voltage power supply voltage VssQ, and the voltage difference (VddQ−VssQ) is determined by the standard. As an example, the first high voltage side power supply voltage VddQ is 3.3V, and the first low voltage side power supply voltage VssQ is 0V.

ＳＲＡＭ回路は、第２低電圧側電源電圧Ｖｓｓ、第２高電圧側電源電圧Ｖｄｄと基板電圧Ｖｂｎ、Ｖｂｐとが供給される。ＬＯＧＩＣ回路は、第２低電圧側電源電圧Ｖｓｓが第２’低電圧側電源電圧Ｖｓｓｌとして供給され、第２高電圧側電源電圧Ｖｄｄが供給され、所定の処理を実行し、その実行結果をＳＲＡＭ回路に格納する。第２高電圧側電源電圧Ｖｄｄは、第２低電圧側電源電圧Ｖｓｓよりも高く、その電圧差（Ｖｄｄ−Ｖｓｓ）は、上記の電圧差（ＶｄｄＱ−ＶｓｓＱ）よりも低い。一例として、第２高電圧側電源電圧Ｖｄｄは１．２Ｖであり、第２低電圧側電源電圧Ｖｓｓは０Ｖであるものとする。 The SRAM circuit is supplied with the second low-voltage power supply voltage Vss, the second high-voltage power supply voltage Vdd, and the substrate voltages Vbn and Vbp. The LOGIC circuit is supplied with the second low-voltage power supply voltage Vss as the second low-voltage power supply voltage Vssl, supplied with the second high-voltage power supply voltage Vdd, executes a predetermined process, and stores the execution result in the SRAM. Store in circuit. The second high voltage side power supply voltage Vdd is higher than the second low voltage side power supply voltage Vss, and the voltage difference (Vdd−Vss) is lower than the voltage difference (VddQ−VssQ). As an example, it is assumed that the second high voltage side power supply voltage Vdd is 1.2V and the second low voltage side power supply voltage Vss is 0V.

電源制御系ＰＯＷは、Ｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１と、制御回路ＣＮＴＳと、基板バイアス制御回路ＶＢＢＣを含んでいる。ｎＭＯＳトランジスタＮ１は、第２低電圧側電源電圧ＶｓｓとＬＯＧＩＣ回路の第２’低電圧側電源電圧Ｖｓｓｌとの間でスイッチ（電源スイッチ）として動作する。制御回路ＣＮＴＳは、その出力がｎＭＯＳトランジスタＮ１のゲート電極に接続され、スタンバイ状態の間に入力されるスタンバイ信号ｓｔｂｙに応じて、ｎＭＯＳトランジスタＮ１を制御するためのコントロール信号ｃｎｔｎを出力する。基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙに応じて、ＳＲＡＭ回路の基板電圧Ｖｂｎ、Ｖｂｐを制御する。 The power supply control system POW includes an N-type MOS transistor (hereinafter, nMOS transistor) N1, a control circuit CNTS, and a substrate bias control circuit VBBC. The nMOS transistor N1 operates as a switch (power switch) between the second low-voltage power supply voltage Vss and the second 'low-voltage power supply voltage Vssl of the LOGIC circuit. The output of the control circuit CNTS is connected to the gate electrode of the nMOS transistor N1, and outputs a control signal cntn for controlling the nMOS transistor N1 according to the standby signal stby input during the standby state. The substrate bias control circuit VBBC controls the substrate voltages Vbn and Vbp of the SRAM circuit according to the standby signal stby.

図２は、図１の構成のレイアウトを示している。ＩＯ回路の周りにコア回路（ＬＯＧＩＣ回路やＳＲＡＭ回路、電源制御系ＰＯＷ）が配置されている。ＩＯ回路は入出力パッドに接続されている。入出力回路ＩＯには、コア回路で使用されているＭＯＳトランジスタよりゲート絶縁膜厚の厚いＭＯＳトランジスタが使用される。 FIG. 2 shows a layout of the configuration of FIG. A core circuit (LOGIC circuit, SRAM circuit, power supply control system POW) is arranged around the IO circuit. The IO circuit is connected to the input / output pad. For the input / output circuit IO, a MOS transistor having a thicker gate insulating film than the MOS transistor used in the core circuit is used.

図１において、電源スイッチＮ１には、ＩＯ回路に用いられる絶縁膜厚の厚いｎＭＯＳトランジスタ（以下、厚膜のＭＯＳトランジスタ）が用いられている。厚膜のＭＯＳトランジスタを使用することによって、ゲートのトンネルリーク電流対策に有効となる。 In FIG. 1, a thick nMOS transistor (hereinafter referred to as a thick MOS transistor) used for an IO circuit is used for the power switch N1. Use of a thick-film MOS transistor is effective for countermeasures against gate tunnel leakage current.

図３は、図１の構成におけるアクティブ状態ＡＣＴ及びスタンバイ状態ＳＴＢを示すタイミングチャートである。ここで、アクティブ状態ＡＣＴとはＬＯＧＩＣ回路及びＳＲＡＭ回路が動作している状態を表す。 FIG. 3 is a timing chart showing an active state ACT and a standby state STB in the configuration of FIG. Here, the active state ACT represents a state in which the LOGIC circuit and the SRAM circuit are operating.

アクティブ状態ＡＣＴでは、スタンバイ信号ｓｔｂｙの電圧が０Ｖであり、この場合、その信号レベルがロウレベルである。このとき、制御回路ＣＮＴＳは、スタンバイ信号ｓｔｂｙ（ロウレベル）に応じて、コントロール信号ｃｎｔｎの電圧を２４Ｖにする。即ち、コントロール信号ｃｎｔｎの信号レベルをハイレベルにする。この場合、電源スイッチＮ１（ｎＭＯＳトランジスタ）は、コントロール信号ｃｎｔｎ（ハイレベル）に応じてオンする。同時に、基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙ（ロウレベル）に応じて、ＳＲＡＭ回路のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタへの基板電圧Ｖｂｎ、Ｖｂｐをそれぞれ０Ｖ、１．２Ｖとする。この場合、ＳＲＡＭ回路中のＭＯＳトランジスタにかかる基板バイアスＶｂｓは０Ｖとなる。よって、ＳＲＡＭ回路を構成するＭＯＳトランジスタのしきい値電圧はトランジスタの構造（ゲート幅・ゲート長・インプラ量）より決定される値より変化していない。 In the active state ACT, the voltage of the standby signal stby is 0V, and in this case, the signal level is low. At this time, the control circuit CNTS sets the voltage of the control signal cntn to 24V according to the standby signal stby (low level). That is, the signal level of the control signal cntn is set to a high level. In this case, the power switch N1 (nMOS transistor) is turned on in response to the control signal cntn (high level). At the same time, the substrate bias control circuit VBBC sets the substrate voltages Vbn and Vbp to the nMOS transistor and the pMOS transistor of the SRAM circuit to 0V and 1.2V, respectively, according to the standby signal stby (low level). In this case, the substrate bias Vbs applied to the MOS transistor in the SRAM circuit is 0V. Therefore, the threshold voltage of the MOS transistor constituting the SRAM circuit is not changed from a value determined by the transistor structure (gate width, gate length, implantation amount).

スタンバイ状態ＳＴＢでは、スタンバイ信号ｓｔｂｙの電圧が２４Ｖであり、この場合、その信号レベルがハイレベルである。このとき、制御回路ＣＮＴＳは、スタンバイ信号ｓｔｂｙ（ハイレベル）に応じて、コントロール信号ｃｎｔｎの電圧を０Ｖにする。即ち、コントロール信号ｃｎｔｎの信号レベルがロウレベルにする。この場合、電源スイッチＮ１（ｎＭＯＳトランジスタ）は非導通状態となる。同時に、基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙ（ハイレベル）に応じて、ＳＲＡＭ回路のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタへの基板電圧Ｖｂｎ、Ｖｂｐをそれぞれ−１．２Ｖ、２．４Ｖとする。これによって、ＳＲＡＭ回路中のＭＯＳトランジスタに１．２Ｖの基板バイアスが印加され、ＭＯＳトランジスタのしきい値電圧が上昇し、ＭＯＳトランジスタのリーク電流が減少する。 In the standby state STB, the voltage of the standby signal stby is 24V. In this case, the signal level is high. At this time, the control circuit CNTS sets the voltage of the control signal cntn to 0 V according to the standby signal stby (high level). That is, the signal level of the control signal cntn is set to the low level. In this case, the power switch N1 (nMOS transistor) is turned off. At the same time, the substrate bias control circuit VBBC sets the substrate voltages Vbn and Vbp to the nMOS transistor and the pMOS transistor of the SRAM circuit to -1.2V and 2.4V, respectively, according to the standby signal stby (high level). As a result, a substrate bias of 1.2 V is applied to the MOS transistor in the SRAM circuit, the threshold voltage of the MOS transistor increases, and the leakage current of the MOS transistor decreases.

特開２００４−３２７８２０号公報に記載された技術（第２の方法）では、ＬＳＩの内部回路に供給する電源電圧及び接地電圧を安定化させる電源安定化回路を搭載しているチップで、内部回路が動作しないときに、電源安定化回路に配置しているＭＯＳ容量のゲート電極につながる電源電圧ＶＤＤ又は接地電圧ＧＮＤを、スイッチ回路を用いて切り離すことで、ゲートリークによる消費電力の増大を抑制している。 In the technique (second method) described in Japanese Patent Application Laid-Open No. 2004-327820, a chip on which a power supply stabilization circuit that stabilizes a power supply voltage and a ground voltage supplied to an LSI internal circuit is mounted. When the switch does not operate, the power supply voltage VDD or the ground voltage GND connected to the gate electrode of the MOS capacitor arranged in the power stabilization circuit is disconnected using a switch circuit, thereby suppressing an increase in power consumption due to gate leakage. ing.

特開２００３−１３２６８３号公報（Ｐ４〜５、図１、図２、図３）JP 2003-132683 A (P4-5, FIG. 1, FIG. 2, FIG. 3) 特開２００４−３２７８２０号公報JP 2004-327820 A

ＭＯＳ容量（寄生容量）は、ノイズ低減のために電源安定化を目的として、機能ブロック毎に設けられる。しかし、第１、２の方法では、ゲートリークの問題を解決するために、電源スイッチによりＭＯＳ容量への電源電圧の供給が断たれることから、ＭＯＳ容量によるノイズ低減効果が減少してしまうという問題がある。第１及び２の方法においても、ゲートリークによる消費電力の増大を抑制することに加えて、ノイズ低減効果を図ることが必要である。 A MOS capacitor (parasitic capacitor) is provided for each functional block for the purpose of power supply stabilization for noise reduction. However, in the first and second methods, in order to solve the problem of gate leakage, the supply of power supply voltage to the MOS capacitor is cut off by the power switch, so that the noise reduction effect by the MOS capacitor is reduced. There's a problem. Also in the first and second methods, it is necessary to achieve a noise reduction effect in addition to suppressing an increase in power consumption due to gate leakage.

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。 In the following, means for solving the problems will be described using the reference numerals used in the embodiments for carrying out the invention in parentheses. This symbol is added to clarify the correspondence between the description of the claims and the description of the mode for carrying out the invention, and the technical scope of the invention described in the claims. Must not be used to interpret

本発明の半導体集積回路は、機能ブロック（１）と領域部（３ｂ）とを具備している。機能ブロック（１）は、高圧側電源電圧（ＶＤＤ）を供給する高圧側電源（［ＶＤＤ］）と、高圧側電源電圧（ＶＤＤ）よりも低い低圧側電源電圧（ＧＮＤ）を供給する低圧側電源（［ＧＮＤ］）との間に設けられ、常に動作する。領域部（３ｂ）は、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間に設けられ、周辺機能ブロック（４）と、電源スイッチ（ＭＰ）と、寄生容量発生用ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備えている。周辺機能ブロック（４）は、電源用信号線（９）と低圧側電源（［ＧＮＤ］）との間に設けられ、動作する動作モード、又は、動作しない非動作モードを実行する。電源スイッチ（ＭＰ）は、高圧側電源（［ＶＤＤ］）と電源用信号線（９）との間に設けられ、動作モードにおいて、高圧側電源電圧（ＶＤＤ）を電源用信号線（９）に供給し、非動作モードにおいて、電源用信号線（９）への高圧側電源電圧（ＶＤＤ）の供給を遮断する。寄生容量発生用ＭＯＳトランジスタは、周辺機能ブロック（４）に設けられ、そのバックゲートに高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との一方の電源が接続されていて、非動作モードにおいて、そのゲートに高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 The semiconductor integrated circuit of the present invention comprises a functional block (1) and a region portion (3b). The functional block (1) includes a high-voltage power supply ([VDD]) that supplies a high-voltage power supply voltage (VDD) and a low-voltage power supply that supplies a low-voltage power supply voltage (GND) that is lower than the high-voltage power supply voltage (VDD). ([GND]) and always operates. The region portion (3b) is provided between the high-voltage side power supply ([VDD]) and the low-voltage side power supply ([GND]), and includes a peripheral function block (4), a power switch (MP), and parasitic capacitance generation. And a MOS (Metal Oxide Semiconductor) transistor. The peripheral function block (4) is provided between the power supply signal line (9) and the low-voltage power supply ([GND]) and executes an operating mode in which it operates or a non-operating mode in which it does not operate. The power switch (MP) is provided between the high voltage side power supply ([VDD]) and the power supply signal line (9), and the high voltage side power supply voltage (VDD) is applied to the power supply signal line (9) in the operation mode. In the non-operation mode, the supply of the high-voltage power supply voltage (VDD) to the power supply signal line (9) is cut off. The parasitic capacitance generation MOS transistor is provided in the peripheral function block (4), and one power source of a high voltage side power source ([VDD]) and a low voltage side power source ([GND]) is connected to the back gate thereof. In the non-operation mode, the other power source of the high voltage side power source ([VDD]) and the low voltage side power source ([GND]) is connected to the gate, and a parasitic capacitance is generated between the gate and the back gate.

以上により、本発明の半導体集積回路では、領域部（３ｂ）において、電源スイッチ（ＭＰ）により高圧側電源電圧（ＶＤＤ）の供給を遮断することにより、ゲートリークによる消費電力の増大を抑制することができる。また、領域部（３ｂ）において、電源スイッチ（ＭＰ）により高圧側電源電圧（ＶＤＤ）の供給が遮断されても、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間に寄生容量（ＭＯＳ容量）が発生するため、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間のノイズを低減することができ、機能ブロック（１）の電源が安定する。このように、本発明の半導体集積回路によれば、ゲートリークによる消費電力の増大を抑制することに加えて、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間のノイズを低減することができる。 As described above, in the semiconductor integrated circuit according to the present invention, in the region (3b), the supply of the high-voltage power supply voltage (VDD) is cut off by the power switch (MP), thereby suppressing the increase in power consumption due to gate leakage. Can do. In the region (3b), even if the supply of the high-voltage power supply voltage (VDD) is cut off by the power switch (MP), there is a parasitic capacitance (MOS capacitance) between the gate and the back gate of the parasitic capacitance generating MOS transistor. Therefore, noise between the high-voltage power supply ([VDD]) and the low-voltage power supply ([GND]) can be reduced, and the power supply of the functional block (1) is stabilized. As described above, according to the semiconductor integrated circuit of the present invention, in addition to suppressing an increase in power consumption due to gate leakage, between the high voltage side power supply ([VDD]) and the low voltage side power supply ([GND]). Noise can be reduced.

図１は、特開２００３−１３２６８３号公報に記載された技術（第１の方法）として、ＬＯＧＩＣ回路とＳＲＡＭ回路とを混載した半導体集積回路の構成を示している。FIG. 1 shows a configuration of a semiconductor integrated circuit in which a LOGIC circuit and an SRAM circuit are mounted together as a technique (first method) described in Japanese Patent Laid-Open No. 2003-132683. 図２は、図１の構成のレイアウトを示している。FIG. 2 shows a layout of the configuration of FIG. 図３は、図１の構成におけるアクティブ状態ＡＣＴ及びスタンバイ状態ＳＴＢを示すタイミングチャートである。FIG. 3 is a timing chart showing an active state ACT and a standby state STB in the configuration of FIG. 図４は、本発明の第１〜３実施形態による半導体集積回路の構成を示している（領域部が２個存在する場合）。FIG. 4 shows the configuration of the semiconductor integrated circuit according to the first to third embodiments of the present invention (when there are two region portions). 図５は、本発明の第１実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。FIG. 5 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the first embodiment of the present invention. 図６は、図５の切り替えスイッチ５の構成を示している。FIG. 6 shows the configuration of the selector switch 5 of FIG. 図７は、本発明の第２実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。FIG. 7 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the second embodiment of the present invention. 図８は、本発明の第３実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。FIG. 8 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the third embodiment of the present invention. 図９は、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法を示すフローチャートである。FIG. 9 is a flowchart illustrating a layout design method for a semiconductor integrated circuit according to the first to third embodiments of the present invention. 図１０は、本発明の第１〜３実施形態による半導体集積回路の構成を示している（領域部が３個存在する場合）。FIG. 10 shows the configuration of the semiconductor integrated circuit according to the first to third embodiments of the present invention (when there are three region portions).

以下に添付図面を参照して、本発明の実施形態による半導体集積回路について詳細に説明する。 Hereinafter, a semiconductor integrated circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

（第１実施形態）
図４は、本発明の第１実施形態による半導体集積回路の構成を示している。 (First embodiment)
FIG. 4 shows the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.

本発明の第１実施形態による半導体集積回路は、チップ１０に設けられた機能ブロック１、複数の領域部３ａ、３ｂ、電源制御回路２を具備している。 The semiconductor integrated circuit according to the first embodiment of the present invention includes a functional block 1 provided on a chip 10, a plurality of region portions 3 a and 3 b, and a power supply control circuit 2.

機能ブロック１は、高圧側電源電圧ＶＤＤを供給する高圧側電源［ＶＤＤ］（図示しない）と、高圧側電源電圧ＶＤＤよりも低い低圧側電源電圧（接地電圧）ＧＮＤを供給する低圧側電源［ＧＮＤ］（図示しない）との間に設けられ、常に動作する。 The functional block 1 includes a high-voltage power supply [VDD] (not shown) that supplies a high-voltage power supply voltage VDD and a low-voltage power supply [GND] that supplies a low-voltage power supply voltage (ground voltage) GND lower than the high-voltage power supply voltage VDD. ] (Not shown) and always operates.

複数の領域部３ａ、３ｂは、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間に設けられ、電源スイッチＭＰ、周辺機能ブロック４、切り替えスイッチ５を備えている。電源スイッチＭＰ、切り替えスイッチ５については後述する。 The plurality of region portions 3a and 3b are provided between the high-voltage power supply [VDD] and the low-voltage power supply [GND], and include a power switch MP, a peripheral function block 4, and a changeover switch 5. The power switch MP and the changeover switch 5 will be described later.

複数の領域部３ａ、３ｂは同時に使用されることがなく、排他的に使用される。即ち、複数の領域部３ａ、３ｂのうちの１つの領域部の周辺機能ブロック４は、動作する動作モードを実行し、上記１つの領域部以外の領域部の周辺機能ブロック４は、動作しない非動作モードを実行する。例えば、複数の領域部３ａ、３ｂのうちの１つの領域部３ａの周辺機能ブロック４が動作モードを実行し、領域部３ａ以外の領域部３ｂの周辺機能ブロック４が非動作モードを実行するものとする。この場合、電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａの周辺機能ブロック４が動作モードを実行するように、領域部３ａに電源供給信号１１を供給し、領域部３ｂの周辺機能ブロック４が非動作モードを実行するように、領域部３ｂに電源遮断信号１２を供給する。 The plurality of area portions 3a and 3b are not used at the same time but are used exclusively. That is, the peripheral function block 4 in one area portion of the plurality of area portions 3a and 3b executes an operating mode, and the peripheral function block 4 in an area portion other than the one area portion does not operate. Run the operating mode. For example, the peripheral function block 4 of one of the plurality of region portions 3a and 3b executes the operation mode, and the peripheral function block 4 of the region portion 3b other than the region portion 3a executes the non-operation mode. And In this case, the power supply control circuit 2 supplies the power supply signal 11 to the area unit 3a so that the peripheral function block 4 of the area unit 3a executes the operation mode in response to an instruction from the function block 1 or the outside. The power supply cutoff signal 12 is supplied to the area unit 3b so that the peripheral function block 4 of the area unit 3b executes the non-operation mode.

図５は、本発明の第１実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。図６は、図５の切り替えスイッチ５の構成を示している。 FIG. 5 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the first embodiment of the present invention. FIG. 6 shows the configuration of the selector switch 5 of FIG.

図５に示されるように、電源スイッチＭＰは、高圧側電源［ＶＤＤ］と電源用信号線９との間に設けられ、そのゲートに電源供給信号１１又は電源遮断信号１２が供給されるＰ型ＭＯＳトランジスタである。例えば、電源供給信号１１の信号レベルはロウレベルであるものとする。また、電源遮断信号１２は電源供給信号１１の逆極性であるものとする。即ち、電源遮断信号１２の信号レベルはハイレベルであるものとする。この場合、動作モードにおいて、電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。非動作モードにおいて、電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。 As shown in FIG. 5, the power switch MP is provided between the high-voltage power source [VDD] and the power signal line 9 and is supplied with a power supply signal 11 or a power cutoff signal 12 at its gate. It is a MOS transistor. For example, the signal level of the power supply signal 11 is assumed to be low. Further, it is assumed that the power cutoff signal 12 has a polarity opposite to that of the power supply signal 11. That is, the signal level of the power shutoff signal 12 is assumed to be high. In this case, in the operation mode, the power switch MP is turned on in response to the power supply signal 11 and supplies the high-voltage power supply voltage VDD to the power signal line 9. In the non-operation mode, the power switch MP is turned off in response to the power cut-off signal 12, and cuts off the supply of the high-voltage power supply voltage VDD to the power signal line 9.

周辺機能ブロック４は、電源用信号線９と低圧側電源［ＧＮＤ］との間に設けられた寄生容量発生用ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有している。寄生容量発生用ＭＯＳトランジスタは、そのバックゲートに高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との一方の電源が接続されている。この寄生容量発生用ＭＯＳトランジスタは、非動作モードにおいて、そのゲートに高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との他方の電源が接続されたとき、そのゲートとバックゲート間に、機能ブロック１の電源を安定するための寄生容量であるＭＯＳ容量を発生する。 The peripheral function block 4 includes a parasitic capacitance generation MOS (Metal Oxide Semiconductor) transistor provided between the power supply signal line 9 and the low-voltage power supply [GND]. The parasitic capacitance generating MOS transistor has one of the high-voltage power supply [VDD] and the low-voltage power supply [GND] connected to its back gate. In the non-operation mode, the parasitic capacitance generating MOS transistor has a function between the gate and the back gate when the other power source of the high voltage side power source [VDD] and the low voltage side power source [GND] is connected to the gate. A MOS capacitor that is a parasitic capacitor for stabilizing the power supply of the block 1 is generated.

切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子７は高圧側電源［ＶＤＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。 The changeover switch 5 is provided between the high-voltage power supply [VDD] and the peripheral function block 4. The changeover switch 5 has terminals 6 to 8, a terminal 7 is connected to a high-voltage power source [VDD], and a terminal 8 is connected to the gate of a parasitic capacitance generating MOS transistor. In the operation mode, the changeover switch 5 connects the terminal 6 and the terminal 8 according to the power supply signal 11. In the non-operation mode, the changeover switch 5 connects the terminal 7 and the terminal 8 in response to the power cutoff signal 12. That is, in the non-operation mode, the changeover switch 5 connects the high-voltage power supply [VDD] and the gate of the parasitic capacitance generating MOS transistor.

切り替えスイッチ５は、例えば、図６に示されるように、第１、２のＰ型ＭＯＳトランジスタと、第１、２のＮ型ＭＯＳトランジスタと、インバータＩＮＶとを有している。インバータＩＮＶは、その入力に電源制御回路２の出力が接続されている。第１のＮ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートに電源制御回路２の出力が接続されている。第１のＰ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートにインバータＩＮＶの出力が接続されている。第２のＮ型ＭＯＳトランジスタは、端子６、８間に接続され、そのゲートにインバータＩＮＶの出力が接続されている。第２のＰ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートに電源制御回路２の出力が接続されている。 For example, as shown in FIG. 6, the changeover switch 5 includes first and second P-type MOS transistors, first and second N-type MOS transistors, and an inverter INV. The inverter INV has its input connected to the output of the power supply control circuit 2. The first N-type MOS transistor is connected between terminals 7 and 8, and the output of the power supply control circuit 2 is connected to the gate thereof. The first P-type MOS transistor is connected between the terminals 7 and 8, and the output of the inverter INV is connected to the gate thereof. The second N-type MOS transistor is connected between the terminals 6 and 8, and the output of the inverter INV is connected to the gate thereof. The second P-type MOS transistor is connected between the terminals 7 and 8, and the output of the power supply control circuit 2 is connected to the gate thereof.

寄生容量発生用ＭＯＳトランジスタは、例えば、図５に示されるように、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１とを含んでいる。 For example, as shown in FIG. 5, the parasitic capacitance generation MOS transistor includes a P-type MOS transistor MP1 and an N-type MOS transistor MN1.

Ｐ型ＭＯＳトランジスタＭＰ１は、電源用信号線９と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに電源用信号線９が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。 The P-type MOS transistor MP1 is connected between the power signal line 9 and the low-voltage power source [GND], the power signal line 9 is connected to the back gate, and the terminal 8 of the changeover switch 5 is connected to the gate. Has been.

Ｎ型ＭＯＳトランジスタＭＮ１は、Ｐ型ＭＯＳトランジスタＭＰ１と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに一方の電源として低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。 The N-type MOS transistor MN1 is connected between the P-type MOS transistor MP1 and the low-voltage side power supply [GND], and a low-voltage side power supply [GND] as one power supply is connected to the back gate of the N-type MOS transistor MN1. The terminal 8 is connected.

次に、本発明の第１実施形態による半導体集積回路の動作について説明する。 Next, the operation of the semiconductor integrated circuit according to the first embodiment of the present invention will be described.

電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａに電源供給信号１１を供給し、領域部３ｂに電源遮断信号１２を供給したものとする。 Assume that the power supply control circuit 2 supplies the power supply signal 11 to the area 3a and supplies the power cutoff signal 12 to the area 3b in response to an instruction from the functional block 1 or the outside.

まず、領域部３ａについて説明する。 First, the region portion 3a will be described.

電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。この場合、領域部３ａの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給される。これにより、領域部３ａの周辺機能ブロック４は、動作モードを実行する。 The power switch MP is turned on in response to the power supply signal 11 and supplies the high-voltage power supply voltage VDD to the power signal line 9. The changeover switch 5 connects the terminal 6 and the terminal 8 in response to the power supply signal 11. In this case, the high-voltage side power supply voltage VDD is supplied to the peripheral function block 4 of the region portion 3a through the power supply signal line 9. Thereby, the peripheral function block 4 of the area | region part 3a performs operation mode.

次に、領域部３ｂについて説明する。 Next, the region portion 3b will be described.

電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。この場合、領域部３ｂの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給されない。これにより、領域部３ｂの周辺機能ブロック４は、非動作モードを実行する。 The power switch MP is turned off in response to the power cut-off signal 12, and cuts off the supply of the high-voltage power supply voltage VDD to the power signal line 9. In this case, the high-voltage power supply voltage VDD is not supplied to the peripheral function block 4 in the region 3b through the power supply signal line 9. Thereby, the peripheral function block 4 of the area | region part 3b performs non-operation mode.

また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。 Further, the changeover switch 5 connects the terminal 7 and the terminal 8 in accordance with the power shutoff signal 12, so that the high-voltage power supply [VDD] and the parasitic capacitance generating MOS transistor (P-type MOS transistor MP 1 and N-type MOS) are connected. Connect to the gate of transistor MN1). At this time, a parasitic capacitance (MOS capacitance) is generated between the gate and the back gate of the parasitic capacitance generation MOS transistor (P-type MOS transistor MP1 and N-type MOS transistor MN1).

以上の説明により、本発明の第１実施形態による半導体集積回路では、領域部３ｂにおいて、電源スイッチＭＰにより高圧側電源電圧ＶＤＤの供給を遮断することにより、ゲートリークによる消費電力の増大を抑制することができる。また、領域部３ｂにおいて、電源スイッチＭＰにより高圧側電源電圧ＶＤＤの供給が遮断されても、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間にＭＯＳ容量が発生するため、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間のノイズを低減することができ、機能ブロック１の電源が安定する。このように、本発明の第１実施形態による半導体集積回路によれば、第１の効果として、ゲートリークによる消費電力の増大を抑制することに加えて、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間のノイズを低減することができる。 As described above, in the semiconductor integrated circuit according to the first embodiment of the present invention, in the region 3b, the supply of the high-voltage power supply voltage VDD is blocked by the power switch MP, thereby suppressing an increase in power consumption due to gate leakage. be able to. In the region 3b, even if the supply of the high-voltage power supply voltage VDD is interrupted by the power switch MP, a MOS capacitance is generated between the gate and the back gate of the parasitic capacitance generation MOS transistor. And the low-voltage power supply [GND] can be reduced, and the power supply of the functional block 1 is stabilized. Thus, according to the semiconductor integrated circuit according to the first embodiment of the present invention, as a first effect, in addition to suppressing an increase in power consumption due to gate leakage, the high-voltage side power supply [VDD] and the low-voltage side power supply Noise with [GND] can be reduced.

また、本発明の第１実施形態による半導体集積回路では、第２の効果として、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間のＭＯＳ容量を用いることにより、領域部毎の消費電力に見合ったＭＯＳ容量を設ける必要がないため、チップ１０の面積を縮小できる。 In the semiconductor integrated circuit according to the first embodiment of the present invention, as a second effect, the MOS capacitance between the gate and the back gate of the parasitic capacitance generation MOS transistor is used to meet the power consumption of each region. Since it is not necessary to provide a MOS capacitor, the area of the chip 10 can be reduced.

（第２実施形態）
第２実施形態では、第１実施形態と重複する説明については省略する。 (Second Embodiment)
In the second embodiment, descriptions overlapping with those in the first embodiment are omitted.

図７は、本発明の第２実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。 FIG. 7 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the second embodiment of the present invention.

切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子６は電源用信号線９に接続され、端子７は高圧側電源［ＶＤＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。即ち、動作モードにおいて、切り替えスイッチ５は、電源用信号線９と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。 The changeover switch 5 is provided between the high-voltage power supply [VDD] and the peripheral function block 4. The changeover switch 5 has terminals 6 to 8, the terminal 6 is connected to the power supply signal line 9, the terminal 7 is connected to the high voltage side power supply [VDD], and the terminal 8 is connected to the gate of the parasitic capacitance generating MOS transistor. It is connected. In the operation mode, the changeover switch 5 connects the terminal 6 and the terminal 8 according to the power supply signal 11. That is, in the operation mode, the selector switch 5 connects the power signal line 9 and the gate of the parasitic capacitance generating MOS transistor. In the non-operation mode, the changeover switch 5 connects the terminal 7 and the terminal 8 in response to the power cutoff signal 12. That is, in the non-operation mode, the changeover switch 5 connects the high-voltage power supply [VDD] and the gate of the parasitic capacitance generating MOS transistor.

寄生容量発生用ＭＯＳトランジスタは、例えば、Ｎ型ＭＯＳトランジスタＭＮ２を含んでいる。 The parasitic capacitance generation MOS transistor includes, for example, an N-type MOS transistor MN2.

Ｎ型ＭＯＳトランジスタＭＮ２は、そのソース、ドレインが低圧側電源［ＧＮＤ］に接続され、そのバックゲートに一方の電源として低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。 The N-type MOS transistor MN2 has its source and drain connected to the low-voltage power supply [GND], its back gate connected to the low-voltage power supply [GND] as one power supply, and the terminal 8 of the changeover switch 5 connected to its gate. It is connected.

次に、本発明の第２実施形態による半導体集積回路の動作について説明する。 Next, the operation of the semiconductor integrated circuit according to the second embodiment of the present invention will be described.

電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続することにより、Ｎ型ＭＯＳトランジスタＭＮ２のゲートを電源用信号線９に接続する。この場合、領域部３ａの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給される。これにより、領域部３ａの周辺機能ブロック４は、動作モードを実行する。 The power switch MP is turned on in response to the power supply signal 11 and supplies the high-voltage power supply voltage VDD to the power signal line 9. The change-over switch 5 connects the gate of the N-type MOS transistor MN2 to the power signal line 9 by connecting the terminal 6 and the terminal 8 in accordance with the power supply signal 11. In this case, the high-voltage side power supply voltage VDD is supplied to the peripheral function block 4 of the region portion 3a through the power supply signal line 9. Thereby, the peripheral function block 4 of the area | region part 3a performs operation mode.

また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタＭＮ２）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタＭＮ２）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。 Further, the changeover switch 5 connects the terminal 7 and the terminal 8 in response to the power cutoff signal 12, so that the high-voltage power supply [VDD] and the parasitic capacitance generating MOS transistor (N-type MOS transistor MN 2) Connect. At this time, a parasitic capacitance (MOS capacitance) is generated between the gate and the back gate of the parasitic capacitance generating MOS transistor (N-type MOS transistor MN2).

以上の説明により、本発明の第２実施形態による半導体集積回路では、第１実施形態と同様に、第１、２の効果を実現する。 As described above, the semiconductor integrated circuit according to the second embodiment of the present invention achieves the first and second effects as in the first embodiment.

（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明については省略する。 (Third embodiment)
In the third embodiment, descriptions overlapping with the first and second embodiments are omitted.

図８は、本発明の第３実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。 FIG. 8 shows a configuration of a region portion (region portion 3b in the drawing) of the semiconductor integrated circuit according to the third embodiment of the present invention.

切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子７は低圧側電源［ＧＮＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、低圧側電源［ＧＮＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。 The changeover switch 5 is provided between the high-voltage power supply [VDD] and the peripheral function block 4. The changeover switch 5 has terminals 6 to 8, a terminal 7 is connected to a low-voltage power supply [GND], and a terminal 8 is connected to the gate of a parasitic capacitance generating MOS transistor. In the operation mode, the changeover switch 5 connects the terminal 6 and the terminal 8 according to the power supply signal 11. In the non-operation mode, the changeover switch 5 connects the terminal 7 and the terminal 8 in response to the power cutoff signal 12. That is, in the non-operation mode, the changeover switch 5 connects the low-voltage side power supply [GND] and the gate of the parasitic capacitance generating MOS transistor.

寄生容量発生用ＭＯＳトランジスタは、例えば、Ｐ型ＭＯＳトランジスタＭＰ３と、Ｎ型ＭＯＳトランジスタＭＮ３とを含んでいる。 The parasitic capacitance generation MOS transistor includes, for example, a P-type MOS transistor MP3 and an N-type MOS transistor MN3.

Ｐ型ＭＯＳトランジスタＭＰ３は、電源用信号線９と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに一方の電源として高圧側電源［ＶＤＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。 The P-type MOS transistor MP3 is connected between the power supply signal line 9 and the low-voltage side power supply [GND], and the high-voltage side power supply [VDD] as one power supply is connected to the back gate, and the changeover switch 5 is connected to the gate. The terminal 8 is connected.

Ｎ型ＭＯＳトランジスタＭＮ３は、Ｐ型ＭＯＳトランジスタＭＰ３と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。 The N-type MOS transistor MN3 is connected between the P-type MOS transistor MP3 and the low-voltage power source [GND], the low-voltage power source [GND] is connected to the back gate, and the terminal 8 of the changeover switch 5 is connected to the gate. It is connected.

次に、本発明の第３実施形態による半導体集積回路の動作について説明する。 Next, the operation of the semiconductor integrated circuit according to the third embodiment of the present invention will be described.

また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ３及びＮ型ＭＯＳトランジスタＭＮ３）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ３及びＮ型ＭＯＳトランジスタＭＮ３）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。 Further, the changeover switch 5 connects the terminal 7 and the terminal 8 in accordance with the power cutoff signal 12, so that the high-voltage power source [VDD] and the parasitic capacitance generating MOS transistors (P-type MOS transistor MP 3 and N-type MOS) are connected. Connect to the gate of transistor MN3). At this time, a parasitic capacitance (MOS capacitance) is generated between the gate and the back gate of the parasitic capacitance generating MOS transistors (P-type MOS transistor MP3 and N-type MOS transistor MN3).

以上の説明により、本発明の第３実施形態による半導体集積回路では、第１、２実施形態と同様に、第１、２の効果を実現する。 As described above, the semiconductor integrated circuit according to the third embodiment of the present invention achieves the first and second effects as in the first and second embodiments.

（レイアウト設計方法）
次に、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法について説明する。 (Layout design method)
Next, a layout design method for a semiconductor integrated circuit according to first to third embodiments of the present invention will be described.

レイアウト設計方法は、図示しないコンピュータを用いることにより行われる。そのコンピュータは、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）と、記録媒体である記憶部とを具備している。記憶部には、コンピュータに実行させるためのコンピュータプログラムが記憶されている。ＣＰＵは、起動時などに記憶部からコンピュータプログラムを読み取って実行する。コンピュータプログラムは、実行部を含んでいる。 The layout design method is performed by using a computer (not shown). The computer includes a CPU (Central Processing Unit) and a storage unit that is a recording medium. The storage unit stores a computer program to be executed by a computer. The CPU reads and executes the computer program from the storage unit at the time of startup or the like. The computer program includes an execution unit.

記憶部は、各々異なる複数の候補寄生容量発生用ＭＯＳトランジスタを表すデータが格納されたライブラリ（図示しない）を備えている。また、ライブラリは、図示しない記憶装置に格納されていてもよい。 The storage unit includes a library (not shown) in which data representing a plurality of different candidate parasitic capacitance generation MOS transistors is stored. The library may be stored in a storage device (not shown).

複数の候補寄生容量発生用ＭＯＳトランジスタについては、
（Ａ）タイプが各々異なる寄生容量発生用ＭＯＳトランジスタ（例えば、第１〜３実施形態における寄生容量発生用ＭＯＳトランジスタ）でもいいし、
（Ｂ）膜厚が各々異なる寄生容量発生用ＭＯＳトランジスタ（例えば、第１実施形態における寄生容量発生用ＭＯＳトランジスタの膜厚が各々異なる）でもいいし、
（Ｃ）（Ａ）、（Ｂ）の組み合わせでもよい。 For multiple candidate parasitic capacitance generation MOS transistors,
(A) Parasitic capacitance generation MOS transistors of different types (for example, parasitic capacitance generation MOS transistors in the first to third embodiments) may be used.
(B) Parasitic capacitance generation MOS transistors having different film thicknesses (for example, the parasitic capacitance generation MOS transistors in the first embodiment may have different film thicknesses),
(C) A combination of (A) and (B) may be used.

図９は、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法を示すフローチャートである。 FIG. 9 is a flowchart illustrating a layout design method for a semiconductor integrated circuit according to the first to third embodiments of the present invention.

まず、実行部は、半導体集積回路を表すレイアウトデータを入力することにより、レイアウトデータを取得する。又は、レイアウトデータが記憶装置に予め格納されている場合、実行部は、記憶装置からレイアウトデータを読み出すことにより、レイアウトデータを取得する（ステップＳ１）。 First, the execution unit acquires layout data by inputting layout data representing a semiconductor integrated circuit. Alternatively, when the layout data is stored in the storage device in advance, the execution unit acquires the layout data by reading the layout data from the storage device (step S1).

実行部は、ライブラリに格納された複数の候補寄生容量発生用ＭＯＳトランジスタのうちの１つの候補寄生容量発生用ＭＯＳトランジスタを、半導体集積回路の領域部内の周辺機能ブロック４に含まれる寄生容量発生用ＭＯＳトランジスタとして選択する（ステップＳ２）。 The execution unit converts one candidate parasitic capacitance generation MOS transistor among the plurality of candidate parasitic capacitance generation MOS transistors stored in the library into a parasitic capacitance generation included in the peripheral function block 4 in the region of the semiconductor integrated circuit. The MOS transistor is selected (step S2).

実行部は、シミュレーションにより、上記１つの候補寄生容量発生用ＭＯＳトランジスタを寄生容量発生用ＭＯＳトランジスタとしたときの寄生容量をＭＯＳ容量として算出する（ステップＳ３）。 The execution unit calculates, by simulation, a parasitic capacitance when the one candidate parasitic capacitance generation MOS transistor is a parasitic capacitance generation MOS transistor as a MOS capacitance (step S3).

ＭＯＳ容量が設定ＭＯＳ容量を超えない場合（ステップＳ４−ＮＯ）、実行部は、ステップＳ２を実行する。 When the MOS capacity does not exceed the set MOS capacity (step S4-NO), the execution unit executes step S2.

いま、ＭＯＳ容量が設定ＭＯＳ容量を超えているものとする（ステップＳ４−ＹＥＳ）。 Now, it is assumed that the MOS capacitance exceeds the set MOS capacitance (step S4-YES).

そこで、実行部は、半導体集積回路の全ての領域部についてステップＳ２〜Ｓ４を実行していない場合（ステップＳ５−ＮＯ）、全ての領域部についてステップＳ２〜Ｓ４を実行する。 Therefore, when the execution unit does not execute steps S2 to S4 for all the region portions of the semiconductor integrated circuit (step S5-NO), the execution unit executes steps S2 to S4 for all the region portions.

実行部は、全ての領域部についてステップＳ２〜Ｓ４を実行した場合、（ステップＳ５−ＹＥＳ）、全ての領域部において、上記１つの候補寄生容量発生用ＭＯＳトランジスタを寄生容量発生用ＭＯＳトランジスタとしてレイアウトデータを変更する（ステップＳ６）。 When executing the steps S2 to S4 for all the region portions (step S5-YES), the execution unit lays out the one candidate parasitic capacitance generation MOS transistor as a parasitic capacitance generation MOS transistor in all the region portions. Data is changed (step S6).

なお、第１〜３実施形態では領域部が２個存在する場合について説明したが、これに限定されない。領域部の個数はいくつでもよい。例えば、図１０に示されるように、領域部が３個存在する場合、領域部を領域部３ａ〜３ｃとする。また、複数の領域部３ａ〜３ｃのうちの１つの領域部３ａの周辺機能ブロック４が動作モードを実行し、領域部３ａ以外の領域部３ｂ、３ｃの周辺機能ブロック４が非動作モードを実行するものとする。この場合、電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａの周辺機能ブロック４が動作モードを実行するように、領域部３ａに電源供給信号１１を供給し、領域部３ｂ、３ｃの周辺機能ブロック４が非動作モードを実行するように、領域部３ｂ、３ｃに電源遮断信号１２を供給すればよい。このとき、領域部３ａ、３ｂの動作は第１〜３実施形態と同じであり、領域部３ｃの動作は領域部３ｂの動作と同じである。 In addition, although the 1st-3rd embodiment demonstrated the case where two area | region parts existed, it is not limited to this. Any number of region portions may be used. For example, as shown in FIG. 10, when there are three area portions, the area portions are assumed to be area portions 3a to 3c. In addition, the peripheral function block 4 of one of the plurality of region portions 3a to 3c executes the operation mode, and the peripheral function block 4 of the region portions 3b and 3c other than the region portion 3a executes the non-operation mode. It shall be. In this case, the power supply control circuit 2 supplies the power supply signal 11 to the area unit 3a so that the peripheral function block 4 of the area unit 3a executes the operation mode in response to an instruction from the function block 1 or the outside. What is necessary is just to supply the power-supply-cutoff signal 12 to the area | region parts 3b and 3c so that the peripheral function block 4 of the area | region parts 3b and 3c may perform non-operation mode. At this time, the operation of the region portions 3a and 3b is the same as that of the first to third embodiments, and the operation of the region portion 3c is the same as the operation of the region portion 3b.

１機能ブロック、
２電源制御回路、
３ａ領域部、
３ｂ領域部、
３ｃ領域部、
４周辺機能ブロック、
５切り替えスイッチ、
６端子、
７端子、
８端子、
９電源用信号線、
１０チップ、
１１電源供給信号、
１２電源遮断信号、
ＧＮＤ低圧側電源電圧、
ＭＮ１Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＮ２Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＮ３Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＰＰ型ＭＯＳトランジスタ（電源スイッチ）、
ＭＰ１Ｐ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＰ３Ｐ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＶＤＤ高圧側電源電圧 1 functional block,
2 power supply control circuit,
3a area part,
3b area part,
3c area part,
4 Peripheral function block,
5 changeover switch,
6 terminals,
7 terminals,
8 terminals,
9 Signal line for power supply
10 chips,
11 Power supply signal,
12 Power shutdown signal,
GND Low-voltage side power supply voltage,
MN1 N-type MOS transistor (parasitic capacitance generation MOS transistor),
MN2 N-type MOS transistor (parasitic capacitance generation MOS transistor),
MN3 N-type MOS transistor (parasitic capacitance generation MOS transistor),
MP P-type MOS transistor (power switch),
MP1 P-type MOS transistor (parasitic capacitance generation MOS transistor),
MP3 P-type MOS transistor (parasitic capacitance generation MOS transistor),
VDD High side power supply voltage

Claims

A functional block that is provided between a high-voltage power supply that supplies a high-voltage power supply voltage and a low-voltage power supply that supplies a low-voltage power supply voltage lower than the high-voltage power supply voltage, and always operates;
An area provided between the high-voltage power supply and the low-voltage power supply,
The region portion is
Peripheral function block that is provided between the power supply signal line and the low-voltage power supply and that operates, or performs a non-operation mode that does not operate,
Provided between the high-voltage power supply and the power signal line, and supplies the high-voltage power supply voltage to the power signal line in the operation mode, and supplies the power signal line to the power signal line in the non-operation mode. A power switch for cutting off the supply of the high-voltage power supply voltage;
One of the high-voltage side power supply and the low-voltage side power supply is connected to the back gate of the peripheral function block, and the high-voltage side power supply and the low-voltage side power supply are connected to the gate in the non-operation mode. And a parasitic capacitance generating MOS (Metal Oxide Semiconductor) transistor for generating a parasitic capacitance between the gate and the back gate.

The parasitic capacitance generating MOS transistor is:
The power supply signal line is connected between the power supply signal line and the low voltage side power supply, the power supply signal line is connected to the back gate thereof, and the high voltage side power supply is used as the other power supply to the gate in the non-operation mode. A P-type MOS transistor to which
Connected between the P-type MOS transistor and the low-voltage power supply, and connected to the back gate of the low-voltage power supply as the one power supply. In the non-operation mode, the gate is used as the other power supply. The semiconductor integrated circuit according to claim 1, further comprising an N-type MOS transistor to which the high-voltage power supply is connected.

The region portion is
3. The semiconductor integrated circuit according to claim 2, further comprising a change-over switch that connects the high-voltage power supply to a gate of the P-type MOS transistor and a gate of the N-type MOS transistor in the non-operation mode.

A power supply control circuit that supplies a power supply signal in the operation mode and supplies a power cut-off signal in the non-operation mode;
The power switch supplies the high-voltage power supply voltage to the power supply signal line in response to the power supply signal, and supplies the high-voltage power supply voltage to the power supply signal line in response to the power cutoff signal. Shut off
4. The semiconductor integrated circuit according to claim 3, wherein the change-over switch connects the high-voltage power supply to a gate of the P-type MOS transistor and a gate of the N-type MOS transistor according to the power-off signal.

The parasitic capacitance generating MOS transistor is:
The source and drain are connected to the low-voltage side power supply, the back gate is connected to the low-voltage side power supply as the one power supply, and the high-voltage side power supply is connected to the gate as the other power supply in the non-operation mode. The semiconductor integrated circuit according to claim 1, further comprising an N-type MOS transistor connected to each other.

The region portion connects the gate of the N-type MOS transistor to the power supply signal line in the operation mode, and connects the high-voltage side power supply and the gate of the N-type MOS transistor in the non-operation mode. The semiconductor integrated circuit according to claim 5, further comprising:

A power supply control circuit that supplies a power supply signal in the operation mode and supplies a power cut-off signal in the non-operation mode;
The power switch supplies the high-voltage power supply voltage to the power supply signal line in response to the power supply signal, and supplies the high-voltage power supply voltage to the power supply signal line in response to the power cutoff signal. Shut off
The changeover switch connects the gate of the N-type MOS transistor to the power supply signal line according to the power supply signal, and connects the high-voltage side power supply and the gate of the N-type MOS transistor according to the power cutoff signal. The semiconductor integrated circuit according to claim 6, which is connected to each other.

The parasitic capacitance generating MOS transistor is:
Connected between the signal line for power supply and the low-voltage power supply, the high-voltage power supply as the one power supply is connected to the back gate, and in the non-operation mode, as the other power supply to the gate A P-type MOS transistor to which the low-voltage power supply is connected;
The low voltage side power supply is connected between the P-type MOS transistor and the low voltage side power supply, and the low voltage side power supply is connected to the back gate thereof. In the non-operation mode, the low voltage side power supply is connected to the gate as the other power supply. The semiconductor integrated circuit according to claim 1, further comprising an N-type MOS transistor connected thereto.

9. The semiconductor integrated circuit according to claim 8, further comprising a change-over switch that connects the low-voltage power supply to the gate of the P-type MOS transistor and the gate of the N-type MOS transistor in the non-operation mode.

A power supply control circuit that supplies a power supply signal in the operation mode and supplies a power cut-off signal in the non-operation mode;
The power switch supplies the high-voltage power supply voltage to the power supply signal line in response to the power supply signal, and supplies the high-voltage power supply voltage to the power supply signal line in response to the power cutoff signal. Shut off
The changeover switch is
10. The semiconductor integrated circuit according to claim 9, wherein the low-voltage power supply is connected to the gate of the P-type MOS transistor and the gate of the N-type MOS transistor according to the power cutoff signal.

The semiconductor integrated circuit according to claim 4, wherein the power switch is a MOS transistor that is turned on in response to the power supply signal and turned off in response to the power cutoff signal.

When there are a plurality of the region portions,
In response to an instruction from the functional block or the outside, the power supply control circuit
Supplying the power supply signal to the one region so that the peripheral function block of one region of the plurality of regions executes the operation mode;
The power cut-off signal is supplied to a region other than the one region so that the peripheral function blocks in the region other than the one region execute the non-operation mode. The semiconductor integrated circuit according to any one of 11.

A method for designing a layout of a semiconductor integrated circuit according to any one of claims 1 to 12, using a computer,
(A) obtaining layout data representing the semiconductor integrated circuit;
(B) Referring to a library in which data representing a plurality of different candidate parasitic capacitance generating MOS transistors is stored, one candidate parasitic capacitance generating MOS transistor is selected from the plurality of candidate parasitic capacitance generating MOS transistors. Selecting as a parasitic capacitance generating MOS transistor included in a peripheral function block in the region of the semiconductor integrated circuit;
(C) calculating, by simulation, a parasitic capacitance as a MOS capacitance when the one candidate parasitic capacitance generation MOS transistor is the parasitic capacitance generation MOS transistor;
(D) if the MOS capacitance does not exceed the set MOS capacitance, executing the step (b);
(E) When the MOS capacitance exceeds a set MOS capacitance, the layout design of the semiconductor integrated circuit includes the step of changing the layout data using the one candidate parasitic capacitance generation MOS transistor as the parasitic capacitance generation MOS transistor. Method.