JP2011091445A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置の保護構造であるパッシベーション膜およびダイエッジシールに関するものである。 The present invention relates to a passivation film and a die edge seal as a protective structure of a semiconductor device.
半導体装置の回路形成領域を外界の雰囲気からの水分やイオンの影響から保護するために、ダイシングラインの内側、即ちチップ（ダイ）のエッジ部近傍に、ダイエッジシール（Ｄｉｅ Ｅｄｇｅ Ｓｅａｌ）あるいはガードリング、シールリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層およびコンタクトによって形成され、半導体装置の回路形成領域を囲むように形成される。さらに、半導体装置の表面を保護し外界の雰囲気の影響を避ける手段として、当該表面をパッシベーション膜と呼ばれる保護膜が設けられる。 In order to protect the circuit formation region of the semiconductor device from the influence of moisture and ions from the ambient atmosphere, a die edge seal or guard ring is provided inside the dicing line, that is, near the edge of the chip (die). A protective structure called a seal ring is provided. The seal ring is formed by a wiring layer and contacts similar to the circuit formation region, and is formed so as to surround the circuit formation region of the semiconductor device. Further, as a means for protecting the surface of the semiconductor device and avoiding the influence of the external atmosphere, a protective film called a passivation film is provided on the surface.
ところで近年、半導体装置における構造の微細化並びに高集積化、動作の高速化が進むにつれ、配線の低抵抗化の重要性が高まっている。それに伴い、比較的抵抗の小さい銅（Ｃｕ）が、配線材料として多く用いられるようになっている。即ち、上記のシールリング構造にも銅が使用されるケースが増加しつつある。 In recent years, as the structure of semiconductor devices is miniaturized and highly integrated, and the operation speed is increased, the importance of lowering the resistance of wiring is increasing. Accordingly, copper (Cu) having a relatively small resistance is often used as a wiring material. That is, the number of cases in which copper is also used in the above seal ring structure is increasing.
図２９は、従来の半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。上記したように、シールリングはダイシングラインの内側に形成されるものであり、図２９に示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。なお、同図において半導体装置の回路部分の図示は省略している。 FIG. 29 is a diagram showing a configuration of a conventional semiconductor device, and is an enlarged cross-sectional view of a region where a seal ring is formed. As described above, the seal ring is formed inside the dicing line, and the circuit forming region is present on the left side of the region shown in FIG. 29 and the dicing region is present on the right side. In the figure, the circuit portion of the semiconductor device is not shown.
同図に示すように、シールリング１１０は、第１コンタクト１１１、第１配線層１１２、第２コンタクト１１３、第２配線層１１４により構成されている。素子分離膜１０２が形成されたシリコン基板１０１上には、第１コンタクト１１１が形成された層間絶縁膜１０３、銅を材料とする第１配線層１１２が形成された層間絶縁膜１０５、第２コンタクト１１３が形成された層間絶縁膜１０７、銅を材料とする第２配線層１１４が形成された層間絶縁膜１０９が形成されている。また、層間絶縁膜１０３と層間絶縁膜１０５との間にはエッチングストッパ層１０４が、層間絶縁膜１０５と層間絶縁膜１０７との間にはエッチングストッパ層１０６が、層間絶縁膜１０７と層間絶縁膜１０９との間にはエッチングストッパ層１０８が、それぞれ形成されている。
As shown in the figure, the
第１コンタクト１１１および第２コンタクト１１３の材料は、例えばタングステン（Ｗ）であり、層間絶縁膜１０３，１０５，１０７，１０９の材料は、例えばプラズマ酸化膜である。また、エッチングストッパ層１０４，１０６，１０８の材料は、例えばプラズマ窒化膜である。
The material of the
また、最上層の層間絶縁膜上にはパッシベーション膜１２０が形成されている。この例では、パッシベーション膜１２０は、プラズマ窒化膜層１２１とポリイミド層１２２との２層構造である。
A
シールリング１１０およびパッシベーション膜１２０の存在により、半導体装置の回路形成領域は外界の雰囲気からの水分やイオンの影響から保護され、長期間に渡って当該半導体装置の特性を安定させることができる。
Due to the presence of the
また、シールリング１１０は、ダイシング領域をダイシングする際に回路形成領域にクラックが発生するのを抑える作用も有している。ダイシングの際にはダイシング領域にクラックが発生することがあるが、ダイシング領域と回路形成領域との間にシールリング１１０が存在するため、そのクラックが回路形成領域にまで達することが防止されるからである。
Further, the
パッシベーション膜１２０は、シールリング１１０の回路形成領域側にのみ形成されており、ダイシング領域側は層間絶縁膜１０９上面が露出している。その理由は、パッシベーション膜１２０をダイシング領域を含むウェハ表面全体に形成したままの場合、ダイシング領域をダイシングする際にダイシングに起因する応力（あるいはクラック）がパッシベーション膜１２０を介して回路形成領域にまで伝わりやすく、回路形成領域にクラックが発生してしまう恐れがあるからである。
The
よって、従来の半導体装置においては、図２９に示すようにシールリング１１０の最上層である第２配線層１１４の上面が露出した構造となっていた。即ち、第２配線層１１４の上面は外気に曝されていた。銅は他の金属配線材料（例えばアルミニウム）よりも比較的酸化、腐食しやすい。よって、この例のように、シールリング構造の最上層である第２配線層１１４が銅である場合、第２配線層１１４が酸化、腐食してしまう。そして、当該シールリング１１０による半導体装置の保護効果の劣化を招いてしまう。
Therefore, the conventional semiconductor device has a structure in which the upper surface of the
本発明は以上のような課題を解決するためになされたものであり、最上層に銅を材料とする層を有するシールリングの酸化および腐食を防止しつつ、ダイシングの際の回路形成領域におけるクラック発生を防止できる半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and prevents cracks in a circuit formation region during dicing while preventing oxidation and corrosion of a seal ring having a copper layer as the uppermost layer. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can prevent generation.
本発明に係る半導体装置の製造方法では、半導体基板上の層間絶縁膜に銅金属を含有するシールリングを形成し、その上面を覆うアルミニウム金属層を形成する。そして層間絶縁膜及びアルミニウム金属層上に窒化膜を形成し、当該窒化膜を貫通しアルミニウム金属層の上部を露出する開口部を設ける。アルミニウム金属層の幅はシールリングの幅よりも大きく形成される。 In the method for manufacturing a semiconductor device according to the present invention, a seal ring containing copper metal is formed in an interlayer insulating film on a semiconductor substrate, and an aluminum metal layer covering the upper surface is formed. A nitride film is formed on the interlayer insulating film and the aluminum metal layer, and an opening that penetrates the nitride film and exposes the upper portion of the aluminum metal layer is provided. The width of the aluminum metal layer is formed larger than the width of the seal ring.
本発明に係る半導体装置の製造方法によれば、シールリングの銅金属層の上面は外気に曝されないので、それが酸化、腐食し、当該シールリングによる半導体装置の保護効果が劣化するのを防止することができる。またダイシング領域とシールリングとの間において、シールリングを覆う窒化膜またはパッシベーションマクに開口部が形成される。それにより、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難くなり、回路形成領域にクラックが入ってしまうことを防止することができる。また開口部がシールリングを覆うアルミニウム金属層の上に形成されるため、ダイシング領域とシールリングとの間に開口部を形成するためのスペースを確保できない場合にも対応できる。 According to the method for manufacturing a semiconductor device according to the present invention, the upper surface of the copper metal layer of the seal ring is not exposed to the outside air, so that it is prevented from being oxidized and corroded and the protection effect of the semiconductor device by the seal ring is deteriorated. can do. In addition, an opening is formed in the nitride film or passivation mask that covers the seal ring between the dicing region and the seal ring. Thereby, the stress when dicing the dicing region is hardly transmitted to the passivation film on the circuit forming region, and cracks can be prevented from entering the circuit forming region. In addition, since the opening is formed on the aluminum metal layer covering the seal ring, it is possible to cope with a case where a space for forming the opening cannot be secured between the dicing region and the seal ring.
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。この図において、図２９に図示したものと同一の要素には同一符号を付してあるので、それらの詳細な説明は省略する。なお、図１においても、図示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。また、第１配線層１１２および第２配線層１１４は共に銅を材料としている。
<
FIG. 1 is a diagram showing the configuration of the semiconductor device according to the first embodiment, and is an enlarged sectional view of a region where a seal ring is formed. In this figure, the same elements as those shown in FIG. 29 are denoted by the same reference numerals, and detailed description thereof will be omitted. Also in FIG. 1, there are a circuit formation region on the left side of the illustrated region and a dicing region on the right side. Both the
本実施の形態において、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されており、言い換えれば、開口部１２３はパッシベーション膜１２０が形成されていない領域である。
In the present embodiment, the
開口部１２３はスリット形状を有しており、シールリング１１０の外側を囲むよう配置されている。つまり、開口部１２３の位置と第２配線層１１４上面の位置とは互いにずれており、開口部１２３の方がチップの外側（即ちダイシング領域側）に位置している。従って、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。よって、第２配線層１１４が酸化、腐食し、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。
The
さらに、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜１２０にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
Further, the presence of the
図２〜図７は、図１に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 2 to 7 are diagrams showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
シリコン基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で例えば厚さ３００ｎｍのトレンチ分離（素子分離膜１０２）を形成する。次に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を１０００ｎｍ堆積して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により３００ｎｍ研磨することによって、層間絶縁膜１０３を形成する。そして層間絶縁膜１０３を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第１コンタクト１１１を形成するための開口を形成する。このとき、シリコン基板１０１と、層間絶縁膜１０３とは充分エッチング選択比のある条件でエッチングしている。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第１コンタクト１１１の材料であるタングステンを堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０３上のタングステンおよびバリアメタルを除去することで、第１コンタクト１１１が形成される（図２）。
For example, a trench isolation (element isolation film 102) having a thickness of 300 nm is formed on the
次に、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０４を形成する。さらに、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０５を形成する。そして、層間絶縁膜１０５をレジストマスク１３１をマスクとしてドライエッチングすることにより、第１配線層１１２を形成するための開口を形成する（図３）。
Next, for example, an
レジストマスク１３１を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第１配線層１１２の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法を用いて層間絶縁膜１０５上の銅およびバリアメタルを除去することで、第１配線層１１２が形成される。
After the resist
さらに、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０６を形成する。続いて例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する。そして、ＣＶＤ法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第２コンタクト層１１３の材料であるタングステンを２００ｎｍ堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０７に形成された開口の外のタングステンおよびバリアメタルを除去することで、第２コンタクト１１３が形成される。
Further, for example, an
そして、プラズマ窒化膜を３０ｎｍ堆積させることで、エッチングストッパ層１０８を形成し、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０９を形成する。その後、レジストマスク１３２をマスクとするドライエッチングにより、第２配線層１１４を形成するための開口を形成する（図４）。
Then, an
レジストマスク１３２を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第２配線層１１４の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法を用いて層間絶縁膜１０９上の銅およびバリアメタルを除去することで、第２配線層１１４が形成される（図５）。以上の工程で、シールリング１１０の形成が完了する。
After removing the resist
次に、パッシベーション膜１２０のプラズマ窒化膜層１２１を８００ｎｍ堆積する（図６）。そして、プラズマ窒化膜層１２１上にレジストマスク１３３を形成し、レジストマスク１３３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造（シールリング１１０）の外側を囲むように形成される。開口部１２３ａは、例えば１μｍのスリット状に形成される（図７）。
Next, the plasma
そして最後に、ポリイミド層１２２（ポリイミド膜）を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド層１２２に開口部１２３ｂを形成する。以上の工程により、図１に示した本実施の形態に係る半導体装置が形成される。
Finally, a polyimide layer 122 (polyimide film) is deposited and etched using a resist mask having an opening on the
なお、上記の説明において、層間絶縁膜１０３，１０５，１０７，１０９は、プラズマ酸化膜としたが、例えば、ＦＳＧ（Ｆ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜や、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率膜（ｌｏｗ−ｋ膜）であってもよい。またそれら層間絶縁膜の厚さは上で示したものに限定されるものではなく、例えば０〜２００ｎｍであってもよい。また、エッチングストッパ層１０４，１０６，１０８はプラズマ窒化膜としたが、例えばＳｉＣ、ＳｉＯＮであってもよい。また、厚さは上で示したものに限定されるものではない。さらに、第１および第２コンタクト１１１，１１２の材料は、タングステン以外の例えばＡｌ、ＴｉＮ、Ｒｕ等のメタルやポリシリコンなどでもよい。
In the above description, the
パッシベーション膜１２０は、プラズマ窒化膜層１２１およびポリイミド層１２２の２層構造としたが、単層構造であってもよいし２層以上の多層構造であってもよい。また、パッシベーション膜１２０の材料としては、プラズマ窒化膜およびポリイミド以外にも、例えばＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率材料であってもよい。パッシベーション膜１２０に形成される開口部１２３の幅は１μｍに限定されるものではない。
Although the
パッシベーション膜１２０にはシールリング構造の外側の開口部１２３だけでなく、レイアウト可能であればシールリング１１０の内側にも回路形成領域を囲むスリット状の開口を形成してもよい。その場合、回路形成領域でのクラックの発生を抑える効果はさらに向上される。但しその場合、パッシベーション膜１２０による保護効果が劣化する恐れがあるので注意が必要である。
In the
また、開口部１２３は、スリット形状でなくてもよく、例えば、ダイシング領域側のパッシベーション膜が全て除去される構成であってもよい。
Further, the
さらにまた、図１において、開口部１２３を構成するプラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂの幅はほぼ同じ大きさで示したが、レイアウト可能であればプラズマ窒化膜層１２１の開口部１２３ａの幅をより大きく（あるいは、露光可能であれば、ポリイミド層１２２の開口部１２３ｂをより小さく）形成してもよい。それにより、開口部１２３ａと開口部１２３ｂとの位置合わせずれに対するマージンを大きくとることができる。
Furthermore, in FIG. 1, the widths of the
また、開口部１２３の形成工程は、プラズマ窒化膜層１２１の開口部１２３ａを形成した後にポリイミド層１２２を堆積し、開口部１２３ｂを形成することによって行われるように説明したが、次のように行ってもよい。即ち、まずプラズマ窒化膜層１２１およびポリイミド層１２２を堆積し、ポリイミド層１２２に開口部１２３ｂを形成した後、そのポリイミド層をマスクとして自己整合的にプラズマ窒化膜層１２１に開口部１２３ａを形成してもよい。その場合、開口部１２３ａと開口部１２３ｂとの位置合わせを行う必要がなくなると共に製造工程数を削減することができる。
In addition, the step of forming the
なお、本実施の形態においては、２層配線構造を有する半導体装置について説明したが、例えば単層構造や３層以上の多層配線構造の場合でも、上記と同様の効果を得ることができることは明らかである。 In the present embodiment, a semiconductor device having a two-layer wiring structure has been described. However, it is apparent that the same effect as described above can be obtained even in a single-layer structure or a multilayer wiring structure having three or more layers. It is.
＜実施の形態２＞
実施の形態１では、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、主回路領域（回路形成領域）における回路形成工程に応じて、デュアルダマシン法を用いるものであってもよい。図８はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。同図において、図１と同様の要素には同一符号を付してある。デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。
<Embodiment 2>
In the first embodiment, all the layers constituting the
本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
Also in the present embodiment, a slit-shaped
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食し、シールリングによる半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
Therefore, as in the first embodiment, it is possible to prevent the
図９〜図１１は、図８に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 9 to 11 are diagrams showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜１０３、エッチングストッパ層１０４、層間絶縁膜１０５、第１コンタクト１１１および第１配線層１１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
First, the
そして、例えばプラズマ窒化膜のエッチングストッパ層１０６を形成し、続いて例えばプラズマ酸化膜の層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７上に、第２コンタクト１１３を形成する領域が開口されたレジストマスク１３４を形成する。そして、レジストマスク１３４をマスクとするドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する（図９）。
Then, for example, an
レジストマスク１３４を除去した後、さらに第２配線層１１４を形成する領域が開口されたレジストマスク１３５を形成し、それをマスクとするドライエッチングにより層間絶縁膜１０７に第２配線層１１４を形成するための開口を形成する（図１０）。
After removing the resist
レジストマスク１３５を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて銅をめっき法で堆積させる。そして、ＣＭＰ法を用いて層間絶縁膜１０７上の銅およびバリアメタルを除去することで、層間絶縁膜１０７に第２コンタクト１１３並びに第２配線層１１４が形成される（図１１）。
After removing the resist
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図８に示した本実施の形態に係る半導体装置が形成される。
Then, in the same process as in the first embodiment, the
デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンを小さくできるので、シールリング１１０をより確実に形成することができる。
In the dual damascene method, the contact and the wiring layer are buried at the same time, so that the number of manufacturing steps can be reduced. In general, the dual damascene flow can make the alignment margin smaller than the single damascene flow, so that the
＜実施の形態３＞
図１２は、実施の形態３に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、シールリング１１０の最上層である第２配線層１１４上に、当該第２配線層１１４上面を覆うアルミ配線層１４１を形成する。
<Embodiment 3>
FIG. 12 is a diagram illustrating a configuration of the semiconductor device according to the third embodiment. In this figure, elements similar to those in FIG. As shown in the figure, an
なお、本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また第２配線層１１４上面は、アルミ配線層１４１により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
Also in this embodiment, a slit-shaped
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食して、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
Therefore, as in the first embodiment, it is possible to prevent the
また、例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成されてしまった場合、第２配線層１１４は開口部１２３に露出してしまう。しかし、本実施の形態では、開口部１２３が第２配線層１１４の上方に形成された場合、アルミ配線層１４１が開口部１２３に露出するが、その下の第２配線層１１４は露出しない。アルミは銅に比較して酸化および腐食は生じ難いため、結果としてシールリング１１０による半導体装置の保護効果の劣化は防止される。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
For example, in
さらに、ダイシング領域とシールリング１１０との間に、開口部１２３を形成するためのスペースを確保できない場合、開口部１２３を意図的にアルミ配線層１４１上方に形成してもよい。即ち、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３がアルミ配線層１４１の上に位置していれば、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
Further, when a space for forming the
図１３〜図１５は、図１２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 13 to 15 are diagrams showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にアルミ配線層１４１を形成する（図１３）。
First, the
そして第２配線層１１４の上方に、レジストマスク１４２を形成し、それをマスクとしてアルミ配線層１４１をエッチングする。その結果、第２配線層１１４の上面を覆うアルミ配線層１４１が形成される（図１４）。このとき、第２配線層１１４とアルミ配線層１４１との位置合わせずれを考慮し、アルミ配線層１４１は第２配線層１１４よりもひと回り大きい幅で形成する。即ち、アルミ配線層１４１を第２配線層１１４よりも位置合わせずれ量以上大きい幅に形成することで、アルミ配線層１４１は第２配線層１１４の上面を完全に覆うことができる。
Then, a resist
レジストマスク１４２を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１４３を形成し、レジストマスク１４３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造（シールリング１１０）の外側を囲むように形成される（図１５）。
After removing the resist
そして最後に、ポリイミド層１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド層１２２に開口部１２３ｂを形成する。以上の工程により、図１２に示した本実施の形態に係る半導体装置が形成される。
Finally, a
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図１６はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図１６に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
In the above description, all the layers constituting the
デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
In the dual damascene method, the contact and the wiring layer are buried at the same time, so that the number of manufacturing steps can be reduced. In general, since the alignment margin is larger in the dual damascene flow than in the single damascene flow, the
＜実施の形態４＞
例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成された場合、第２配線層１１４は開口部１２３に露出してしまう。そこで実施の形態３において、それを防止するために第２配線層１１４を覆うアルミ配線層１４１を有する構成を示した。しかしその場合、上述したようにアルミ配線層１４１を第２配線層１１４よりもひと回り大きく形成する必要があり、半導体装置の小型化の妨げとなる。
<Embodiment 4>
For example, in the first embodiment, when the
一方、開口部１２３に第２配線層１１４が露出してしまうのを防止するために、第２配線層１１４および層間絶縁膜１０９上に、プラズマ窒化膜層１２１とのエッチング選択性を有する保護膜を形成することが考えられる。しかしその場合、ダイシングの際のクラックが当該保護膜を介して回路形成領域にまで達してしまう恐れが生じる。
On the other hand, in order to prevent the
図１７は、実施の形態４に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。本実施の形態においては、シールリング１１０上方のパッシベーション膜１２０は、ポリイミド層１２２、プラズマ窒化膜層１２１およびプラズマ酸化膜層１５１の３層構造となっている。プラズマ酸化膜層１５１は、プラズマ窒化膜層１２１に対するエッチング選択性を有している。また、プラズマ酸化膜層１５１は第２配線層１１４上に開口部１５１ａを有しており、開口部１５１ａにはアルミ配線層１５２が形成されている。
FIG. 17 is a diagram showing a configuration of the semiconductor device according to the fourth embodiment. In this figure, elements similar to those in FIG. In the present embodiment, the
本実施の形態によれば、開口部１２３が第２配線層１１４の上方に形成された場合でも、プラズマ窒化膜層１２１に対するエッチング選択性を有するプラズマ酸化膜層１５１あるいはアルミ配線層１５２が第２配線層１１４を覆っているため、第２配線層１１４は露出しない。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
According to the present embodiment, even when the
また、実施の形態３と異なり、アルミ配線層１５２は第２配線層１１４よりも大きく形成する必要はないので、装置の小型化に寄与できる。さらに、プラズマ酸化膜層１５１にはアルミ配線層１５２が形成された開口部１５１ａを有しているので、ダイシングの際のクラックがプラズマ酸化膜層１５１を介して回路形成領域にまで達することを防止できる。
Unlike the third embodiment, the
さらに、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
Furthermore, even if the
本実施の形態においては、図１７で参照部号１５１で示した第１のパッシベーション膜としての層はプラズマ酸化膜、１２１で示した第２のパッシベーション膜としての層はプラズマ窒化膜という組み合わせについて説明する。しかし、第１のパッシベーション膜と第２のパッシベーション膜との間にエッチング選択性を有する組み合わせであれば、他の組み合わせでもよい。
In the present embodiment, a combination of a layer as a first passivation film indicated by
図１８〜図２０は、図１７に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 18 to 20 are views showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
First, the
その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にプラズマ酸化膜層１５１を形成し、第２配線層１１４上方を開口したレジストマスク１５３を形成し、当該レジストマスク１５３をマスクとしてプラズマ酸化膜層１５１をエッチングすることで、開口部１５１ａを形成する（図１８）。このとき、開口部１５１ａの幅は第２配線層１１４の幅よりも狭いものでよい。
Thereafter, a plasma
次に、プラズマ酸化膜層１５１上にアルミ配線層１５２を堆積させる。そして、開口部１５１ａの上方にレジストマスク１５４を形成し、レジストマスク１５４をマスクとしてアルミ配線層１５２をエッチングする（図１９）。このとき、レジストマスク１５４は開口部１５１ａの幅よりもひと回り大きく形成すればよく、必ずしも第２配線層１１４の幅よりも大きくする必要は無い。アルミ配線層１５２の幅はレジストマスク１５４の幅により規定されるので、レジストマスク１５４を第２配線層１１４の幅よりも狭くすれば、実施の形態３よりもシールリング１１０が形成される領域の幅を狭くレイアウトすることが可能になり、半導体装置の小型化に寄与できる。
Next, an
レジストマスク１５４を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１５５を形成し、レジストマスク１５５をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される（図２０）。
After removing the resist
そして最後に、ポリイミド層１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド層１２２に開口部１２３ｂを形成する。以上の工程により、図１７に示した本実施の形態に係る半導体装置が形成される。
Finally, a
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図２１はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図２１に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
In the above description, all the layers constituting the
デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
In the dual damascene method, the contact and the wiring layer are buried at the same time, so that the number of manufacturing steps can be reduced. In general, since the alignment margin is larger in the dual damascene flow than in the single damascene flow, the
＜実施の形態５＞
図２２は、実施の形態５に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、開口部１２３はエッチングストッパ層１０８にまで到達している。即ち、開口部１２３は、ポリイミド層１２２の開口部１２３ｂ、プラズマ窒化膜層１２１の開口部１２３ａおよび層間絶縁膜１０９の開口部１２３ｃとから成る。この場合、ダイシング領域をダイシングする際の応力は、図１の場合よりもさらに回路形成領域へ伝わりにくくなる。よって、回路形成領域にクラックが入ってしまうことを防止される効果は実施の形態１よりもさらに向上される。
<Embodiment 5>
FIG. 22 is a diagram showing a configuration of the semiconductor device according to the fifth embodiment. In this figure, elements similar to those in FIG. As shown in the figure, the
また、本実施の形態は、層間絶縁膜として上記したような低誘電率膜（ｌｏｗ−ｋ膜）を使用したケースに特に有効である。一般に、低誘電率膜はポーラスなものが多く、そのため加熱処理等における収縮が大きいものが多い。従って、例えば層間絶縁膜として１０９としてそのような低誘電率膜を使用した場合、その収縮によるストレス（応力）が層間絶縁膜１０９自身に加わり、クラックが発生しやすくなる。よって、層間絶縁膜１０９が開口部１２３ｃを有することで、その収縮による応力を緩和することができ、クラック発生を防止することができる。
In addition, this embodiment is particularly effective in the case where the above-described low dielectric constant film (low-k film) is used as the interlayer insulating film. In general, many low dielectric constant films are porous, and therefore many have large shrinkage due to heat treatment or the like. Therefore, for example, when such a low dielectric constant film is used as the
図２３および図２４は、図２２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 23 and 24 are views showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
まず、実施の形態１で図２〜図６に示したものと同様の工程で、シールリング１１０を形成し、その上にパッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する（図２３）。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
First, the
そして、プラズマ窒化膜層１２１上にレジストマスク１５６を形成し、レジストマスク１５６をマスクとしてプラズマ窒化膜層１２１をエッチングしてシールリング構造（シールリング１１０）の外側を囲む開口部１２３ａを形成すると共に、層間絶縁膜１０９をエッチングして開口部１２３ｃを形成する（図２４）。
Then, a resist
そして最後に、ポリイミド層１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド層１２２に開口部１２３ｂを形成する。以上の工程により、図２２に示した本実施の形態に係る半導体装置が形成される。
Finally, a
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。その場合、図８において開口部１２３が層間絶縁膜１０７の下のエッチングストッパ層１０６にまで達する構成となる。
In the above description, all the layers constituting the
デュアルダマシン法では、コンタクトと配線層の埋め込みは同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
In the dual damascene method, the contact and the wiring layer are buried at the same time, so that the number of manufacturing steps can be reduced. In general, since the alignment margin is larger in the dual damascene flow than in the single damascene flow, the
＜実施の形態６＞
例えば、主回路領域（回路形成領域）における回路形成工程にデュアルダマシン法が用いられる場合、実施の形態２のように、シールリング１１０の形成にもデュアルダマシン法を用いればよい。しかし、シールリングの各層はデュアルダマシンフローのうちのコンタクト形成工程のみによっても形成することができる。
<Embodiment 6>
For example, when the dual damascene method is used in the circuit formation process in the main circuit region (circuit formation region), the dual damascene method may be used to form the
図２５は本実施の形態に係る半導体装置の構成を示す図である。同図において、図１と同様の要素には同一符号を付してある。ここで、当該半導体装置は配線の材料として銅を用いるものと仮定する。 FIG. 25 is a diagram showing a configuration of the semiconductor device according to the present embodiment. In the figure, the same reference numerals are given to the same elements as in FIG. Here, it is assumed that the semiconductor device uses copper as a wiring material.
同図に示すように、シールリング２１０は、第１コンタクト２１１、第１配線層２１２、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５から構成されている。第１コンタクト２１１および第１配線層２１２はシングルダマシン法で形成され、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５はデュアルダマシンのコンタクト形成工程で形成されている。デュアルダマシン法では、コンタクトは配線層と同じ材料で形成されるので、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５は銅で形成される。
As shown in the figure, the
素子分離膜１０２が形成されたシリコン基板１０１上には、第１コンタクト２１１が形成された層間絶縁膜２０１、第１配線層２１２が形成された層間絶縁膜２０３、第２コンタクト２１３が形成された層間絶縁膜２０５、第３コンタクト２１４が形成された層間絶縁膜２０７、第４コンタクト２１５が形成された層間絶縁膜２０９が形成されている。また、層間絶縁膜２０１と層間絶縁膜２０３との間にはエッチングストッパ層２０２、層間絶縁膜２０３と層間絶縁膜２０５との間にはエッチングストッパ層２０４が、層間絶縁膜２０５と層間絶縁膜２０７との間にはエッチングストッパ層２０６が、層間絶縁膜２０７と層間絶縁膜２０９との間にはエッチングストッパ層２０８がそれぞれ形成されている。
On the
パッシベーション膜１２０には、層間絶縁膜２０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されている。よって、実施の形態１と同様に、ダイシング時に回路形成領域にクラックが入ってしまうことを防止することができる。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第４コンタクト２１５が酸化、腐食してシールリング２１０による半導体装置の保護効果が劣化するのを防止することができる。
In the
図２６〜図２８は、図２５に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。 26 to 28 are views showing manufacturing steps of the semiconductor device shown in FIG. The semiconductor device manufacturing method according to the present embodiment will be described below with reference to these drawings.
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜２０１、エッチングストッパ層２０２、層間絶縁膜２０３、第１コンタクト２１１および第１配線層２１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
First, the
その後、例えばプラズマ窒化膜によるエッチングストッパ層２０４を形成し、続いて例えばプラズマ酸化膜により層間絶縁膜２０５を形成する。その後、層間絶縁膜２０５上に、第２コンタクト２１３を形成する領域が開口されたレジストマスク２２１を形成する。そして、レジストマスク２２１をマスクとするドライエッチングにより、第２コンタクト２１３を形成するための開口を形成する（図２６）。レジストマスク２２１を除去した後、回路形成領域においては配線のためのトレンチ形成が行われるが、このときシールリング２１０を形成する領域においては何の処理も行わない。
Thereafter, an
そして、バリアメタル（不図示）を形成した後、銅をめっき法で堆積させる。そして、ＣＭＰ法を用いて層間絶縁膜２０５上の銅およびバリアメタルを除去することで、層間絶縁膜２０５に第２コンタクト２１３が形成される（図２７）。このように、第２コンタクト２１３は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。
Then, after forming a barrier metal (not shown), copper is deposited by a plating method. Then, the
その後、上と同様にデュアルダマシンフローのうちのコンタクト形成工程のみを使用して、エッチングストッパ層２０６、層間絶縁膜２０７、第３コンタクト２１４を形成し、さらにその上にエッチングストッパ層２０８、層間絶縁膜２０９、第４コンタクト２１５を形成する（図２８）。以上の工程で、シールリング２１０の形成が完了する。
Thereafter, the
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図２５に示した本実施の形態に係る半導体装置が形成される。
Then, in the same process as in the first embodiment, the
このように、本実施の形態においては、シールリング２１０を構成する所定の層（第２コンタクト２１３、第３コンタクト２１４、第４コンタクト２１５）は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。その場合、デュアルダマシンフローのコンタクト形成工程と配線形成工程との両方を用いる場合と異なり、シールリング２１０の配線層とコンタクトとの位置合わせを行わないため、当該位置合わせずれに対するマージンをとる必要がない。よって、上記した他の実施の形態よりも、シールリングの幅を狭く構成できる。
As described above, in the present embodiment, the predetermined layers (
なお、以上説明では、シールリング２１０を構成する層のうちの一部が、デュアルダマシンフローのうちのコンタクト形成工程のみにより形成されるものとして説明したが、回路形成領域のコンタクトおよび配線の形成手法に応じて、全ての層がデュアルダマシンフローのうちのコンタクト形成工程のみによって形成されるものであってもよい。
In the above description, it has been described that a part of the layers constituting the
１０１ シリコン基板、１０２ 素子分離膜、１０３，１０５，１０７，１０９，２０１，２０３，２０５，２０９ 層間絶縁膜、１０４，１０６，１０８，２０２，２０４，２０６，２０８ エッチングストッパ層、１１０，２１０ シールリング、１１１，２１１ 第１コンタクト、１１２，２１２ 第１配線層、１１３，２１３ 第２コンタクト、１１４ 第２配線層、１２０ パッシベーション膜、１２１ プラズマ窒化膜層、１２２ ポリイミド層、１２３ 開口部、１４１ アルミ配線層、２１４ 第３コンタクト、２１５ 第４コンタクト。
101 silicon substrate, 102 element isolation film, 103, 105, 107, 109, 201, 203, 205, 209 interlayer insulation film, 104, 106, 108, 202, 204, 206, 208 etching stopper layer, 110, 210
Claims (134)
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成してからめっき法により銅金属を前記第１溝内に堆積することにより、前記回路形成領域を取り囲むような前記銅金属を含有するシールリングを形成する工程と、
前記第１層間絶縁膜上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜を第１マスクを用いてエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記第１層間絶縁膜及び前記アルミニウム金属層上に窒化膜を形成する工程と、
前記窒化膜に、第２マスクを用いてエッチングすることにより、前記アルミニウム金属層の上部を露出し、前記窒化膜を貫通するような第１開口部を設ける工程と、
を有し、
前記アルミニウム金属層の幅は前記シールリングの幅よりも大きくなることを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
A seal ring containing the copper metal surrounding the circuit forming region is formed by forming a first groove in the first interlayer insulating film and then depositing copper metal in the first groove by a plating method. Forming, and
Forming an aluminum metal film on the first interlayer insulating film;
Etching the aluminum metal film using a first mask to form an aluminum metal layer that covers an upper surface of the seal ring;
Forming a nitride film on the first interlayer insulating film and the aluminum metal layer;
Etching the nitride film using a second mask to expose an upper portion of the aluminum metal layer and providing a first opening that penetrates the nitride film;
Have
The width of the aluminum metal layer is larger than the width of the seal ring.
前記半導体基板上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２溝を形成してからタングステンを前記第２溝に堆積して前記半導体基板に接続されるタングステンコンタクトを形成する工程とを更に有し、
前記タングステンコンタクトは前記シールリングの一部であり、
前記半導体基板と前記第１層間絶縁膜との間に前記第２層間絶縁膜が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。 Between the step of preparing the semiconductor substrate and the step of forming the first interlayer insulating film,
Forming a second interlayer insulating film on the semiconductor substrate;
Forming a second groove in the second interlayer insulating film, and then depositing tungsten in the second groove to form a tungsten contact connected to the semiconductor substrate;
The tungsten contact is part of the seal ring;
The method of manufacturing a semiconductor device according to claim 1, wherein the second interlayer insulating film is formed between the semiconductor substrate and the first interlayer insulating film.
第３マスクを用いてエッチングすることにより前記第１溝上に前記第１層間絶縁膜内の第３溝を形成し、前記第１溝と第３溝の内部に前記銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a third mask forms a third groove in the first interlayer insulating film on the first groove, and deposits the copper metal inside the first groove and the third groove. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a seal ring.
前記第１開口部は前記シールリングを取り囲むように形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the first opening is formed so as to surround the seal ring.
前記窒化膜上にポリイミド膜を形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。 After the step of forming the nitride film,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a polyimide film on the nitride film.
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成する工程と、
前記第１溝内にタングステンを埋め込んでタングステンコンタクトを形成する工程と、
前記第１層間絶縁膜及び前記タングステンコンタクト上に第１エッチングストッパを形成する工程と、
前記第１エッチングストッパ上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜及び第１エッチングストッパ内に第２溝を形成する工程と、
前記第２溝内にめっき法により第１銅金属を堆積する工程と、
前記第２層間絶縁膜及び前記第２溝内に堆積された前記第１銅金属上に第２エッチングストッパを形成する工程と、
前記第２エッチングストッパ上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜及び第２エッチングストッパ内に第３溝を形成する工程と、
前記第３溝内にめっき法により第２銅金属を堆積することにより、前記回路形成領域を取り囲むようであり、前記タングステンコンタクトと前記第２溝内に堆積された前記第１銅金属と前記第３溝内に堆積された前記第２銅金属とで構成されるシールリングを形成する工程と、
前記第３層間絶縁膜及び前記第３溝内に堆積された前記第２銅金属上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜を第１マスクを用いてエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記第３層間絶縁膜及び前記アルミニウム金属層上に窒化膜を形成する工程と、
前記窒化膜に第２マスクを用いてエッチングすることにより、前記アルミニウム金属層の上部を露出し、前記窒化膜を貫通するような第１開口部を設ける工程と、を有し、
前記第２銅金属の幅は前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
Forming a first trench in the first interlayer insulating film;
Burying tungsten in the first groove to form a tungsten contact;
Forming a first etching stopper on the first interlayer insulating film and the tungsten contact;
Forming a second interlayer insulating film on the first etching stopper;
Forming a second groove in the second interlayer insulating film and the first etching stopper;
Depositing a first copper metal in the second groove by a plating method;
Forming a second etching stopper on the second interlayer insulating film and the first copper metal deposited in the second trench;
Forming a third interlayer insulating film on the second etching stopper;
Forming a third groove in the third interlayer insulating film and the second etching stopper;
The second copper metal is deposited in the third groove by plating to surround the circuit forming region, and the tungsten contact, the first copper metal deposited in the second groove, and the second Forming a seal ring composed of the second copper metal deposited in three grooves;
Forming an aluminum metal film on the third interlayer insulating film and the second copper metal deposited in the third groove;
Etching the aluminum metal film using a first mask to form an aluminum metal layer that covers an upper surface of the seal ring;
Forming a nitride film on the third interlayer insulating film and the aluminum metal layer;
Etching the nitride film using a second mask to expose an upper portion of the aluminum metal layer and providing a first opening that penetrates the nitride film, and
The method of manufacturing a semiconductor device, wherein the width of the second copper metal is smaller than the width of the aluminum metal layer.
第３マスクを用いてエッチングすることにより前記第３溝上に前記第３層間絶縁膜内の第４溝を形成し、前記第３溝と第４溝の内部に前記第２銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a third mask forms a fourth groove in the third interlayer insulating film on the third groove, and deposits the second copper metal in the third groove and the fourth groove. The method of manufacturing a semiconductor device according to claim 7, further comprising: forming the seal ring by:
前記第１開口部は前記シールリングを取り囲むように形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
8. The method of manufacturing a semiconductor device according to claim 7, wherein the first opening is formed so as to surround the seal ring.
前記窒化膜の上にポリイミド膜を形成する工程を更に有することを特徴とする請求項７に記載の半導体装置の製造方法。 After the step of forming the nitride film,
8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of forming a polyimide film on the nitride film.
前記半導体基板上に積層された複数の層間絶縁膜と、
回路形成領域を囲むように形成され、前記複数の層間絶縁膜を貫くように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記回路形成領域及び前記シールリングを覆うように形成された窒化膜と、
前記シールリングの最上の銅金属層と前記窒化膜の間に前記シールリングの上面を覆うアルミニウム金属層とを有し、
前記窒化膜は、前記アルミニウム金属層の上部を露出し、前記窒化膜を貫くような第１の開口部を有しており、
前記アルミニウム金属層の幅は前記シールリングの前記最上の銅金属層の幅よりも大きいことを特徴とする半導体装置。 A semiconductor substrate;
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A seal ring formed so as to surround a circuit formation region, formed so as to penetrate the plurality of interlayer insulating films, and comprising a plurality of metal layers including a copper metal layer;
A nitride film formed to cover the circuit formation region and the seal ring;
An aluminum metal layer covering an upper surface of the seal ring between the uppermost copper metal layer of the seal ring and the nitride film;
The nitride film has a first opening that exposes an upper portion of the aluminum metal layer and penetrates the nitride film,
The width of the aluminum metal layer is larger than the width of the uppermost copper metal layer of the seal ring.
前記第１の開口部は前記シールリングを取り囲むように形成され、
前記窒化膜は前記複数の層間絶縁膜のうちの最上のものを覆うように形成されていることを特徴とする請求項１４に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
The first opening is formed to surround the seal ring;
15. The semiconductor device according to claim 14, wherein the nitride film is formed so as to cover an uppermost one of the plurality of interlayer insulating films.
前記半導体基板と底部が接続されたタングステンを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有することを特徴とする請求項１４に記載の半導体装置。 The seal ring is
A first portion containing tungsten having a bottom connected to the semiconductor substrate;
The semiconductor device according to claim 14, further comprising a second portion that is a portion above the first portion and includes the copper metal layer connected to the first portion.
前記第１の開口部に連なる第２の開口部が前記ポリイミド膜に設けられていることを特徴とする請求項１４に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
The semiconductor device according to claim 14, wherein a second opening that is continuous with the first opening is provided in the polyimide film.
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１エッチングストッパと、
前記第１エッチングストッパ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２エッチングストッパと、
前記第２エッチングストッパ上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成されたパッシベーション膜と、
前記第１層間絶縁膜、前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ及び前記第３層間絶縁膜内に、それらを貫くように形成され、回路形成領域を囲むように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記第３層間絶縁膜内に形成された前記シールリングの上層に形成され、前記第３層間絶縁膜内に形成された前記シールリングの上部を覆うように設けられたアルミニウム金属層を有し、
前記アルミニウム金属層の上部を露出し、前記パッシベーション膜を貫通するような第１の開口部が設けられ、
前記第３層間絶縁膜内に形成された前記シールリングの幅は前記アルミニウム金属層の幅よりも小さく、
前記第３層間絶縁膜内に形成された前記シールリングは前記アルミニウム金属層を介して前記パッシベーション膜に覆われていることを特徴とする半導体装置。 A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first etching stopper formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first etching stopper;
A second etching stopper formed on the second interlayer insulating film;
A third interlayer insulating film formed on the second etching stopper;
A passivation film formed on the third interlayer insulating film;
The first interlayer insulating film, the first etching stopper, the second interlayer insulating film, the second etching stopper, and the third interlayer insulating film are formed so as to penetrate therethrough and surround a circuit formation region. A seal ring formed and comprising a plurality of metal layers including a copper metal layer;
An aluminum metal layer formed in an upper layer of the seal ring formed in the third interlayer insulating film and provided to cover an upper portion of the seal ring formed in the third interlayer insulating film;
A first opening that exposes an upper portion of the aluminum metal layer and penetrates the passivation film;
The width of the seal ring formed in the third interlayer insulating film is smaller than the width of the aluminum metal layer,
The semiconductor device, wherein the seal ring formed in the third interlayer insulating film is covered with the passivation film through the aluminum metal layer.
前記第１の開口部は前記シールリングを取り囲むように形成されていることを特徴とする請求項２０に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
21. The semiconductor device according to claim 20, wherein the first opening is formed so as to surround the seal ring.
前記第１層間絶縁膜内に形成されたタングステン、Ａｌ、ＴｉＮ、Ｒｕ、ポリシリコンのうちのいずれかを含有する第１部位と、
前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ、及び前記第３層間絶縁膜内に形成された前記銅金属層である第２部位とを有することを特徴とする請求項２０に記載の半導体装置。 The seal ring is
A first portion containing any one of tungsten, Al, TiN, Ru, and polysilicon formed in the first interlayer insulating film;
The first etching stopper, the second interlayer insulating film, the second etching stopper, and a second portion that is the copper metal layer formed in the third interlayer insulating film. 20. The semiconductor device according to 20.
前記パッシベーション膜は、窒化膜を含有していることを特徴とする請求項２０に記載の半導体装置。 The second interlayer insulating film is formed of any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
The semiconductor device according to claim 20, wherein the passivation film contains a nitride film.
前記半導体基板上に積層された複数の層間絶縁膜と、
回路形成領域を囲むように形成され、前記複数の層間絶縁膜を貫くように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記シールリングの最上の銅金属層を覆うようなアルミニウム金属層と、
前記アルミニウム金属層及び前記回路形成領域を覆うように形成された窒化膜とを有し、
前記窒化膜は、前記アルミニウム金属層の上部を露出し、前記窒化膜を貫くような第１の開口部を有し、
前記シールリングの最上の銅金属層の幅は、前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置。 A semiconductor substrate having a circuit formation region and a dicing region;
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A seal ring formed so as to surround a circuit formation region, formed so as to penetrate the plurality of interlayer insulating films, and comprising a plurality of metal layers including a copper metal layer;
An aluminum metal layer covering the top copper metal layer of the seal ring;
A nitride film formed so as to cover the aluminum metal layer and the circuit formation region;
The nitride film has a first opening that exposes an upper portion of the aluminum metal layer and penetrates the nitride film;
The width of the uppermost copper metal layer of the seal ring is smaller than the width of the aluminum metal layer.
前記第１の開口部は前記シールリングを取り囲むように形成され、
前記窒化膜は前記複数の層間絶縁膜のうちの最上のものを覆うように形成されていることを特徴とする請求項２８に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
The first opening is formed to surround the seal ring;
29. The semiconductor device according to claim 28, wherein the nitride film is formed so as to cover an uppermost one of the plurality of interlayer insulating films.
前記第１の開口部に連なる第２の開口部が前記ポリイミド膜に設けられていることを特徴とする請求項２８に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
29. The semiconductor device according to claim 28, wherein a second opening continuous with the first opening is provided in the polyimide film.
前記シールリングは前記素子分離領域以外の前記半導体基板上に設けられていることを特徴とする請求項２８に記載の半導体装置。 An element isolation region is provided in the semiconductor substrate,
29. The semiconductor device according to claim 28, wherein the seal ring is provided on the semiconductor substrate other than the element isolation region.
前記アルミニウム金属層はマスクを用いてエッチングされることにより形成されることを特徴とする請求項２８に記載の半導体装置。 The copper metal layer is formed by being deposited by a plating method,
29. The semiconductor device according to claim 28, wherein the aluminum metal layer is formed by etching using a mask.
前記半導体基板と底部が接続されたタングステンを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有し、
前記第１部位が形成される層の前記層間絶縁膜は、
プラズマ酸化膜、ＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦのうちのいずれか一つで構成されていることを特徴とする請求項２８に記載の半導体装置。 The seal ring is
A first portion containing tungsten having a bottom connected to the semiconductor substrate;
A second part including the copper metal layer connected to the first part, which is a part above the first part;
The interlayer insulating film of the layer in which the first part is formed is
29. The semiconductor device according to claim 28, comprising one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１エッチングストッパと、
前記第１エッチングストッパ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２エッチングストッパと、
前記第２エッチングストッパ上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成された窒化膜と、
前記第１層間絶縁膜、前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ及び前記第３層間絶縁膜内に、それらを貫くように形成され、回路形成領域を囲むように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記第３層間絶縁膜内の前記シールリングの上部を覆うように設けられたアルミニウム金属層を有し、
前記アルミニウム金属層の上部を露出し、前記窒化膜を貫通するような第１の開口部が設けられ、
前記第３層間絶縁膜内の前記シールリングは前記銅金属層であり、
前記アルミニウム金属層及び前記回路形成領域を覆うように前記窒化膜が設けられ、
前記第３層間絶縁膜内の前記シールリングの幅は、前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置。 A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first etching stopper formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first etching stopper;
A second etching stopper formed on the second interlayer insulating film;
A third interlayer insulating film formed on the second etching stopper;
A nitride film formed on the third interlayer insulating film;
The first interlayer insulating film, the first etching stopper, the second interlayer insulating film, the second etching stopper, and the third interlayer insulating film are formed so as to penetrate therethrough and surround a circuit formation region. A seal ring formed and comprising a plurality of metal layers including a copper metal layer;
An aluminum metal layer provided to cover an upper portion of the seal ring in the third interlayer insulating film;
A first opening is provided to expose an upper portion of the aluminum metal layer and penetrate the nitride film;
The seal ring in the third interlayer insulating film is the copper metal layer;
The nitride film is provided so as to cover the aluminum metal layer and the circuit formation region,
The width of the seal ring in the third interlayer insulating film is smaller than the width of the aluminum metal layer.
前記第１の開口部に連なる第２の開口部が前記ポリイミド膜に設けられていることを特徴とする請求項３８に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
39. The semiconductor device according to claim 38, wherein a second opening continuous with the first opening is provided in the polyimide film.
前記第１エッチングストッパ及び前記第２エッチングストッパの膜厚は、前記窒化膜の膜厚より薄いことを特徴とする請求項３８に記載の半導体装置。 The second interlayer insulating film is composed of any one of FSG film, organic film, SiON, SiOC, and SiCF,
39. The semiconductor device according to claim 38, wherein the first etching stopper and the second etching stopper are thinner than the nitride film.
前記シールリングは前記素子分離領域以外の前記半導体基板上に設けられていることを特徴とする請求項３８に記載の半導体装置。 An element isolation region is provided in the semiconductor substrate,
39. The semiconductor device according to claim 38, wherein the seal ring is provided on the semiconductor substrate other than the element isolation region.
前記アルミニウム金属層はマスクを用いてエッチングされることにより形成されることを特徴とする請求項３８に記載の半導体装置。 The copper metal layer is formed by being deposited by a plating method,
39. The semiconductor device according to claim 38, wherein the aluminum metal layer is formed by etching using a mask.
前記半導体基板と底部が接続されたタングステン、Ａｌ、ＴｉＮ、Ｒｕ、ポリシリコンのうちのいずれかを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有し、
前記第１層間絶縁膜は、プラズマ酸化膜、ＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦのうちのいずれか一つで構成されていることを特徴とする請求項３８に記載の半導体装置。 The seal ring is
A first portion containing any one of tungsten, Al, TiN, Ru, and polysilicon, the bottom of which is connected to the semiconductor substrate;
A second part including the copper metal layer connected to the first part, which is a part above the first part;
39. The semiconductor device according to claim 38, wherein the first interlayer insulating film is composed of any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
前記半導体基板上に積層された複数の層間絶縁膜と、
回路形成領域を囲むように形成され、前記複数の層間絶縁膜を貫くように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記回路形成領域及び前記シールリングを覆うように形成された窒化膜とを有し、
前記窒化膜は、前記シールリングで取り囲まれた領域の外側では除去されており、
前記シールリングの最上の銅金属層と前記窒化膜の間に、前記シールリングの上部を覆うようにアルミニウム金属層が設けられ、
前記アルミニウム金属層の幅は前記シールリングの前記最上の銅金属層の幅よりも大きいことを特徴とする半導体装置。 A semiconductor substrate;
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A seal ring formed so as to surround a circuit formation region, formed so as to penetrate the plurality of interlayer insulating films, and comprising a plurality of metal layers including a copper metal layer;
A nitride film formed to cover the circuit formation region and the seal ring;
The nitride film is removed outside the region surrounded by the seal ring,
Between the uppermost copper metal layer of the seal ring and the nitride film, an aluminum metal layer is provided so as to cover the top of the seal ring,
The width of the aluminum metal layer is larger than the width of the uppermost copper metal layer of the seal ring.
前記窒化膜は前記複数の層間絶縁膜のうちの最上のものを覆うように形成されていることを特徴とする請求項４９に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
50. The semiconductor device according to claim 49, wherein the nitride film is formed so as to cover an uppermost one of the plurality of interlayer insulating films.
前記半導体基板と底部が接続されたタングステンを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有することを特徴とする請求項４９に記載の半導体装置。 The seal ring is
A first portion containing tungsten having a bottom connected to the semiconductor substrate;
50. The semiconductor device according to claim 49, further comprising a second portion that is a portion above the first portion and includes the copper metal layer connected to the first portion.
前記ポリイミド膜は前記シールリングで取り囲まれた領域の外側では除去されていることを特徴とする請求項４９に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
50. The semiconductor device according to claim 49, wherein the polyimide film is removed outside a region surrounded by the seal ring.
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１エッチングストッパと、
前記第１エッチングストッパ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２エッチングストッパと、
前記第２エッチングストッパ上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成されたパッシベーション膜と、
前記第１層間絶縁膜、前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ及び前記第３層間絶縁膜内に、それらを貫くように形成され、回路形成領域を囲むように形成され、銅金属層を含む複数の金属層から成るシールリングとを有し、
前記シールリングで取り囲まれた領域の外側では前記パッシベーション膜は除去されており、
前記第３層間絶縁膜内に形成された前記シールリングの上層に形成され、前記第３層間絶縁膜内に形成された前記シールリングの上部を覆うように設けられたアルミニウム金属層を有し、
前記第３層間絶縁膜内に形成された前記シールリングの幅は前記アルミニウム金属層の幅よりも小さく、
前記第３層間絶縁膜内に形成された前記シールリングは前記アルミニウム金属層を介して前記パッシベーション膜に覆われていることを特徴とする半導体装置。 A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first etching stopper formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first etching stopper;
A second etching stopper formed on the second interlayer insulating film;
A third interlayer insulating film formed on the second etching stopper;
A passivation film formed on the third interlayer insulating film;
The first interlayer insulating film, the first etching stopper, the second interlayer insulating film, the second etching stopper, and the third interlayer insulating film are formed so as to penetrate therethrough and surround a circuit formation region. A seal ring formed of a plurality of metal layers including a copper metal layer,
The passivation film is removed outside the area surrounded by the seal ring,
An aluminum metal layer formed in an upper layer of the seal ring formed in the third interlayer insulating film and provided to cover an upper portion of the seal ring formed in the third interlayer insulating film;
The width of the seal ring formed in the third interlayer insulating film is smaller than the width of the aluminum metal layer,
The semiconductor device, wherein the seal ring formed in the third interlayer insulating film is covered with the passivation film through the aluminum metal layer.
前記第１層間絶縁膜内に形成されたタングステン、Ａｌ、ＴｉＮ、Ｒｕ、ポリシリコンのうちのいずれかを含有する第１部位と、
前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ、及び前記第３層間絶縁膜内に形成された前記銅金属層である第２部位とを有することを特徴とする請求項５５に記載の半導体装置。 The seal ring is
A first portion containing any one of tungsten, Al, TiN, Ru, and polysilicon formed in the first interlayer insulating film;
The first etching stopper, the second interlayer insulating film, the second etching stopper, and a second portion that is the copper metal layer formed in the third interlayer insulating film. 55. The semiconductor device according to 55.
前記パッシベーション膜は、窒化膜を含有していることを特徴とする請求項５５に記載の半導体装置。 The second interlayer insulating film is formed of any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
56. The semiconductor device according to claim 55, wherein the passivation film contains a nitride film.
前記半導体基板上に積層された複数の層間絶縁膜と、
回路形成領域を囲むように形成され、前記複数の層間絶縁膜を貫くように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記シールリングの最上の銅金属層を覆うようなアルミニウム金属層と、
前記アルミニウム金属層及び前記回路形成領域を覆うように形成された窒化膜とを有し、
前記窒化膜は、前記ダイシング領域では除去されており、
前記シールリングの最上の銅金属層の幅は、前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置。 A semiconductor substrate having a circuit formation region and a dicing region;
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A seal ring formed so as to surround a circuit formation region, formed so as to penetrate the plurality of interlayer insulating films, and comprising a plurality of metal layers including a copper metal layer;
An aluminum metal layer covering the top copper metal layer of the seal ring;
A nitride film formed so as to cover the aluminum metal layer and the circuit formation region;
The nitride film is removed in the dicing region,
The width of the uppermost copper metal layer of the seal ring is smaller than the width of the aluminum metal layer.
前記ダイシング領域では前記ポリイミド膜は除去されていることを特徴とする請求項６３に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
64. The semiconductor device according to claim 63, wherein the polyimide film is removed in the dicing region.
前記シールリングは前記素子分離領域以外の前記半導体基板上に設けられていることを特徴とする請求項６３に記載の半導体装置。 An element isolation region is provided in the semiconductor substrate,
64. The semiconductor device according to claim 63, wherein the seal ring is provided on the semiconductor substrate other than the element isolation region.
前記アルミニウム金属層はマスクを用いてエッチングされることにより形成されることを特徴とする請求項６３に記載の半導体装置。 The copper metal layer is formed by being deposited by a plating method,
64. The semiconductor device according to claim 63, wherein the aluminum metal layer is formed by etching using a mask.
前記半導体基板と底部が接続されたタングステンを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有し、
前記第１部位が形成される層の前記層間絶縁膜は、
プラズマ酸化膜、ＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦのうちのいずれか一つで構成されていることを特徴とする請求項６３に記載の半導体装置。 The seal ring is
A first portion containing tungsten having a bottom connected to the semiconductor substrate;
A second part including the copper metal layer connected to the first part, which is a part above the first part;
The interlayer insulating film of the layer in which the first part is formed is
64. The semiconductor device according to claim 63, comprising any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１エッチングストッパと、
前記第１エッチングストッパ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２エッチングストッパと、
前記第２エッチングストッパ上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成された窒化膜と、
前記第１層間絶縁膜、前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ及び前記第３層間絶縁膜内に、それらを貫くように形成され、回路形成領域を囲むように形成され、銅金属層を含む複数の金属層から成るシールリングとを有し、
前記シールリングで囲まれた領域の外側の前記窒化膜は除去されており、
前記第３層間絶縁膜内の前記シールリングは前記銅金属層であり、
前記第３層間絶縁膜内の前記シールリングの上部を覆うように設けられたアルミニウム金属層を有し、
前記アルミニウム金属層及び前記回路形成領域を覆うように前記窒化膜が設けられ、
前記第３層間絶縁膜内の前記シールリングの幅は、前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置。 A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first etching stopper formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first etching stopper;
A second etching stopper formed on the second interlayer insulating film;
A third interlayer insulating film formed on the second etching stopper;
A nitride film formed on the third interlayer insulating film;
The first interlayer insulating film, the first etching stopper, the second interlayer insulating film, the second etching stopper, and the third interlayer insulating film are formed so as to penetrate therethrough and surround a circuit formation region. A seal ring formed of a plurality of metal layers including a copper metal layer,
The nitride film outside the region surrounded by the seal ring is removed,
The seal ring in the third interlayer insulating film is the copper metal layer;
An aluminum metal layer provided to cover an upper portion of the seal ring in the third interlayer insulating film;
The nitride film is provided so as to cover the aluminum metal layer and the circuit formation region,
The width of the seal ring in the third interlayer insulating film is smaller than the width of the aluminum metal layer.
前記シールリングで囲まれた領域の外側の前記ポリイミド膜は除去されていることを特徴とする請求項７３に記載の半導体装置。 Further comprising a polyimide film on the nitride film,
74. The semiconductor device according to claim 73, wherein the polyimide film outside the region surrounded by the seal ring is removed.
前記第１エッチングストッパ及び前記第２エッチングストッパの膜厚は、前記窒化膜の膜厚より薄いことを特徴とする請求項７３に記載の半導体装置。 The second interlayer insulating film is composed of any one of FSG film, organic film, SiON, SiOC, and SiCF,
74. The semiconductor device according to claim 73, wherein the first etching stopper and the second etching stopper are thinner than the nitride film.
前記シールリングは前記素子分離領域以外の前記半導体基板上に設けられていることを特徴とする請求項７３に記載の半導体装置。 An element isolation region is provided in the semiconductor substrate,
74. The semiconductor device according to claim 73, wherein the seal ring is provided on the semiconductor substrate other than the element isolation region.
前記アルミニウム金属層はマスクを用いてエッチングされることにより形成されることを特徴とする請求項７３に記載の半導体装置。 The copper metal layer is formed by being deposited by a plating method,
74. The semiconductor device according to claim 73, wherein the aluminum metal layer is formed by etching using a mask.
前記半導体基板と底部が接続されたタングステン、Ａｌ、ＴｉＮ、Ｒｕ、ポリシリコンのうちのいずれかを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有し、
前記第１層間絶縁膜は、プラズマ酸化膜、ＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦのうちのいずれか一つで構成されていることを特徴とする請求項７３に記載の半導体装置。 The seal ring is
A first portion containing any one of tungsten, Al, TiN, Ru, and polysilicon, the bottom of which is connected to the semiconductor substrate;
A second part including the copper metal layer connected to the first part, which is a part above the first part;
74. The semiconductor device according to claim 73, wherein the first interlayer insulating film is formed of any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
前記半導体基板上に積層された複数の層間絶縁膜と、
回路形成領域を囲むように形成され、前記複数の層間絶縁膜内にそれらを貫くように形成され、銅金属層を含む複数の金属層から成るシールリングと、
前記複数の層間絶縁膜を覆い、前記シールリングの最上の銅金属層よりも上層に形成された絶縁層と、
前記絶縁層を覆うようなパッシベーション膜と、
前記シールリングの最上の銅金属層上に連なるアルミニウム層とを有し、
前記アルミニウム層の上面は前記パッシベーション層に覆われており、
前記パッシベーション膜は、前記シールリングで取り囲まれた領域の外側では除去されており、
前記パッシベーション膜の除去された箇所は、前記シールリングの最上の銅金属層の上面よりも高い位置で終端していることを特徴とする半導体装置。 A semiconductor substrate;
A plurality of interlayer insulating films stacked on the semiconductor substrate;
A seal ring formed so as to surround a circuit forming region and formed in the plurality of interlayer insulating films so as to penetrate therethrough, and comprising a plurality of metal layers including a copper metal layer;
An insulating layer that covers the plurality of interlayer insulating films and is formed above the uppermost copper metal layer of the seal ring;
A passivation film covering the insulating layer;
An aluminum layer continuous on the uppermost copper metal layer of the seal ring,
The upper surface of the aluminum layer is covered with the passivation layer,
The passivation film is removed outside the area surrounded by the seal ring,
The portion where the passivation film is removed terminates at a position higher than the upper surface of the uppermost copper metal layer of the seal ring.
前記パッシベーション膜は窒化膜を含有することを特徴とする請求項８４に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer covers a part of the upper surface of the seal ring,
85. The semiconductor device according to claim 84, wherein the passivation film contains a nitride film.
前記半導体基板と底部が接続されたタングステンを含有する第１部位と、
前記第１部位よりも上の部位であり、前記第１部位に接続した前記銅金属層を含む第２部位とを有することを特徴とする請求項８４に記載の半導体装置。 The seal ring is
A first portion containing tungsten having a bottom connected to the semiconductor substrate;
85. The semiconductor device according to claim 84, further comprising a second portion that is a portion above the first portion and includes the copper metal layer connected to the first portion.
前記シールリングで取り囲まれた領域の外側の前記ポリイミド膜は除去されていることを特徴とする請求項８４に記載の半導体装置。 Further comprising a polyimide film on the passivation film,
85. The semiconductor device according to claim 84, wherein the polyimide film outside the region surrounded by the seal ring is removed.
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１エッチングストッパと、
前記第１エッチングストッパ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２エッチングストッパと、
前記第２エッチングストッパ上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成された絶縁層と、
前記絶縁層上に形成されたパッシベーション膜と、
前記第１層間絶縁膜、前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ及び前記第３層間絶縁膜内に、それらを貫くように形成され、回路形成領域を囲むように形成され、少なくとも前記第３層間絶縁膜内では銅金属層を含有するシールリングと、
前記第３層間絶縁膜内の前記シールリング上に連なるアルミニウム層とを有し、
前記アルミニウム層の上面は前記パッシベーション層に覆われており、
ダイシング領域の前記パッシベーション膜は除去されており、
前記パッシベーション膜の除去された箇所は、前記シールリングを構成する前記第３層間絶縁膜内の前記銅金属層の上面よりも高い位置で終端していることを特徴とする半導体装置。 A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first etching stopper formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first etching stopper;
A second etching stopper formed on the second interlayer insulating film;
A third interlayer insulating film formed on the second etching stopper;
An insulating layer formed on the third interlayer insulating film;
A passivation film formed on the insulating layer;
The first interlayer insulating film, the first etching stopper, the second interlayer insulating film, the second etching stopper, and the third interlayer insulating film are formed so as to penetrate therethrough and surround a circuit formation region. A seal ring formed and containing a copper metal layer at least in the third interlayer insulating film;
An aluminum layer continuous on the seal ring in the third interlayer insulating film,
The upper surface of the aluminum layer is covered with the passivation layer,
The passivation film in the dicing area has been removed,
The portion where the passivation film is removed terminates at a position higher than the upper surface of the copper metal layer in the third interlayer insulating film constituting the seal ring.
前記シールリングを取り囲むように、前記ダイシング領域にて前記パッシベーション膜は除去されており、
前記パッシベーション膜は窒化膜を含有していることを特徴とする請求項８９に記載の半導体装置。 In a cross-sectional view, the aluminum metal layer covers a part of the upper surface of the seal ring,
The passivation film is removed in the dicing region so as to surround the seal ring,
90. The semiconductor device according to claim 89, wherein the passivation film contains a nitride film.
前記ダイシング領域にて前記ポリイミド膜が除去されていることを特徴とする請求項８９に記載の半導体装置。 Further comprising a polyimide film on the passivation film,
90. The semiconductor device according to claim 89, wherein the polyimide film is removed in the dicing region.
前記第１エッチングストッパ及び前記第２エッチングストッパの膜厚は、前記パッシベーション膜の膜厚より薄いことを特徴とする請求項８９に記載の半導体装置。 The second interlayer insulating film is composed of any one of FSG film, organic film, SiON, SiOC, and SiCF,
90. The semiconductor device according to claim 89, wherein a film thickness of the first etching stopper and the second etching stopper is smaller than a film thickness of the passivation film.
前記シールリングは、前記素子分離領域以外の前記半導体基板上に設けられていることを特徴とする請求項８９に記載の半導体装置。 An element isolation region is provided in the semiconductor substrate,
90. The semiconductor device according to claim 89, wherein the seal ring is provided on the semiconductor substrate other than the element isolation region.
前記第１層間絶縁膜内に形成されたタングステン、Ａｌ、ＴｉＮ、Ｒｕ、ポリシリコンのうちのいずれかを含有する第１部位と、
前記第１エッチングストッパ、前記第２層間絶縁膜、前記第２エッチングストッパ、及び前記第３層間絶縁膜内に形成された銅金属を含有する第２部位とを有し、
前記第１層間絶縁膜は、プラズマ酸化膜、ＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦのうちのいずれか一つで構成されていることを特徴とする請求項８９に記載の半導体装置。 The seal ring is
A first portion containing any one of tungsten, Al, TiN, Ru, and polysilicon formed in the first interlayer insulating film;
The first etching stopper, the second interlayer insulating film, the second etching stopper, and a second portion containing copper metal formed in the third interlayer insulating film,
90. The semiconductor device according to claim 89, wherein the first interlayer insulating film is formed of any one of a plasma oxide film, an FSG film, an organic film, SiON, SiOC, and SiCF.
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成してからめっき法により銅金属を前記第１溝内に堆積することにより、前記回路形成領域を取り囲むような前記銅金属を含有するシールリングを形成する工程と、
前記第１層間絶縁膜上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜を第１マスクを用いてエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記第１層間絶縁膜及び前記アルミニウム金属層上に窒化膜を形成する工程と、
前記窒化膜に、第２マスクを用いてエッチングすることにより、前記ダイシング領域の前記窒化膜を除去する工程と、
を有し、
前記アルミニウム金属層の幅は前記シールリングの幅よりも大きくなることを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
A seal ring containing the copper metal surrounding the circuit forming region is formed by forming a first groove in the first interlayer insulating film and then depositing copper metal in the first groove by a plating method. Forming, and
Forming an aluminum metal film on the first interlayer insulating film;
Etching the aluminum metal film using a first mask to form an aluminum metal layer that covers an upper surface of the seal ring;
Forming a nitride film on the first interlayer insulating film and the aluminum metal layer;
Etching the nitride film using a second mask to remove the nitride film in the dicing region;
Have
The width of the aluminum metal layer is larger than the width of the seal ring.
前記半導体基板上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２溝を形成してからタングステンを前記第２溝に堆積して前記半導体基板に接続されるタングステンコンタクトを形成する工程とを更に有し、
前記タングステンコンタクトは前記シールリングの一部であり、
前記半導体基板と前記第１層間絶縁膜との間に前記第２層間絶縁膜が形成されることを特徴とする請求項１００に記載の半導体装置の製造方法。 Between the step of preparing the semiconductor substrate and the step of forming the first interlayer insulating film,
Forming a second interlayer insulating film on the semiconductor substrate;
Forming a second groove in the second interlayer insulating film, and then depositing tungsten in the second groove to form a tungsten contact connected to the semiconductor substrate;
The tungsten contact is part of the seal ring;
101. The method of manufacturing a semiconductor device according to claim 100, wherein the second interlayer insulating film is formed between the semiconductor substrate and the first interlayer insulating film.
第３マスクを用いてエッチングすることにより前記第１溝上に前記第１層間絶縁膜内の第３溝を形成し、前記第１溝と第３溝の内部に前記銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項１００に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a third mask forms a third groove in the first interlayer insulating film on the first groove, and deposits the copper metal inside the first groove and the third groove. The method for manufacturing a semiconductor device according to claim 100, further comprising a step of forming a seal ring.
前記窒化膜は前記シールリングを取り囲むように除去されていることを特徴とする請求項１００に記載の半導体装置の製造方法。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
The method for manufacturing a semiconductor device according to claim 100, wherein the nitride film is removed so as to surround the seal ring.
前記窒化膜上にポリイミド膜を形成する工程を更に有することを特徴とする請求項１００に記載の半導体装置の製造方法。 After the step of forming the nitride film,
101. The method of manufacturing a semiconductor device according to claim 100, further comprising a step of forming a polyimide film on the nitride film.
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成する工程と、
前記第１溝内にタングステンを埋め込んでタングステンコンタクトを形成する工程と、
前記第１層間絶縁膜及び前記タングステンコンタクト上に第１エッチングストッパを形成する工程と、
前記第１エッチングストッパ上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜及び第１エッチングストッパ内に第２溝を形成する工程と、
前記第２溝内にめっき法により第１銅金属を堆積する工程と、
前記第２層間絶縁膜及び前記第２溝内に堆積された前記第１銅金属上に第２エッチングストッパを形成する工程と、
前記第２エッチングストッパ上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜及び第２エッチングストッパ内に第３溝を形成する工程と、
前記第３溝内にめっき法により第２銅金属を堆積することにより、前記回路形成領域を取り囲むようであり、前記タングステンコンタクトと前記第２溝内に堆積された前記第１銅金属と前記第３溝内に堆積された前記第２銅金属とで構成されるシールリングを形成する工程と、
前記第３層間絶縁膜及び前記第３溝内に堆積された前記第２銅金属上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜を第１マスクを用いてエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記第３層間絶縁膜及び前記アルミニウム金属層上に窒化膜を形成する工程と、
前記窒化膜に第２マスクを用いてエッチングすることにより、前記ダイシング領域の前記窒化膜を除去する工程と、を有し、
前記第２銅金属の幅は前記アルミニウム金属層の幅よりも小さいことを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
Forming a first trench in the first interlayer insulating film;
Burying tungsten in the first groove to form a tungsten contact;
Forming a first etching stopper on the first interlayer insulating film and the tungsten contact;
Forming a second interlayer insulating film on the first etching stopper;
Forming a second groove in the second interlayer insulating film and the first etching stopper;
Depositing a first copper metal in the second groove by a plating method;
Forming a second etching stopper on the second interlayer insulating film and the first copper metal deposited in the second trench;
Forming a third interlayer insulating film on the second etching stopper;
Forming a third groove in the third interlayer insulating film and the second etching stopper;
The second copper metal is deposited in the third groove by plating to surround the circuit forming region, and the tungsten contact, the first copper metal deposited in the second groove, and the second Forming a seal ring composed of the second copper metal deposited in three grooves;
Forming an aluminum metal film on the third interlayer insulating film and the second copper metal deposited in the third groove;
Etching the aluminum metal film using a first mask to form an aluminum metal layer that covers an upper surface of the seal ring;
Forming a nitride film on the third interlayer insulating film and the aluminum metal layer;
Etching the nitride film using a second mask to remove the nitride film in the dicing region,
The method of manufacturing a semiconductor device, wherein the width of the second copper metal is smaller than the width of the aluminum metal layer.
第３マスクを用いてエッチングすることにより前記第３溝上に前記第３層間絶縁膜内の第４溝を形成し、前記第３溝と第４溝の内部に前記第２銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項１０６に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a third mask forms a fourth groove in the third interlayer insulating film on the third groove, and deposits the second copper metal in the third groove and the fourth groove. The method of manufacturing a semiconductor device according to claim 106, further comprising: forming the seal ring by:
前記窒化膜は前記シールリングを取り囲むように除去されていることを特徴とする請求項１０６に記載の半導体装置の製造方法。 In a cross-sectional view, the aluminum metal layer completely covers the upper surface of the seal ring,
107. The method of manufacturing a semiconductor device according to claim 106, wherein the nitride film is removed so as to surround the seal ring.
前記窒化膜の上にポリイミド膜を形成する工程を更に有することを特徴とする請求項１０６に記載の半導体装置の製造方法。 After the step of forming the nitride film,
107. The method of manufacturing a semiconductor device according to claim 106, further comprising a step of forming a polyimide film on the nitride film.
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成してからめっき法により銅金属を前記第１溝内に堆積することにより、前記回路形成領域を取り囲むような前記銅金属を含有するシールリングを形成する工程と、
前記第１層間絶縁膜及び前記シールリング上に絶縁層を形成する工程と、
前記絶縁層上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜をエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記アルミニウム金属層上及び絶縁層上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、第１マスクを用いてエッチングすることにより、前記シールリングを構成する銅金属の最上層の表面よりも底面が高い位置で終端するように、前記ダイシング領域の前記パッシベーション膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
A seal ring containing the copper metal surrounding the circuit forming region is formed by forming a first groove in the first interlayer insulating film and then depositing copper metal in the first groove by a plating method. Forming, and
Forming an insulating layer on the first interlayer insulating film and the seal ring;
Forming an aluminum metal film on the insulating layer;
Etching the aluminum metal film to form an aluminum metal layer that covers the top surface of the seal ring;
Forming a passivation film on the aluminum metal layer and the insulating layer;
Etching the passivation film using a first mask removes the passivation film in the dicing region so that the bottom surface is terminated at a position higher than the top surface of the copper metal constituting the seal ring. And a process of
A method for manufacturing a semiconductor device, comprising:
前記半導体基板上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２溝を形成してからタングステンを前記第２溝に堆積して前記半導体基板に接続されるタングステンコンタクトを形成する工程と、
を更に有し、
前記タングステンコンタクトは前記シールリングの一部であり、前記半導体基板と前記第１層間絶縁膜との間に前記第２層間絶縁膜が形成されることを特徴とする請求項１１３に記載の半導体装置の製造方法。 Between the step of preparing the semiconductor substrate and the step of forming the first interlayer insulating film,
Forming a second interlayer insulating film on the semiconductor substrate;
Forming a second groove in the second interlayer insulating film and then depositing tungsten in the second groove to form a tungsten contact connected to the semiconductor substrate;
Further comprising
114. The semiconductor device according to claim 113, wherein the tungsten contact is a part of the seal ring, and the second interlayer insulating film is formed between the semiconductor substrate and the first interlayer insulating film. Manufacturing method.
第２マスクを用いてエッチングすることにより前記第１溝上に前記第１層間絶縁膜内の第３溝を形成し、前記第１溝と第３溝の内部に前記銅金属を堆積することにより前記シールリングを形成する工程を含む
ことを特徴とする請求項１１３に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a second mask forms a third groove in the first interlayer insulating film on the first groove, and deposits the copper metal inside the first groove and the third groove. 114. The method of manufacturing a semiconductor device according to claim 113, comprising a step of forming a seal ring.
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成する工程と、
前記第１溝内にタングステンを埋め込んでタングステンコンタクトを形成する工程と、
前記第１層間絶縁膜及び前記タングステンコンタクト上に第１エッチングストッパを形成する工程と、
前記第１エッチングストッパ上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜及び第１エッチングストッパ内に第２溝を形成する工程と、
前記第２溝内にめっき法により第１銅金属を堆積する工程と、
前記第２層間絶縁膜及び前記第２溝内に堆積された前記第１銅金属上に第２エッチングストッパを形成する工程と、
前記第２エッチングストッパ上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜及び第２エッチングストッパ内に第３溝を形成する工程と、
前記第３溝内にめっき法により第２銅金属を堆積することにより、前記回路形成領域を取り囲むようであり、前記タングステンコンタクトと前記第２溝内に堆積された前記第１銅金属と前記第３溝内に堆積された前記第２銅金属とで構成されるシールリングを形成する工程と、
前記第３層間絶縁膜及び前記シールリング上に絶縁層を設ける工程と、
前記絶縁層上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜をエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記アルミニウム金属層上及び絶縁層上にパッシベーション膜を設ける工程と、
前記パッシベーション膜に、第１マスクを用いてエッチングすることにより、前記シールリングの前記第２銅金属の表面よりも高い位置で終端するよう、前記ダイシング領域の前記パッシベーション膜を除去する工程とを有することを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
Forming a first trench in the first interlayer insulating film;
Burying tungsten in the first groove to form a tungsten contact;
Forming a first etching stopper on the first interlayer insulating film and the tungsten contact;
Forming a second interlayer insulating film on the first etching stopper;
Forming a second groove in the second interlayer insulating film and the first etching stopper;
Depositing a first copper metal in the second groove by a plating method;
Forming a second etching stopper on the second interlayer insulating film and the first copper metal deposited in the second trench;
Forming a third interlayer insulating film on the second etching stopper;
Forming a third groove in the third interlayer insulating film and the second etching stopper;
The second copper metal is deposited in the third groove by plating to surround the circuit forming region, and the tungsten contact, the first copper metal deposited in the second groove, and the second Forming a seal ring composed of the second copper metal deposited in three grooves;
Providing an insulating layer on the third interlayer insulating film and the seal ring;
Forming an aluminum metal film on the insulating layer;
Etching the aluminum metal film to form an aluminum metal layer that covers the top surface of the seal ring;
Providing a passivation film on the aluminum metal layer and the insulating layer;
Etching the passivation film using a first mask to remove the passivation film in the dicing region so as to terminate at a position higher than the surface of the second copper metal of the seal ring. A method for manufacturing a semiconductor device.
第２マスクを用いてエッチングすることにより前記第３溝上に前記第３層間絶縁膜内の第４溝を形成し、前記第３溝と第４溝の内部に前記第２銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項１２１に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a second mask forms a fourth groove in the third interlayer insulating film on the third groove, and deposits the second copper metal in the third groove and the fourth groove. The method of manufacturing a semiconductor device according to claim 121, further comprising: forming the seal ring by:
前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１溝を形成してからめっき法により銅金属を前記第１溝内に堆積することにより、前記回路形成領域を取り囲むような前記銅金属を含有するシールリングを形成する工程と、
前記第１層間絶縁膜及び前記シールリング上に絶縁層を形成する工程と、
前記絶縁層上にアルミニウム金属膜を形成する工程と、
前記アルミニウム金属膜をエッチングすることにより、前記シールリングの上面を覆うようなアルミニウム金属層を形成する工程と、
前記アルミニウム金属層上及び絶縁層上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、第１マスクを用いてエッチングすることにより、前記ダイシング領域の前記パッシベーション膜を除去する工程と、
を有し、
前記パッシベーション膜を除去する工程により、前記絶縁層が露出され、
上記エッチングに関して、前記絶縁層は前記パッシベーション膜に対してエッチング選択性を有することを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit formation region and a dicing region;
Forming a first interlayer insulating film on the semiconductor substrate;
A seal ring containing the copper metal surrounding the circuit forming region is formed by forming a first groove in the first interlayer insulating film and then depositing copper metal in the first groove by a plating method. Forming, and
Forming an insulating layer on the first interlayer insulating film and the seal ring;
Forming an aluminum metal film on the insulating layer;
Etching the aluminum metal film to form an aluminum metal layer that covers the top surface of the seal ring;
Forming a passivation film on the aluminum metal layer and the insulating layer;
Removing the passivation film in the dicing region by etching the passivation film using a first mask;
Have
The insulating layer is exposed by the step of removing the passivation film,
With respect to the etching, the insulating layer has etching selectivity with respect to the passivation film.
前記半導体基板上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２溝を形成してからタングステンを前記第２溝に堆積して前記半導体基板に接続されるタングステンコンタクトを形成する工程と、
を更に有し、
前記タングステンコンタクトは前記シールリングの一部であり、
前記半導体基板と前記第１層間絶縁膜との間に前記第２層間絶縁膜が形成されることを特徴とする請求項１２９に記載の半導体装置の製造方法。 Between the step of preparing the semiconductor substrate and the step of forming the first interlayer insulating film,
Forming a second interlayer insulating film on the semiconductor substrate;
Forming a second groove in the second interlayer insulating film and then depositing tungsten in the second groove to form a tungsten contact connected to the semiconductor substrate;
Further comprising
The tungsten contact is part of the seal ring;
131. The method of manufacturing a semiconductor device according to claim 129, wherein the second interlayer insulating film is formed between the semiconductor substrate and the first interlayer insulating film.
第２マスクを用いてエッチングすることにより前記第１溝上に前記第１層間絶縁膜内の第３溝を形成し、前記第１溝と第３溝の内部に前記銅金属を堆積することにより前記シールリングを形成する工程を含むことを特徴とする請求項１２９に記載の半導体装置の製造方法。 The step of forming the seal ring includes:
Etching using a second mask forms a third groove in the first interlayer insulating film on the first groove, and deposits the copper metal inside the first groove and the third groove. 131. The method of manufacturing a semiconductor device according to claim 129, comprising a step of forming a seal ring.
前記シールリングを取り囲むように前記パッシベーション膜は除去されることを特徴とする請求項１２９に記載の半導体装置の製造方法。 In a cross-sectional view, the aluminum metal layer covers a part of the upper surface of the seal ring,
131. The method of manufacturing a semiconductor device according to claim 129, wherein the passivation film is removed so as to surround the seal ring.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104819906A (en) * | 2015-04-27 | 2015-08-05 | 东莞市恒宇仪器有限公司 | Abrasion tester |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270388A (en) * | 1997-03-24 | 1998-10-09 | Siemens Ag | Formation of crack stopper |
| US6022791A (en) * | 1997-10-15 | 2000-02-08 | International Business Machines Corporation | Chip crack stop |
| JP2000068269A (en) * | 1998-08-24 | 2000-03-03 | Rohm Co Ltd | Semiconductor device and manufacture thereof |
| JP2000150429A (en) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JP2001351920A (en) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
| JP2008060606A (en) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | Manufacturing method of semiconductor device |
-
2011
- 2011-02-04 JP JP2011022556A patent/JP4932944B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270388A (en) * | 1997-03-24 | 1998-10-09 | Siemens Ag | Formation of crack stopper |
| US6022791A (en) * | 1997-10-15 | 2000-02-08 | International Business Machines Corporation | Chip crack stop |
| JP2000068269A (en) * | 1998-08-24 | 2000-03-03 | Rohm Co Ltd | Semiconductor device and manufacture thereof |
| JP2000150429A (en) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JP2001351920A (en) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
| JP2008060606A (en) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | Manufacturing method of semiconductor device |
Cited By (1)
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