JP2011091266A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、1つの配線基板に複数の半導体素子を搭載した、チップ積層タイプの半導体装置と、その製造方法に関する。 The present invention relates to a chip stacked type semiconductor device in which a plurality of semiconductor elements are mounted on one wiring board, and a method for manufacturing the same.
近年の電子機器の多機能化、小型・薄型化に伴い、配線基板に半導体素子を搭載した半導体装置も小型化・薄型化が進んでいる。このような目的を達成する半導体装置として、半導体装置の下面側に、電気的接続を行なうための外部電極としての半田ボールをマトリクス状に配置した、いわゆるBGA(Ball Grid Allay)型のパッケージや、外部電極をマトリクス状に配置したLGA(Land Grid Allay)型のパッケージなどが知られている。 As electronic devices have become more multifunctional, smaller and thinner in recent years, semiconductor devices in which a semiconductor element is mounted on a wiring board are also becoming smaller and thinner. As a semiconductor device that achieves such an object, a so-called BGA (Ball Grid Array) type package in which solder balls as external electrodes for electrical connection are arranged in a matrix on the lower surface side of the semiconductor device, An LGA (Land Grid Array) type package in which external electrodes are arranged in a matrix is known.
このようなBGA型、LGA型の半導体装置において、半導体装置の薄型化を実現するためには、半導体素子を搭載する配線基板の構造を改良する必要がある。そして、半導体素子を配線基板に搭載した半導体装置として、複数の半導体素子を配線基板の厚み方向の内部に収容した構造のものが提案されている(特許文献1参照)。 In such BGA type and LGA type semiconductor devices, it is necessary to improve the structure of a wiring board on which a semiconductor element is mounted in order to realize a thin semiconductor device. As a semiconductor device in which a semiconductor element is mounted on a wiring board, a structure in which a plurality of semiconductor elements are accommodated in the thickness direction of the wiring board has been proposed (see Patent Document 1).
図10は、特許文献1に記載された従来の半導体装置の、概略構成を示す断面構成図である。 FIG. 10 is a cross-sectional configuration diagram showing a schematic configuration of a conventional semiconductor device described in Patent Document 1. In FIG.
図10に示すように、従来の半導体装置50は、凹部52が形成された第1の絶縁体層51と、凹部54が形成された第2の絶縁体層53とが積層されて、配線基板55を形成している。第1の絶縁体層51および第2の絶縁体層53それぞれの表面には、図示しない配線パターンが形成されている。ここで、第2の絶縁体層53の凹部54の開口部表面積は、第1の絶縁体層51の凹部52の開口部表面積よりも大きく設定されていて、配線基板55に形成された凹部全体でみると、第1の絶縁体層51に形成された開口部52の周囲が段差部56を形成している。
As shown in FIG. 10, a conventional semiconductor device 50 includes a first
第1の絶縁体層51の凹部52の底面57には、複数個の第1のバンプ58が形成されていて、この第1のバンプ58に図示しない電極が接続されることで、第2の半導体素子59が第1の絶縁体層51の凹部52内に搭載されている。また、段差部56の表面には、複数の第2のバンプ60が形成されていて、この第2のバンプ60に図示しない電極が接続されることで、第2の半導体素子59よりも表面積の大きな第1の半導体素子61が、第2の絶縁体層53の凹部54内に搭載されている。
A plurality of
第1の絶縁体層51の凹部52と、第2の絶縁体層53の凹部54には、第2の半導体素子59と第1の半導体素子61とを覆うように、封止樹脂62が充填されている。また、第1の絶縁体層51の第2の絶縁体層53が積層されていない側の表面、すなわち、配線基板55に形成された凹部の開口側の第1の主面55aの裏面に相当する第2の主面55bには、半導体装置50を図示しないマザーボードなどの外部回路基板と接続するための複数個の外部電極63が形成されている。これらの外部電極63は、図示しないビア、または、スルーホールなどの貫通電極によって、第1のバンプ58、および、第2のバンプ60,さらに、第1の絶縁体層51と第2の絶縁体層53に形成された図示しない配線パターンと接続されている。
The
次に、この従来の半導体装置50の製造方法について説明する。 Next, a method for manufacturing the conventional semiconductor device 50 will be described.
まず、図11(a)に示すように、表面に図示しない配線パターンが形成された第1の絶縁体層51と第2の絶縁体層53とを積層して、配線基板55を形成する。第1の絶縁体層51には凹部52が、第2の絶縁体層53には凹部54がそれぞれ形成されていて、凹部52よりも凹部54の開口面積が大きいために、凹部54の開口内には段差部56が形成されている。
First, as shown in FIG. 11A, a
凹部52の底面57には、複数個の第1のバンプ58が形成され、段差部56には、複数個の第2のバンプ60が形成されている。これら第1のバンプ58と第2のバンプ60とは、図示しないビアやスルーホールなどの貫通電極によって、配線基板55の第2の主面55bに形成された、外部電極63と接続されている。
A plurality of
次に、図11(b)に示すように、配線基板55の第1の絶縁体層51に形成された凹部52の内部に、対応する第1のバンプ58と図示しない電極とが対向するようにして、第2の半導体素子59が搭載される。
Next, as shown in FIG. 11 (b), the corresponding
また、図11(c)に示すように、配線基板55の第2の絶縁体層53に形成された凹部54の内部に、対応する第2のバンプ60と図示しない電極とが対向するようにして、第1の半導体素子61が搭載される。
Further, as shown in FIG. 11C, the corresponding
そして、図11(d)に示すように、凹部52と凹部54の隙間部分に、封止樹脂62が充填される。
And as shown in FIG.11 (d), the sealing resin 62 is filled into the clearance gap part of the
なお、図11で図示はしていないが、第1の絶縁体層51と第2の絶縁体層53は、それぞれ複数の凹部52および凹部54を有していて、封止樹脂62を注入した後に、図示しない回転ブレードによって半導体素子単位に切断し、個片化することにより、図10に示すような半導体装置50を製造することができる。
Although not shown in FIG. 11, each of the
図10および図11を用いて説明した従来の半導体装置50は、配線基板55に段差部56を有して形成された第1の絶縁体層51の凹部52と、第2の絶縁体層52の凹部54とに、それぞれ第1の半導体素子59と第2の半導体素子61を収容することができる。このため、半導体装置50の一定の薄型化を実現するものである。
The conventional semiconductor device 50 described with reference to FIGS. 10 and 11 includes a
しかし、半導体装置の更なる薄型化が求められた場合には、上記従来の半導体装置50では、対応する余地が極めて乏しい。 However, when further thinning of the semiconductor device is required, the conventional semiconductor device 50 has very little room for handling.
すなわち、従来の半導体装置50において更なる薄型化を図るためには、配線基板55自体を薄型化するとともに、その凹部52,54に収容されている、第1の半導体素子61と第2の半導体素子59とを薄型化しなくてはならない。しかし、半導体素子の厚さを薄くすることは、ウエハの強度低下による輸送時の割れの発生などが問題となるともに、薄くできる厚さにも限界があるため難しい。また、配線基板55内部に収容される半導体素子59,61の厚さを薄くすることなく、配線基板55を薄くするためには、半導体素子59,61が収容されている凹部52,54以外の部分を薄型化する以外になく、配線基板55に配線パターンを形成するためには所定の厚みが必要であり、また、配線パターンと半導体素子を接続するためのバンプにも一定の厚さが必要であることから、配線基板55の一定以上の薄型化は困難である。
That is, in order to further reduce the thickness of the conventional semiconductor device 50, the
さらに、従来の半導体装置50では、第1の半導体素子61と第2の半導体素子59との電気的接続は、第1のバンプ58と、配線基板55に形成された配線パターンと、第2のバンプ60とを介して行われるため、半導体素子59,61間の配線距離が長くなる。このため、ノイズ発生による高周波特性の低下を回避できなくなるという懸念が生じる。
Further, in the conventional semiconductor device 50, the electrical connection between the
本発明は、上記従来の問題を解決し、1つの配線基板に複数の半導体素子を搭載したチップ積層タイプの半導体装置において、薄型で高周波特性の優れた半導体装置およびその製造方法を提供することを目的とする。 The present invention solves the above-described conventional problems and provides a thin semiconductor device having excellent high-frequency characteristics and a manufacturing method thereof in a chip stack type semiconductor device in which a plurality of semiconductor elements are mounted on one wiring board. Objective.
上記課題を解決するため本発明の半導体装置は、第1の主面と、前記第1の主面の裏面に当たる第2の主面とを有し、その厚さ方向の中間部分に形成された段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔が形成された配線基板と、前記配線基板と電気的に接続された第1の半導体素子と、 前記第1の半導体素子に電気的に接続された、前記第1の半導体素子よりも表面積の小さな第2の半導体素子とを備え、前記第1の半導体素子が、前記段差部にその周辺部分が固着されて前記第1の主面側の前記貫通孔内部に配置され、前記第2の半導体素子が、前記第1の半導体素子の前記段差部と対向する面に固着されて前記第2の主面側の前記貫通孔内部に配置されたことを特徴とする。 In order to solve the above problems, a semiconductor device of the present invention has a first main surface and a second main surface corresponding to the back surface of the first main surface, and is formed at an intermediate portion in the thickness direction. A wiring board in which a through-hole having a larger opening area on the first main surface side than the stepped portion is larger than an opening area on the second main surface side than the stepped portion; A first semiconductor element connected to the first semiconductor element; and a second semiconductor element having a smaller surface area than the first semiconductor element, electrically connected to the first semiconductor element, An element is disposed in the through hole on the first main surface side with its peripheral portion fixed to the stepped portion, and the second semiconductor element faces the stepped portion of the first semiconductor element. Fixed to the surface to be disposed and disposed inside the through hole on the second main surface side To.
また、本発明の半導体装置の製造方法は、第1の半導体素子に、前記第1の半導体素子よりも表面積の小さい第2の半導体素子を固着して電気的に接続し、接続体を形成する接続体形成工程と、第1の主面と、前記第1の主面の裏面に当たる第2の主面とを有し、その厚さ方向の中間部分に段差部が形成されて、前記段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔を有する配線基板の、前記段差部に前記第1の半導体素子の周辺部分を固着して電気的に接続し、前記貫通孔内の前記段差部よりも前記第1の主面側に前記第1の半導体素子が配置され、前記段差部よりも前記第2の主面側に前記第2の半導体素子が配置されるように、前記接続体を収容する接続体収容工程とを有することを特徴とする。 Also, in the method for manufacturing a semiconductor device of the present invention, a second semiconductor element having a smaller surface area than the first semiconductor element is fixed and electrically connected to the first semiconductor element to form a connection body. A step of forming a connection body, a first main surface, and a second main surface corresponding to the back surface of the first main surface, wherein a step portion is formed at an intermediate portion in the thickness direction; The first semiconductor element at the step portion of the wiring board having a through hole having an opening area on the first main surface side larger than the opening area on the second main surface side than the step portion. The first semiconductor element is disposed closer to the first main surface than the stepped portion in the through hole, and the second semiconductor portion is disposed more than the second stepped portion. A connection body housing step for housing the connection body so that the second semiconductor element is disposed on the main surface side; Characterized in that it.
本発明の半導体装置は、第2の半導体素子を第1の半導体素子の段差部と対向する面に固着しているため、第2の半導体素子と配線基板との固着部分が不要となり2つの半導体素子を収容した配線基板の薄型化が実現できる。また、第2の半導体素子と第1の半導体素子とを直接電気的接続しているため、配線長が短くなってノイズの影響が軽微となり、高周波特性に優れた半導体装置を得ることができる。 In the semiconductor device of the present invention, since the second semiconductor element is fixed to the surface of the first semiconductor element facing the stepped portion, the fixing portion between the second semiconductor element and the wiring board is not required, and two semiconductors It is possible to reduce the thickness of the wiring substrate containing the element. In addition, since the second semiconductor element and the first semiconductor element are directly electrically connected, the wiring length is shortened, the influence of noise is reduced, and a semiconductor device having excellent high-frequency characteristics can be obtained.
また、本発明の半導体装置の製造方法は、第1の半導体素子と第2の半導体素子を接続する接続体形成工程と、表面積の大きな第1の半導体素子を表面積の大きな貫通孔部分に、また、表面積の小さな第2の半導体素子を表面積の小さな貫通孔部分に、それぞれ収容して固着する接続体収容工程とを有するため、薄型化と高い高周波特性とを実現できる本発明の半導体装置を容易に製造することができる。 In addition, the method for manufacturing a semiconductor device of the present invention includes a connecting body forming step for connecting the first semiconductor element and the second semiconductor element, the first semiconductor element having a large surface area in a through-hole portion having a large surface area, In addition, the semiconductor device of the present invention that can realize a reduction in thickness and high frequency characteristics can be easily achieved by including a connecting body housing step of housing and fixing the second semiconductor element having a small surface area in the through hole portion having a small surface area. Can be manufactured.
本発明の半導体装置は、第1の主面と、前記第1の主面の裏面に当たる第2の主面とを有し、その厚さ方向の中間部分に形成された段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔が形成された配線基板と、前記配線基板と電気的に接続された第1の半導体素子と、前記第1の半導体素子に電気的に接続された、前記第1の半導体素子よりも表面積の小さな第2の半導体素子とを備え、前記第1の半導体素子が、前記段差部にその周辺部分が固着されて前記第1の主面側の前記貫通孔内部に配置され、前記第2の半導体素子が、前記第1の半導体素子の前記段差部と対向する面に固着されて前記第2の主面側の前記貫通孔内部に配置されている。 The semiconductor device of the present invention has a first main surface and a second main surface corresponding to the back surface of the first main surface, and the first step is formed more than the step portion formed in the middle portion in the thickness direction. A wiring board in which a through-hole having an opening area on the main surface side of 1 larger than the opening area on the second main surface side than the stepped portion is formed, and a first electrically connected to the wiring board And a second semiconductor element having a surface area smaller than that of the first semiconductor element and electrically connected to the first semiconductor element, wherein the first semiconductor element includes the step portion. A peripheral portion thereof is fixed to be disposed inside the through hole on the first main surface side, and the second semiconductor element is fixed to a surface of the first semiconductor element facing the stepped portion. It arrange | positions in the said through-hole by the side of said 2nd main surface.
上記本発明の半導体装置は、開口面積が大きい貫通孔内部に表面積が大きい第1の半導体素子を収容し、かつ、開口面積の小さい貫通孔内部に表面積の小さい第2の半導体素子を配置した状態で、貫通孔の段差部に第1の半導体素子の周辺部分が固着され、第2の半導体素子を第1の半導体素子の段差部と対向する面に固着している。このため、第2の半導体素子と配線基板との固着部分が不要となり2つの半導体素子を収容した配線基板の薄型化が実現できる。また、第2の半導体素子と第1の半導体素子とを直接電気的に接続しているため、従来のように間に配線基板を介して接続する場合と比較して、配線長を短くすることができ、ノイズの影響が軽微な高周波特性に優れた半導体装置を得ることができる。 In the semiconductor device of the present invention, the first semiconductor element having a large surface area is accommodated in the through hole having a large opening area, and the second semiconductor element having a small surface area is disposed in the through hole having a small opening area. Thus, the peripheral portion of the first semiconductor element is fixed to the step portion of the through hole, and the second semiconductor element is fixed to the surface facing the step portion of the first semiconductor element. For this reason, a fixing portion between the second semiconductor element and the wiring board is not required, and a thin wiring board accommodating the two semiconductor elements can be realized. In addition, since the second semiconductor element and the first semiconductor element are directly electrically connected, the wiring length can be shortened as compared with the conventional case where the second semiconductor element and the first semiconductor element are connected via the wiring substrate. Thus, it is possible to obtain a semiconductor device with excellent high-frequency characteristics that is less affected by noise.
上記本発明の半導体装置の構成において、前記第1の半導体素子の前記段差部と対向する面とは反対側に位置する面が、前記配線基板の前記第1の主面と同一面上に位置していることが好ましい。また、前記第2の半導体素子の前記第1の半導体素子と対向する面とは反対側に位置する面が、前記配線基板の前記第2の主面と同一面上に位置していることが好ましい。このようにすることで、配線基板の厚さをより薄くすることができ、半導体装置の薄型化を実現することができる。 In the configuration of the semiconductor device of the present invention, the surface of the first semiconductor element that is located on the opposite side of the surface that faces the stepped portion is located on the same plane as the first main surface of the wiring board. It is preferable. In addition, a surface of the second semiconductor element that is opposite to the surface facing the first semiconductor element is located on the same plane as the second main surface of the wiring board. preferable. By doing in this way, the thickness of a wiring board can be made thinner and thickness reduction of a semiconductor device can be realized.
また、前記第1の半導体素子と前記第2の半導体素子とが、金属細線により電気的に接続されていることが好ましい。このようにすることで、第1の半導体素子と第2の半導体素子とを、例えば接着剤等で強固かつ簡易に固着し、かつ、半導体素子の接続方法として一般的なワイヤボンディング技術を用いて、第1の半導体素子と第2の半導体素子とを電気的に接続することができる。 Further, it is preferable that the first semiconductor element and the second semiconductor element are electrically connected by a thin metal wire. By doing so, the first semiconductor element and the second semiconductor element are firmly and easily fixed, for example, with an adhesive or the like, and a general wire bonding technique is used as a method for connecting the semiconductor elements. The first semiconductor element and the second semiconductor element can be electrically connected.
さらに、前記第2の半導体素子と前記第1の半導体素子とが、バンプにより電気的に接続されていることが好ましい。このようにすることで、第1の半導体素子と第2の半導体素子との物理的な固着と電気的な接続とを同時に行うことができるとともに、第1の半導体素子と第2の半導体素子とをワイヤボンディングした場合と比較して、配線基板の厚さや表面積を小さくした薄型かつ小型の半導体装置を得ることができる。 Furthermore, it is preferable that the second semiconductor element and the first semiconductor element are electrically connected by a bump. In this way, the first semiconductor element and the second semiconductor element can be physically fixed and electrically connected at the same time, and the first semiconductor element and the second semiconductor element are connected to each other. As compared with the case of wire bonding, a thin and small semiconductor device in which the thickness and surface area of the wiring board are reduced can be obtained.
また、前記配線基板の前記貫通孔内に充填された封止樹脂体をさらに備えることが好ましい。このようにすることで、配線基板内に収容された半導体素子を保護し、かつ、半導体素子と配線基板とをより強固に固着することができる。 Moreover, it is preferable to further include a sealing resin body filled in the through hole of the wiring board. By doing in this way, the semiconductor element accommodated in the wiring board can be protected, and the semiconductor element and the wiring board can be more firmly fixed.
また、前記第1の半導体素子は、前記段差部と対向する面とは反対側に位置する面を能動面とすることができ、前記第2の半導体素子は、前記第1の半導体素子と対向する面とは反対側に位置する面を能動面とすることができる。このようにすることで、能動面からの発熱を容易に外部に放出することができ、また、能動面に受光セルなどの光学部材を配置することで、光学的素子を搭載した光学的機能を有する半導体装置を得ることができる。 In addition, the first semiconductor element can have an active surface on a side opposite to the surface facing the stepped portion, and the second semiconductor element faces the first semiconductor element. The surface located on the opposite side of the surface to be activated can be the active surface. By doing so, heat generated from the active surface can be easily released to the outside, and an optical member such as a light receiving cell is arranged on the active surface, so that an optical function equipped with an optical element can be achieved. A semiconductor device having the same can be obtained.
上記本発明の半導体装置の製造方法は、第1の半導体素子に、前記第1の半導体素子よりも表面積の小さい第2の半導体素子を固着して電気的に接続し、接続体を形成する接続体形成工程と、第1の主面と、前記第1の主面の裏面に当たる第2の主面とを有し、その厚さ方向の中間部分に段差部が形成されて、前記段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔を有する配線基板の、前記段差部に前記第1の半導体素子の周辺部分を固着して電気的に接続し、前記貫通孔内の前記段差部よりも前記第1の主面側に前記第1の半導体素子が配置され、前記段差部よりも前記第2の主面側に前記第2の半導体素子が配置されるように、前記接続体を収容する接続体収容工程とを有する。 In the method of manufacturing a semiconductor device according to the present invention, the first semiconductor element is connected to the second semiconductor element having a smaller surface area than the first semiconductor element and is electrically connected to form a connection body. A body forming step, a first main surface, and a second main surface corresponding to the back surface of the first main surface, wherein a step portion is formed in an intermediate portion in the thickness direction, The opening area of the first main surface side of the wiring board having a through hole larger than the opening area of the second main surface side than the stepped portion of the first semiconductor element in the stepped portion. Peripheral portions are fixed and electrically connected, and the first semiconductor element is disposed closer to the first main surface than the stepped portion in the through hole, and the second main portion is positioned more than the stepped portion. A connecting body housing step for housing the connecting body so that the second semiconductor element is disposed on the surface side. That.
本発明の半導体装置の製造方法は、第1の半導体素子と第2の半導体素子とを固着して電気的に接続する接続体形成工程と、形成された接続体を配線基板の貫通孔内に収容し、第1の半導体素子の周辺部分を貫通孔に形成された段差部に接続するため、薄型でかつ高周波特性に優れた本発明の半導体装置を、容易に製造することができる。 The method for manufacturing a semiconductor device according to the present invention includes a connection body forming step for fixing and electrically connecting the first semiconductor element and the second semiconductor element, and the formed connection body in the through hole of the wiring board. Since it is accommodated and the peripheral portion of the first semiconductor element is connected to the stepped portion formed in the through hole, the semiconductor device of the present invention that is thin and excellent in high-frequency characteristics can be easily manufactured.
本発明の半導体装置の製造方法において、前記第1の半導体素子と前記第2の半導体素子とが、金属細線により電気的に接続されていることが好ましい。このようにすることで、第1の半導体素子と第2の半導体素子とを、例えば接着剤等で強固かつ簡易に固着し、かつ、半導体素子の接続方法として一般的なワイヤボンディング技術を用いて、第1の半導体素子と第2の半導体素子とを電気的に接続することができる。 In the method for manufacturing a semiconductor device according to the present invention, it is preferable that the first semiconductor element and the second semiconductor element are electrically connected by a thin metal wire. By doing so, the first semiconductor element and the second semiconductor element are firmly and easily fixed, for example, with an adhesive or the like, and a general wire bonding technique is used as a method for connecting the semiconductor elements. The first semiconductor element and the second semiconductor element can be electrically connected.
また、前記第1の半導体素子と前記第2の半導体素子とが、バンプにより電気的に接続されていることが好ましい。このようにすることで、第1の半導体素子と第2の半導体素子との物理的な固着と電気的な接続とを同時に行うことができるとともに、第1の半導体素子と第2の半導体素子とをワイヤボンディングした場合よりも、薄型化、小型化された半導体装置を得ることができる。 Further, it is preferable that the first semiconductor element and the second semiconductor element are electrically connected by a bump. In this way, the first semiconductor element and the second semiconductor element can be physically fixed and electrically connected at the same time, and the first semiconductor element and the second semiconductor element are connected to each other. Thus, a thinner and smaller semiconductor device can be obtained than when wire bonding is performed.
さらに、前記配線基板の前記貫通孔内に、封止樹脂体を充填する封止工程をさらに備えることが好ましい。このようにすることで、配線基板内に収容された半導体素子を保護し、かつ、半導体素子と配線基板との固着をより強固にすることができる。 Furthermore, it is preferable to further include a sealing step of filling a sealing resin body in the through hole of the wiring board. By doing in this way, the semiconductor element accommodated in the wiring board can be protected, and the adhesion between the semiconductor element and the wiring board can be further strengthened.
以下、本発明の半導体装置とその製造方法について、図面を参照して説明する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
(第1の実施形態)
図1は、本発明の第1の実施形態である半導体装置の構成を示す断面構成図である。
(First embodiment)
FIG. 1 is a cross-sectional configuration diagram showing the configuration of the semiconductor device according to the first embodiment of the present invention.
図1に示すように、本実施形態の半導体装置1は、第1の主面2aと、この第1の主面2aの裏面に相当する第2の主面2bとを有する配線基板2と、配線基板2に形成された貫通孔3内部に配置された、第1の半導体素子6と第2の半導体素子7とを有している。
As shown in FIG. 1, the semiconductor device 1 of this embodiment includes a
配線基板2は絶縁性材料からなり、図示しない複数層の配線パターンが、配線基板2の第1の主面2a、第2の主面2b、配線基板2の厚さ方向における中間部分に形成された図示しない中間層の表面の、少なくとも一部に形成されている。また、配線基板2は各層として形成された配線パターン同士を接続するため、その内部に周知のビアやスルーホールなどの図示しない貫通電極が形成されている。
The
配線基板2には、第1の主面2aと第2の主面2bとに渡って連続した、貫通孔3が形成されている。この貫通孔3は、配線基板2の厚さ方向の中間部分に段差部4が形成されていて、段差部4よりも配線基板2の第1の主面側2aの貫通孔部分3aの開口面積が、段差部4よりも配線基板2の第2の主面側2bの貫通孔部分3bの開口面積よりも大きくなるように形成されている。
The
第1の半導体素子6は、配線基板2の貫通孔3に形成された段差部4にその周辺部分が対向するように配置され、段差部5よりも配線基板2の第1の主面2a側である、開口面積が広い貫通孔部分3aに収容されている。本実施形態の半導体装置1では、第1の半導体素子6と配線基板2とは、第1の半導体素子6の図示しない接続電極と、貫通孔3の段差部4の表面、すなわち、段差部4の配線基板2の第1の主面2a側に形成されたバンプ5とが接続されることで、物理的な固着と電気的な接続とを同時に行っている。
The
第2の半導体素子7は、第1の半導体素子6の段差部5と対向する面6aに接着剤8を介して固着され、配線基板2に形成された貫通孔3の、段差部よりも配線基板2の第2の主面2b側である、開口面積が狭い貫通孔部分3bに収容されている。
The
ここで、図1から明らかなように、本実施形態の半導体装置1において、第2の半導体素子7の厚さ方向における全ての部分が、開口面積が狭い貫通孔部分3bに収容されるようになるか否かは、第1の半導体素子6に接続されたバンプ5の厚さと、第1の半導体素子6と第2の半導体素子7とを固着する接着剤8の厚さによって定まる。本発明の半導体装置において、バンプ5と接着剤8のそれぞれの厚さには何らの制約はないから、開口面積が狭い貫通孔部分3bに、第2の半導体素子7が収容されるとは、第2の半導体素子7の厚さ方向における少なくとも一部分が、開口面積が狭い貫通孔部分3bに収容されている状態を示す概念であって、第2の半導体素子7の厚さ方向における一部分が、開口面積が広い貫通孔部分3aに収容されていることを排除する概念ではない。また、本発明は、第1の半導体素子6および第2の半導体素子7の、厚さ方向の一部が、配線基板2の厚さ方向を超えて、その第1の主面2aおよび第2の主面2bから突出することを排除するものでもない。
Here, as is apparent from FIG. 1, in the semiconductor device 1 of the present embodiment, all the portions in the thickness direction of the
図1に示す、本実施形態の半導体装置1では、第2の半導体素子7の図示しない電極パッドと第1の半導体素子6の接続パッドとが、金属細線であるワイヤ9で接続されることで、第1の半導体素子6と第2の半導体素子7との電気的接続が形成されている。そして、第2の半導体素子7は、第1の半導体素子6を介して配線基板2の図示しない配線パターンと接続されている。
In the semiconductor device 1 of the present embodiment shown in FIG. 1, an electrode pad (not shown) of the
本実施形態の半導体装置1では、配線基板2の貫通孔3内部に、エポキシ樹脂などによる封止樹脂体10が充填されている。このように、貫通孔3内部に樹脂封止体10を充填することにより、半導体素子6および7を配線基板2に強固に固着することができるとともに、外部からの衝撃から守ることができる。
In the semiconductor device 1 of the present embodiment, the sealing
図2は、本実施形態の半導体装置1を、図示しないマザーボードなどの外部回路基板と接続する場合の構成を示す図である。 FIG. 2 is a diagram showing a configuration when the semiconductor device 1 of the present embodiment is connected to an external circuit board such as a mother board (not shown).
図2(a)は、配線基板2の第2の主面2bに形成された図示しない配線パターンに、ボール電極11を形成した場合であり、図2(b)は、配線基板2の第1の主面2aに形成された図示しない配線パターンに、ボール電極11を形成した場合の断面構成を示している。
2A shows a case where the
このようにして、配線基板2の表面に形成された配線パターンにボール電極を形成することで、本発明の半導体装置1をBGA型の半導体装置として、外部回路基板に搭載することができる。
Thus, by forming the ball electrode on the wiring pattern formed on the surface of the
次に、本実施形態の半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device of this embodiment will be described.
図3は、本発明の半導体装置の製造方法を、図1に示した本発明の第1の実施形態にかかる半導体装置1の製造方法として適用した場合の、工程の流れを示す断面構成図である。 FIG. 3 is a cross-sectional configuration diagram showing a process flow when the method for manufacturing a semiconductor device of the present invention is applied as the method for manufacturing the semiconductor device 1 according to the first embodiment of the present invention shown in FIG. is there.
まず、図3(a)に示すように、第1の半導体素子6および第2の半導体素子7を収容するための貫通孔3が形成された配線基板2を用意する。配線基板2に形成された貫通孔3は、配線基板2の厚さ方向中間部に形成された段差部4によって、第1の主面2a側に位置する開口部の面積が大きい貫通孔部分3aと、第2の主面2b側に位置する開口部の面積が小さい貫通孔部分3bとに区分されている。なお、配線基板2は、従来技術として示したように、その表面に配線パターンが形成された複数の絶縁体層を積層して形成することができるが、配線基板2の製造方法については、本発明の半導体装置とその製造方法とにおいて何らの制約もない。
First, as shown in FIG. 3A, a
次に、図3(b)に示すように、第1の半導体素子6と第2の半導体素子7とを接着剤8を介して固着する。
Next, as shown in FIG. 3B, the
次に、図3(c)に示すように、第2の半導体素子7の図示しない電極パッドと第1の半導体素子6の接続パッドとを、金属細線であるワイヤ9で接続する。このようにして、第1の半導体素子6と第2の半導体素子7との電気的接続が形成され、半導体素子の接続体12が形成される。この図3(b)と図3(c)に示された工程とを合わせたものが、接続体形成工程である。
Next, as shown in FIG. 3C, an electrode pad (not shown) of the
次に、図3(d)に示すように、ワイヤ9により電気的に接続された半導体素子の接続体を、配線基板2の貫通孔3の内部に収容する。このとき、第1の半導体素子6は周辺部に形成された図示しない接続電極が、配線基板2の貫通孔に形成された段差部5の表面に配置されたバンプ5と接続されることで、回路基板2と第1の半導体素子6との物理的な固着と電気的接続とを、同時に行うことができる。また、第1の半導体素子6に形成された図示しない接続電極と、段差部5の表面に形成されたバンプとを接続することで、第1の半導体素子6が配線基板2の開口部面積が大きな貫通孔部分3aに収容され、第2の半導体素子7が配線基板2の開口部面積が小さな貫通孔部分3bに収容される。
Next, as shown in FIG. 3D, the semiconductor element connection body electrically connected by the
次に、図3(e)に示すように、配線基板2の貫通孔3(3a,3b)内部の空隙部分に、エポキシ樹脂などの封止樹脂体10を充填して、配線基板2の貫通孔3の内部に、第1の半導体素子6と第2の半導体素子7とを封止する。
Next, as shown in FIG. 3 (e), a sealing
なお、図示していないが、樹脂封止体7が充填された後に、配線基板2を回転ブレードなどにそれぞれの半導体素子の接合体単位に切断して個片化することで、図1に示すような半導体装置1を製造することができる。
Although not shown in the figure, after the
また、図2に示したように、本実施形態の半導体装置1をBGA型の半導体装置とする場合には、個片化した半導体装置1の配線基板2の第1の主面2aもしくは第2の主面2bのいずれかに形成された図示しない配線パターンに、半田ボールを付設してボール電極を形成する。
As shown in FIG. 2, when the semiconductor device 1 of the present embodiment is a BGA type semiconductor device, the first
なお、図1に示す本発明の第1の実施形態である半導体装置1,および、その製造方法において、配線基板2の空隙部分に樹脂封止体10を充填する場合について説明したが、配線基板2内に収容された半導体素子6,7を封止するか否かは本発明において必須の要件ではなく、半導体素子6,7やこれらを接続するワイヤ9を樹脂封止体10で保護する必要がない場合には、樹脂封止体10の充填を省略することができる。
In the semiconductor device 1 and the manufacturing method thereof according to the first embodiment of the present invention shown in FIG. 1, the case where the
以上説明したように、本実施形態の半導体装置1によれば、第2の半導体素子7を第1の半導体素子6の配線基板2の段差部5と対向する面6aに接着剤8によって固着することで、第2の半導体素子7と配線基板2との固着接続を行う必要がない。このため、図10に示した従来技術の半導体装置50で必要であった、回路基板55の底面部自体、および、この底面部と第2の半導体素子とを接続する第2のバンプ58とが不要となるため、半導体素子6および7を極端に薄型化することなく、2つの半導体素子6,7を内部に収容搭載した薄型化された半導体装置1を得ることができる。
As described above, according to the semiconductor device 1 of the present embodiment, the
また、本実施形態の半導体装置1では、第1の半導体素子6と第2の半導体素子7とをワイヤ9によって直接電気的に接続している。このため、図10に示した従来の半導体装置50のように、第2の半導体素子59を配線基板55に接続し、配線基板55の配線パターンやビアなどを経由して第1の半導体素子61と接続する場合と比較して、配線長を短くすることができるので、特に、搭載される半導体素子が高周波で動作する半導体素子の場合には、ノイズなどの影響の少ない、高い高周波特性を有する半導体装置を得ることができる。
Further, in the semiconductor device 1 of the present embodiment, the
また、上記説明した本発明の半導体装置の製造方法を用いることで、薄型化され、かつ、高い高周波特性を有する本発明にかかる半導体装置を、容易に製造することができる。 Further, by using the above-described method for manufacturing a semiconductor device of the present invention, the semiconductor device according to the present invention that is thin and has high-frequency characteristics can be easily manufactured.
(変形の形態)
次に、本実施形態にかかる半導体装置の変形の形態について、図4および図5を用いて説明する。
(Deformation form)
Next, a modification of the semiconductor device according to the present embodiment will be described with reference to FIGS.
図4(a)は、本実施形態の半導体装置の第1の変形の形態を示す断面構成図である。 FIG. 4A is a cross-sectional configuration diagram showing a first modification of the semiconductor device of this embodiment.
図4(a)に示す、本実施形態の第1の変形の形態の半導体装置100aでは、第1の半導体素子6が、配線基板2の段差部5と対向する面6aとは反対側に位置する面6bが、配線基板2の第1の主面2aと同一面となるように配置されている。
In the
このようにすることで、本実施形態の第1の変形の形態にかかる半導体装置100aは、図1に示した本実施形態の半導体装置1の基本構成と比較して、さらに、回路基板2の厚さを薄くすることができ、半導体装置としての一層の薄型化を実現することができる。
By doing in this way, the
この場合において、図4(b)に示すように、第2の半導体素子7の、第1の半導体素子6と対向する面7aとは反対側の面7bが、配線基板2の第2の主面2bと同一面とすることができる。このとき、第2の半導体素子7と第1の半導体素子6とを接続するワイヤ9が第2の半導体素子7の面7b、すなわち配線基板の第2の主面2bよりも突出し、これを覆った封止樹脂体10が配線基板2の第2の主面2bに対して突出する状態となる場合がある。しかし、このような場合となったとしても、例えば、図4(b)に示すように、配線基板2の第2の主面2bに、外部回路基板と接続するためのボール電極11を、その厚さが配線基板2の第2の主面からの封止樹脂体10の突出部分高さよりも大きくなるように形成することで、半導体装置100bを外部回路基板に良好に接続、搭載することができる。
In this case, as shown in FIG. 4B, the
このように、配線基板2の内部に収容される半導体素子6および7のお互いに対向する面6a、7aとは反対側に位置する面6b、7bと、配線基板2の二つの主面2a、2bとを同一面とすることで、一層の薄型化を実現した半導体装置100a、100bを得ることができる。
As described above, the
図5は、本実施形態の半導体装置の第2の変形の形態を示す断面構成図である。 FIG. 5 is a cross-sectional configuration diagram showing a second modification of the semiconductor device of this embodiment.
図5に示す第2の変形の形態では、配線基板2に収容される半導体素子6,7の少なくともいずれか一方の表面を、封止樹脂体10で覆わずに露出させている。
In the second modification shown in FIG. 5, the surface of at least one of the
図5(a)は、第2の変形の形態の半導体装置100cの構成を示す断面構成図である。
FIG. 5A is a cross-sectional configuration diagram illustrating a configuration of a
図5(a)に示すように、本実施形態の第2の変形の形態にかかる半導体装置100cでは、第2の半導体素子7の集積回路などが形成された能動面となる第1の半導体6と対向する面とは反対側に位置する面7bが、封止樹脂体10で覆われずに、配線基板2の第2の主面2bに形成された開口部内で露出している。このようにすることで、動作時に高温になりやすい第2の半導体素子7の能動面からの放熱を容易にすることができ、環境温度に対する信頼性の優れた半導体装置を得ることができる。
As shown in FIG. 5A, in the
また、第2の半導体素子7の能動面が形成される面7bを封止樹脂体10で覆わないことにより、第2の半導体素子7として、受光セルなどを備えた光学的機能を有する半導体素子とすることができる。
Further, by not covering the
図5(b)は、このような、能動面に受光セルを備えた受光素子である半導体素子を有する半導体装置の場合の構成を示す概略断面構成図である。 FIG. 5B is a schematic cross-sectional configuration diagram showing the configuration of such a semiconductor device having a semiconductor element that is a light receiving element having a light receiving cell on an active surface.
図5(b)に示すように、能動面である面7bに図示しない受光セルを備えた光学素子である第2の半導体素子7は、その表面が封止樹脂10に覆われていない。そして、配線基板2の第2の主面2bにはガラス13が貼り付けられて、半導体装置100dは、例えばイメージセンサを構成できる。
As shown in FIG. 5B, the surface of the
なお、受光素子である第2の半導体素子7を有する半導体装置100dにおける第1の半導体素子6としては、受光素子とシステムを構成できるLSIを採用するとよい。
As the
次に、搭載される半導体素子が受光素子である場合として、第1の半導体素子6が受光素子である場合について、その断面構成図である図5(c)を用いて説明する。
Next, as a case where the semiconductor element to be mounted is a light receiving element, the case where the
図5(c)に示すように、搭載されている第1の半導体素子6が受光素子である半導体装置100eでは、配線基板2の第1の主面2aの開口部において、第1の半導体素子6が封止樹脂体10から露出される。そして、この露出面である、第1の半導体素子6の段差部5に対向する面とは反対側の面6bが能動面となる。このため、第1の半導体素子6に貫通電極14を設け、第1の半導体素子の面6aに形成される、配線基板2と接続されるバンプ5に接続される図示しない接続電極や、第2の半導体素子7と接続されるワイヤ9が接続される図示しない接続パッドと、能動面である面6bに形成された受光セルなどの集積回路とを導通させる。
As shown in FIG. 5C, in the
また、図5(b)に示した、第2の半導体素子7が受光素子である場合と同様に、配線基板の第1の主面2aにガラス13が貼り付けられる。
Similarly to the case where the
このように、図5(a)、図5(b)、図5(c)に示した、本発明の第1の実施形態の各種の変形の形態においては、配線基板に2つの半導体素子が収容、搭載される半導体装置において、薄型化と高い周波数特性を有するという本発明の奏する基本的な作用効果に加えて、搭載される半導体素子の放熱性を高めることや、半導体素子として受光素子などの各種の光学素子を採用することができ、より幅広い機能性を備えた半導体装置を実現することができるという更なる効果を奏することができる。 Thus, in the various modifications of the first embodiment of the present invention shown in FIGS. 5A, 5B, and 5C, two semiconductor elements are provided on the wiring board. In a semiconductor device to be housed and mounted, in addition to the basic operation and effect of the present invention that the semiconductor device is thin and has high frequency characteristics, the heat dissipation of the mounted semiconductor element can be increased, and the light receiving element can be used as the semiconductor element. These various optical elements can be employed, and a further effect that a semiconductor device having wider functionality can be realized.
(第2の実施形態)
次に、本発明の半導体装置の第2の実施形態として、上記説明した第1の実施形態にかかる半導体装置とは、第2の半導体素子の第1の半導体素子との固着方法が異なる半導体装置について説明する。
(Second Embodiment)
Next, as a second embodiment of the semiconductor device of the present invention, the semiconductor device according to the first embodiment described above is different from the semiconductor device according to the first embodiment described above in the method of fixing the second semiconductor element to the first semiconductor element. Will be described.
図6は、本発明の第2の実施形態にかかる半導体装置200の断面構成図である。
FIG. 6 is a cross-sectional configuration diagram of a
図6に示すように、第2の実施形態にかかる半導体装置200は、第1の主面21aと、この第1の主面21aの裏面に相当する第2の主面21bとを有する配線基板21と、配線基板21に形成された貫通孔22内部に配置された、第1の半導体素子25と第2の半導体素子26とを有している。なお、本実施形態の半導体装置200は、第1の実施形態として図1を用いて示した半導体装置1と、段差部23が形成された貫通孔22を有する配線基板2の構造は同じであるため、その詳細な説明は省略する。
As shown in FIG. 6, the
第2の実施形態にかかる半導体装置200では、第1の半導体素子25は、配線基板21の貫通孔22に形成された段差部23にその周辺部分が対向するように配置され、段差部23よりも配線基板21の第1の主面21a側である、開口面積が広い貫通孔部分22aに収容されている。また、第1の半導体素子25と配線基板21とは、第1の半導体素子25の図示しない接続電極と、貫通孔22の段差部23の表面に形成されたバンプ24によって、物理的な固着と電気的な接続とを同時に行なわれている。
In the
第2の半導体素子26は、第1の半導体素子25の段差部23と対向する面25aと対向する面26aに配置された図示しない接続電極を介して、バンプ27によりフリップチップ実装されて、第1の半導体素子25と物理的な固着と電気的な接続とが同時に行われている。
The
次に、第2の実施形態の半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device of the second embodiment will be described.
図7は、本発明の半導体装置の製造方法を図6に示した本発明の第2の実施形態にかかる半導体装置200の製造方法として適用した場合の工程の流れを示す断面構成図である。
FIG. 7 is a cross-sectional configuration diagram showing a flow of steps when the semiconductor device manufacturing method of the present invention is applied as a method of manufacturing the
まず、図7(a)に示すように配線基板21を用意するのであるが、上記したように本実施形態における配線基板21の構成は、第1の実施形態の配線基板2と同様であるので、詳細な説明は省略する。
First, as shown in FIG. 7A, the
次に、図7(b)に示すように、第1の半導体素子25と第2の半導体素子26とをバンプ27を介してフリップチップ実装して、半導体素子の接合体29を形成する。この図7(b)に示された工程が、本実施形態にかかる半導体装置200の製造方法における接続体形成工程である。
Next, as shown in FIG. 7B, the
次に、図7(c)に示すように、フリップチップ実装で電気的に接続された半導体素子の接合体29を、配線基板21の貫通孔22の内部に収容する。このとき、第1の半導体素子25の周辺部に形成された図示しない接続電極が、配線基板21の貫通孔22に形成された段差部23の表面に配置されたバンプ24と接続される。そして、第1の半導体素子25は、貫通孔22における段差部23より配線基板21の第1の主面21a側に位置する開口面積の大きい貫通孔部分22aに、第2の半導体素子26は、貫通孔22における段差部23より配線基板21の第2の主面21b側に位置する開口面積の小さい貫通孔部分22bに、それぞれ収容される。
Next, as illustrated in FIG. 7C, the semiconductor element bonded
次に、図7(d)に示すように、配線基板21の貫通孔22内部の空隙部分に、エポキシ樹脂などの封止樹脂体28を充填して、配線基板21の貫通孔22の内部に、第1の半導体素子25と第2の半導体素子26とを封止する。
Next, as shown in FIG. 7 (d), a sealing
なお、本実施形態における製造方法においても図示していないが、樹脂封止体28が充填された後に、配線基板21を回転ブレードなどにそれぞれの半導体素子の接合体単位に切断して個片化することで、図6に示すような半導体装置200を製造することができる。
Although not shown in the manufacturing method in the present embodiment, after the
また、図6に示す個片化された半導体装置200の配線基板21の第1の主面21aまたは第2の主面21bに形成された図示しない配線パターンに、半田ボールを付設してボール電極を形成し、外部回路基板と接続することにより、第1の実施形態で図2(a)および図2(b)として示したような、BGA型の半導体装置を本実施形態の半導体装置として製造することができる。
Further, a solder ball is attached to a wiring pattern (not shown) formed on the first
なお、本実施形態にかかる半導体装置200においても、搭載される半導体素子25,26に対する保護の必要性がなければ、封止樹脂体28を用いなくても構わない。
In the
以上説明したように、本実施形態にかかる半導体装置200では、配線基板21内に収容搭載される第1の半導体素子25と第2の半導体素子26とをフリップチップ実装することで、図1に示した第1の半導体装置1で用いられていたワイヤが不要になる。このため、第2の半導体素子26と第1の半導体素子25との接続が容易に行えるとともに、ワイヤ接続に必要な所定のループ高さを確保することが必要でなくなるため、半導体装置200としてのより一層の薄型化を実現することができ、配線基板21からワイヤがはみ出してしまうなどの不具合も防止することができる。
As described above, in the
また、第1の半導体素子25の、段差部23と対向する側の面25aの第2の半導体素子26が搭載される領域の周囲に、第2の半導体素子26とワイヤ接続するための接続パッドを設ける必要が無くなるため、第1の半導体素子25の表面積を小さくすることができる。このため、半導体装置200として、その表面積の小型化を実現することができる。
Further, a connection pad for wire-connecting the
さらに、第1の半導体素子25と第2の半導体素子26とを直接フリップチップ接続することで、第1の半導体素子25と第2の半導体素子26との間の配線長さを一層短くすることができるので、高周波特性の更なる改善を実現することができる。
Further, by directly flip-chip connecting the
(変形の形態)
次に、本実施形態にかかる半導体装置の変形の形態について、図8および図9を用いて説明する。
(Deformation form)
Next, a modification of the semiconductor device according to the present embodiment will be described with reference to FIGS.
図8は、本実施形態の半導体装置の第1の変形の形態を示す断面構成図である。 FIG. 8 is a cross-sectional configuration diagram showing a first modification of the semiconductor device of this embodiment.
図8に示す、本実施形態の第1の変形の形態の半導体装置200aでは、第1の半導体素子25の段差部23と対向する面25aとは反対側に位置する面25bが、配線基板21の第1の主面21aと同一面を形成するようになっている。また、第2の半導体素子26の第1の半導体素子25と対向する面26aとは反対側に位置する面26bが、配線基板21の第2の主面21bと同一面を形成するようになっている。
In the
このように、貫通孔23の内部に収容搭載される半導体素子25,26の外側に位置する面25b、26bを、配線基板の第1の主面21aおよび第2の主面21bと同一面とすることで、配線基板21として大幅な薄型化が可能であり、さらに薄型化された半導体装置200aを実現することができる。特に、本実施形態の半導体装置の場合には、第2の半導体素子26を第1の半導体素子25に接続するワイヤが不要となるので、信頼性の高い薄型の半導体装置を得ることができる。
In this way, the
図9(a)および、図9(b)は、本実施形態にかかる半導体装置の更なる変形の形態を示す断面構成図である。 FIG. 9A and FIG. 9B are cross-sectional configuration diagrams showing further modifications of the semiconductor device according to the present embodiment.
図9(a)に示す、半導体装置200bでは、配線基板21の第2の主面21bに形成された図示しない配線パターンに半田ボールを付設してボール電極30を形成し、これを半導体装置200bの外部端子としている。
In the
このようにすることで、BGA型の半導体装置を構成することができるが、図9(a)に示すように、第2の半導体素子26の第1の半導体素子25と対向する面26aとは反対側に位置する面26bも、配線基板21の第2の主面21bと同一面として露出している。第2の半導体素子26の能動面が、第1の半導体素子25と対向する側の面26aである場合には、第2の半導体素子26に貫通電極29を形成することで、第2の半導体素子26の面26bを第2の半導体素子26における外部回路基板との接続電極形成面とすることができる。そこで、第2の半導体素子26の露出した面26bにも、同様にボール電極30が形成されている。
By doing so, a BGA type semiconductor device can be formed. However, as shown in FIG. 9A, the
なお、図9(a)に示した構成は、一例に過ぎず、第2の半導体素子26の能動面が第1の半導体素子25と対向している面26aであることは必須ではない。第2の半導体素子26に貫通電極を形成することによって、第2の半導体素子の能動面を、第1の半導体素子25と対向する面26aとは反対側の面26bとすることもできることは言うまでもない。
The configuration shown in FIG. 9A is merely an example, and it is not essential that the active surface of the
また、図9(b)に示す他の変形の形態にかかる半導体装置200cでは、図9(a)に図示したものとは異なり、配線基板21の第1の主面21aに半田ボールを付設してボール電極30を形成して外部端子を構成して、BGA型の半導体装置200cとしている。この場合には、第1の半導体素子25の第2の半導体素子26と対向する面25aとは反対側の面25bが露出しているため、第1の半導体素子25に貫通電極32を形成し、その一端に外部端子となるボール電極30を形成している。なお、図9(a)に示した第2の変形の形態にかかる半導体装置200bの場合と同じく、第1の半導体素子25の能動面は、第2の半導体素子26と対向している面25aと、それとは反対側に位置する面25bとのいずれの面であっても構わない。
Also, in the
このように、図9(a)および図9(b)に示す変形の形態によれば、配線基板21内に搭載されている半導体素子25,26の露出表面25b、26bにも外部端子となる電極を形成することができるため、外部基板との接続における自由度が向上するという効果を奏することができる。
9A and 9B, the exposed surfaces 25b and 26b of the
なお、本実施形態にかかる半導体装置においても、半導体素子に適宜貫通電極などを形成することで、半導体素子の能動面を配線基板の第1の主面もしくは第2の主面側に位置させて、その能動面に受光セルなどを形成することにより、半導体素子を受光素子として、イメージセンサなどの半導体装置を得ることができる。 In the semiconductor device according to the present embodiment, the active surface of the semiconductor element is positioned on the first main surface or the second main surface side of the wiring substrate by appropriately forming a through electrode or the like in the semiconductor element. By forming a light receiving cell or the like on the active surface, a semiconductor device such as an image sensor can be obtained using the semiconductor element as the light receiving element.
以上説明してきた、本発明の各実施の形態において、半導体装置としてBGAパッケージージである場合を例示して説明したが、本発明の半導体装置はこれに限られるものではなく、LGAパッケージ等の配線基板を使用する半導体装置に広く適用することができる。 In each of the embodiments of the present invention described above, the case where the semiconductor device is a BGA package has been described as an example. However, the semiconductor device of the present invention is not limited to this, and wiring such as an LGA package is used. The present invention can be widely applied to semiconductor devices using a substrate.
また、本発明の製造方法は、上記説明したとおり、第1の半導体素子と第2の半導体素子とを固着して接続する接続体形成工程と、この接続体を配線基板に収容して接続する接続体収容工程とを備えるものであるが、本発明の半導体装置を製造するための方法は、この特徴ある本発明の製造方法に限られるものではない。配線基板に、まず第1の半導体素子を収容して固着接続し、その後、第1の半導体素子に第2の半導体素子を固着接続することで、本発明の半導体装置を得ることができることは言うまでもない。 In addition, as described above, in the manufacturing method of the present invention, the connection body forming step for fixing and connecting the first semiconductor element and the second semiconductor element, and the connection body is accommodated in the wiring board and connected. However, the method for manufacturing the semiconductor device of the present invention is not limited to this characteristic manufacturing method of the present invention. It goes without saying that the semiconductor device of the present invention can be obtained by first housing the first semiconductor element on the wiring board and fixing and then connecting the second semiconductor element to the first semiconductor element. Yes.
また、上記各実施の形態では、配線基板に収容される半導体素子が2つの場合についてのみ説明したが、本発明の半導体装置及びその製造方法はこれに限られるものではなく、3つ以上の複数の半導体素子を配線基板に収容した構成の半導体装置、およびその製造方法として実施することができる。 In each of the above embodiments, only the case where there are two semiconductor elements accommodated in the wiring board has been described. However, the semiconductor device and the manufacturing method thereof according to the present invention are not limited to this, and three or more semiconductor elements are included. This semiconductor device can be implemented as a semiconductor device having a configuration in which the semiconductor element is accommodated in a wiring board and a method for manufacturing the same.
本発明にかかる半導体装置、およびその製造方法は、配線基板に複数の半導体素子が収容搭載されたチップ積層タイプの半導体装置、およびその製造方法として有用である。 The semiconductor device and the manufacturing method thereof according to the present invention are useful as a chip stack type semiconductor device in which a plurality of semiconductor elements are housed and mounted on a wiring board, and a manufacturing method thereof.
1 半導体装置
2 配線基板
2a 第1の主面
2b 第2の主面
3 貫通孔
4 段差部
5 バンプ
6 第1の半導体素子
7 第2の半導体素子
8 接着剤
9 ワイヤ
10 封止樹脂体
11 ボール電極
12 接続体
13 ガラス
DESCRIPTION OF SYMBOLS 1
Claims (12)
その厚さ方向の中間部分に形成された段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔が形成された配線基板と、
前記配線基板と電気的に接続された第1の半導体素子と、
前記第1の半導体素子に電気的に接続された、前記第1の半導体素子よりも表面積の小さな第2の半導体素子とを備え、
前記第1の半導体素子が、前記段差部にその周辺部分が固着されて前記第1の主面側の前記貫通孔内部に配置され、
前記第2の半導体素子が、前記第1の半導体素子の前記段差部と対向する面に固着されて前記第2の主面側の前記貫通孔内部に配置されたことを特徴とする半導体装置。 A first main surface and a second main surface corresponding to the back surface of the first main surface;
A through-hole having an opening area closer to the first main surface than the stepped portion formed in the intermediate portion in the thickness direction is larger than an opening area closer to the second main surface than the stepped portion is formed. Wiring board,
A first semiconductor element electrically connected to the wiring board;
A second semiconductor element having a smaller surface area than the first semiconductor element, electrically connected to the first semiconductor element;
The first semiconductor element is disposed in the through hole on the first main surface side with its peripheral portion fixed to the stepped portion,
The semiconductor device, wherein the second semiconductor element is fixed to a surface of the first semiconductor element facing the stepped portion and disposed in the through hole on the second main surface side.
第1の主面と、前記第1の主面の裏面に当たる第2の主面とを有し、その厚さ方向の中間部分に段差部が形成されて、前記段差部よりも前記第1の主面側の開口面積が、前記段差部よりも前記第2の主面側の開口面積よりも大きい貫通孔を有する配線基板の、前記段差部に前記第1の半導体素子の周辺部分を固着して電気的に接続し、前記貫通孔内の前記段差部よりも前記第1の主面側に前記第1の半導体素子が配置され、前記段差部よりも前記第2の主面側に前記第2の半導体素子が配置されるように、前記接続体を収容する接続体収容工程とを有することを特徴とする半導体装置の製造方法。 A connection body forming step of fixing and electrically connecting a second semiconductor element having a surface area smaller than that of the first semiconductor element to the first semiconductor element to form a connection body;
A first main surface and a second main surface corresponding to the back surface of the first main surface, wherein a stepped portion is formed at an intermediate portion in the thickness direction, and the first main surface is more than the first stepped portion. The peripheral portion of the first semiconductor element is fixed to the step portion of the wiring board having a through hole having an opening area on the main surface side larger than the opening area on the second main surface side than the step portion. The first semiconductor element is disposed closer to the first main surface than the step in the through hole, and the second semiconductor surface is closer to the second main surface than the step. And a connecting body housing step for housing the connecting body so that two semiconductor elements are arranged.
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