JP2011075721A - 暗号装置及び方法 - Google Patents

暗号装置及び方法 Download PDF

Info

Publication number
JP2011075721A
JP2011075721A JP2009225535A JP2009225535A JP2011075721A JP 2011075721 A JP2011075721 A JP 2011075721A JP 2009225535 A JP2009225535 A JP 2009225535A JP 2009225535 A JP2009225535 A JP 2009225535A JP 2011075721 A JP2011075721 A JP 2011075721A
Authority
JP
Japan
Prior art keywords
data
bits
input
exclusive
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009225535A
Other languages
English (en)
Other versions
JP5387295B2 (ja
Inventor
Jun Yajima
純 矢嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2009225535A priority Critical patent/JP5387295B2/ja
Priority to US12/892,334 priority patent/US8634551B2/en
Publication of JP2011075721A publication Critical patent/JP2011075721A/ja
Application granted granted Critical
Publication of JP5387295B2 publication Critical patent/JP5387295B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724—Finite field arithmetic
    • G06F7/725—Finite field arithmetic over elliptic curves
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Storage Device Security (AREA)

Abstract

【課題】第１の非線形変換処理Ｓ９と第２の非線形変換処理Ｓ７とを含むＦＩ関数に従った演算を行う暗号装置で、ＲＡＭを用いずＲＯＭ容量を削減する。
【解決手段】第１の非線形変換処理Ｓ９に関連する演算結果を予め格納している第１の変換テーブルと、第２の非線形変換処理Ｓ７に関連する演算結果を予め格納している第２の変換テーブルとをＲＯＭに格納しておき、第１の変換テーブルを２度参照して、第２のテーブルを１度参照する処理にＦＩ関数を等価変換する。第１の変換テーブルを２度参照するような処理にＦＩ関数を等価変換しているので、ＲＯＭ容量を少なくすることができる。
【選択図】図１

Description

本技術は、ＦＩ関数を利用する暗号技術に関する。
共通鍵暗号方式の１つであるＭＩＳＴＹ１（詳細は、松井充:ブロック暗号アルゴリズムMISTY, 信学技報, ISEC96-11(1996-07)等を参照のこと）については、様々な実装方式が検討されている。
図１にＭＩＳＴＹ１を含む共通鍵暗号方式の構成の一例を示す。ＭＩＳＴＹ１に係る共通鍵暗号処理はラウンド処理と拡大鍵生成処理の２つの処理を含む。図１に示すように、拡大鍵生成処理は、入力された秘密鍵から複数の拡大鍵（図１では、拡大鍵０、拡大鍵１、．．．、拡大鍵Ｎ）を生成する。生成された拡大鍵は、暗号化処理（ラウンド処理とも呼ぶ）で使用される。暗号化処理は、平文（すなわち暗号化対象データ）を一定のビット長（すなわちブロック長）ごとに区切り、区切った各ブロックに対してラウンド処理を実施し、暗号文を生成する。復号の際には、暗号化処理と逆の演算を行う。
共通鍵暗号方式ＭＩＳＴＹ１は、秘密鍵長が１２８ビット、ブロック長６４ビットを暗号化単位とするアルゴリズムである。
図２に、ＭＩＳＴＹ１のラウンド処理部の構成を示す。図２に示すように、平文Ｐ（６４ビット）を暗号文Ｃ（６４ビット）に変換するラウンド処理部では、ＦＬ関数が１０回実行され、ＦＯ関数が８回実行される。
ｉ番目のＦＯ関数は、図３に示すような構成を有する。ＦＯ関数には、ＫＯi1、ＫＯi2、ＫＯi3及びＫＯi4（各１６ビット）が入力されるようになっている。これらは、秘密鍵１２８ビットを１６ビット毎に分割することによって得られるＫ１乃至Ｋ８のうち４つである。Ｋ１乃至Ｋ８のいずれが用いられるかは、ラウンド値ｉ（ＦＯiのｉの値）に基づきアルゴリズム仕様書に従って決定される。
また、ｉ番目のＦＯ関数では、ＦＩ関数が３回実行される。そして、ＦＩi1関数には、ＫＩi1が入力され、ＦＩi2関数には、ＫＩi2が入力され、ＦＩi3関数には、ＫＩi3が入力される。ＫＩi1乃至ＫＩi3は、１６ビットの値であり、拡大鍵生成アルゴリズムにて生成したＫ'1乃至Ｋ'8のうち３つである。Ｋ'1乃至Ｋ'8のいずれを用いるかは、ラウンド値ｉ（ＦＯiのｉの値）に基づきアルゴリズム仕様書に従って決定される。
ｉ番目のＦＯ関数におけるｊ番目のＦＩ関数の構成を図４に示す。ＦＩ関数は、入力１６ビットの上位９ビットを非線形関数Ｓ９（入力データを決められたアルゴリズム（論理演算の繰り返し）に従って攪拌して出力する関数）に入力して、関数Ｓ９の出力と、入力１６ビットの下位７ビットの上位２ビットに０を追加した（0-extensionと記す）値との排他的論理和を算出して、データａを生成する。また、入力１６ビットの下位７ビットを非線形関数Ｓ７（入力データを決められたアルゴリズム（論理演算の繰り返し）に従って攪拌して出力する関数）に入力して、関数Ｓ７の出力と、データａの上位２ビットを除去した（truncateと記す）値との排他的論理和を算出して、データｂを生成する。さらに、データｂとＫＩijL（ＫＩijの上位７ビット）との排他的論理和を算出し、データｃを生成する。また、データａとＫＩijR（ＫＩijの下位９ビット）との排他的論理和を算出し、データｄを生成する。データｄは、再度非線形関数Ｓ９に入力され、さらに関数Ｓ９の出力とデータｄの上位２ビットに０を追加した値との排他的論理和を算出して、データｅを生成する。そして、最終的にデータｃを上位７ビットとし、データｅを下位９ビットとして連結すれば、１６ビットの出力となる。
次に図５に、ＭＩＳＴＹ１の拡大鍵生成部の構成を示す。拡大鍵生成部では、１２８ビットの秘密鍵を１６ビット毎に分割して、先頭からＫ１乃至Ｋ８を生成する。図５で示すように、Ｋ８を入力としてＫ１をＫＩijとしてＦＩ関数で拡大鍵Ｋ'8を生成する。Ｋ７を入力としてＫ８をＫＩijとしてＦＩ関数で拡大鍵Ｋ'7を生成する。Ｋ６を入力としてＫ７をＫＩijとしてＦＩ関数で拡大鍵Ｋ'6を生成する。Ｋ５を入力としてＫ６をＫＩijとしてＦＩ関数で拡大鍵Ｋ'5を生成する。Ｋ４を入力としてＫ５をＫＩijとしてＦＩ関数で拡大鍵Ｋ'4を生成する。Ｋ３を入力としてＫ４をＫＩijとしてＦＩ関数で拡大鍵Ｋ'3を生成する。Ｋ２を入力としてＫ３をＫＩijとしてＦＩ関数で拡大鍵Ｋ'2を生成する。Ｋ１を入力としてＫ２をＫＩijとしてＦＩ関数で拡大鍵Ｋ'1を生成する。
このように、ＭＩＳＴＹ１をソフトウエア又はハードウエアで実装する際には、ＦＩ関数の実装方法が重要となる。なぜなら、ＦＩ関数はラウンド処理部及び拡大鍵生成部の双方で使用される処理であり、ＦＩ関数を効率的に処理することが可能となれば、ＭＩＳＴＹ１の処理性能が大きく向上する。
ＦＩ関数の従来実装法については日本特許第３９１７３５７号公報に幾つか示されている。
図６及び図７に上記特許公報に開示されている第１の実装例を示す。本実装例では、図４のアルゴリズムを図６に示すようなアルゴリズムに等価変換した上で、非線形関数Ｓ９の処理１００１と、非線形関数Ｓ７を含む処理１００３と、非線形関数Ｓ９を含む処理１００５とをテーブル化する。但し、処理１００１と処理１００５とは異なる。その結果として、図７に示すように、処理１００１がテーブルＴ１に置換され、処理１００３がテーブルＴ４に置換され、処理１００５がテーブルＴ５に置換される。これらのテーブルは、ＲＯＭに格納され、必要なときに参照される。
なお、一例として、Ｋ'1を使用するＦＩ関数については、ＫＩijＲとＫＩijＬ'とは以下のように生成される。
ＫＩijＲ＝Ｋ'1 ＆ 0x1FF
tmpk1＝Ｋ'1 ＆ 0xFE00
tmpk2＝ＫＩijＲ ＆ 0x7F
tmpk3＝tmpk2 ＜＜ 9
tmpk4＝tmpk3 ＋ tmpk1
tmpk5＝tmpk4 ＞＞ 9
ＫＩijＬ'＝tmpk5 ＋ tmpk4
テーブルＴ１、テーブルＴ４及びテーブルＴ５は以下のように定義される。なお、Ｘは入力である。また、全ての取り得るＸ値についてテーブルエントリを生成する。
Ｔ１（Ｘ）＝Ｓ９（Ｘ）
Ｔ５（Ｘ）＝（（Ｘ＆0x7F）＜＜９）＋（Ｘ＆0x7F）＋Ｓ９（Ｘ）
Ｔ４（Ｘ）＝（Ｓ７（Ｘ）＜＜９）＋Ｓ７（Ｘ）
「＜＜９」は左シフトで、「＞＞９」は右シフトで、Ｘ＆０ｘ７ＦはＸの下位７ビットを抽出するものである。
このような実装方法では、テーブルＴ１のサイズが１ＫＢで、テーブルＴ４のサイズが１ＫＢで、テーブルＴ５のサイズが２５６Ｂで、合計２３０４ＢのＲＯＭテーブルサイズが必要となる。但し、ＲＡＭは必要ない。
また、本実装例では、ＦＩ関数１つあたり９サイクルかかり、ＦＩ関数が２４個あるので、ラウンド処理全体では２１６サイクルかかる。
一方、拡大鍵生成処理では、ＫＩijＲ及びＫＩijＬ'に相当するデータの事前計算のための７サイクルと、ＦＩ関数の９サイクルと、Ｋ'iについてラウンド処理のためのＫＩijＲ及びＫＩijＬ'を生成する処理のための７サイクルとが、８つのＦＩ関数で必要となる。従って、拡大鍵生成処理全体では、（７＋９＋７）＊８＝１８４サイクル必要となる。
なお、ラウンド処理の処理時間を「ＦＩ関数１回に必要なサイクル数×８」として計算する。なお、ラウンド処理には、ＦＩ関数以外にもＦＬ関数や、ＦＯ関数における拡大鍵との排他的論理和（ＸＯＲ）のためのサイクル数が必要となる。しかしながら、これらの処理は負荷が軽く必要サイクル数が少ないため、処理時間見積りの対象には含めないこととする。
さらに、図８及び図９に上記特許公報に開示されている第２の実装例を示す。図８に示すように、図７に示した第１の実装例において、ＫＩijＲとの排他的論理和及びテーブルＴ５の部分１１０１を、テーブル化する。すなわち、図９に示すように、テーブルＴ５ｊを導入する。
但し、ＫＩijＲは拡大鍵Ｋ'iを基に生成されるデータであり、ユーザが秘密鍵を暗号装置に入力して初めて値が特定できるものである。従って、テーブルＴ５ｊを、ユーザによる秘密鍵入力前に計算しておくことはできず、必ず入力後に計算することとなる。すなわち、テーブルＴ５ｊをＲＯＭには保持できず、ＲＡＭに保持する必要がある。
テーブルＴ１及びＴ４は、上で述べたとおりであり、事前にＸの取り得る全ての値について事前に計算して、ＲＯＭに記録しておく。一方、テーブルＴ５ｊについては、以下のような式で算出される。但し、ユーザによる秘密鍵の入力後に、取り得る入力パターンについて全て計算した後に、ＲＡＭに保持しておく。
Ｔ５ｊ（Ｘ）＝（（（Ｘ＋ＫＩijＲ）＆ 0x7F）＜＜９）＋（（Ｘ＋ＫＩjiＲ）＆0x7F）＋Ｓ９（Ｘ）
このような実装方法では、テーブルＴ１のサイズが１ＫＢで、テーブルＴ４のサイズが２５６Ｂで、合計１２８０ＢのＲＯＭテーブルサイズが必要となる。また、テーブルＴ５をＲＡＭに保持するので、そのサイズは１ＫＢとなる。
この実装例では、ＦＩ関数１つあたり８サイクルかかり、ＦＩ関数が２４個あるので、ラウンド処理全体では１９２サイクルかかる。
一方、拡大鍵生成処理では、テーブルＴ５ｊの生成も同時に行う必要がある。このテーブルの生成には１５３６サイクル以上必要になり、その他の拡大鍵生成処理を含めると、全体では１６００サイクル以上必要となる。
さらに、図１０及び図１１に上記特許公報に開示されている第３の実装例を示す。図１０に示すように、図９に示した第２の実装例において、ＫＩijＬ'との排他的論理和及びテーブルＴ４の部分１２０１を、テーブル化する。すなわち、図１１に示すように、テーブルＴ４ｊを導入する。
但し、ＫＩijＬ'は拡大鍵Ｋ'iを基に生成されるデータであり、ユーザが秘密鍵を暗号装置に入力して初めて値が特定できるものである。従って、テーブルＴ４ｊを、ユーザによる秘密鍵入力前に計算しておくことはできず、必ず入力後に計算することとなる。すなわち、テーブルＴ４ｊをＲＯＭには保持できず、ＲＡＭに保持する必要がある。
テーブルＴ１は、上で述べたとおりであり、事前にＸの取り得る全ての値について事前に計算して、ＲＯＭに記録しておく。テーブルＴ５ｊについても、上で述べたとおりであり、ＲＡＭに保持しておく。さらに、テーブルＴ４ｊに格納されるデータは、以下のような式で計算される。但し、ユーザによる秘密鍵の入力後に、取り得る入力パターンについて全て計算した後に、ＲＡＭに保持しておく。
Ｔ４ｊ（Ｘ）＝（Ｓ７（Ｘ）＜＜９）＋Ｓ７（Ｘ）＋ＫＩijＬ'
このような実装方法では、テーブルＴ１のサイズが１ＫＢで、テーブルＴ４ｊのサイズは事前計算用に少なくとも１２８Ｂで、合計１１５２Ｂ以上のＲＯＭテーブルサイズが必要となる。一方、テーブルＴ４ｊ及びＴ５ｊについてはＲＡＭに保持することになるが、サイズは１２８０Ｂとなる。
さらに、この実装例では、ＦＩ関数１つあたり７サイクルかかり、ＦＩ関数が２４個あるので、ラウンド処理全体では１６８サイクルかかる。
一方、拡大鍵生成処理では、テーブルＴ４ｊ及びＴ５ｊの生成も同時に行う必要がある。このテーブルの生成には１９２０サイクル以上必要になり、その他の拡大鍵生成処理を含めると、全体では２０００サイクル以上必要となる。
さらに、論文（中嶋純子、松井充: ＭＩＳＴＹのソフトウエアによる高速実装法について (II) SCIS98-9.1B）には、他の実装例が示されている。これについて図１２を用いて説明する。この実装例では、図４に示したＦＩ関数を図１２に示すような形に等価変換している。図１２の例では、非線形関数Ｓ９及びＳ７を含む上段部分をテーブルＴ７に変換し、ＫＩijとの排他的論理和以外で非線形関数Ｓ９を含む下段部分をテーブルＴ８に変換している。
このような実装例では、テーブルＴ７のサイズは１３１０７２Ｂであり、テーブルＴ８のサイズは１３１０７２Ｂであり、合計２６２１４４Ｂ必要となる。なお、ＲＡＭは必要ない。
このような実装例では、ＦＩ関数１つあたり３サイクルかかり、ＦＩ関数が２４個あるので、ラウンド処理については７２サイクルかかる。ＫＩijについてはそのまま用いるので、ＦＩ関数が８個分で拡大鍵生成処理には２４サイクル必要となる。
日本特許第３９１７３５７号公報
中嶋純子、松井充: ＭＩＳＴＹのソフトウエアによる高速実装法について (II) SCIS98-9.1B 松井充:ブロック暗号アルゴリズムMISTY, 信学技報, ISEC96-11(1996-07)
ＭＩＳＴＹ１などは組み込み機器に実装する場合もあるので、ＲＡＭ使用量が少ないこと、ＲＯＭサイズが小さいこと、処理速度が高速であることが必要となる。特にＲＡＭについては極力使用量が少ないことが求められ、事前計算テーブルをＲＡＭに保持する手法は組み込み機器環境には向いていない。また、ＲＯＭについても極力サイズが小さいことが求められる。しかし、単純にＲＯＭに格納するテーブルを削減してしまうと、処理速度が著しく低下し、処理速度が不十分となる。
従って、本技術の目的は、暗号装置で用いられるＦＩ関数を実装する上で、ＲＯＭに格納するテーブルのサイズを小さくするための技術を提供することである。
本暗号装置は、第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を行う暗号装置である。そして、本暗号装置は、（Ａ−１）９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と第１の出力との排他的論理和の値を、全ての第１の入力Ｘについて格納した第１の変換テーブルと、（Ａ−２）７＊ｎビットの第２の入力Ｙに対する第２の非線形関数Ｓ７の第２の出力と第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と第２の入力Ｙとの排他的論理和の値を、全ての第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリと、（Ｂ）読み出し専用メモリに記録されている第１の変換テーブルを２度用い、読み出し専用メモリに記録されている第２の変換テーブルを１度用いて、ＦＩ関数の１回の演算を行うＦＩ関数演算部とを有する。
暗号装置で用いられるＦＩ関数を実装する上で、ＲＯＭに格納するテーブルのサイズを小さくすることができる。
図１は、共通鍵暗号方式ＭＩＳＴＹ１の構成例を示す図である。 図２は、ラウンド処理のアルゴリズムを示す図である。 図３は、ＦＯ関数のアルゴリズムを示す図である。 図４は、ＦＩ関数のアルゴリズムを示す図である。 図５は、拡大鍵生成処理のアルゴリズムを示す図である。 図６は、第１の従来実装例で行われる等価変換を示す図である。 図７は、第１の従来実装例のアルゴリズムを示す図である。 図８は、第２の従来実装例で行われる等価変換を示す図である。 図９は、第２の従来実装例のアルゴリズムを示す図である。 図１０は、第３の従来実装例で行われる等価変換を示す図である。 図１１は、第３の従来実装例のアルゴリズムを示す図である。 図１２は、第４の従来実装例で行われる等価変換を示す図である。 図１３は、本技術の実施の形態におけるＦＩアルゴリズムの等価変換を説明するための図である。 図１４は、等価変換後の処理内容を説明するための図である。 図１５は、プロセッサで処理を実施するような場合の構成を示す図である。 図１６は、暗号装置の機能ブロック図である。 図１７は、効果の比較表を示す図である。 図１８は、ＦＩ関数をハードウエアで実施した場合の一例を示す図である。 図１９は、ＦＩ３関連処理の他の例を示す図である。 図２０は、ＦＩ３関連処理の他の例を示す図である。 図２１は、暗号装置の機能ブロック図である。 図２２は、暗号装置の処理フローを示す図である。
本技術の実施の形態では、図４に示したＦＩ関数のアルゴリズムを、図１３に示すように等価変換する。なお、以下では１６ビット入力の例を示すが、１６ビットの整数倍したビット長にも容易に変換できる。その際には、９ビット及び７ビットについても整数倍される。
図１３のアルゴリズムでは、１６ビット入力Ｚの上位９ビットを非線形関数Ｓ９に入力して、非線形関数Ｓ９の出力９ビットのうち下位７ビットを上位に非線形関数Ｓ９の出力９ビットをそのまま下位に配置して連結して第１のデータを生成する。ここまでの処理内容を、第１のテーブルＳ９Ｆに変換する。
また、１６ビット入力Ｚの下位７ビットを非線形関数Ｓ７に入力して、非線形関数Ｓ７の出力と入力Ｚの下位７ビットとの排他的論理和を算出して第２のデータを生成する。そして、第２のデータを上位に、入力Ｚの下位７ビットの上位に０を２ビット加えた値を下位に配置して連結して第３のデータを生成する。ここまでの処理内容を第２のテーブルＳ７Ｆに変換する。
さらに、第１のデータと第３のデータとの排他的論理和の結果と、ＫＩijとの排他的論理和を算出して第４のデータを生成する。
この第４のデータの下位９ビットを、非線形関数Ｓ９に入力して、非線形関数Ｓ９の出力９ビットのうち下位７ビットを上位に非線形関数Ｓ９の出力９ビットをそのまま下位に配置して連結して第５のデータを生成する。この部分は、第１のテーブルＳ９Ｆの元の処理と同じであり、第１のテーブルＳ９Ｆへの参照に置換できる。
そして、第４のデータの上位７ビットの上位に０を２ビット加えた値と第５のデータの下位９ビットとの排他的論理和の結果を下位に配置し、第４のデータの上位７ビットを上位に配置して、出力Ｒが生成される。
このような等価変換後のアルゴリズムにおいて、テーブルＳ９Ｆは、取り得る全ての入力Ｘについて、以下のような値Ｓ９Ｆ（Ｘ）が格納されているテーブルである。同様に、テーブルＳ７Ｆは、取り得る全ての入力Ｙについて、以下のような値Ｓ７Ｆ（Ｙ）が格納されているテーブルである。
Ｓ９Ｆ（Ｘ）＝（（Ｓ９（Ｘ）＆0x7F）＜＜９）＋Ｓ９（Ｘ）
Ｓ７Ｆ（Ｙ）＝（Ｓ７（Ｙ）＋Ｙ）＜＜９）＋Ｙ
上で述べたが、「＆0x7F」は、下位７ビットを抽出する処理を表し、「＜＜９」は９ビット左シフトを表す。なお「＋」は排他的論理和を表している。そして、Ａが７ビット、Ｂが９ビットであれば、（Ａ＜＜９）＋Ｂにて、Ａを上位ビット７ビットに配置してＢを下位ビット９ビットに配置するような処理となる。
従って、再度表せば、テーブルＳ９Ｆ（Ｘ）は、９ビットの入力Ｘに対する非線形変換処理Ｓ９の出力の下位７ビットを抽出し、当該出力の下位７ビットを９ビット左シフトした値と非線形関数の出力との排他的論理和の値を、各Ｘに対応付けて登録したテーブルである。
同様に、テーブルＳ７Ｆ（Ｙ）は、７ビットの入力Ｙに対する非線形関数Ｓ７の出力と入力Ｙとの排他的論理和の結果を９ビット左シフトし、当該排他的論理和の結果の９ビット左シフトした値と入力Ｙとの排他的論理和の値を、各Ｙに対応付けて登録したテーブルである。
このようなテーブルを採用すればＲＡＭに格納しなければならないテーブルは存在しない。
次に、このようなテーブルを用いたＦＩ関数の処理について、図１４を用いて説明する。
暗号装置のプロセッサ（すなわちＣＰＵ（Central Processing Unit））は、入力データを格納しているレジスタＲ０から上位９ビットを取り出し、レジスタＲ１に格納する（ステップＳ１）。そして、プロセッサは、テーブルＳ９Ｆから、レジスタＲ１に格納されている値に対応するアドレスのデータ（例えばＲ１値の順番のデータ）を読み出して、レジスタＲ１に格納する（ステップＳ３）。なお、ステップＳ１及びＳ３は、１回目のＳ９Ｆ処理と呼ぶ。
一方、プロセッサは、レジスタＲ０から下位７ビットを取り出し、レジスタＲ２に格納する（ステップＳ５）。さらに、プロセッサは、テーブルＳ７Ｆから、レジスタＲ２に格納されている値に対応するアドレスのデータ（例えばＲ２値の順番のデータ）を読み出して、レジスタＲ２に格納する（ステップＳ７）。なお、ステップＳ５及びＳ７は、Ｓ７Ｆ処理と呼ぶ。
１回目のＳ９Ｆ処理とＳ７Ｆ処理とは順番の入れ替えが可能であり、また複数コアを有するプロセッサであれば並列に実行しても良い。
そして、プロセッサは、レジスタＲ１のデータとレジスタＲ２のデータとの排他的論理和を算出し、結果をレジスタＲ１に格納する（ステップＳ９）。
また、プロセッサは、拡大鍵ＫＩijを読み出してレジスタＲ３に格納する（ステップＳ１１）。そして、プロセッサは、レジスタＲ１のデータとレジスタＲ３のデータとの排他的論理和を算出し、結果をレジスタＲ１に格納する（ステップＳ１３）。ステップＳ１１及びＳ１３は、拡大鍵加算処理である。
排他的論理和については順番は問われないので、ステップＳ９と拡大鍵加算処理については順番を入れ替えることが可能である。
さらに、プロセッサは、レジスタＲ１から下位９ビットを取り出し、レジスタＲ４に格納する（ステップＳ１５）。また、プロセッサは、テーブルＳ９ＦからレジスタＲ４に格納されている値に対応するアドレスのデータ（例えばＲ４値の順番のデータ）を読み出して、レジスタＲ４に格納する（ステップＳ１７）。さらに、プロセッサは、レジスタＲ４から下位９ビットを取り出して、レジスタＲ５に格納する（ステップＳ１９）。ステップＳ１５乃至Ｓ１９は、第２回目のＳ９Ｆ処理と呼ぶ。
また、プロセッサは、レジスタＲ１から上位７ビットを取り出し、レジスタＲ６に格納する（ステップＳ２１）。そして、プロセッサは、レジスタＲ６の値と当該レジスタＲ６を左に９ビットシフトした値との排他的論理和を算出し、結果をレジスタＲ６に格納する（ステップＳ２３）。ステップＳ２１及びＳ２３を、ＦＩ３関連処理と呼ぶ。
第２回目のＳ９Ｆ処理とＦＩ３関連処理とは順番の入れ替えが可能であり、また複数コアを有するプロセッサであれば並列に実行してもよい。
そして、最後にプロセッサは、レジスタＲ６の値とレジスタＲ５の値との排他的論理和を算出し、レジスタＲ６に格納する（ステップＳ２５）。
このようにしてＦＩ関数の出力データがレジスタＲ６に格納される。
実際に、テーブルＳ９Ｆ及びＳ７Ｆと、図１４で示したような処理をプロセッサに実行させるためのプログラムとを用いて実装する際には、例えば図１５に示すような構成となる。
図１５の暗号装置１は、プロセッサ１０と、ＲＡＭ１１と、ＲＯＭ１２とを有する。プロセッサ１０とＲＡＭ１１及びＲＯＭ１２とはバスで接続されている。ＲＡＭ１１には、平文データ、暗号文データ、秘密鍵データ、拡大鍵データなどが格納される。但し、ＦＩ関数のためのテーブルは格納されない。また、ＲＯＭ１２は、図１４で示したような処理を含むＭＩＳＴＹ１等の暗号処理をプロセッサ１０に実行させるための暗号コードが格納される暗号コード領域と、上で述べたテーブルＳ９Ｆ及びＳ７Ｆを含む暗号テーブルを格納する暗号テーブル格納領域を含む。
なお、プロセッサ１０とＲＯＭ１２とが一体の半導体チップの場合もある。同様に、プロセッサ１０とＲＯＭ１２とＲＡＭ１１とが一体の半導体チップの場合もある。
ＭＩＳＴＹ１を図１５のような暗号装置１で実装すると、図１６に示すような機能が実現される。すなわち、秘密鍵から拡大鍵を生成する拡大鍵生成関数１０１と、拡大鍵を用いて平文を暗号文に暗号化するラウンド処理を実施する暗号化関数１０３と、暗号化関数１０３から呼び出されて演算結果を返すＦＯ関数１０５及びＦＬ関数１０７と、拡大鍵生成関数１０１及びＦＯ関数１０５から呼び出されて演算結果を返すＦＩ関数１０９とが実現される。ＦＩ関数１０９は、上で述べたようなテーブルＳ９Ｆ及びＳ７Ｆを用いて演算を実施する。
図１４に示したような処理をプロセッサに実行させるためのプログラムを作成すると、ＦＩ関数１個につき、１２サイクルかかる。ＭＩＳＴＹ１ではＦＩ関数が２４個あるので、ラウンド処理全体では２８８サイクル必要となる。
一方、拡大鍵生成処理でもＦＩ関数が用いられるが、ＫＩijをそのまま用いるので事前処理は不要で、拡大鍵生成処理全体では１２サイクル×８＝９６サイクル必要となる。
また、ＲＯＭサイズについては、テーブルＳ９Ｆとして１ＫＢ必要で、テーブルＳ７Ｆとして２５６Ｂ必要であるから、全体として１２８０Ｂ必要となる。当然、ＦＩ関数のためにＲＡＭに事前計算テーブルを保持する必要はない。
従来技術との効果比較表を図１７に示す。本実施例は、ＲＡＭに格納すべきテーブルのサイズが０という条件であれば、ＲＯＭに格納すべきテーブルのサイズは最小となっている。なお、処理サイクル（暗号化処理（ラウンド処理）＋拡大鍵生成処理）も、従来技術に比して高速処理となっている。
なお、上で述べたようなプログラムで実装するだけではなく、例えばＦＩ関数１０９並びにテーブルＳ９Ｆ及びＳ７Ｆをハードウエアで実装する場合もある。ハードウエアでの実装例を図１８に示す。
ハードウエアによるＦＩ関数演算部は、セレクタ１乃至４と、排他的論理和演算部２０１及び２０３と、レジスタ２０５とを有する。
セレクタ１には、入力Ｚの上位９ビットと、レジスタ２０５に格納されている値の下位９ビットとが入力されており、いずれかが選択されるようになっている。また、セレクタ１の出力でもって、テーブルＳ９Ｆから該当するデータを読み出すようになっており、テーブルＳ９Ｆの出力はセレクタ２に入力されている。
また、入力Ｚの下位７ビットでもって、テーブルＳ７Ｆから該当するデータを読み出すようになっており、テーブルＳ７Ｆの出力は、セレクタ３に入力されている。
さらに、セレクタ２には、テーブルＳ９Ｆの出力と、レジスタ２０５に格納されている値の上位７ビットに対して当該上位７ビットの上位に０を挿入して生成される９ビットのデータを下位に連結したデータとが入力されている。
また、セレクタ３には、テーブルＳ７Ｆの出力と、テーブルＳ９Ｆの出力の下位９ビットに対して７ビットの０を上位に連結した値とが入力されている。
さらに、セレクタ４には、入力拡大鍵と、１６ビットの０とが入力されている。
排他的論理和演算部２０１には、セレクタ２の出力とセレクタ３の出力とが入力されており、排他的論理和演算部２０１の出力は排他的論理和演算部２０３に入力されている。
また、排他的論理和演算部２０３には、排他的論理和演算部２０１の出力とセレクタ４の出力とが入力されており、排他的論理和演算部２０３の出力はレジスタ２０５に格納される。
そして、第１のサイクルにおいて、セレクタ１では入力Ｚの上位９ビットが選択され、セレクタ２ではテーブルＳ９Ｆの出力が選択され、セレクタ３ではテーブルＳ７Ｆの出力が選択され、セレクタ４では、入力拡大鍵が選択される。
すなわち、入力Ｚの上位９ビットがセレクタ１で選択されて、当該入力Ｚの上位９ビットでもってテーブルＳ９Ｆから該当するデータを読み出す。そして、テーブルＳ９Ｆの出力は、セレクタ２で選択される。また、入力Ｚの下位７ビットでもってテーブルＳ７Ｆから該当するデータを読み出して、当該セレクタ３でテーブルＳ７Ｆの出力が選択される。さらに、セレクタ２とセレクタ３の出力は、排他的論理和演算部２０１でそれらの排他的論理和が算出される。セレクタ４では拡大鍵ＫＩijで選択され、当該拡大鍵ＫＩijと排他的論理和演算部２０１の出力とが、排他的論理和演算部２０３でそれらの排他的論理和が算出され、レジスタ２０５に格納される。
第１のサイクル後の第２のサイクルにおいては、セレクタ１ではレジスタ２０５に格納されている値の下位９ビットが選択され、セレクタ２では、レジスタ２０５に格納されている値の上位７ビットに対して当該上位７ビットの上位に０を挿入して生成される９ビットのデータを下位に連結したデータが選択され、セレクタ３では、テーブルＳ９Ｆの出力の下位９ビットに対して７ビットの０を上位に連結した値が選択され、セレクタ４では、１６ビットの０が選択される。
そうすると、レジスタ２０５に格納されている値の下位９ビットでもってテーブルＳ９Ｆから該当するデータを読み出す。このテーブルＳ９Ｆの出力の下位９ビットに対して７ビットの０を上位に連結した値は、セレクタ３で選択される。セレクタ２では、レジスタ２０５に格納されている値の上位７ビットに対して当該上位７ビットの上位に０を挿入して生成される９ビットのデータを下位に連結したデータが選択される。そして、このデータと、テーブルＳ９Ｆの出力の下位９ビットに対して７ビットの０を上位に連結した値とは、排他的論理和演算部２０１に入力されて、それらの排他的論理和が算出される。さらに、セレクタ４では、１６ビットの０が選択されるので、排他的論理和演算部２０３では排他的論理和演算部２０１の出力がそのままレジスタ２０５に格納され、当該レジスタ２０５に格納されている値が、最終的なＦＩ関数の出力Ｒとなる。
このようなハードウエアで実装する場合にも、テーブルＳ９Ｆ及びＳ７Ｆを有効に活用することができる。
以上本技術の実施の形態について説明したが、本技術はこれに限定されるものではない。
例えば、ＭＩＳＴＹ１を前提に説明してきたが、ＦＩ関数を利用する他の暗号方式、例えばＭＩＳＴＹ２にも適用可能である。さらに、類似のＦＩ関数を利用するＫＡＳＵＭＩ暗号方式にも応用可能である。
また、図１８に示したハードウエア構成は一例であって、テーブルＳ９Ｆ及びＳ７Ｆを用いる他の実装方式でも良い。
さらに、図１４のＦＩ３関連処理については、図１９に示すように変形することができる。すなわち、プロセッサは、レジスタＲ１の上位７ビットをビット位置をシフトさせずに取り出し（Ｒ１＆０ｘＦＥ００と表す）、レジスタＲ６に格納する（ステップＳ３１）。そして、プロセッサは、レジスタＲ６の値と当該レジスタＲ６を右に９ビットシフトした値との排他的論理和を算出し、結果をレジスタＲ６に格納する（ステップＳ３３）。これでも図１４のＦＩ３関連処理と等価な処理である。また、高速処理が可能である。
同様に、図２０に示すような処理に変形することも可能である。すなわち、プロセッサは、レジスタＲ１の上位７ビットをビット位置をシフトさせずに取り出し、レジスタＲ６に格納する（ステップＳ４１）。そして、プロセッサは、レジスタＲ５の値とレジスタＲ６の値との排他的論理和を算出し、結果をレジスタＲ５に格納する（ステップＳ４３）。さらに、プロセッサは、レジスタＲ６の値を右に９ビットシフトした値を、レジスタＲ６に戻す（ステップＳ４５）。これでも図１４のＦＩ３関連処理と等価な処理である。
本実施の形態をまとめると以下のようになる。
本暗号装置は、第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を行う暗号装置である。そして、本暗号装置は、（Ａ−１）９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と第１の出力との排他的論理和の値を、全ての第１の入力Ｘについて格納した第１の変換テーブル（図２１：５１１）と、（Ａ−２）７＊ｎビットの第２の入力Ｙに対する第２の非線形関数Ｓ７の第２の出力と第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と第２の入力Ｙとの排他的論理和の値を、全ての第２の入力Ｙについて格納した第２の変換テーブル（図２１：５１２）とを記録している読み出し専用メモリ（図２１：５１０）と、（Ｂ）読み出し専用メモリに記録されている第１の変換テーブルを２度用い、読み出し専用メモリに記録されている第２の変換テーブルを１度用いて、ＦＩ関数の１回の演算を行うＦＩ関数演算部（図２１：５００）とを有する。
ＭＩＳＴＹ１やＭＩＳＴＹ２のようにＦＩ関数に従った演算を行う暗号において、上で述べたような第１の変換テーブル及び第２の変換テーブルを用意することによって、ＲＡＭを用いずにＲＯＭサイズを少なくすることができる。
また、上で述べたＦＩ関数演算部が、（ｂ１）第３の入力の上位９＊ｎビットを第１の入力Ｘとして第１の変換テーブルから該当する第１のデータを読み出し、（ｂ２）第３の入力の下位７＊ｎビットを第２の入力Ｙとして第２の変換テーブルから該当する第２のデータを読み出し、（ｂ３）第１のデータと第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は第１のデータと入力拡大鍵との排他的論理和にさらに第２のデータの排他的論理和を算出して第３データを生成し、（ｂ４）第３データの下位９＊ｎビットを第１の入力Ｘとして第１の変換テーブルから該当する第４のデータを読み出し、第４のデータの下位９＊ｎビットを取り出して第５のデータを生成し、（ｂ５）第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成し、（ｂ６）第５のデータと前記第６のデータとの排他的論理和を算出するようにしてもよい。
このように第１及び第２の変換テーブルを導入しても必要な演算サイクルはあまり増加せずに済む。ステップ（ｂ５）は様々な等価な実現方法が可能である。
さらに、本暗号装置は、拡大鍵生成部と、暗号化処理部とを有するようにしてもよい。そして、拡大鍵生成部及び暗号化処理部とが、ＦＩ関数演算部に対してＦＩ関数の演算を要求し、ＦＩ関数演算部から演算結果を受け取るようにしてもよい。例えばＭＩＳＴＹ１やＭＩＳＴＹ２では、拡大鍵生成処理においてもＦＩ関数が必要となるので、第１及び第２の変換テーブルが有効に利用される。
また、上で述べたＦＩ関数演算部が、第１乃至第４のセレクタと、第１及び第２の排他的論理和演算部と、レジスタとを有するようにしてもよい。このような場合には、（ｄ１）第１のセレクタには、第３の入力の上位９＊ｎビットと、レジスタに格納されている値の下位９＊ｎビットとが入力されており、（ｄ２）第１のセレクタの出力を、第１の入力Ｘとして第１の変換テーブルから該当する第１のデータを読み出すようになっており、（ｄ３）第３の入力の下位７＊ｎビットを、第２の入力Ｙとして第２の変換テーブルから該当する第２のデータを読み出すようになっており、（ｄ４）第２のセレクタには、第１のデータと、レジスタに格納されている値の上位７＊ｎビットに対して当該上位７＊ｎビットの上位に０を挿入して生成される９＊ｎビットのデータを下位に連結した第３データとが入力されており、（ｄ５）第３のセレクタには、第２のデータと、第１のデータの下位９＊ｎビットに対して７＊ｎビットの０を上位に連結した第４のデータとが入力されており、（ｄ６）第４のセレクタには、入力拡大鍵と、１６＊ｎビットの０とが入力されており、（ｄ７）第１の排他的論理和演算部は、第２のセレクタの出力と第３のセレクタの出力とについて排他的論理和を演算して第５のデータを生成し、（ｄ８）第２の排他的論理和演算部は、第５のデータと第４のセレクタの出力とについて排他的論理和を演算して第６のデータを生成し、レジスタに格納するようにしてもよい。そして、第１のサイクルでは、第１のセレクタでは第３の入力の上位９＊ｎビットが選択され、第２のセレクタでは第１のデータが選択され、第３のセレクタでは第２のデータが選択され、第４のセレクタでは、入力拡大鍵が選択されるようにしてもよい。また、第２のサイクルでは、第１のセレクタではレジスタに格納されている値の下位９＊ｎビットが選択され、第２のセレクタでは第３のデータが選択され、第３のセレクタでは第４のデータが選択され、第４のセレクタでは上記１６＊ｎビットの０が選択されるようにしてもよい。
このようにハードウエアで実装する場合においても第１及び第２の変換テーブルを利用するような構成を採用することができる。
なお、第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を実行する暗号方法（図２２）は、（Ａ）入力Ｚを受け取るステップと、（Ｂ）（ｂ１）９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、（ｂ２）７＊ｎビットの第２の入力Ｙに対する第２の非線形関数Ｓ７の第２の出力と第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリに記録されている第１の変換テーブルにアクセスして、入力Ｚの上位９＊ｎビットである第１の入力Ｘに該当する第１のデータを読み出すステップと、（Ｃ）読み出し専用メモリに記録されている第２の変換テーブルにアクセスして、入力Ｚの下位７＊ｎビットである第２の入力Ｙに該当する第２のデータを読み出すステップと、（Ｄ）第１のデータと第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は第１のデータと入力拡大鍵との排他的論理和にさらに第２のデータの排他的論理和を算出して第３データを生成するステップと、（Ｅ）読み出し専用メモリに記録されている第１の変換テーブルにアクセスして、第３データの下位９＊ｎビットである第１の入力Ｘに該当する第４のデータを読み出し、第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、（Ｆ）第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、（Ｇ）第５のデータと第６のデータとの排他的論理和を算出するステップとを含む。
なお、上で述べたような処理をコンピュータに実施させるためのプログラムを作成することができ、当該プログラムは、例えばフレキシブル・ディスク、ＣＤ−ＲＯＭ、光磁気ディスク、半導体メモリ、ハードディスク等のコンピュータ読み取り可能な記憶媒体又は記憶装置に格納される。なお、処理途中のデータについては、コンピュータのメモリ等の記憶装置に一時保管される。
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を行う暗号装置であって、
９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、
７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルと、
を記録している読み出し専用メモリと、
前記読み出し専用メモリに記録されている前記第１の変換テーブルを２度用い、前記読み出し専用メモリに記録されている前記第２の変換テーブルを１度用いて、前記ＦＩ関数の１回の演算を行うＦＩ関数演算部と、
を有する暗号装置。
（付記２）
前記ＦＩ関数演算部が、
第３の入力の上位９＊ｎビットを前記第１の入力Ｘとして前記第１の変換テーブルから該当する第１のデータを読み出し、
前記第３の入力の下位７＊ｎビットを前記第２の入力Ｙとして前記第２の変換テーブルから該当する第２のデータを読み出し、
前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成し、
前記第３データの下位９＊ｎビットを前記第１の入力Ｘとして前記第１の変換テーブルから該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成し、
前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成し、
前記第５のデータと前記第６のデータとの排他的論理和を算出する
付記１記載の暗号装置。
（付記３）
拡大鍵生成部と、
暗号化処理部と
を有し、
前記拡大鍵生成部及び前記暗号化処理部とが、前記ＦＩ関数演算部に対して前記ＦＩ関数の演算を要求し、前記ＦＩ関数演算部から演算結果を受け取る
付記１又は２記載の暗号装置。
（付記４）
前記ＦＩ関数演算部が、
第１乃至第４のセレクタと、
第１及び第２の排他的論理和演算部と、
レジスタと、
を有しており、
前記第１のセレクタには、第３の入力の上位９＊ｎビットと、前記レジスタに格納されている値の下位９＊ｎビットとが入力されており、
前記第１のセレクタの出力を、前記第１の入力Ｘとして前記第１の変換テーブルから該当する第１のデータを読み出すようになっており、
前記第３の入力の下位７＊ｎビットを、前記第２の入力Ｙとして前記第２の変換テーブルから該当する第２のデータを読み出すようになっており、
前記第２のセレクタには、前記第１のデータと、前記レジスタに格納されている値の上位７＊ｎビットに対して当該上位７＊ｎビットの上位に０を挿入して生成される９＊ｎビットのデータを下位に連結した第３データとが入力されており、
前記第３のセレクタには、前記第２のデータと、前記第１のデータの下位９＊ｎビットに対して７＊ｎビットの０を上位に連結した第４のデータとが入力されており、
前記第４のセレクタには、入力拡大鍵と、１６＊ｎビットの０とが入力されており、
前記第１の排他的論理和演算部は、前記第２のセレクタの出力と前記第３のセレクタの出力とについて排他的論理和を演算して第５のデータを生成し、
前記第２の排他的論理和演算部は、前記第５のデータと前記第４のセレクタの出力とについて排他的論理和を演算して第６のデータを生成し、前記レジスタに格納し、
第１のサイクルでは、前記第１のセレクタでは前記第３の入力の上位９＊ｎビットが選択され、前記第２のセレクタでは前記第１のデータが選択され、前記第３のセレクタでは前記第２のデータが選択され、前記第４のセレクタでは、前記入力拡大鍵が選択され、
第２のサイクルでは、前記第１のセレクタでは前記レジスタに格納されている値の下位９＊ｎビットが選択され、前記第２のセレクタでは前記第３のデータが選択され、前記第３のセレクタでは前記第４のデータが選択され、前記第４のセレクタでは前記１６＊ｎビットの０が選択される
付記１乃至３のいずれか１つ記載の暗号装置。
（付記５）
第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算をプロセッサに実行させる暗号プログラムであって、
入力Ｚを受け取るステップと、
９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
前記読み出し専用メモリに記録されている前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
前記読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
を実行させるための暗号プログラム。
（付記６）
第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を実行する暗号方法であって、
入力Ｚを受け取るステップと、
９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
前記読み出し専用メモリに記録されている前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
前記読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
を含み、プロセッサに実行される暗号方法。
（付記７）
第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算をプロセッサに実行させる暗号プログラムと、
９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、
７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルと、
を格納しており
前記暗号プログラムが、
入力Ｚを受け取るステップと、
前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
をプロセッサに実行させるための暗号プログラム
であるメモリ。
（付記８）
前記メモリを有する付記７記載のプロセッサ。
１０１ 拡大鍵生成関数 １０３ 暗号化関数
１０５ ＦＯ関数 １０７ ＦＬ関数
１０９ ＦＩ関数
１０ プロセッサ １１ ＲＡＭ
１２ ＲＯＭ

Claims (8)

  1. 第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を行う暗号装置であって、
    ９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、
    ７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルと、
    を記録している読み出し専用メモリと、
    前記読み出し専用メモリに記録されている前記第１の変換テーブルを２度用い、前記読み出し専用メモリに記録されている前記第２の変換テーブルを１度用いて、前記ＦＩ関数の１回の演算を行うＦＩ関数演算部と、
    を有する暗号装置。
  2. 前記ＦＩ関数演算部が、
    第３の入力の上位９＊ｎビットを前記第１の入力Ｘとして前記第１の変換テーブルから該当する第１のデータを読み出し、
    前記第３の入力の下位７＊ｎビットを前記第２の入力Ｙとして前記第２の変換テーブルから該当する第２のデータを読み出し、
    前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成し、
    前記第３データの下位９＊ｎビットを前記第１の入力Ｘとして前記第１の変換テーブルから該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成し、
    前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成し、
    前記第５のデータと前記第６のデータとの排他的論理和を算出する
    請求項１記載の暗号装置。
  3. 拡大鍵生成部と、
    暗号化処理部と
    を有し、
    前記拡大鍵生成部及び前記暗号化処理部とが、前記ＦＩ関数演算部に対して前記ＦＩ関数の演算を要求し、前記ＦＩ関数演算部から演算結果を受け取る
    請求項１又は２記載の暗号装置。
  4. 前記ＦＩ関数演算部が、
    第１乃至第４のセレクタと、
    第１及び第２の排他的論理和演算部と、
    レジスタと、
    を有しており、
    前記第１のセレクタには、第３の入力の上位９＊ｎビットと、前記レジスタに格納されている値の下位９＊ｎビットとが入力されており、
    前記第１のセレクタの出力を、前記第１の入力Ｘとして前記第１の変換テーブルから該当する第１のデータを読み出すようになっており、
    前記第３の入力の下位７＊ｎビットを、前記第２の入力Ｙとして前記第２の変換テーブルから該当する第２のデータを読み出すようになっており、
    前記第２のセレクタには、前記第１のデータと、前記レジスタに格納されている値の上位７＊ｎビットに対して当該上位７＊ｎビットの上位に０を挿入して生成される９＊ｎビットのデータを下位に連結した第３データとが入力されており、
    前記第３のセレクタには、前記第２のデータと、前記第１のデータの下位９＊ｎビットに対して７＊ｎビットの０を上位に連結した第４のデータとが入力されており、
    前記第４のセレクタには、入力拡大鍵と、１６＊ｎビットの０とが入力されており、
    前記第１の排他的論理和演算部は、前記第２のセレクタの出力と前記第３のセレクタの出力とについて排他的論理和を演算して第５のデータを生成し、
    前記第２の排他的論理和演算部は、前記第５のデータと前記第４のセレクタの出力とについて排他的論理和を演算して第６のデータを生成し、前記レジスタに格納し、
    第１のサイクルでは、前記第１のセレクタでは前記第３の入力の上位９＊ｎビットが選択され、前記第２のセレクタでは前記第１のデータが選択され、前記第３のセレクタでは前記第２のデータが選択され、前記第４のセレクタでは、前記入力拡大鍵が選択され、
    第２のサイクルでは、前記第１のセレクタでは前記レジスタに格納されている値の下位９＊ｎビットが選択され、前記第２のセレクタでは前記第３のデータが選択され、前記第３のセレクタでは前記第４のデータが選択され、前記第４のセレクタでは前記１６＊ｎビットの０が選択される
    請求項１乃至３のいずれか１つ記載の暗号装置。
  5. 第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算をプロセッサに実行させる暗号プログラムであって、
    入力Ｚを受け取るステップと、
    ９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
    前記読み出し専用メモリに記録されている前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
    前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
    前記読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
    前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
    前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
    を実行させるための暗号プログラム。
  6. 第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算を実行する暗号方法であって、
    入力Ｚを受け取るステップと、
    ９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルとを記録している読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
    前記読み出し専用メモリに記録されている前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
    前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
    前記読み出し専用メモリに記録されている前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
    前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
    前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
    を含み、プロセッサに実行される暗号方法。
  7. 第１の非線形関数Ｓ９と第２の非線形関数Ｓ７とを含むＦＩ関数に従った演算をプロセッサに実行させる暗号プログラムと、
    ９＊ｎビット（ｎは１以上の整数）の第１の入力Ｘに対する前記第１の非線形関数Ｓ９の第１の出力の下位７＊ｎビットを抽出し、当該第１の出力の下位７＊ｎビットを９＊ｎビット左シフトした値と前記第１の出力との排他的論理和の値を、全ての前記第１の入力Ｘについて格納した第１の変換テーブルと、
    ７＊ｎビットの第２の入力Ｙに対する前記第２の非線形関数Ｓ７の第２の出力と前記第２の入力Ｙとの排他的論理和の結果を９＊ｎビット左シフトし、当該排他的論理和の結果の９＊ｎビット左シフトした値と前記第２の入力Ｙとの排他的論理和の値を、全ての前記第２の入力Ｙについて格納した第２の変換テーブルと、
    を格納しており
    前記暗号プログラムが、
    入力Ｚを受け取るステップと、
    前記第１の変換テーブルにアクセスして、前記入力Ｚの上位９＊ｎビットである前記第１の入力Ｘに該当する第１のデータを読み出すステップと、
    前記第２の変換テーブルにアクセスして、前記入力Ｚの下位７＊ｎビットである前記第２の入力Ｙに該当する第２のデータを読み出すステップと、
    前記第１のデータと前記第２のデータの排他的論理和にさらに入力拡大鍵との排他的論理和を算出して第３データを生成又は前記第１のデータと前記入力拡大鍵との排他的論理和にさらに前記第２のデータの排他的論理和を算出して前記第３データを生成するステップと、
    前記第１の変換テーブルにアクセスして、前記第３データの下位９＊ｎビットである前記第１の入力Ｘに該当する第４のデータを読み出し、前記第４のデータの下位９＊ｎビットを取り出して第５のデータを生成するステップと、
    前記第３のデータの上位７＊ｎビットと、当該第３のデータの上位７＊ｎビットを９＊ｎビット左シフトした値との排他的論理和と等価な第６のデータを生成するステップと、
    前記第５のデータと前記第６のデータとの排他的論理和を算出するステップと、
    をプロセッサに実行させるための暗号プログラム
    であるメモリ。
  8. 前記メモリを有する請求項７記載のプロセッサ。
JP2009225535A 2009-09-29 2009-09-29 暗号装置及び方法 Active JP5387295B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009225535A JP5387295B2 (ja) 2009-09-29 2009-09-29 暗号装置及び方法
US12/892,334 US8634551B2 (en) 2009-09-29 2010-09-28 Cryptographic apparatus and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009225535A JP5387295B2 (ja) 2009-09-29 2009-09-29 暗号装置及び方法

Publications (2)

Publication Number Publication Date
JP2011075721A true JP2011075721A (ja) 2011-04-14
JP5387295B2 JP5387295B2 (ja) 2014-01-15

Family

ID=44019794

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009225535A Active JP5387295B2 (ja) 2009-09-29 2009-09-29 暗号装置及び方法

Country Status (2)

Country Link
US (1) US8634551B2 (ja)
JP (1) JP5387295B2 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009090689A1 (ja) * 2008-01-18 2009-07-23 Fujitsu Limited 暗号化装置、暗号化方法及びプログラム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917357B2 (ja) 2000-10-10 2007-05-23 三菱電機株式会社 非線形変換方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体及び非線形変換装置
US7212631B2 (en) 2001-05-31 2007-05-01 Qualcomm Incorporated Apparatus and method for performing KASUMI ciphering
JP3503638B1 (ja) * 2002-09-26 2004-03-08 日本電気株式会社 暗号装置及び暗号プログラム
US7796752B2 (en) * 2002-11-04 2010-09-14 Marvell International Ltd. Cipher implementation
KR100516548B1 (ko) * 2003-02-05 2005-09-22 삼성전자주식회사 이동 통신 시스템에서 최적화된 암호화 함수를 설계하는방법과 최적화된 암호화 장치
KR100547744B1 (ko) * 2003-09-02 2006-01-31 삼성전자주식회사 이동통신시스템에서 최소의 소자를 사용하는 단일라운드의 암호화 장치 및 방법
US20050163313A1 (en) * 2004-01-23 2005-07-28 Roger Maitland Methods and apparatus for parallel implementations of table look-ups and ciphering
US7433469B2 (en) * 2004-04-27 2008-10-07 Intel Corporation Apparatus and method for implementing the KASUMI ciphering process
US7688972B2 (en) * 2004-07-14 2010-03-30 Broadcom Corporation Method and system for implementing FO function in KASUMI algorithm for accelerating cryptography in GSM (global system for mobile communication)GPRS (general packet radio service)edge(enhanced data rate for GSM evolution) compliant handsets
US20060013387A1 (en) * 2004-07-14 2006-01-19 Ruei-Shiang Suen Method and system for implementing KASUMI algorithm for accelerating cryptography in GSM/GPRS/EDGE compliant handsets
US7760874B2 (en) * 2004-07-14 2010-07-20 Broadcom Corporation Method and system for implementing FI function in KASUMI algorithm for accelerating cryptography in GSM/GPRS/EDGE compliant handsets
EP2237245B1 (en) * 2008-01-18 2017-07-19 Fujitsu Limited Processor of data conversion function
US8693681B2 (en) * 2008-12-10 2014-04-08 Texas Instruments Incorporated Kasumi cipher executable instructions and circuitry
JP5200949B2 (ja) * 2009-01-16 2013-06-05 富士通株式会社 暗号処理装置
JP5338327B2 (ja) * 2009-01-16 2013-11-13 富士通株式会社 暗号処理装置
US9317286B2 (en) * 2009-03-31 2016-04-19 Oracle America, Inc. Apparatus and method for implementing instruction support for the camellia cipher algorithm
US20100246815A1 (en) * 2009-03-31 2010-09-30 Olson Christopher H Apparatus and method for implementing instruction support for the kasumi cipher algorithm
US8654970B2 (en) * 2009-03-31 2014-02-18 Oracle America, Inc. Apparatus and method for implementing instruction support for the data encryption standard (DES) algorithm

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009090689A1 (ja) * 2008-01-18 2009-07-23 Fujitsu Limited 暗号化装置、暗号化方法及びプログラム

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
CSNG200200079003; 松井 充，中嶋 純子: '"ＭＩＳＴＹのソフトウエアによる高速実装法について（ＩＩＩ）"' 電子情報通信学会技術研究報告 Ｖｏｌ．１００，Ｎｏ．４２１, 20001106, ｐ．１３-２１, 社団法人電子情報通信学会 *
JPN6013045181; 和田　智行: '"Ｍｉｓｔｙ１暗号回路の設計とハード／ソフト最適分割の検討"' 立命館大学理工学部情報学科　卒業論文 , 200703, ｐ．１-３２, ［オンライン］ *
JPN6013045185; 松井 充，中嶋 純子: '"ＭＩＳＴＹのソフトウエアによる高速実装法について（ＩＩＩ）"' 電子情報通信学会技術研究報告 Ｖｏｌ．１００，Ｎｏ．４２１, 20001106, ｐ．１３-２１, 社団法人電子情報通信学会 *
JPN7013003361; 山本　大，矢嶋　純，伊藤　孝一: '"共通鍵ブロック暗号ＭＩＳＴＹ１の小型ハードウェア実装評価"' ２００８年　暗号と情報セキュリティシンポジウム ２Ｃ２-１, 20080122, ｐ．１-６, 社団法人電子情報通信学会 *
JPN7013003362; 市川　哲也，加藤　潤二，松井　充: '"秘密鍵暗号ＭＩＳＴＹ１のＨ／Ｗ実装における一方法"' １９９８年暗号と情報セキュリティシンポジウム ９．１．Ａ, 19980128, ｐ．１-６, 電子情報通信学会情報セキュリティ研究専門委員会 *

Also Published As

Publication number Publication date
US20110075837A1 (en) 2011-03-31
US8634551B2 (en) 2014-01-21
JP5387295B2 (ja) 2014-01-15

Similar Documents

Publication Publication Date Title
CN107534549B (zh) 可读存储介质、用于数据流字块加密的方法及系统
US20040120518A1 (en) Matrix multiplication for cryptographic processing
JP2002229445A (ja) べき乗剰余演算器
TWI695292B (zh) 使用訊息盲化的密碼裝置及其密碼處理方法
JP5202350B2 (ja) 暗号処理装置及び暗号処理方法及び暗号処理プログラム
JP2006145852A (ja) モンゴメリ変換装置、演算装置、ｉｃカード、暗号装置、復号装置及びプログラム
JP4177526B2 (ja) 乗算剰余演算方法および乗算剰余回路
JP5188414B2 (ja) 情報処理装置及び情報処理方法及びプログラム
JP2950485B2 (ja) ストリーム暗号処理装置
CN114826560B (zh) 一种轻量级分组密码cref实现方法及系统
JP5182295B2 (ja) 暗号化装置及び暗号処理方法
JP5387295B2 (ja) 暗号装置及び方法
JP4515716B2 (ja) 拡大鍵生成装置、暗号化装置および暗号化システム
JP5354914B2 (ja) 暗号処理装置及び復号処理装置及びプログラム
JP4692022B2 (ja) 楕円曲線暗号におけるスカラー倍計算装置、及び、そのプログラム
CN116820397B (zh) 基于CRYSTALS-Kyber的快速数论变换电路
JP2011081594A (ja) データ処理装置及びデータ処理プログラム
JP6973677B1 (ja) 逆数算出方法、装置、およびプログラム
JP3875495B2 (ja) 暗号設計装置、暗号設計プログラム、および記録媒体
JP5179933B2 (ja) データ処理装置
JP2006502437A (ja) 暗号化回路装置及び方法
JPH1078864A (ja) 乱数生成器
US7480380B2 (en) Method for efficient generation of modulo inverse for public key cryptosystems
JP6876423B2 (ja) ストリーム暗号における内部状態の初期化装置、方法及びプログラム
JP2007034212A (ja) ブロック暗号装置、ブロック復号装置、それらの方法及びプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130923

R150 Certificate of patent or registration of utility model

Ref document number: 5387295

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150