JP5338327B2 - 暗号処理装置 - Google Patents
暗号処理装置 Download PDFInfo
- Publication number
- JP5338327B2 JP5338327B2 JP2009007250A JP2009007250A JP5338327B2 JP 5338327 B2 JP5338327 B2 JP 5338327B2 JP 2009007250 A JP2009007250 A JP 2009007250A JP 2009007250 A JP2009007250 A JP 2009007250A JP 5338327 B2 JP5338327 B2 JP 5338327B2
- Authority
- JP
- Japan
- Prior art keywords
- function
- bit
- bits
- register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
- H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/122—Hardware reduction or efficient architectures
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
Description
図10は、実施例1のラウンド処理部における奇数ラウンドの処理アルゴリズムの一例を示す図である。奇数ラウンド(第2ケース)の処理は、FL関数、FO関数の順番で行われる。
本実施例のKASUMIのラウンド処理部において、奇数ラウンドの処理アルゴリズムは、実施例1と同様である。
(付記1)
暗号処理におけるFO関数及びFL関数の演算を行う暗号処理装置であって、
2Nビットの入力と第1拡大鍵とに基づいてFL関数の演算を行って2Nビットの出力を生成するFL関数演算部と、
Nビットの入力と第2拡大鍵と第3拡大鍵とに基づいてFI関数の部分関数の演算を行ってNビットの出力を生成する部分関数演算部と、
前記部分演算部の出力を記憶するNビットの中間レジスタと、
前記FL関数演算部の出力に基づくデータを記憶することができる2Nビットの第1データレジスタと、
FL関数がFO関数の演算結果を用いる第1ケースにおいて、前記部分関数演算部に前記部分関数の演算を6サイクル行わせ、前記中間レジスタの出力を前記FL関数演算部へ入力し、前記FL関数演算部の出力に基づくデータを前記第1データレジスタへ記憶させる制御部と、
を備える暗号処理装置。
(付記2)
更に、
前記部分関数演算部の出力に基づくデータを記憶することができる2Nビットの第2データレジスタを備え、
前記制御部は、FO関数がFL関数の演算結果を用いる第2ケースにおいて、前記FL関数演算部にFL関数の演算を行わせ、前記FL関数演算部の出力を前記部分関数演算部へ入力し、前記部分関数演算部に前記部分関数の演算を6サイクル行わせ、前記部分関数演算部の出力に基づくデータを前記第2データレジスタへ記憶させる、
付記1に記載の暗号処理装置。
(付記3)
前記制御部は、前記第1ケースにおいて、前記FL関数演算部にFL関数の演算を奇数回行わせる、
付記1に記載の暗号処理装置。
(付記4)
更に、
前記第1拡大鍵に基づく2Nビットの補正ビット列を生成する補正操作部を備え、
前記制御部は、前記第1ケースにおいて、前記FL関数演算部にFL関数の演算を偶数回行わせると共に、前記補正操作部により生成された前記補正ビット列と前記FL関数演算部の出力とのXOR演算を行って前記第1データレジスタへ記憶させる、
付記1に記載の暗号処理装置。
(付記5)
前記補正操作部は、前記第1拡大鍵中のNビットを1ビット左ローテートして前記補正ビット列の上位Nビットにすると共に、Nビットの0を前記補正ビット列の下位Nビットにする
付記1に記載の暗号処理装置。
(付記6)
前記第1データレジスタは、前記FL関数演算部の出力をXOR演算により累積したデータを記憶する、
付記1に記載の暗号処理装置。
(付記7)
前記第2データレジスタは、前記部分関数演算部の出力を上位Nビット及び下位Nビットの少なくともいずれかとする2NビットをXOR演算により累積したデータを記憶する、
付記2に記載の暗号処理装置。
(付記8)
前記制御部は、前記FL関数演算部、前記部分関数演算部、前記中間レジスタ、前記第1データレジスタ、前記第2データレジスタを用いて、KASUMIのラウンド処理を行い、
前記第1ケースは、前記ラウンド処理の偶数ラウンドであり、
前記第2ケースは、前記ラウンド処理の奇数ラウンドである、
付記2に記載の暗号処理装置。
(付記9)
前記部分関数の2サイクルの演算は、FI関数の演算である、
付記1に記載の暗号処理装置。
(付記10)
Nは、16である、
付記1に記載の暗号処理装置。
12 FL関数
13 FI1/2モジュール
14a,14b データレジスタ
15 中間レジスタ
16a,16b,26c XORゲート
17a,17b,17c,17d,17e,17f,17g,27c,27f,27g セレクタ
28 補正操作部
Claims (5)
- 暗号処理におけるFO関数及びFL関数の演算を行う暗号処理装置であって、
2Nビットの入力と第1拡大鍵とに基づいてFL関数の演算を行って2Nビットの出力を生成するFL関数演算部と、
Nビットの入力と第2拡大鍵と第3拡大鍵とに基づいてFI関数の部分関数の演算を行ってNビットの出力を生成する部分関数演算部と、
前記部分演算部の出力を記憶するNビットの中間レジスタと、
前記FL関数演算部の出力に基づくデータを記憶することができる2Nビットの第1データレジスタと、
FL関数がFO関数の演算結果を用いる第1ケースにおいて、前記部分関数演算部に前記部分関数の演算を6サイクル行わせ、前記中間レジスタの出力を前記FL関数演算部へ入力し、前記FL関数演算部の出力に基づくデータを前記第1データレジスタへ記憶させる処理を、複数サイクルに渡って繰り返し行わせる制御部と、
を備える暗号処理装置。 - 更に、
前記部分関数演算部の出力に基づくデータを記憶することができる2Nビットの第2データレジスタを備え、
前記制御部は、FO関数がFL関数の演算結果を用いる第2ケースにおいて、前記FL関数演算部にFL関数の演算を行わせ、前記FL関数演算部の出力を前記部分関数演算部へ入力し、前記部分関数演算部に前記部分関数の演算を6サイクル行わせ、前記部分関数演算部の出力に基づくデータを前記第2データレジスタへ記憶させる処理を、複数サイクルに渡って繰り返し行わせる、
請求項1に記載の暗号処理装置。 - 前記制御部は、前記第1ケースにおいて前記FL関数演算部にFL関数の演算を奇数回行わせる、
請求項1または請求項2に記載の暗号処理装置。 - 更に、
前記第1拡大鍵に基づく2Nビットの補正ビット列を生成する補正操作部を備え、
前記制御部は、前記第1ケースにおいて前記FL関数演算部にFL関数の演算を偶数回行わせると共に、前記補正操作部により生成された前記補正ビット列と前記FL関数演算部の出力とのXOR演算を行って前記第1データレジスタへ記憶させる、
請求項1乃至請求項3のいずれかに記載の暗号処理装置。 - 前記補正操作部は、前記第1拡大鍵中のNビットを1ビット左ローテートして前記補正ビット列の上位Nビットにすると共に、Nビットの0を前記補正ビット列の下位Nビットにする
請求項4に記載の暗号処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009007250A JP5338327B2 (ja) | 2009-01-16 | 2009-01-16 | 暗号処理装置 |
US12/656,018 US8619975B2 (en) | 2009-01-16 | 2010-01-13 | Cipher processing apparatus |
EP10150760A EP2209252B1 (en) | 2009-01-16 | 2010-01-14 | Compact hardware implementation of block ciphers with a MISTY structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009007250A JP5338327B2 (ja) | 2009-01-16 | 2009-01-16 | 暗号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010164793A JP2010164793A (ja) | 2010-07-29 |
JP5338327B2 true JP5338327B2 (ja) | 2013-11-13 |
Family
ID=41818913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009007250A Expired - Fee Related JP5338327B2 (ja) | 2009-01-16 | 2009-01-16 | 暗号処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8619975B2 (ja) |
EP (1) | EP2209252B1 (ja) |
JP (1) | JP5338327B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5387295B2 (ja) * | 2009-09-29 | 2014-01-15 | 富士通株式会社 | 暗号装置及び方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3088337B2 (ja) * | 1997-05-30 | 2000-09-18 | 三菱電機株式会社 | 暗号処理装置、icカード及び暗号処理方法 |
US7212631B2 (en) * | 2001-05-31 | 2007-05-01 | Qualcomm Incorporated | Apparatus and method for performing KASUMI ciphering |
US7796752B2 (en) * | 2002-11-04 | 2010-09-14 | Marvell International Ltd. | Cipher implementation |
KR100516548B1 (ko) * | 2003-02-05 | 2005-09-22 | 삼성전자주식회사 | 이동 통신 시스템에서 최적화된 암호화 함수를 설계하는방법과 최적화된 암호화 장치 |
KR100547744B1 (ko) * | 2003-09-02 | 2006-01-31 | 삼성전자주식회사 | 이동통신시스템에서 최소의 소자를 사용하는 단일라운드의 암호화 장치 및 방법 |
US7433469B2 (en) * | 2004-04-27 | 2008-10-07 | Intel Corporation | Apparatus and method for implementing the KASUMI ciphering process |
-
2009
- 2009-01-16 JP JP2009007250A patent/JP5338327B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-13 US US12/656,018 patent/US8619975B2/en not_active Expired - Fee Related
- 2010-01-14 EP EP10150760A patent/EP2209252B1/en not_active Not-in-force
Also Published As
Publication number | Publication date |
---|---|
EP2209252A1 (en) | 2010-07-21 |
JP2010164793A (ja) | 2010-07-29 |
US8619975B2 (en) | 2013-12-31 |
EP2209252B1 (en) | 2012-07-25 |
US20100183144A1 (en) | 2010-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4596686B2 (ja) | Dpaに対して安全な暗号化 | |
JP5229315B2 (ja) | 共通鍵暗号機能を搭載した暗号化装置及び組込装置 | |
US11546135B2 (en) | Key sequence generation for cryptographic operations | |
US9363074B2 (en) | Encryption processing apparatus, encryption processing method, and computer program | |
GB2447552A (en) | Galois/Counter Mode Advanced Encryption Standard authenticated encrypted messaging with pre-calculation of round keys | |
KR100800468B1 (ko) | 저전력 고속 동작을 위한 하드웨어 암호화/복호화 장치 및그 방법 | |
Aggarwal et al. | Performance evaluation of RC6, blowfish, DES, IDEA, CAST-128 block ciphers | |
JP5200949B2 (ja) | 暗号処理装置 | |
Mousa | Data encryption performance based on Blowfish | |
Miroshnik et al. | Uses of programmable logic integrated circuits for implementations of data encryption standard and its experimental linear cryptanalysis | |
JP5182295B2 (ja) | 暗号化装置及び暗号処理方法 | |
JP5056860B2 (ja) | データ変換関数の処理装置 | |
JP5338327B2 (ja) | 暗号処理装置 | |
JP4515716B2 (ja) | 拡大鍵生成装置、暗号化装置および暗号化システム | |
JP2002510058A (ja) | 2進データ・ブロックの暗号変換のための方法 | |
Lu et al. | The higher-order meet-in-the-middle attack and its application to the Camellia block cipher | |
JP5500277B2 (ja) | 共通鍵暗号機能を搭載した暗号化装置及び組込装置 | |
Lanjewar et al. | Implementation of AES-256 Bit: A Review | |
Lu et al. | Differential attack on nine rounds of the SEED block cipher | |
Ohkuma et al. | Security assessment of Hierocrypt and Rijndael against the differential and linear cryptanalysis | |
KR100546777B1 (ko) | Seed 암/복호화 장치, 암/복호화 방법, 라운드 처리 방법, 이에 적합한 f함수 처리기 | |
Banik et al. | Efficient and Secure Encryption for FPGAs in the Cloud | |
KR100532484B1 (ko) | 콤포지트 필드를 이용한 seed 블록 암호 알고리즘 및그 하드웨어 구조 | |
Hashim | Type-3 Feistel Network of The 128-bits Block Size Improved Blowfish Cryptographic Encryption | |
JPH08307411A (ja) | 逐次暗号方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130423 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130722 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |