JP2011070502A

JP2011070502A - Sequence control circuit and control circuit

Info

Publication number: JP2011070502A
Application number: JP2009222300A
Authority: JP
Inventors: Tomomi Takeuchi; 友美竹内; Takayuki Minegishi; 孝行峯岸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2011-04-07
Anticipated expiration: 2029-09-28
Also published as: JP5208080B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a sequence control circuit and a control circuit coping with control of diversified data path circuits. <P>SOLUTION: Respective cells 3a-3d output coincidence signals 11a-11d and next states 12a-12d that notify that the comparison results of input data 10 and comparison target values have agreed. The coincidence signals 11a-11d are subjected to OR-operation by an OR-circuit 4 for coincidence signals, and the next states 12a-12d are subjected to OR-operation by an OR-circuit 5 for states. A selector 8 for outputting next states selects output 14 of the OR-circuit 5 for states and output 15 of a next state register group 6 for non-coincidence by output 13 of the OR circuit 4 for coincidence signals for outputting as state output 21. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、データパス回路を制御するシーケンス制御回路及び制御回路に関する。 The present invention relates to a sequence control circuit and a control circuit for controlling a data path circuit.

従来、データパス回路を制御する制御回路において、シーケンスを制御しているステートマシンは、組合せ回路からなる状態決定部と、順序回路からなる状態保持部により構成されており、フルハードウェアにより実現されていた（例えば、特許文献１参照）。 Conventionally, in a control circuit that controls a data path circuit, a state machine that controls a sequence is composed of a state determination unit composed of a combinational circuit and a state holding unit composed of a sequential circuit, and is realized by full hardware. (For example, refer to Patent Document 1).

特開２００８−２５２１６４号公報JP 2008-252164 A

しかしながら、従来の制御回路では、制御するデータパス回路が変わると、状態決定方法も異なるため、従来のフルハードウェアによる実現では、制御するデータパス回路毎にステートマシンを実装しなくてはならなかった。 However, in the conventional control circuit, if the data path circuit to be controlled changes, the state determination method also changes. Therefore, in the conventional full hardware implementation, a state machine must be mounted for each data path circuit to be controlled. It was.

この発明は上記のような課題を解決するためになされたもので、様々なデータパス回路の制御に対応可能なシーケンス制御回路及び制御回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a sequence control circuit and a control circuit that can cope with various data path circuit controls.

この発明に係るシーケンス制御回路は、現ステートを保持する現ステートレジスタと、入力データと保持する比較対象値とを比較することにより、比較が一致したことを通知するための一致信号と次ステートとを得る複数のセルと、複数のセルの出力である一致信号の論理和を得る一致信号用論理和回路と、複数のセルの出力である次ステートの論理和を得るステート用論理和回路と、複数のセルで比較が一致しなかった場合に出力する次ステートを保持する複数のレジスタを持つ不一致用次ステートレジスタ群と、不一致用次ステートレジスタ群からレジスタを選択する不一致用次ステートセレクタと、一致信号用論理和回路の出力によりステート用論理和回路の出力と不一致用次ステートセレクタの出力を選択する次ステート出力用セレクタとを備え、各セルは、任意のビット位置とビット数の選択値を保持する複数のレジスタを持つビット選択レジスタ群と、ビット選択レジスタ群の選択されたレジスタのビット位置とビット数の選択値に従って入力データから対応するビット位置とビット数の比較データを選択するビット選択器と、比較対象値を保持する複数のレジスタを持つ比較対象レジスタ群と、ビット選択器で選択された比較データと比較対象レジスタ群の選択されたレジスタの比較対象値とを比較し、両者が一致した際に現セル一致信号を出力する比較器と、比較対象レジスタ群で保持する比較対象値に対応する次ステートを保持する複数のレジスタを持つ次ステートレジスタ群と、複数のセルにおける隣セルの一致信号を取り込むかどうかの選択値を保持する複数のレジスタを持つ一致信号伝達有無レジスタ群と、一致信号伝達有無レジスタ群の選択されたレジスタの値に基づいて隣セルの一致信号かまたは固定値‘１’を選択する一致信号伝達セレクタと、比較器から出力される現セル一致信号と一致信号伝達セレクタの出力に基づいて一致信号を生成する論理積ゲートと、生成された一致信号に基づいて次ステートレジスタ群の選択されたレジスタの次ステートか、または固定値‘0’を自セルの次ステートとするセル出力選択手段と、現ステートレジスタの値に基づいて各レジスタ群のそれぞれのレジスタを選択し、その保持するデータを出力するそれぞれのレジスタ選択手段とを有し、セル出力選択手段によって選択された次ステートを、次の現ステートとして現ステートレジスタにフィードバックするようにしたものである。 The sequence control circuit according to the present invention compares the current state register that holds the current state, the input data and the comparison target value that is held by comparing the match signal and the next state for notifying that the comparison is matched. A match signal OR circuit for obtaining a logical sum of match signals that are outputs of the plurality of cells, a state OR circuit for obtaining a logical sum of the next state that is an output of the plurality of cells, A mismatching next state register group having a plurality of registers for holding a next state to be output when the comparison does not match in a plurality of cells, a mismatching next state selector for selecting a register from the mismatching next state register group, Next state output selector that selects the output of the state OR circuit and the output of the next state selector for mismatch by the output of the match signal OR circuit. Each cell has a bit selection register group having a plurality of registers for holding a selected value of an arbitrary bit position and the number of bits, and selection of the bit position and the number of bits of the selected register of the bit selection register group. A bit selector that selects comparison data of a corresponding bit position and the number of bits from input data according to a value, a comparison target register group having a plurality of registers that hold comparison target values, and comparison data selected by the bit selector; A comparator that compares the comparison target value of the selected register of the comparison target register group and outputs a current cell match signal when the two match, and a next state corresponding to the comparison target value held in the comparison target register group A group of next state registers having a plurality of registers for holding and a selection value for selecting whether or not to receive a match signal of a neighboring cell in a plurality of cells. A match signal transmission presence / absence register group having the same register, a match signal transmission selector that selects a match signal of a neighboring cell or a fixed value “1” based on the value of a selected register of the match signal transmission presence / absence register group, and comparison AND gate that generates a match signal based on the current cell match signal output from the detector and the output of the match signal transmission selector, and the next state of the selected register of the next state register group based on the generated match signal Or cell output selection means for setting the fixed value “0” as the next state of the own cell, and each register for selecting each register of each register group based on the value of the current state register and outputting the held data A next state selected by the cell output selection unit as a next current state to the current state register. It is obtained so as to click.

この発明のシーケンス制御回路は、入力データと比較対象値の比較が一致したことを通知するための一致信号と次ステートとを得る複数のセルと、一致信号の論理和を得る一致信号用論理和回路と、次ステートの論理和を得るステート用論理和回路と、一致信号用論理和回路の出力によりステート用論理和回路の出力と不一致用次ステートレジスタ群の出力を選択する次ステート出力用セレクタを備えたので、様々なデータパス回路の制御に対応可能なシーケンス制御回路を得ることができる。 The sequence control circuit according to the present invention includes a plurality of cells for obtaining a match signal and a next state for notifying that the comparison between the input data and the comparison target value is matched, and a match signal logical sum for obtaining a logical sum of the match signals. Circuit, state OR circuit for obtaining the logical OR of the next state, and selector for next state output that selects the output of the logical OR circuit for state and the output of the next state register group for mismatch by the output of the logical OR circuit for match signal Therefore, it is possible to obtain a sequence control circuit that can handle various data path circuit controls.

この発明の実施の形態１によるシーケンス制御回路の構成を示すブロック図である。It is a block diagram which shows the structure of the sequence control circuit by Embodiment 1 of this invention. この発明の実施の形態１によるシーケンス制御回路のセルの構成を示すブロック図である。It is a block diagram which shows the structure of the cell of the sequence control circuit by Embodiment 1 of this invention. この発明の実施の形態１によるシーケンス制御回路で実現するステートマシン例の説明図である。It is explanatory drawing of the example of a state machine implement | achieved by the sequence control circuit by Embodiment 1 of this invention. この発明の実施の形態１によるシーケンス制御回路で図３のステートマシンを実現した場合の構成図である。FIG. 4 is a configuration diagram when the state machine of FIG. 3 is realized by the sequence control circuit according to the first embodiment of the present invention. 図４の構成例において現ステートがＳ０のときの動作を示す説明図である。FIG. 5 is an explanatory diagram showing an operation when the current state is S0 in the configuration example of FIG. 4; 図４の構成例において現ステートがＳ１のときの動作を示す説明図である。FIG. 5 is an explanatory diagram showing an operation when the current state is S1 in the configuration example of FIG. 4; 図３のステートマシンの変形例を示す説明図である。It is explanatory drawing which shows the modification of the state machine of FIG. この発明の実施の形態２による制御回路の構成を示すブロック図である。It is a block diagram which shows the structure of the control circuit by Embodiment 2 of this invention. この発明の実施の形態３による制御回路の構成を示すブロック図である。It is a block diagram which shows the structure of the control circuit by Embodiment 3 of this invention.

実施の形態１．
図１は、この発明の実施の形態１によるシーケンス制御回路構成を示すブロック図である。
シーケンス制御回路１は、現ステートレジスタ２、複数のセル３ａ〜３ｄ、一致信号用論理和回路４、ステート用論理和回路５、不一致用次ステートレジスタ群６、不一致用次ステートセレクタ（ＭＵＸ）７、次ステート出力用セレクタ（ＭＵＸ）８を備えている。
現ステートレジスタ２は、現ステート９を保持するレジスタである。複数のセル３ａ〜３ｄは、入力データ１０と保持する比較対象値とを比較することにより比較が一致したことを通知する一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄを得るものである。一致信号用論理和回路４は、複数のセル３ａ〜３ｄの出力である一致信号１１ａ〜１１ｄの論理和を得る回路である。ステート用論理和回路５は、複数のセル３ａ〜３ｄの出力である次ステート１２ａ〜１２ｄの論理和を得る回路である。不一致用次ステートレジスタ群６は、比較が一致しなかった場合に出力する次ステートを保持する複数のレジスタを持つレジスタ群である。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a sequence control circuit configuration according to Embodiment 1 of the present invention.
The sequence control circuit 1 includes a current state register 2, a plurality of cells 3 a to 3 d, a match signal OR circuit 4, a state OR circuit 5, a mismatch next state register group 6, and a mismatch next state selector (MUX) 7. , A next state output selector (MUX) 8 is provided.
The current state register 2 is a register that holds the current state 9. The plurality of cells 3a to 3d obtain the coincidence signals 11a to 11d and the next states 12a to 12d for notifying that the comparison coincides by comparing the input data 10 and the comparison target value to be held. The coincidence signal logical sum circuit 4 is a circuit that obtains the logical sum of the coincidence signals 11a to 11d that are the outputs of the plurality of cells 3a to 3d. The state OR circuit 5 is a circuit for obtaining a logical sum of the next states 12a to 12d that are outputs of the plurality of cells 3a to 3d. The next state register group 6 for mismatching is a register group having a plurality of registers for holding the next state output when the comparison does not match.

不一致用次ステートセレクタ７は、不一致用次ステートレジスタ群６からレジスタを選択するためのセレクタである。次ステート出力用セレクタ８は、一致信号用論理和回路４の出力１３によりステート用論理和回路５の出力１４と不一致用次ステートセレクタ７の出力１５を選択するためのセレクタである。また、シーケンス制御回路１は、シーケンス制御回路１を所望のシーケンス制御用に構成するためにシーケンス制御回路１内の各レジスタにコンフィグレーションデータ１７を書き込む際に、レジスタ指定アドレス信号１８に基づいて、セル内レジスタ指定アドレス信号１９を生成する共通アドレスデコーダ１６を備えている。 The mismatching next state selector 7 is a selector for selecting a register from the mismatching next state register group 6. The next state output selector 8 is a selector for selecting the output 14 of the state logical sum circuit 5 and the output 15 of the mismatch next state selector 7 based on the output 13 of the coincidence signal logical sum circuit 4. The sequence control circuit 1 also writes the configuration data 17 to each register in the sequence control circuit 1 in order to configure the sequence control circuit 1 for desired sequence control based on the register designation address signal 18. A common address decoder 16 for generating an in-cell register designation address signal 19 is provided.

また、固定値２０は、左隣りのセルが存在しないセル３ａに、隣セルの一致信号の代わりとして入力される固定値‘１’であり、ステート出力２１は、次ステート出力用セレクタ８により出力される次ステートであり、現ステートレジスタ２、および、シーケンス制御回路１の外部へ出力となるものである。 The fixed value 20 is a fixed value “1” that is input to the cell 3a in which no left adjacent cell exists as a substitute signal for the adjacent cell. The state output 21 is output by the next state output selector 8. Is the next state to be output and is output to the outside of the current state register 2 and the sequence control circuit 1.

図２は、セル３の構成を示すブロック図である。セル３ａ〜３ｄは、どれも同じ構成であり、ビット選択レジスタ群２２、ビット選択器２３、比較対象レジスタ群２４、比較器２５、次ステートレジスタ群２６、一致信号伝達有無レジスタ群２７、一致信号伝達セレクタ（ＭＵＸ）２８、論理積ゲート２９、セル出力選択手段（ＭＵＸ）３０、レジスタ選択手段（ＭＵＸ）３１，３２，３３，３４、セル内アドレスデコーダ３５を備えている。以下、セル３ｂを例として説明する。 FIG. 2 is a block diagram showing the configuration of the cell 3. The cells 3a to 3d all have the same configuration, and include a bit selection register group 22, a bit selector 23, a comparison target register group 24, a comparator 25, a next state register group 26, a coincidence signal transmission presence / absence register group 27, a coincidence signal. A transmission selector (MUX) 28, an AND gate 29, cell output selection means (MUX) 30, register selection means (MUX) 31, 32, 33, 34, and an in-cell address decoder 35 are provided. Hereinafter, the cell 3b will be described as an example.

ビット選択レジスタ群２２は、任意のビット位置とビット数の選択値を保持する複数のレジスタを持つレジスタ群である。ビット選択器２３は、ビット選択レジスタ群２２の選択されたレジスタのビット位置とビット数の選択値３６に従って入力データ１０から対応するビット位置とビット数の比較データを選択するビット選択器である。比較対象レジスタ群２４は、比較対象値を保持する複数のレジスタを持つレジスタ群である。比較器２５は、ビット選択器２３で選択された比較データ３７と、比較対象レジスタ群２４の選択されたレジスタの比較対象値３８とを比較し、両者が一致した際に現セル一致信号３９を出力する比較器である。次ステートレジスタ群２６は、比較対象レジスタ群２４で保持する比較対象値３８に対応する次ステートを保持する複数のレジスタを持つレジスタ群である。一致信号伝達有無レジスタ群２７は、隣セルの一致信号１１ａを取り込むかどうかの選択値を保持する複数のレジスタを持つレジスタ群である。 The bit selection register group 22 is a register group having a plurality of registers that hold selection values of arbitrary bit positions and bit numbers. The bit selector 23 is a bit selector that selects the corresponding bit position and bit number comparison data from the input data 10 in accordance with the bit position and bit number selection value 36 of the selected register of the bit selection register group 22. The comparison target register group 24 is a register group having a plurality of registers that hold comparison target values. The comparator 25 compares the comparison data 37 selected by the bit selector 23 with the comparison target value 38 of the selected register of the comparison target register group 24. When the two match, the comparator 25 outputs a current cell match signal 39. It is a comparator to output. The next state register group 26 is a register group having a plurality of registers for holding the next state corresponding to the comparison target value 38 held by the comparison target register group 24. The coincidence signal transmission presence / absence register group 27 is a register group having a plurality of registers for holding a selection value as to whether or not to accept the coincidence signal 11a of the adjacent cell.

一致信号伝達セレクタ２８は、一致信号伝達有無レジスタ群２７の選択されたレジスタの選択値４０に基づいて隣セルの一致信号１１ａかまたは固定値‘１’を選択するセレクタである。論理積ゲート２９は、比較器２５から出力される現セル一致信号３９と一致信号伝達セレクタ２８の出力に基づいて一致信号１１ｂを生成する論理積ゲートである。セル出力選択手段３０は、生成された一致信号１１ｂに基づいて次ステートレジスタ群２６の選択されたレジスタの次ステート４１か、または固定値‘０’を当該セルの次ステートとする選択手段である。レジスタ選択手段３１〜３４は、現ステート９に基づいて各レジスタ群２２，２４，２６，２７のそれぞれのレジスタを選択し、その保持するデータを出力する選択手段である。セル内アドレスデコーダ３５は、セル３ｂ内の各レジスタにコンフィグレーションデータ１７を書き込む際に、セル内レジスタ指定アドレス信号１９に基づいて、セル内のアドレス信号４２を生成するためのデコーダである。 The coincidence signal transmission selector 28 is a selector that selects the coincidence signal 11 a of the adjacent cell or the fixed value “1” based on the selection value 40 of the selected register of the coincidence signal transmission presence / absence register group 27. The AND gate 29 is an AND gate that generates a match signal 11b based on the current cell match signal 39 output from the comparator 25 and the output of the match signal transmission selector 28. The cell output selection means 30 is a selection means for setting the next state 41 of the selected register of the next state register group 26 based on the generated coincidence signal 11b or the fixed value “0” as the next state of the cell. . The register selection means 31 to 34 are selection means for selecting each register of each of the register groups 22, 24, 26, and 27 based on the current state 9 and outputting the data held therein. The in-cell address decoder 35 is a decoder for generating an in-cell address signal 42 based on the in-cell register designation address signal 19 when the configuration data 17 is written to each register in the cell 3b.

また、出力４３は、一致信号伝達セレクタ２８によって選択される信号であり、固定値４４は、一致信号伝達セレクタ２８の片方の入力となる固定値‘１’であり、固定値４５は、セル出力選択手段３０の片方の入力となる固定値‘０’である。 The output 43 is a signal selected by the coincidence signal transmission selector 28, the fixed value 44 is a fixed value “1” that is one input of the coincidence signal transmission selector 28, and the fixed value 45 is a cell output. It is a fixed value “0” which is one input of the selection means 30.

次に、図３に示すステートマシンを例に、シーケンス制御回路１の構成例、および、動作例を説明する。
図３のステートマシンは、Ｓ０〜Ｓ３の４つのステートを持ち、それぞれのステートにおいて、以下のような条件判定によって次ステートを決定する。図３のステートマシンは、次ステートとなる遷移先が多岐に渡っていたり、次ステートの判定に使用するビット数が４ビットであったり８ビットであったりと様々な遷移が存在する。 Next, a configuration example and an operation example of the sequence control circuit 1 will be described using the state machine shown in FIG. 3 as an example.
The state machine of FIG. 3 has four states S0 to S3, and the next state is determined by the following condition determination in each state. In the state machine of FIG. 3, there are various transitions such as the transition destinations to be the next state are diverse, and the number of bits used for determining the next state is 4 bits or 8 bits.

「現ステートがＳ０のとき」
・ｘ＋ｙ＝４’ｂ１１１１ならば、次ステートはＳ０
・ｘ＋ｙ＝４’ｂ１１１０ならば、次ステートはＳ１
・ｘ＋ｙ＝４’ｂ１１０１ならば、次ステートはＳ２
・ｘ＋ｙ＝４’ｂ１１００ならば、次ステートはＳ３
・それ以外ならば、ＥＸＩＴ “When the current state is S0”
If x + y = 4′b1111, the next state is S0
If x + y = 4′b1110, the next state is S1
If x + y = 4′b1101, the next state is S2.
If x + y = 4′b1100, the next state is S3
・ Exit otherwise

「現ステートがＳ１のとき」
・１ビットのフラグａ〜ｈについて、
｛（ａ＝１）｜（ｂ＝１）｝＆（ｃ＝１）＆｛（ｄ＝１）｜（ｅ＝１）｝＆（ｆ＝１）＆（ｇ＝０）＆（ｈ＝０）
が成立するならば、次ステートはＳ２
・それ以外ならば、次ステートはＳ１ “When the current state is S1”
For 1-bit flags a to h,
{(A = 1) | (b = 1)} & (c = 1) & {(d = 1) | (e = 1)} & (f = 1) & (g = 0) & (h = 0 )
If is established, the next state is S2.
-Otherwise, the next state is S1

「現ステートがＳ２のとき」
・（ｚ＝４’ｂ１１００）｜（ｚ＝４’ｂ０１００）｜（ｚ＝４’ｂ１０００）ならば、次ステートはＳ３
・それ以外ならば、Ｓ２ “When the current state is S2”
If (z = 4′b1100) | (z = 4′b0100) | (z = 4′b1000), the next state is S3
・ Otherwise, S2

「現ステートがＳ３のとき」
・（ｗ＝４’ｂ０００１）｜（ｗ＝４’ｂ００１０）｜（ｗ＝４’ｂ００１１）｜（ｗ＝４’ｂ１１１１）ならば、次ステートはＳ０
・それ以外ならば、次ステートはＳ３
尚、上記の“｜”はビット単位の論理和を示している。 “When the current state is S3”
If (w = 4′b0001) | (w = 4′b0010) | (w = 4′b0011) | (w = 4′b1111), the next state is S0
-Otherwise, the next state is S3
The above “|” indicates a bitwise logical sum.

図４は、図３のステートマシンをこの発明のシーケンス制御回路１で実現した場合の構成例である。図４では、図面としての煩雑さを避けるため、各レジスタ群からレジスタを選択するレジスタ選択手段３１，３２，３３，３４、および、コンフィグレーションにのみ関わる共通アドレスデコーダ１６、セル内アドレスデコーダ３５についてはその図示を省略している。 FIG. 4 is a configuration example when the state machine of FIG. 3 is realized by the sequence control circuit 1 of the present invention. In FIG. 4, in order to avoid the complexity of the drawing, the register selection means 31, 32, 33, 34 for selecting a register from each register group, and the common address decoder 16 and the in-cell address decoder 35 related only to configuration. The illustration is omitted.

各レジスタ群は、上から１番目のレジスタに現ステートがＳ０のときに選択される値、上から２番目のレジスタに現ステートがＳ１のときに選択される値、上から３番目のレジスタに現ステートがＳ２のときに選択される値、上から４番目のレジスタに現ステートがＳ３の時に選択される値が保持されている。
ビット選択レジスタ群２２において、「０−３」は入力データ１０の先頭ビットを０ビット目と数えたときの、０ビット目から３ビット目までの４ビットを選択し、「４−７」は先頭から４ビット目から７ビット目までの４ビットを選択し、「―」はいずれのビットも選択しない、即ち当該セルでは比較を行わないことを示す。
比較対象レジスタ群２４において、例えば「０１１０」は二進数表記で４ビットの値４’ｂ０１１０を示す。
一致信号伝達有無レジスタ群２７において、「０」は固定値‘１’（４４）を選択し、「１」は隣セルの一致信号１１を選択することを示す。
次ステートレジスタ群２６、および、不一致用次ステートレジスタ群６において、「Ｓ０」はステートＳ０を表すユニークな値、「Ｓ１」はステートＳ１を表すユニークな値、「Ｓ２」はステートＳ２を表すユニークな値、「Ｓ３」はステートＳ３を表すユニークな値、「ＥＸＩＴ」はＥＸＩＴを表すユニークな値、「０」は値‘０’を示す。 Each register group has a value selected when the current state is S0 in the first register from the top, a value selected when the current state is S1 in the second register from the top, and a value selected when the current state is S1 The value selected when the current state is S2, and the value selected when the current state is S3 are held in the fourth register from the top.
In the bit selection register group 22, “0-3” selects 4 bits from the 0th bit to the 3rd bit when the first bit of the input data 10 is counted as the 0th bit, and “4-7” 4 bits from the 4th bit to the 7th bit from the top are selected, and "-" indicates that no bit is selected, that is, comparison is not performed in the cell.
In the comparison target register group 24, for example, “0110” indicates a 4-bit value 4′b0110 in binary notation.
In the coincidence signal transmission presence / absence register group 27, “0” indicates that the fixed value “1” (44) is selected, and “1” indicates that the coincidence signal 11 of the adjacent cell is selected.
In the next state register group 26 and the next state register group 6 for mismatch, “S0” is a unique value representing the state S0, “S1” is a unique value representing the state S1, and “S2” is a unique value representing the state S2. “S3” is a unique value representing the state S3, “EXIT” is a unique value representing EXIT, and “0” represents the value “0”.

上から１番目のレジスタ、即ち、現ステートがＳ０のときには、入力データ１０としてｘ＋ｙの演算結果が入力され、セル３ａでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１１１を比較し、比較が一致すれば次ステートとしてＳ０を出力する。セル３ｂでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１１０を比較し、比較が一致すれば次ステートとしてＳ１を出力する。セル３ｃでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１０１を比較し、比較が一致すれば次ステートとしてＳ２を出力する。セル３ｄでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１００を比較し、比較が一致すれば次ステートとしてＳ３を出力する。いずれのセルも比較が一致しなかった場合は、次ステートとしてＥＸＩＴを出力する。 When the first register from the top, that is, when the current state is S0, the operation result of x + y is input as the input data 10, and the cell 3a stores the 4th bit and the 4′b1111 of the 0th to 3rd bits from the head of the input data If the comparisons match, S0 is output as the next state. The cell 3b compares the 4th bit of 0 to 3 bits from the head of the input data 10 with 4'b1110, and outputs S1 as the next state if the comparison is coincident. In the cell 3c, the 4th bit of 0 to 3 bits from the head of the input data 10 and 4'b1101 are compared, and if the comparison matches, S2 is output as the next state. The cell 3d compares the 4th bit of the 0th to 3rd bits from the head of the input data 10 with 4'b1100, and if the comparison is coincident, outputs S3 as the next state. If none of the cells match, EXIT is output as the next state.

上から２番目のレジスタ、即ち、現ステートがＳ１のときには、入力データとして８つのフラグが上位ビットから｛ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ｝の順で連結されたデータとして入力される。ここで、１つのセルで比較できる最大ビット数を４ビットとすると、８ビットの比較は２つのセルを用いて実行することになる。ここでは、左から偶数番目のセル（０番目：セル３ａ、２番目：セル３ｃ、４番目、６番目、・・・）で上位４ビットの比較を行い、左から奇数番目のセル（１番目：セル３ｂ、３番目：セル３ｄ、５番目、７番目、・・・）で下位８ビットの比較を行う。
セル３ａでは、入力データ１０の先頭から０〜３ビット目の４ビット｛ａ、ｂ、ｃ、ｄ｝と４’ｂ０１１０を比較、即ち、ａと０、ｂと１、ｃと１、ｄと０を比較し、比較が一致すれば‘０’を出力する。セル３ｂでは、入力データ１０の先頭から４〜７ビット目の４ビット｛ｅ、ｆ、ｇ、ｈ｝と４’ｂ１１００を比較、即ち、ｅと１、ｆと１、ｇと０、ｈと０を比較する。セル３ａとセル３ｂともに比較が一致すれば次ステートとしてＳ２を出力する。セル３ｃでは、入力データ１０の先頭から０〜３ビット目の４ビット｛ａ、ｂ、ｃ、ｄ｝と４’ｂ１０１１を比較、即ち、ａと１、ｂと０、ｃと１、ｄと１を比較し、比較が一致すれば‘０’を出力する。セル３ｄでは入力データ１０の先頭から４〜７ビット目の４ビット｛ｅ、ｆ、ｇ、ｈ｝と４’ｂ０１００を比較、即ち、ｅと０、ｆと１、ｇと０、ｈと０を比較する。セル３ｃとセル３ｄ共に比較が一致すれば次ステートとしてＳ２を出力する。 The second register from the top, that is, when the current state is S1, data in which eight flags are connected as input data in order of {a, b, c, d, e, f, g, h} from the upper bits Is entered as Here, assuming that the maximum number of bits that can be compared in one cell is 4 bits, the 8-bit comparison is executed using two cells. Here, the upper 4 bits are compared in the even-numbered cells from the left (0th: cell 3a, second: cell 3c, fourth, sixth,...), And the odd-numbered cells (first) from the left. : Cell 3b, 3rd: cell 3d, 5th, 7th,...)).
In the cell 3a, 4th bits {a, b, c, d} of 0 to 3 bits from the head of the input data 10 are compared with 4'b0110, that is, a and 0, b and 1, c and 1, and d. Compare 0 and output '0' if the comparisons match. In the cell 3b, the 4th to 7th bits {e, f, g, h} from the head of the input data 10 are compared with 4'b1100, that is, e and 1, f and 1, g and 0, and h. Compare 0. If the comparisons of both the cell 3a and the cell 3b match, S2 is output as the next state. In the cell 3c, 4th bits {a, b, c, d} of 0 to 3 bits from the head of the input data 10 are compared with 4'b 1011, that is, a and 1, b and 0, c and 1, and d. Compare 1 and output “0” if the comparisons match. In the cell 3d, the 4th to 7th bits {e, f, g, h} from the head of the input data 10 are compared with 4'b0100, that is, e and 0, f and 1, g and 0, and h and 0. Compare If the comparison is the same for both the cell 3c and the cell 3d, S2 is output as the next state.

図４では、図を簡略化するためにセルを４つのみ示しているが、そのほか条件式が成立する比較対象値のパタン分、同様の比較を行うセルが必要であり、具体的には、以下の９つのパタン分の比較を行うセルが必要になる。
・ａ＝１、ｂ＝１、ｃ＝１、ｄ＝１、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝１、ｂ＝１、ｃ＝１、ｄ＝１、ｅ＝０、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝１、ｂ＝１、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝１、ｂ＝０、ｃ＝１、ｄ＝１、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝１、ｂ＝０、ｃ＝１、ｄ＝１、ｅ＝０、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝０、ｂ＝１、ｃ＝１、ｄ＝１、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝０、ｂ＝１、ｃ＝１、ｄ＝１、ｅ＝０、ｆ＝１、ｇ＝０、ｈ＝０
・ａ＝０、ｂ＝１、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝１、ｇ＝０、ｈ＝０
上記９つのパタンを比較するいずれのセルも比較が一致しなかった場合は、次ステートとしてＳ１を出力する。 In FIG. 4, only four cells are shown to simplify the drawing, but in addition to this, a cell that performs the same comparison is required for the pattern of the comparison target value that satisfies the conditional expression. Specifically, A cell for comparing the following nine patterns is required.
A = 1, b = 1, c = 1, d = 1, e = 1, f = 1, g = 0, h = 0
A = 1, b = 1, c = 1, d = 1, e = 0, f = 1, g = 0, h = 0
A = 1, b = 1, c = 1, d = 0, e = 1, f = 1, g = 0, h = 0
A = 1, b = 0, c = 1, d = 1, e = 1, f = 1, g = 0, h = 0
A = 1, b = 0, c = 1, d = 1, e = 0, f = 1, g = 0, h = 0
A = 1, b = 0, c = 1, d = 0, e = 1, f = 1, g = 0, h = 0
A = 0, b = 1, c = 1, d = 1, e = 1, f = 1, g = 0, h = 0
A = 0, b = 1, c = 1, d = 1, e = 0, f = 1, g = 0, h = 0
A = 0, b = 1, c = 1, d = 0, e = 1, f = 1, g = 0, h = 0
If any cell comparing the nine patterns does not match, S1 is output as the next state.

上から３番目のレジスタ、即ち、現ステートがＳ２のときには、入力データ１０としてｚが入力され、セル３ａでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１００を比較し、比較が一致すれば次ステートとしてＳ３を出力する。セル３ｂでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ０１００を比較し、比較が一致すれば次ステートとしてＳ３を出力する。セル３ｃでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１０００を比較し、比較が一致すれば次ステートとしてＳ３を出力する。セル３ｄでは比較を行わず、いずれのセルも比較が一致しなかった場合は、次ステートとしてＳ２を出力する。 The third register from the top, that is, when the current state is S2, z is input as the input data 10, and the cell 3a compares the 4th bit of 0 to 3 bits from the top of the input data 10 with 4'b1100, If the comparisons match, S3 is output as the next state. The cell 3b compares the 4th bit of the 0th to 3rd bits from the head of the input data 10 with 4'b0100, and if the comparison matches, outputs S3 as the next state. The cell 3c compares the 4th bit of the 0th to 3rd bits from the head of the input data 10 with 4'b1000, and outputs S3 as the next state if the comparisons match. If no comparison is made in the cell 3d and no comparison is made in any cell, S2 is output as the next state.

上から４番目のレジスタ、即ち、現ステートがＳ３のときには、入力データ１０としてｗが入力され、セル３ａでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ０００１を比較し、比較が一致すれば次ステートとしてＳ０を出力する。セル３ｂでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ００１０を比較し、比較が一致すれば次ステートとしてＳ０を出力する。セル３ｃでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ００１１を比較し、比較が一致すれば次ステートとしてＳ０を出力する。セル３ｄでは入力データ１０の先頭から０〜３ビット目の４ビットと４’ｂ１１１１を比較し、比較が一致すれば次ステートとしてＳ０を出力し、いずれのセルも比較が一致しなかった場合は、次ステートとしてＳ３を出力する。 The fourth register from the top, that is, when the current state is S3, w is input as the input data 10, and the cell 3a compares the 4th bit of 0 to 3 bits from the top of the input data 10 with 4'b0001, If the comparisons match, S0 is output as the next state. The cell 3b compares the 4th bit of the 0th to 3rd bits from the head of the input data 10 with 4'b0010, and outputs S0 as the next state if the comparison matches. In the cell 3c, the 4th bit from 0 to the third bit from the head of the input data 10 is compared with 4'b0011, and if the comparison matches, S0 is output as the next state. The cell 3d compares the 4th bit of the 0th to 3rd bits from the top of the input data 10 with 4'b1111 and outputs S0 as the next state if the comparisons match, and if any of the cells does not match Then, S3 is output as the next state.

次に、図５を用いて、図４の構成例において現ステートがＳ０のときの動作を説明する。
現ステートレジスタ２から現ステート９としてＳ０を示す値が各セルの各レジスタ群２２，２４，２６，２７に入力され、各レジスタ群において、Ｓ０用の設定が保持されている上から１番目のレジスタが選択される。入力データ１０として、ｘ＋ｙの演算結果である４’ｂ１１１０（＝１０進数の１４）が各セルのビット選択器２３に入力される。各ビット選択器２３は、ビット選択レジスタ群２２のうち、選択された一番上のレジスタの選択値３６に従って、比較器２５へ供給するデータ３７を入力データ１０から選択し出力する。現ステート９によって比較対象値レジスタ群２４から一番上のレジスタに保持されている比較対象値３８が選択出力され、ビット選択器２３の出力３７と比較器２５によって一致比較される。このとき、セル３ａの比較器２５では、比較対象値３８の「４’ｂ１１１１」とビット選択器出力３７の「４’ｂ１１１０」が比較されるため一致せず、現セル一致信号３９は‘０’、セル３ｂの比較器２５では比較対象値３８の「４’ｂ１１１０」とビット選択器出力３７の「４’ｂ１１１０」が比較されるため一致し、現セル一致信号３９は‘１’、セル３ｃの比較器２５では比較対象値３８の「４’ｂ１１０１」とビット選択器出力３７の「４’ｂ１１１０」が比較されるため一致せず、現セル一致信号３９は‘０’、セル３ｄの比較器２５では比較対象値３８の「４’ｂ１１００」とビット選択器出力３７の「４’ｂ１１１０」が比較されるため一致せず、現セル一致信号３９は‘０’となる。 Next, the operation when the current state is S0 in the configuration example of FIG. 4 will be described with reference to FIG.
A value indicating S0 as the current state 9 from the current state register 2 is input to each register group 22, 24, 26, 27 of each cell, and the setting for S0 is held in each register group from the top. A register is selected. As input data 10, 4′b1110 (= decimal number 14), which is the calculation result of x + y, is input to the bit selector 23 of each cell. Each bit selector 23 selects and outputs data 37 to be supplied to the comparator 25 from the input data 10 in accordance with the selection value 36 of the selected top register in the bit selection register group 22. In the current state 9, the comparison target value 38 held in the uppermost register is selected and output from the comparison target value register group 24, and is compared with the output 37 of the bit selector 23 by the comparator 25. At this time, in the comparator 25 of the cell 3a, “4′b1111” of the comparison target value 38 and “4′b1110” of the bit selector output 37 are compared and thus do not match, and the current cell match signal 39 is “0”. In the comparator 25 of the cell 3b, “4′b1110” of the comparison target value 38 and “4′b1110” of the bit selector output 37 are compared to match each other, and the current cell match signal 39 is “1”. In the comparator 25 of 3c, “4′b1101” of the comparison target value 38 and “4′b1110” of the bit selector output 37 are compared, so that they do not match, and the current cell match signal 39 is “0” and the cell 3d. In the comparator 25, “4′b1100” of the comparison target value 38 and “4′b1110” of the bit selector output 37 are compared and thus do not match, and the current cell match signal 39 becomes “0”.

また、セル３ａの一致信号伝達セレクタ２８には固定値２０と固定値４４が入力され、一致信号伝達有無レジスタ群２７の一番上のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択される。セル３ｂの一致信号伝達セレクタ２８には隣セルの一致信号１１ａと固定値４４が入力され、一致信号伝達有無レジスタ群２７の一番上のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択される。セル３ｃの一致信号伝達セレクタ２８には隣セルの一致信号１１ｂと固定値４４が入力され、一致信号伝達有無レジスタ群２７の一番上のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択される。セル３ｄの一致信号伝達セレクタ２８には隣セルの一致信号１１ｃと固定値４４が入力され、一致信号伝達有無レジスタ群２７の一番上のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択される。 Further, the fixed value 20 and the fixed value 44 are input to the coincidence signal transmission selector 28 of the cell 3a, and the fixed value 44 is determined by the selection value “0” held in the uppermost register of the coincidence signal transmission presence / absence register group 27. '1' is selected. The coincidence signal transmission selector 28 of the cell 3b receives the coincidence signal 11a of the adjacent cell and a fixed value 44, and a fixed value is determined by the selection value “0” held in the top register of the coincidence signal transmission presence / absence register group 27. 44 '1' is selected. The coincidence signal transmission selector 28 of the cell 3c receives the coincidence signal 11b of the adjacent cell and a fixed value 44. The fixed value is determined by the selection value “0” held in the uppermost register of the coincidence signal transmission presence / absence register group 27. 44 '1' is selected. The coincidence signal transmission selector 28 of the cell 3d receives the coincidence signal 11c of the adjacent cell and a fixed value 44, and is fixed by the selection value “0” held in the uppermost register of the coincidence signal transmission presence / absence register group 27. 44 '1' is selected.

続いてセル３ａの論理積ゲート２９には一致信号伝達セレクタ２８の出力４３の‘１’と比較器２５の出力‘０’が入力されて出力１１ａは‘０’になり、セル３ｂの論理積ゲート２９には一致信号伝達セレクタ２８の出力４３の‘１’と比較器２５の出力‘１’が入力されるため出力１１ｂは‘１’になり、セル３ｃの論理積ゲート２９には一致信号伝達セレクタ２８の出力４３の‘１’と比較器２５の出力‘０’が入力されるため出力１１ｃは‘０’になり、セル３ｄの論理積ゲート２９には一致信号伝達セレクタ２８の出力４３の‘１’と比較器２５の出力‘０’が入力されるため出力１１ｄは‘０’になる。 Subsequently, '1' of the output 43 of the coincidence signal transmission selector 28 and output '0' of the comparator 25 are input to the AND gate 29 of the cell 3a, and the output 11a becomes '0'. Since the output 29 of the coincidence signal transmission selector 28 and the output 1 of the comparator 25 are inputted to the gate 29, the output 11b becomes "1", and the coincidence signal 29 is fed to the AND gate 29 of the cell 3c. Since “1” of the output 43 of the transmission selector 28 and the output “0” of the comparator 25 are input, the output 11 c becomes “0”, and the output 43 of the coincidence signal transmission selector 28 is input to the AND gate 29 of the cell 3 d. 11 and the output “0” of the comparator 25 are input, the output 11d becomes “0”.

続いて、セル３ａの論理積ゲート２９の出力１１ａはセル出力選択手段３０に入力され、次ステートレジスタ群２６の一番上のレジスタに保持されている次ステート‘Ｓ０’と固定値４５‘０’のうち固定値４５を選択し次ステート１２ａとして‘０’を出力する。セル３ｂの論理積ゲート２９の出力１１ｂはセル出力選択手段３０に入力され、次ステートレジスタ群２６の一番上のレジスタに保持されている次ステート‘Ｓ１’と固定値４５‘０’のうち次ステートを選択し次ステート１２ａとして‘Ｓ１’を出力する。セル３ｃの論理積ゲート２９の出力１１ｃはセル出力選択手段３０に入力され、次ステートレジスタ群２６の一番上のレジスタに保持されている次ステート‘Ｓ２’と固定値４５‘０’のうち固定値４５を選択し次ステート１２ｃとして‘０’を出力する。セル３ｄの論理積ゲート２９の出力１１ｄはセル出力選択手段３０に入力され、次ステートレジスタ群２６の一番上のレジスタに保持されている次ステート‘Ｓ３’と固定値４５‘０’のうち固定値４５を選択し次ステート１２ｄとして‘０’を出力する。 Subsequently, the output 11a of the AND gate 29 of the cell 3a is input to the cell output selection means 30, and the next state 'S0' and the fixed value 45'0 held in the uppermost register of the next state register group 26. A fixed value 45 is selected from among “'”, and “0” is output as the next state 12a. The output 11b of the AND gate 29 of the cell 3b is input to the cell output selection means 30, and the next state 'S1' held in the top register of the next state register group 26 and the fixed value 45'0 ' The next state is selected and 'S1' is output as the next state 12a. The output 11c of the AND gate 29 of the cell 3c is input to the cell output selection means 30, and the next state 'S2' held in the uppermost register of the next state register group 26 and the fixed value 45'0 ' The fixed value 45 is selected and “0” is output as the next state 12c. The output 11d of the AND gate 29 of the cell 3d is input to the cell output selection means 30, and the next state 'S3' held in the uppermost register of the next state register group 26 and the fixed value 45'0 ' The fixed value 45 is selected and “0” is output as the next state 12d.

各セルから出力された一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄは、それぞれ、一致信号用論理和回路４とステート用論理和回路５に入力され、一致信号用論理和回路４の出力１３は‘１’、ステート用論理和回路５の出力１４は‘Ｓ１’となる。ステート用論理和回路５の出力１４の‘Ｓ１’と、不一致用次ステートレジスタ群６のうち選択された一番上のレジスタに保持されている次ステート１５の“ＥＸＩＴ”が次ステート出力用セレクタ８に入力され、一致信号用論理和回路４の出力１３‘１’によってステート用論理和回路５の出力１４が選択され、最終的なステート出力（次ステート）２１として‘Ｓ１’が出力される。次ステート２１は、次の演算用の現ステートとして現ステートレジスタ２に格納される。 The match signals 11a to 11d and the next states 12a to 12d output from each cell are input to the match signal logical sum circuit 4 and the state logical sum circuit 5, respectively. The output 13 of the match signal logical sum circuit 4 is '1', the output 14 of the state OR circuit 5 is 'S1'. “S1” of the output 14 of the state OR circuit 5 and “EXIT” of the next state 15 held in the selected uppermost register among the inconsistent next state register group 6 are the next state output selectors. 8, the output 14 of the state OR circuit 5 is selected by the output 13 ′ 1 of the coincidence signal OR circuit 4, and “S 1” is output as the final state output (next state) 21. . The next state 21 is stored in the current state register 2 as the current state for the next operation.

次に、図６を用いて、図４の構成例において現ステートがＳ１のときの動作を説明する。尚、図３の説明において記載したように、現ステートがＳ１のときの条件式が成立する比較対象値のパタンは９通りあり、１つのセルで比較できる最大ビット数を４ビットとすると全部で１８個のセルが必要である。従って、図６においてセル３ａ〜３ｄの４個のみ示しているが、実際にはセル３ａ〜３ｒまでの１８個が存在しているものとして説明する。 Next, the operation when the current state is S1 in the configuration example of FIG. 4 will be described with reference to FIG. As described in the description of FIG. 3, there are nine patterns of comparison target values that satisfy the conditional expression when the current state is S1, and if the maximum number of bits that can be compared in one cell is 4 bits, Eighteen cells are required. Accordingly, although only four cells 3a to 3d are shown in FIG. 6, it will be assumed that there are actually 18 cells 3a to 3r.

現ステートレジスタ２から現ステート９としてＳ１を示す値が各セルの各レジスタ群２２，２４，２６，２７に入力され、各レジスタ群においてＳ１用の設定が保持されている上から２番目のレジスタが選択される。入力データ１０として、１ビットのフラグａ〜ｈを連結した８ビットのデータである８’ｂ１０１１０１００（ａ＝１、ｂ＝０、ｃ＝１、ｄ＝１、ｅ＝０、ｆ＝１、ｇ＝０、ｈ＝０）が各セルのビット選択器２３に入力される。 A value indicating S1 as the current state 9 from the current state register 2 is input to each register group 22, 24, 26, 27 of each cell, and the setting for S1 is held in each register group. Is selected. 8'b10110100 (a = 1, b = 0, c = 1, d = 1, e = 0, f = 1, g) which is 8-bit data obtained by concatenating 1-bit flags a to h as input data 10 = 0, h = 0) is input to the bit selector 23 of each cell.

ここで、１つのセルで比較できる最大ビット数を４ビットとすると、８ビットの比較は２つのセルを用いて実行することになる。ここでは、左から偶数番目のセル（０番目：セル３ａ、２番目：セル３ｃ、４番目：セル３ｅ、６番目：セル３ｇ、８番目：セルｉ、１０番目：セル３ｋ、１２番目：セル３ｍ、１４番目：セル３ｏ、１６番目：セルｑ）で上位４ビット（４’ｂ１０１１）の比較を行い、左から奇数番目のセル（１番目：セル３ｂ、３番目：セル３ｄ、５番目：セル３ｆ、７番目：セル３ｈ、９番目：セル３ｊ、１１番目：セル３ｌ、１３番目：セル３ｎ、１５番目：セル３ｐ、１７番目：セル３ｒ）で下位８ビット（４’ｂ０１００）の比較を行う。 Here, assuming that the maximum number of bits that can be compared in one cell is 4 bits, the 8-bit comparison is executed using two cells. Here, even-numbered cells from the left (0th: cell 3a, 2nd: cell 3c, 4th: cell 3e, 6th: cell 3g, 8th: cell i, 10th: cell 3k, 12th: cell 3m, 14th: cell 3o, 16th: cell q), the upper 4 bits (4′b1011) are compared, and the odd numbered cell from the left (first: cell 3b, third: cell 3d, fifth: Cell 3f, 7th: Cell 3h, 9th: Cell 3j, 11th: Cell 3l, 13th: Cell 3n, 15th: Cell 3p, 17th: Cell 3r) Comparison of lower 8 bits (4'b0100) I do.

各ビット選択器２３は、ビット選択レジスタ群２２のうち選択された上から二番目のレジスタの選択値３６に従って、比較器２５へ供給するデータ３７を入力データ１０から選択し出力する。即ち、セル３ａ、セル３ｃのビット選択器２３は、上位４ビットの４’ｂ１０１１を選択し、セル３ｂ、セル３ｄのビット選択器２３は、下位４ビットの４’ｂ０１００を選択し、ビット選択器出力３７として出力する。現ステート９によって比較対象値レジスタ群２４から上から二番目のレジスタに保持されている比較対象値３８が選択出力され、ビット選択器２３の出力３７と比較器２５によって一致比較される。このとき、セル３ａの比較器２５では比較対象値３８の「４’ｂ０１１０」とビット選択器出力３７の「４’ｂ１０１１」が比較されるため一致せず現セル一致信号３９は‘０’となる。また、セル３ｂの比較器２５では比較対象値３８の「４’ｂ１１００」とビット選択器出力３７の「４’ｂ０１００」が比較されるため一致せず現セル一致信号３９は‘０’となる。更に、セル３ｃの比較器２５では比較対象値３８の「４’ｂ１０１１」とビット選択器出力３７の「４’ｂ１０１１」が比較されるため一致し現セル一致信号３９は‘１’となる。また、セル３ｄの比較器２５では比較対象値３８の「４’ｂ０１００」とビット選択器出力３７の「４’ｂ０１００」が比較されるため一致し現セル一致信号３９は‘１’となる。 Each bit selector 23 selects and outputs data 37 to be supplied to the comparator 25 from the input data 10 in accordance with the selection value 36 of the second register from the top selected from the bit selection register group 22. That is, the bit selectors 23 of the cells 3a and 3c select the upper 4 bits 4'b1011, and the bit selectors 23 of the cells 3b and 3d select the lower 4 bits 4'b0100 and select the bits. Is output as a device output 37. In the current state 9, the comparison target value 38 held in the second register from the top is selected and output from the comparison target value register group 24 and is compared with the output 37 of the bit selector 23 by the comparator 25. At this time, the comparator 25 of the cell 3a compares “4′b0110” of the comparison target value 38 with “4′b1011” of the bit selector output 37, so that they do not match and the current cell match signal 39 is “0”. Become. Further, in the comparator 25 of the cell 3b, “4′b1100” of the comparison target value 38 and “4′b0100” of the bit selector output 37 are compared, so that they do not match and the current cell match signal 39 becomes “0”. . Further, in the comparator 25 of the cell 3c, "4'b1011" of the comparison target value 38 and "4'b1011" of the bit selector output 37 are compared, and therefore they match and the current cell match signal 39 becomes "1". Further, in the comparator 25 of the cell 3d, “4′b0100” of the comparison target value 38 and “4′b0100” of the bit selector output 37 are compared, so that they match and the current cell match signal 39 becomes “1”.

また、セル３ａの一致信号伝達セレクタ２８には固定値２０と固定値４４が入力され、一致信号伝達有無レジスタ群２７の上から二番目のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択され、論理積ゲート２９によって一致信号伝達セレクタ２８の出力４３‘１’と比較器２５の出力３９‘０’の論理積が演算され現セル一致信号１１ａとして‘０’が出力される。続いてセル３ｂの一致信号伝達セレクタ２８には隣セルの一致信号１１ａと固定値４４が入力され、一致信号伝達有無レジスタ群２７の上から二番目のレジスタに保持されている選択値‘１’によって隣セルの一致信号１１ａの‘０’が選択され、論理積ゲート２９によって一致信号伝達セレクタ２８の出力４３‘０’と比較器２５の出力３９‘０’の論理積が演算され現セル一致信号１１ｂとして‘０’が出力される。同様に、セル３ｃの一致信号伝達セレクタ２８には隣セルの一致信号１１ｂと固定値４４が入力され、一致信号伝達有無レジスタ群２７の上から二番目のレジスタに保持されている選択値‘０’によって固定値４４の‘１’が選択され、論理積ゲート２９によって一致信号伝達セレクタ２８の出力４３‘１’と比較器２５の出力３９‘１’の論理積が演算され現セル一致信号１１ｃとして‘１’が出力される。続いてセル３ｄの一致信号伝達セレクタ２８には隣セルの一致信号１１ｃと固定値４４が入力され、一致信号伝達有無レジスタ群２７の上から二番目のレジスタに保持されている選択値‘１’によって隣セルの一致信号１１ｃの‘１’が選択され、論理積ゲート２９によって一致信号伝達セレクタ２８の出力４３‘１’と比較器２５の出力３９‘１’の論理積が演算され現セル一致信号１１ｄとして‘１’が出力される。 Further, the fixed value 20 and the fixed value 44 are input to the coincidence signal transmission selector 28 of the cell 3a, and the fixed value is determined by the selection value '0' held in the second register from the top of the coincidence signal transmission presence / absence register group 27. 44 is selected, and the logical product of the output 43′1 of the coincidence signal transmission selector 28 and the output 39′0 of the comparator 25 is calculated by the logical product gate 29, and “0” is obtained as the current cell coincidence signal 11a. Is output. Subsequently, the coincidence signal transmission selector 28 of the cell 3b receives the coincidence signal 11a and the fixed value 44 of the adjacent cell, and the selection value “1” held in the second register from the top of the coincidence signal transmission presence / absence register group 27. Is used to select “0” of the coincidence signal 11a of the adjacent cell, and the logical product of the output 43′0 ”of the coincidence signal transmission selector 28 and the output 39′0” of the comparator 25 is calculated by the logical product gate 29 to match the current cell. '0' is output as the signal 11b. Similarly, the coincidence signal transmission selector 28 of the cell 3c receives the coincidence signal 11b and the fixed value 44 of the adjacent cell, and selects the selection value '0 held in the second register from the top of the coincidence signal transmission presence / absence register group 27. “1” of the fixed value 44 is selected by “,” and the logical product of the output 43′1 ”of the coincidence signal transmission selector 28 and the output 39′1 ′ of the comparator 25 is calculated by the logical product gate 29 and the current cell coincidence signal 11c. '1' is output as Subsequently, the coincidence signal transmission selector 28 of the cell 3d receives the coincidence signal 11c and the fixed value 44 of the adjacent cell, and the selection value “1” held in the second register from the top of the coincidence signal transmission presence / absence register group 27. Is used to select “1” of the coincidence signal 11c of the adjacent cell, and the logical product of the output 43′1 ”of the coincidence signal transmission selector 28 and the output 39′1” of the comparator 25 is calculated by the logical product gate 29 to match the current cell. '1' is output as the signal 11d.

続いて、セル３ａの論理積ゲート２９の出力１１ａはセル出力選択手段３０に入力され、次ステートレジスタ群２６の上から二番目のレジスタに保持されている次ステート‘０’と固定値４５‘０’のうち固定値４５を選択し次ステート１２ａとして‘０’を出力する。セル３ｂの論理積ゲート２９の出力１１ｂはセル出力選択手段３０に入力され、次ステートレジスタ群２６の上から二番目のレジスタに保持されている次ステート‘Ｓ２’と固定値４５‘０’のうち固定値４５を選択し次ステート１２ａとして‘０’を出力する。セル３ｃの論理積ゲート２９の出力１１ｃはセル出力選択手段３０に入力され、次ステートレジスタ群２６の上から二番目のレジスタに保持されている次ステート‘０’と固定値４５‘０’のうち次ステート‘０’を選択し次ステート１２ｃとして‘０’を出力する。セル３ｄの論理積ゲート２９の出力１１ｄはセル出力選択手段３０に入力され、次ステートレジスタ群２６の上から二番目のレジスタに保持されている次ステート‘Ｓ２’と固定値４５‘０’のうち次ステート‘Ｓ２’を選択し次ステート１２ｄとして‘Ｓ２’を出力する。 Subsequently, the output 11a of the logical product gate 29 of the cell 3a is input to the cell output selection means 30, and the next state '0' and the fixed value 45 'held in the second register from the top of the next state register group 26. A fixed value 45 is selected from “0”, and “0” is output as the next state 12a. The output 11b of the AND gate 29 of the cell 3b is input to the cell output selection means 30, and the next state 'S2' held in the second register from the top of the next state register group 26 and the fixed value 45'0 '. Of these, the fixed value 45 is selected and “0” is output as the next state 12a. The output 11c of the AND gate 29 of the cell 3c is input to the cell output selection means 30, and the next state '0' and the fixed value 45'0 'held in the second register from the top of the next state register group 26 are stored. Of these, the next state “0” is selected and “0” is output as the next state 12c. The output 11d of the AND gate 29 of the cell 3d is input to the cell output selection means 30, and the next state 'S2' held in the second register from the top of the next state register group 26 and the fixed value 45'0 '. Of these, the next state 'S2' is selected and 'S2' is output as the next state 12d.

各セルから出力された一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄは、それぞれ、一致信号用論理和回路４とステート用論理和回路５に入力され、一致信号用論理和回路４の出力１３は‘１’、ステート用論理和回路５の出力１４は‘Ｓ２’となる。ステート用論理和回路５の出力１４‘Ｓ２’と、不一致用次ステートレジスタ群６のうち選択された上から二番目のレジスタに保持されている次ステート１５“Ｓ１”が次ステート出力用セレクタ８に入力され、一致信号用論理和回路４の出力１３‘１’によってステート用論理和回路５の出力１４が選択され、最終的な次ステート２１として‘Ｓ２’が出力される。次ステート２１は、次の演算用の現ステートとして現ステートレジスタ２に格納される。 The match signals 11a to 11d and the next states 12a to 12d output from each cell are input to the match signal logical sum circuit 4 and the state logical sum circuit 5, respectively. The output 13 of the match signal logical sum circuit 4 is '1', the output 14 of the state OR circuit 5 is 'S2'. The output 14′S2 ′ of the state OR circuit 5 and the next state 15 “S1” held in the second register from the selected next state register group 6 for mismatch are the next state output selector 8 , The output 14 of the state OR circuit 5 is selected by the output 13′1 of the coincidence signal OR circuit 4, and “S2” is output as the final next state 21. The next state 21 is stored in the current state register 2 as the current state for the next operation.

このように、この発明のシーケンス制御回路１は、遷移先が多岐にわたる状態遷移や、遷移条件が多ビットにわたる状態遷移等の複雑な状態遷移であっても、同一回路上でプログラマブルに実現可能である。また、各ステートでの条件比較を複数のセル３で並列に実行可能であるため、１クロックで高速に次ステートを決定することが可能である。 As described above, the sequence control circuit 1 according to the present invention can be implemented on the same circuit in a programmable manner even if the transition destination is a complicated state transition such as a state transition having a wide range of transition destinations or a state transition having a multi-bit transition condition. is there. Further, since the condition comparison in each state can be executed in parallel by the plurality of cells 3, it is possible to determine the next state at high speed with one clock.

尚、上記例では現ステートがＳ１の場合にセルを１８個並列に用いて比較を行う場合について説明したが、１８個より少ないセル数で実現することも可能である。以下に、その方法について説明する。
図７は、図３に示したステートマシンを変形し、４個のセルで実現できるようにしたステートマシンの例である。図３においてステートＳ１からの遷移条件が８ビット分のフラグであったところを４ビットずつに分解し、ステートＳ１−１とＳ１−２の二段階で条件比較を行う。ステートＳ１−１では、｛（ａ＝１）｜（ｂ＝１）｝＆（ｃ＝１）＆（ｆ＝１）が成立する比較対象パタンとして以下の３通りの比較を行えばよく、４ビットの比較を３つのセルを用いて行うことができる。
・ａ＝１、ｂ＝１、ｃ＝１、ｆ＝１
・ａ＝１、ｂ＝０、ｃ＝１、ｆ＝１
・ａ＝０、ｂ＝１、ｃ＝１、ｆ＝１ In the above example, a case has been described in which the comparison is performed using 18 cells in parallel when the current state is S1, but it is also possible to realize the comparison with fewer than 18 cells. The method will be described below.
FIG. 7 shows an example of a state machine in which the state machine shown in FIG. 3 is modified to be realized with four cells. In FIG. 3, where the transition condition from the state S1 is a flag of 8 bits, it is decomposed into 4 bits, and the conditions are compared in two stages of the states S1-1 and S1-2. In the state S1-1, the following three types of comparisons may be performed as comparison target patterns in which {(a = 1) | (b = 1)} & (c = 1) & (f = 1) holds. Bit comparison can be performed using three cells.
A = 1, b = 1, c = 1, f = 1
A = 1, b = 0, c = 1, f = 1
A = 0, b = 1, c = 1, f = 1

また、ステートＳ１−２では、｛（ｄ＝１）｜（ｅ＝１）｝＆（ｇ＝０）＆（ｈ＝０）が成立する比較対象パタンとして以下の３通りの比較を行えばよく、４ビットの比較を３つのセルを用いて行うことができる。
・ｄ＝１、ｅ＝１、ｇ＝０、ｈ＝０
・ｄ＝１、ｅ＝０、ｇ＝０、ｈ＝０
・ｄ＝０、ｅ＝１、ｇ＝０、ｈ＝０
このとき、各レジスタ群には、それぞれステートの個数分、即ち、Ｓ０、Ｓ１−１、Ｓ１−２、Ｓ２、Ｓ３用の５個のレジスタが必要となるが、４個のセルで実現可能となる。 In the state S1-2, the following three types of comparisons may be performed as comparison target patterns in which {(d = 1) | (e = 1)} & (g = 0) & (h = 0) is established. A 4-bit comparison can be performed using three cells.
D = 1, e = 1, g = 0, h = 0
D = 1, e = 0, g = 0, h = 0
D = 0, e = 1, g = 0, h = 0
At this time, each register group requires five registers for the number of states, that is, S0, S1-1, S1-2, S2, and S3, but this can be realized with four cells. Become.

以上のように、実施の形態１のシーケンス制御回路１によれば、現ステートを保持する現ステートレジスタ２と、入力データ１０と保持する比較対象値とを比較することにより、比較が一致したことを通知するための一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄとを得る複数のセル３ａ〜３ｄと、複数のセル３ａ〜３ｄの出力である一致信号１１ａ〜１１ｄの論理和を得る一致信号用論理和回路４と、複数のセル３ａ〜３ｄの出力である次ステート１２ａ〜１２ｄの論理和を得るステート用論理和回路５と、複数のセル３ａ〜３ｄで比較が一致しなかった場合に出力する次ステートを保持する複数のレジスタを持つ不一致用次ステートレジスタ群６と、不一致用次ステートレジスタ群６からレジスタを選択する不一致用次ステートセレクタ７と、一致信号用論理和回路４の出力によりステート用論理和回路５の出力と不一致用次ステートセレクタ７の出力を選択する次ステート出力用セレクタ８とを備え、各セル３ａ〜３ｄは、任意のビット位置とビット数の選択値を保持する複数のレジスタを持つビット選択レジスタ群２２と、ビット選択レジスタ群２２の選択されたレジスタのビット位置とビット数の選択値に従って入力データ１０から対応するビット位置とビット数の比較データを選択するビット選択器２３と、比較対象値を保持する複数のレジスタを持つ比較対象レジスタ群２４と、ビット選択器２３で選択された比較データと比較対象レジスタ群２４の選択されたレジスタの比較対象値とを比較し、両者が一致した際に現セル一致信号を出力する比較器２５と、比較対象レジスタ群２４で保持する比較対象値に対応する次ステートを保持する複数のレジスタを持つ次ステートレジスタ群２６と、複数のセル３ａ〜３ｄにおける隣セルの一致信号を取り込むかどうかの選択値を保持する複数のレジスタを持つ一致信号伝達有無レジスタ群２７と、一致信号伝達有無レジスタ群２７の選択されたレジスタの値に基づいて隣セルの一致信号かまたは固定値‘１’を選択する一致信号伝達セレクタ２８と、比較器２５から出力される現セル一致信号と一致信号伝達セレクタ２８の出力に基づいて一致信号を生成する論理積ゲート２９と、生成された一致信号に基づいて次ステートレジスタ群２６の選択されたレジスタの次ステートか、または固定値‘0’を自セルの次ステートとするセル出力選択手段３０と、現ステートレジスタ２の値に基づいて各レジスタ群のそれぞれのレジスタを選択し、その保持するデータを出力するそれぞれのレジスタ選択手段３１，３２，３３，３４とを有し、セル出力選択手段３０によって選択された次ステートを、次の現ステートとして現ステートレジスタ２にフィードバックするようにしたので、様々なデータパス回路の制御に対応可能なシーケンス制御回路を得ることができる。また、複数のデータパス回路を備えた装置において、実施の形態１のシーケンス制御回路を用いることにより、シーケンス制御回路の共有化を行うことができるため、小型化、かつ低消費電力化を可能にする効果がある。 As described above, according to the sequence control circuit 1 of the first embodiment, the comparison is matched by comparing the current state register 2 that holds the current state with the input data 10 and the comparison target value that is held. For a match signal for obtaining a logical sum of a plurality of cells 3a to 3d for obtaining the match signals 11a to 11d and the next states 12a to 12d for notifying each other and a match signal 11a to 11d as an output of the plurality of cells 3a to 3d Output when the logical sum circuit 4, the state logical sum circuit 5 that obtains the logical sum of the next states 12a to 12d, which are the outputs of the plurality of cells 3a to 3d, and the plurality of cells 3a to 3d do not match. A mismatching next state register group 6 having a plurality of registers for holding the next state to be selected, and a mismatching next state register for selecting a register from the mismatching next state register group 6 And a next state output selector 8 that selects the output of the state OR circuit 5 and the output of the mismatch next state selector 7 based on the output of the match signal OR circuit 4. A bit selection register group 22 having a plurality of registers holding selected values of arbitrary bit positions and bit numbers, and input data 10 in accordance with the bit position and bit number selection values of the selected registers of the bit selection register group 22 A bit selector 23 that selects comparison data of a corresponding bit position and number of bits, a comparison target register group 24 having a plurality of registers that hold comparison target values, comparison data selected by the bit selector 23 and a comparison target A comparator 25 that compares a comparison target value of a selected register of the register group 24 and outputs a current cell match signal when the two match; The next state register group 26 having a plurality of registers for holding the next state corresponding to the comparison target value held in the comparison target register group 24, and a selection value for determining whether or not to take in coincidence signals of adjacent cells in the plurality of cells 3a to 3d Match signal transmission presence / absence register group 27 having a plurality of registers for holding and a match signal for selecting a match signal of a neighboring cell or a fixed value “1” based on the value of the selected register of match signal transmission presence / absence register group 27 A signal transmission selector 28, an AND gate 29 that generates a match signal based on the current cell match signal output from the comparator 25 and the output of the match signal transfer selector 28, and a next state register based on the generated match signal A cell output selection means 30 for setting the next state of the selected register of the group 26 or a fixed value '0' as the next state of the own cell; Each register group is selected based on the value of the state register 2, and each register selection means 31, 32, 33, 34 for outputting the data held therein is selected by the cell output selection means 30. Since the set next state is fed back to the current state register 2 as the next current state, it is possible to obtain a sequence control circuit capable of controlling various data path circuits. In addition, in a device including a plurality of data path circuits, the sequence control circuit according to the first embodiment can be used to share the sequence control circuit, which enables downsizing and low power consumption. There is an effect to.

また、実施の形態１のシーケンス制御回路１によれば、不一致用次ステートレジスタ群６と、各セル３ａ〜３ｄ内のビット選択レジスタ群２２と、比較対象レジスタ群２４と、次ステートレジスタ群２６と、一致信号伝達有無レジスタ群２７は、それぞれが備える複数のレジスタに対し、外部より入力されるコンフィグレーションデータ１７を書き込むことが可能であり、かつ、コンフィグレーションデータ１７と同時に入力されるレジスタ指定アドレス信号１８に基づいて不一致用次ステートレジスタ群６か各セル３ａ〜３ｄのレジスタかを指定するアドレスを示すセル内レジスタ指定アドレス信号１９を生成する共通アドレスデコーダ１６と、セル内レジスタ指定アドレス信号１９に基づいて各セル３ａ〜３ｄ内のそれぞれのレジスタを指定するアドレスを生成するセル内アドレスデコーダ３５とを備えたので、制御するデータパス回路が変更されてもコンフィグレーションデータの入れ替えによりシーケンス制御を変更可能であり、様々なデータパス回路の制御に対応可能となる効果がある。 Further, according to the sequence control circuit 1 of the first embodiment, the mismatching next state register group 6, the bit selection register group 22 in each of the cells 3a to 3d, the comparison target register group 24, and the next state register group 26 The coincidence signal transmission presence / absence register group 27 can write configuration data 17 input from the outside to a plurality of registers included therein, and register designation input simultaneously with the configuration data 17 A common address decoder 16 for generating an in-cell register designation address signal 19 indicating an address for designating whether the next state register group 6 for mismatching or the register of each of the cells 3a to 3d based on the address signal 18, and an in-cell register designation address signal 19 for each register in each cell 3a-3d. Since it has an in-cell address decoder 35 for generating an address to be determined, the sequence control can be changed by replacing the configuration data even if the data path circuit to be controlled is changed. There is a possible effect.

実施の形態２．
図８はこの発明のシーケンス制御回路を用いた制御回路の構成を示すブロック図である。
制御回路４６は、シーケンス制御回路１と、データパス回路４８への制御信号を生成する制御信号生成部４７から構成される。
先ず、シーケンス制御回路１は、制御動作を開始する前に外部よりコンフィグレーションデータ１７とレジスタ指定アドレス信号１８が入力され、データパス回路４８のシーケンス制御用の回路として構成される。制御動作開始後は、シーケンス制御回路１は入力データ１０によってステート出力２１を決定し、制御信号生成部４７に出力する。制御信号生成部４７は、ステート出力２１に従って制御信号４９を生成し、データパス回路４８を制御する。
シーケンス制御回路１は、コンフィグレーションデータ１７を書きかえることによって様々なシーケンス制御を実現可能であり、制御信号生成部４７とデータパス回路４８の変更にも対応可能である。また、データパス回路４８が動的再構成可能な回路である場合、制御信号生成部４７も動的再構成可能な回路により実装することで、動的再構成可能な制御回路として構成することが可能である。 Embodiment 2. FIG.
FIG. 8 is a block diagram showing a configuration of a control circuit using the sequence control circuit of the present invention.
The control circuit 46 includes a sequence control circuit 1 and a control signal generation unit 47 that generates a control signal to the data path circuit 48.
First, the sequence control circuit 1 is configured as a sequence control circuit for the data path circuit 48 by receiving the configuration data 17 and the register designation address signal 18 from outside before starting the control operation. After the start of the control operation, the sequence control circuit 1 determines the state output 21 based on the input data 10 and outputs it to the control signal generation unit 47. The control signal generator 47 generates a control signal 49 according to the state output 21 and controls the data path circuit 48.
The sequence control circuit 1 can realize various sequence controls by rewriting the configuration data 17, and can cope with changes in the control signal generator 47 and the data path circuit 48. Further, when the data path circuit 48 is a dynamically reconfigurable circuit, the control signal generation unit 47 can also be configured as a dynamically reconfigurable control circuit by being mounted by a dynamically reconfigurable circuit. Is possible.

以上のように、実施の形態２の制御回路４６によれば、実施の形態１のシーケンス制御回路１と、シーケンス制御回路１によって決定されたステートに従って制御信号を生成する制御信号生成部４７を備えたので、様々なデータパス回路４８の制御に対応可能な制御回路を実現することができる。 As described above, the control circuit 46 according to the second embodiment includes the sequence control circuit 1 according to the first embodiment and the control signal generation unit 47 that generates a control signal according to the state determined by the sequence control circuit 1. Therefore, it is possible to realize a control circuit that can cope with various controls of the data path circuit 48.

また、実施の形態２の制御回路４６によれば、制御信号生成部４７を動的再構成可能な回路により構成したので、動的再構成可能な制御回路を実現することができる。 Further, according to the control circuit 46 of the second embodiment, since the control signal generation unit 47 is configured by a dynamically reconfigurable circuit, a dynamically reconfigurable control circuit can be realized.

実施の形態３．
図９はこの発明のシーケンス制御回路を用いた制御回路の構成を示すブロック図である。
制御回路４６は、シーケンス制御回路１と、複数のデータパス回路４８ａ〜４８ｚへの制御信号をそれぞれ生成する複数の制御信号生成部４７ａ〜４７ｚと、シーケンス制御回路１の出力であるステート出力２１の接続先を選択するスイッチ５０から構成される。尚、複数の制御信号生成部４７ａ〜４７ｚ及びデータパス回路４８ａ〜４８ｚの設置数は任意の数である。 Embodiment 3 FIG.
FIG. 9 is a block diagram showing a configuration of a control circuit using the sequence control circuit of the present invention.
The control circuit 46 includes a sequence control circuit 1, a plurality of control signal generation units 47 a to 47 z that respectively generate control signals to the plurality of data path circuits 48 a to 48 z, and a state output 21 that is an output of the sequence control circuit 1. The switch 50 is used to select a connection destination. The number of the control signal generators 47a to 47z and the data path circuits 48a to 48z installed is an arbitrary number.

先ず、シーケンス制御回路１は、制御動作を開始する前に外部よりコンフィグレーションデータ１７とレジスタ指定アドレス信号１８が入力され、データパス回路４８ａ〜４８ｚのシーケンス制御用の回路として構成される。制御動作開始後、シーケンス制御回路１は入力データ１０によってステート出力２１を決定しスイッチ５０に出力する。制御するデータパス回路４８ａ〜４８ｚに対応した制御信号生成部４７ａ〜４７ｚへステート出力２１が入力されるように、制御先選択信号５２をスイッチ５０に入力する。即ち、データパス回路４８ａ用の制御回路を構成する場合はステート出力２１の接続先が信号線５１ａとなるような制御先選択信号５２をスイッチ５０へ入力し、データパス４８ｂ用の制御回路を構成する場合はステート出力２１の接続先が信号線５１ｂとなるような制御先選択信号５２をスイッチ５０へ入力し、以下同様に、データパス４８ｚ用の制御回路を構成する場合はステート出力２１の接続先が信号線５１ｚとなるような制御先選択信号５２をスイッチ５０へ入力する。 First, the sequence control circuit 1 is configured as a sequence control circuit for the data path circuits 48a to 48z by receiving the configuration data 17 and the register designation address signal 18 from the outside before starting the control operation. After starting the control operation, the sequence control circuit 1 determines the state output 21 based on the input data 10 and outputs it to the switch 50. The control destination selection signal 52 is input to the switch 50 so that the state output 21 is input to the control signal generators 47a to 47z corresponding to the data path circuits 48a to 48z to be controlled. That is, when configuring the control circuit for the data path circuit 48a, the control destination selection signal 52 is input to the switch 50 so that the connection destination of the state output 21 becomes the signal line 51a, and the control circuit for the data path 48b is configured. In this case, a control destination selection signal 52 is input to the switch 50 so that the connection destination of the state output 21 becomes the signal line 51b. Similarly, in the case of configuring a control circuit for the data path 48z, connection of the state output 21 is performed. A control destination selection signal 52 is input to the switch 50 so that the destination is the signal line 51z.

スイッチ５０によりステート出力２１が接続された制御信号生成部４７ａ〜４７ｚは、ステート出力２１に従って制御信号４９ａ〜４９ｚを生成し、データパス回路４８ａ〜４８ｚを制御する。予め、シーケンス制御回路１に複数のデータパス回路用のコンフィグレーションデータ１７を入力すれば、制御先選択信号５２を動的に切り替えることで、複数のデータパス回路間で制御回路をタイムシェアリングすることが可能となる。 The control signal generators 47a to 47z to which the state output 21 is connected by the switch 50 generate control signals 49a to 49z according to the state output 21 and control the data path circuits 48a to 48z. If the configuration data 17 for a plurality of data path circuits is input to the sequence control circuit 1 in advance, the control circuit is time-shared between the plurality of data path circuits by dynamically switching the control destination selection signal 52. It becomes possible.

以上のように、実施の形態３の制御回路によれば、実施の形態１のシーケンス制御回路１と、シーケンス制御回路１によって決定されたステートに従って制御信号を生成する複数の制御信号生成部４７ａ〜４７ｚと、これら複数の制御信号生成部４７ａ〜４７ｚのうち、ステートを入力する制御信号生成部４７ａ〜４７ｚを選択するスイッチ５０とを備えたので、スイッチ５０によりシーケンス制御回路１のステートを入力する制御信号生成部４７ａ〜４７ｚを動的に切り替えることにより、複数のデータバス回路４８ａ〜４８ｚ間で制御回路をタイムシェアリングすることができる。 As described above, according to the control circuit of the third embodiment, the sequence control circuit 1 of the first embodiment and the plurality of control signal generation units 47 a to 47 that generate the control signal according to the state determined by the sequence control circuit 1. 47z and the switch 50 for selecting the control signal generators 47a to 47z for inputting the state among the plurality of control signal generators 47a to 47z, the state of the sequence control circuit 1 is input by the switch 50. By dynamically switching the control signal generation units 47a to 47z, the control circuit can be time shared among the plurality of data bus circuits 48a to 48z.

１シーケンス制御回路、２現ステートレジスタ、３ａ〜３ｄセル、４一致信号用論理和回路、５ステート用論理和回路、６不一致用次ステートレジスタ群、７不一致用次ステートセレクタ（ＭＵＸ）、８次ステート出力用セレクタ（ＭＵＸ）、９現ステート、１０入力データ、１１ａ〜１１ｄ一致信号、１２ａ〜１２ｄ次ステート、１３，１４，１５，４３出力、１６共通アドレスデコーダ、１７コンフィグレーションデータ、１８レジスタ指定アドレス信号、１９セル内レジスタ指定アドレス信号、２０，４４，４５固定値、２１ステート出力、２２ビット選択レジスタ群、２３ビット選択器、２４比較対象レジスタ群、２５比較器、２６次ステートレジスタ群、２７一致信号伝達有無レジスタ群、２８一致信号伝達セレクタ（ＭＵＸ）、２９論理積ゲート、３０セル出力選択手段（ＭＵＸ）、３１，３２，３３，３４レジスタ選択手段（ＭＵＸ）、３５セル内アドレスデコーダ、３６選択値、３７比較データ、３８比較対象値、３９現セル一致信号、４０選択値、４１選択されたレジスタの次ステート、４２セル内のアドレス信号、４６制御回路、４７，４７ａ〜４７ｚ制御信号生成部、４８，４８ａ〜４８ｚデータパス回路、４９，４９ａ〜４９ｚ制御信号、５０スイッチ、５１ａ〜５１ｚ信号線、５２制御先選択信号。 DESCRIPTION OF SYMBOLS 1 Sequence control circuit, 2 Current state register, 3a-3d cell, 4 Matching signal OR circuit, 5 State OR circuit, 6 Mismatch next state register group, 7 Mismatch next state selector (MUX), 8th order State output selector (MUX), 9 Current state, 10 input data, 11a to 11d match signal, 12a to 12d Next state, 13, 14, 15, 43 outputs, 16 Common address decoder, 17 Configuration data, 18 Register designation Address signal, 19-cell register designation address signal, 20, 44, 45 fixed value, 21-state output, 22-bit selection register group, 23-bit selector, 24 comparison target register group, 25 comparator, 26th-order state register group, 27 Match signal transmission presence / absence register group, 2 Match signal transmission selector (MUX), 29 AND gate, 30 Cell output selection means (MUX), 31, 32, 33, 34 Register selection means (MUX), 35 In-cell address decoder, 36 Selection value, 37 Comparison data, 38 Comparison target value, 39 Current cell match signal, 40 Selected value, 41 Next state of selected register, 42 Address signal in cell, 46 Control circuit, 47, 47a to 47z Control signal generator, 48, 48a to 48z Data path circuit, 49, 49a to 49z control signal, 50 switch, 51a to 51z signal line, 52 control destination selection signal.

Claims

A current state register holding the current state; and
A plurality of cells for obtaining a match signal and a next state for notifying that the comparison is matched by comparing the input data and the comparison target value to be held,
A logical OR circuit for a coincidence signal for obtaining a logical sum of coincidence signals that are outputs of the plurality of cells;
A state OR circuit for obtaining a logical OR of the next states that are outputs of the plurality of cells;
A next state register group for mismatching having a plurality of registers for holding a next state to be output when the comparison does not match in the plurality of cells;
A mismatching next state selector for selecting a register from the mismatching next state register group;
A next state output selector that selects an output of the state OR circuit and an output of the mismatch next state selector by an output of the match signal OR circuit;
Each cell
A bit selection register group having a plurality of registers holding arbitrary bit positions and selection values of the number of bits;
A bit selector that selects the corresponding bit position and bit number comparison data from the input data according to the bit position and bit number selection value of the selected register of the bit selection register group;
A comparison target register group having a plurality of registers for holding a comparison target value;
A comparator that compares the comparison data selected by the bit selector with the comparison target value of the selected register of the comparison target register group, and outputs a current cell match signal when they match,
A next state register group having a plurality of registers for holding a next state corresponding to a comparison target value held in the comparison target register group;
A match signal transmission presence / absence register group having a plurality of registers for holding a selection value as to whether or not to take in a match signal of an adjacent cell in the plurality of cells;
A coincidence signal transmission selector that selects a coincidence signal of the adjacent cell or a fixed value '1' based on a value of a selected register of the coincidence signal transmission presence / absence register group;
An AND gate for generating a match signal based on the current cell match signal output from the comparator and the output of the match signal transmission selector;
Cell output selection means for setting a next state of the selected register of the next state register group based on the generated match signal or a fixed value '0' as a next state of the own cell;
Each register selecting means for selecting each register of each register group based on the value of the current state register and outputting the data held therein,
A sequence control circuit for feeding back a next state selected by the cell output selection means to a current state register as a next current state.

The next state register group for mismatch, the bit selection register group in each cell, the comparison target register group, the next state register group, and the match signal transmission presence / absence register group are externally input to a plurality of registers. Configuration data can be written,
And,
A common address decoder for generating an in-cell register designation address signal indicating an address for designating whether the next state register group for mismatching or a register of each cell based on a register designation address signal input simultaneously with the configuration data;
2. The sequence control circuit according to claim 1, further comprising an in-cell address decoder for generating an address for designating each register in each cell based on the in-cell register designation address signal.

A control circuit comprising: the sequence control circuit according to claim 1; and a control signal generation unit that generates a control signal according to a state determined by the sequence control circuit.

The sequence control circuit according to claim 1, a plurality of control signal generation units that generate a control signal according to a state determined by the sequence control circuit, and the state among the plurality of control signal generation units And a switch for selecting a control signal generation unit for inputting the control signal.

5. The control circuit according to claim 3, wherein the control signal generation unit is configured by a dynamically reconfigurable circuit.