JP2011044217A - Semiconductor storage device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device which secures time required for reading out data in a memory cell even if an operational frequency is high and restrains an increase in a layout area. <P>SOLUTION: The semiconductor storage device starts to execute precharging to bit lines connected to memory cells corresponding to four candidate addresses when the candidates of read destination addresses are narrowed down to the four candidates addresses t6, and reads out, through a first sense amplifier, data stored in a memory cell, which corresponds to one candidate address between two candidate addresses, after the read destination addresses are narrowed down to the two candidate addresses t7, and reads out, through a second sense amplifier, data stored in the memory cell corresponding to the other candidate address, and then selects either the data read through the first sense amplifier or the data read through the second sense amplifier to output it after the read destination addresses are established t8. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、特に指定されたアドレスのデータ（記憶内容）を読み出すことが可能な半導体記憶装置（例えば、ＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］装置）に関するものである。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device (for example, an EEPROM (Electrically Erasable and Programmable Read Only Memory) device) capable of reading data (stored contents) at a specified address.

従来の半導体記憶装置について、ここでは、ＳＰＩ［Serial Peripheral Interface］ＢＵＳ対応ＥＥＰＲＯＭ装置を例に挙げて説明する。従来のＥＥＰＲＯＭ装置の要部構成例を図８に示す。   Here, a conventional semiconductor memory device will be described by taking an SPI (Serial Peripheral Interface) BUS-compatible EEPROM device as an example. FIG. 8 shows a configuration example of a main part of a conventional EEPROM device.

図８に示す従来のＥＥＰＲＯＭ装置は、各アドレスのメモリセルに１ビットのデータを記憶するアドレス数が２５６（＝２8）のメモリであって、ｎ（ｎは偶数）本のビット線ＢＬ１〜ＢＬｎと、ｍ（＝２５６／ｎ）本のワード線ＷＬ１〜ＷＬｍと、２５６個のメモリセルＭＣ０〜ＭＣ２５５と、１個のセンスアンプＳＡ０と、制御部ＣＰ０とを備えている。 The conventional EEPROM device shown in FIG. 8 is a memory having 256 (= 2 8 ) addresses for storing 1-bit data in each address memory cell, and n (n is an even number) bit lines BL1 to BL1. BLn, m (= 256 / n) word lines WL1 to WLm, 256 memory cells MC0 to MC255, one sense amplifier SA0, and a control unit CP0 are provided.

制御部ＣＰ０は、動作周波数のクロック信号ＳＣＫと、入力信号ＳＩとを外部から入力し、クロック信号ＳＣＫ及び入力信号ＳＩに基づいて各種信号を生成し、その各種信号をＥＥＰＲＯＭ装置の各部に供給する。そして、図８に示す従来のＥＥＰＲＯＭ装置が読み出し動作を行う際には、入力信号ＳＩとして、８ビットの読み出し先アドレスＡ７〜Ａ０が外部から制御部ＣＰ０に順次入力される。   The control unit CP0 receives the clock signal SCK of the operating frequency and the input signal SI from the outside, generates various signals based on the clock signal SCK and the input signal SI, and supplies the various signals to each part of the EEPROM device. . When the conventional EEPROM device shown in FIG. 8 performs a read operation, 8-bit read destination addresses A7 to A0 are sequentially input from the outside to the control unit CP0 as the input signal SI.

読み出し先アドレスの最下位ビットＡ０の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ８（図１０参照）で読み出し先アドレスがＥＥＰＲＯＭ装置内で確定し、その時点ｔ８からクロック信号ＳＣＫの０．５クロック経過した時点ｔ８’（図１０参照）で読み出し先アドレスのデータがセンスアンプＳＡ０から出力される。このように、図８に示す従来のＥＥＰＲＯＭ装置の構成では、アクセスするアドレスが確定した後、そのデータが出力信号ＳＯとして出力されるまでの期間Ｐ１（図１０参照）が動作周波数の０．５クロック分しか無いため、動作周波数が高い場合、メモリセルのデータを読み出す時間（より具体的にはビットラインをプリチャージする時間）が不足してしまうおそれがあった。   At the time t8 (see FIG. 10) when the clock signal SCK rises while the least significant bit A0 of the read destination address is being input, the read destination address is determined in the EEPROM device, and 0.5 clocks of the clock signal SCK have elapsed since that time t8. At the time t8 ′ (see FIG. 10), the data at the read destination address is output from the sense amplifier SA0. Thus, in the configuration of the conventional EEPROM device shown in FIG. 8, the period P1 (see FIG. 10) until the data is output as the output signal SO after the address to be accessed is fixed is 0.5. Since there are only clocks, when the operating frequency is high, there is a possibility that the time for reading the data of the memory cell (more specifically, the time for precharging the bit line) may be insufficient.

そこで、その対策品であって、動作周波数が高い場合でもメモリセルのデータを読み出す時間を確保することができる従来のＥＥＰＲＯＭ装置の要部構成例を図９に示す。なお、図９において図８と同一の部分には同一の符号を付す。   Therefore, FIG. 9 shows an example of a configuration of a main part of a conventional EEPROM device which is a countermeasure product and can secure a time for reading data in a memory cell even when the operating frequency is high. In FIG. 9, the same parts as those in FIG.

図９に示す従来のＥＥＰＲＯＭ装置は、各アドレスのメモリセルに１ビットのデータを記憶するアドレス数が２５６（＝２8）のメモリであって、ｎ（ｎ偶数）本のビット線ＢＬ１〜ＢＬｎ、ｍ（＝２５６／ｎ）本のワード線ＷＬ１〜ＷＬｍと、２５６個のメモリセルＭＣ０〜ＭＣ２５５と、２個のセンスアンプＳＡ１及びＳＡ２と、セレクタＳ１と、制御部ＣＰ１’とを備えている。 The conventional EEPROM device shown in FIG. 9 is a memory having 256 (= 2 8 ) addresses for storing 1-bit data in each address memory cell, and n (n even number) bit lines BL1 to BLn. , M (= 256 / n) word lines WL1 to WLm, 256 memory cells MC0 to MC255, two sense amplifiers SA1 and SA2, a selector S1, and a control unit CP1 ′. .

センスアンプＳＡ１は、ビット線ＢＬ１、ＢＬ３、…、ＢＬｎ−１に接続されているため、アドレスの最下位ビットＡ０が「０」であるメモリセル（アドレス“０（１０進数）”のメモリセルＭＣ０、アドレス“２（１０進数）”のＭＣ２、…、アドレス“２５４（１０進数）”のＭＣ２５４）のデータ読み出しが可能である。これに対して、センスアンプＳＡ２は、ビット線ＢＬ２、ＢＬ４、…、ＢＬｎに接続されているため、アドレスの最下位ビットＡ０が「１」であるメモリセル（アドレス“１（１０進数）”のメモリセルＭＣ１、アドレス“３（１０進数）”のＭＣ３、…、アドレス“２５５（１０進数）”のＭＣ２５５）のデータ読み出しが可能である。   Since the sense amplifier SA1 is connected to the bit lines BL1, BL3,..., BLn-1, the memory cell MC0 of the memory cell (address “0 (decimal number)”) in which the least significant bit A0 of the address is “0”. , MC2 at address “2 (decimal number),..., MC254 at address“ 254 (decimal number) ”can be read. On the other hand, since the sense amplifier SA2 is connected to the bit lines BL2, BL4,..., BLn, the memory cell (address “1 (decimal number)”) in which the least significant bit A0 of the address is “1”. Data read from the memory cell MC1, MC3 at address “3 (decimal number),..., MC255 at address“ 255 (decimal number) ”is possible.

制御部ＣＰ１’は、動作周波数のクロック信号ＳＣＫと、入力信号ＳＩとを外部から入力し、クロック信号ＳＣＫ及び入力信号ＳＩに基づいて各種信号を生成し、その各種信号をＥＥＰＲＯＭ装置の各部に供給する。そして、図９に示す従来のＥＥＰＲＯＭ装置が読み出し動作を行う際には、入力信号ＳＩとして、８ビットの読み出し先アドレスＡ７〜Ａ０が外部から制御部ＣＰ１’に順次入力される。   The control unit CP1 ′ receives the clock signal SCK of the operating frequency and the input signal SI from the outside, generates various signals based on the clock signal SCK and the input signal SI, and supplies the various signals to each part of the EEPROM device. To do. When the conventional EEPROM device shown in FIG. 9 performs a read operation, 8-bit read destination addresses A7 to A0 are sequentially input from the outside to the control unit CP1 'as the input signal SI.

読み出し先アドレスの７番目ビットＡ１の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ７（図１０参照）で読み出し先アドレスの最上位ビットＡ７〜７番目ビットＡ１がＥＥＰＲＯＭ装置内で確定しているので、読み出し先アドレスの候補は２つに絞られている。そこで、時点ｔ７以降、２つの候補アドレスのうち最下位ビットが「０」である方のアドレスのデータをセンスアンプＳＡ１で読み出し、２つの候補アドレスのうち最下位ビットが「１」である方のアドレスのデータをセンスアンプＳＡ２で読み出す。その後、読み出し先アドレスの最下位ビットＡ０の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ８（図１０参照）で読み出し先アドレスがＥＥＰＲＯＭ装置内で確定し、その時点ｔ８からクロック信号ＳＣＫの０．５クロック経過した時点ｔ８’（図１０参照）で読み出し先アドレスのデータがセレクタＳ１によって選択され、セレクタＳ１から出力信号ＳＯとして出力される。   Since the most significant bit A7 to the seventh bit A1 of the read destination address are fixed in the EEPROM device at the time t7 (see FIG. 10) when the clock signal SCK rises during the input of the seventh bit A1 of the read destination address. There are two candidate read destination addresses. Therefore, after time t7, the data of the address whose least significant bit is “0” out of the two candidate addresses is read by the sense amplifier SA1, and the data whose least significant bit is “1” out of the two candidate addresses. The address data is read by the sense amplifier SA2. Thereafter, the read destination address is determined in the EEPROM device at time t8 (see FIG. 10) when the clock signal SCK rises while the least significant bit A0 of the read destination address is being input. At the time point t8 ′ (see FIG. 10) when the clock has elapsed, the data at the read destination address is selected by the selector S1 and output from the selector S1 as the output signal SO.

次に、図９に示す従来のＥＥＰＲＯＭ装置の詳細な部分構成を図１１に示す。また、図９及び図１１に示す従来のＥＥＰＲＯＭ装置の各種信号波形及び各部電位を図１２に示す。   Next, FIG. 11 shows a detailed partial configuration of the conventional EEPROM device shown in FIG. FIG. 12 shows various signal waveforms and potentials of the respective parts of the conventional EEPROM device shown in FIGS.

センスアンプＳＡ１は、互いにサイズの異なるＰチャネルＭＯＳトランジスタ１１及び１２と、ＰチャネルＭＯＳトランジスタ１１及び１２のドレインとデータラインＤＬ１との間に設けられるサイリスタ１３と、ＰチャネルＭＯＳトランジスタ１１及び１２のドレインに入力端が接続されるインバータゲート１４とを備えている。同様に、センスアンプＳＡ２は、互いにサイズの異なるＰチャネルＭＯＳトランジスタ２１及び２２と、ＰチャネルＭＯＳトランジスタ２１及び２２のドレインとデータラインＤＬ２との間に設けられるサイリスタ２３と、ＰチャネルＭＯＳトランジスタ２１及び２２のドレインに入力端が接続されるインバータゲート２４とを備えている。   The sense amplifier SA1 includes P channel MOS transistors 11 and 12 having different sizes, a thyristor 13 provided between the drains of the P channel MOS transistors 11 and 12 and the data line DL1, and the drains of the P channel MOS transistors 11 and 12. And an inverter gate 14 to which an input terminal is connected. Similarly, sense amplifier SA2 includes P-channel MOS transistors 21 and 22 having different sizes, thyristor 23 provided between the drains of P-channel MOS transistors 21 and 22 and data line DL2, and P-channel MOS transistors 21 and 22 And an inverter gate 24 having an input terminal connected to the drain of the inverter 22.

各メモリセルは、選択用トランジスタＳＴと、コントロールゲートと伝導チャネルとの間にフローティングゲートを有するメモリトランジスタＭＴとを備えている。ａ行目ｂ列目のメモリセルでは、選択用トランジスタＳＴのドレインがｂ列目のビットラインＢＬｂに接続され、選択用トランジスタＳＴのゲートがａ行目のワードラインＷＬａに接続され、選択用トランジスタＳＴのソースがメモリトランジスタＭＴのドレインに接続され、メモリトランジスタＭＴのコントロールゲートがａ行目のコントロールラインＣＬａに接続され、メモリトランジスタＭＴのソースがａ行目のソースラインＳＬａに接続される。   Each memory cell includes a selection transistor ST and a memory transistor MT having a floating gate between a control gate and a conduction channel. In the memory cell in the a-th row and the b-th column, the drain of the selection transistor ST is connected to the bit line BLb in the b-th column, the gate of the selection transistor ST is connected to the word line WLa in the a-th row, and the selection transistor The source of ST is connected to the drain of the memory transistor MT, the control gate of the memory transistor MT is connected to the a-th line control line CLa, and the source of the memory transistor MT is connected to the a-th line source line SLa.

ａ行目ｂ列目のメモリセルにデータ「１」を書き込む際には、例えば、ａ行目のワードラインＷＬａとａ行目のコントロールラインＣＬａを１７［Ｖ］にし、ｂ列目のビットラインＢＬｂをオープン状態にし、ａ行目のソースラインＳＬａを０［Ｖ］にするとよい。これにより、当該メモリセル内の選択用トランジスタＳＴがオンになり、当該メモリセル内のメモリトランジスタＭＴのフローティングゲートに電子が注入され、当該メモリセル内のメモリトランジスタＭＴの閾値電圧が大きくなる。この閾値電圧の状態がデータ「１」に対応している。   When writing data “1” to the memory cell in the a-th row and the b-th column, for example, the word line WLa in the a-th row and the control line CLa in the a-th row are set to 17 [V], and the bit line in the b-th row It is preferable to set BLb to an open state and set the source line SLa of the a-th row to 0 [V]. As a result, the selection transistor ST in the memory cell is turned on, electrons are injected into the floating gate of the memory transistor MT in the memory cell, and the threshold voltage of the memory transistor MT in the memory cell increases. This threshold voltage state corresponds to data “1”.

これに対して、ａ行目ｂ列目のメモリセルにデータ「０」を書き込む際には、ａ行目のワードラインＷＬａを１７［Ｖ］にし、ａ行目のコントロールラインＣＬａを０［Ｖ］にし、ｂ列目のビットラインＢＬｂを１４［Ｖ］にし、ａ行目のソースラインＳＬａをオープン状態にするとよい。これにより、当該メモリセル内の選択用トランジスタＳＴがオンになり、当該メモリセル内のメモリトランジスタＭＴのフローティングゲートから電子が放出され、当該メモリセル内のメモリトランジスタＭＴの閾値電圧が小さくなる。この閾値電圧の状態がデータ「０」に対応している。   On the other hand, when data “0” is written in the memory cell in the a-th row and the b-th column, the word line WLa in the a-th row is set to 17 [V], and the control line CLa in the a-th row is set to 0 [V]. ], The bit line BLb in the b-th column is set to 14 [V], and the source line SLa in the a-th row is preferably opened. Thereby, the selection transistor ST in the memory cell is turned on, electrons are emitted from the floating gate of the memory transistor MT in the memory cell, and the threshold voltage of the memory transistor MT in the memory cell is reduced. This threshold voltage state corresponds to data “0”.

以下、読み出し動作について説明する。図９及び図１１に示す従来のＥＥＰＲＯＭ装置が読み出し動作を行う際には、入力信号ＳＩとして、８ビットの読み出し先アドレスＡ７〜Ａ０が外部から制御部ＣＰ１’に順次入力される。読み出し先アドレスの６番目ビットＡ２の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ６（図１２参照）で読み出し先アドレスの最上位ビットＡ７〜６番目ビットＡ２がＥＥＰＲＯＭ装置内で確定している。   Hereinafter, the read operation will be described. When the conventional EEPROM device shown in FIGS. 9 and 11 performs a read operation, 8-bit read destination addresses A7 to A0 are sequentially input from the outside to the controller CP1 'as the input signal SI. At the time t6 (see FIG. 12) when the clock signal SCK rises during the input of the sixth bit A2 of the read destination address, the most significant bit A7 to the sixth bit A2 of the read destination address are determined in the EEPROM device.

読み出し先アドレスの最上位ビットＡ７〜６番目ビットＡ２までの確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ６’（図１２参照）で、制御部ＣＰ１’は、センスアンプＳＡ１及びＳＡ２に供給しているイネーブル信号ＳＡＥＮＢのレベルをＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、センスアンプＳＡ１及びＳＡ２がディセーブル状態からイネーブル状態に切り替わる。したがって、時点ｔ６’からデータラインＤＬ１及びＤＬ２のプリチャージが始まる。   At time t6 ′ (see FIG. 12) when the clock signal SCK first falls after the most significant bit A7 to the sixth bit A2 of the read destination address are determined, the control unit CP1 ′ supplies the sense amplifiers SA1 and SA2. The level of the enable signal SAENB is switched from High level to Low level. As a result, the sense amplifiers SA1 and SA2 are switched from the disabled state to the enabled state. Therefore, precharging of the data lines DL1 and DL2 starts from the time point t6 '.

また、時点ｔ６’において、センスアンプＳＡ１及びＳＡ２の出力電流量を調整するための信号ＰｃｈａＢがＨｉｇｈレベルからＬｏｗレベルに切り替わる。信号ＰｃｈａＢがＬｏｗレベルである場合、ＰチャネルＭＯＳトランジスタ１１及び２１がオフになり、ＰチャネルＭＯＳトランジスタ１２及び２２がオンになって、センスアンプＳＡ１及びＳＡ２の出力電流量が大きくなる。   At time t6 ', the signal PchaB for adjusting the output current amounts of the sense amplifiers SA1 and SA2 is switched from the high level to the low level. When the signal PchaB is at the low level, the P-channel MOS transistors 11 and 21 are turned off, the P-channel MOS transistors 12 and 22 are turned on, and the output current amounts of the sense amplifiers SA1 and SA2 are increased.

次に、読み出し先アドレスの７番目ビットＡ１の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ７（図１２参照）で、読み出し先アドレスの最上位ビットＡ７〜７番目ビットＡ１がＥＥＰＲＯＭ装置内で確定し、読み出し先アドレスの候補が２つに絞られる。時点ｔ７において、制御部ＣＰ１’は、制御部ＣＰ１’内部のビットライン選択用トランジスタを制御するためのデコードブロック（不図示）に供給しているイネーブル信号ＹＤＥＣＥＮをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、制御部ＣＰ１’内部のビットライン選択用トランジスタを制御するためのデコードブロックがディセーブル状態からイネーブル状態に切り替わる。   Next, at time t7 (see FIG. 12) when the clock signal SCK rises during the input of the seventh bit A1 of the read destination address, the most significant bit A7 to the seventh bit A1 of the read destination address are determined in the EEPROM device. The candidates for the read destination address are narrowed down to two. At time t7, the control unit CP1 'switches the enable signal YDECEN supplied to the decode block (not shown) for controlling the bit line selection transistor inside the control unit CP1' from the Low level to the High level. As a result, the decode block for controlling the bit line selection transistor in the control unit CP1 'is switched from the disabled state to the enabled state.

制御部ＣＰ１’内部のビットライン選択用トランジスタを制御するためのデコードブロックは、２つの候補アドレスに対応するビットライン選択用トランジスタをオフからオンに切り替え、それ以外のビットライン選択用トランジスタをオフのままにする。例えば、最上位ビットＡ７〜７番目ビットＡ１が全て「０」である場合、候補アドレスは“０（１０進数）”と“１（１０進数）”であるので、候補アドレスに対応するビットライン選択用トランジスタＢＴ１及びＢＴ２をオフからオンに切り替え、それ以外のビットライン選択用トランジスタＢＴ３〜ＢＴｎをオフのままにする。   The decode block for controlling the bit line selection transistors in the control unit CP1 ′ switches the bit line selection transistors corresponding to the two candidate addresses from off to on, and turns off the other bit line selection transistors. Leave. For example, when the most significant bit A7 to the seventh bit A1 are all “0”, the candidate addresses are “0 (decimal number)” and “1 (decimal number)”, so the bit line selection corresponding to the candidate address is selected. The transistors BT1 and BT2 are switched from off to on, and the other bit line selection transistors BT3 to BTn are kept off.

したがって、時点ｔ７から２つの候補アドレスに対応する２本のビットラインのプリチャージが始まる。なお、このビットラインのプリチャージ開始に伴い、データラインＤＬ１及びＤＬ２の電位が一時的に若干低下する。   Therefore, precharging of the two bit lines corresponding to the two candidate addresses starts from time t7. As the bit line precharge starts, the potentials of the data lines DL1 and DL2 temporarily decrease slightly.

次に、読み出し先アドレスの最上位ビットＡ７〜７番目ビットＡ１の確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ７’（図１２参照）で、制御部ＣＰ１’は、制御部ＣＰ１’内部のワードライン制御用デコードブロック（不図示）に供給しているイネーブル信号ＷＬＤＩＳＢをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、制御部ＣＰ１’内部のワードライン制御用デコードブロックがディセーブル状態からイネーブル状態に切り替わる。   Next, at the time t7 ′ (see FIG. 12) when the clock signal SCK first falls after the most significant bit A7 to the seventh bit A1 of the read destination address are determined, the control unit CP1 ′ The enable signal WLDISB supplied to the word line control decode block (not shown) is switched from Low level to High level. As a result, the word line control decode block in the control unit CP1 'is switched from the disabled state to the enabled state.

制御部ＣＰ１’内部のワードライン制御用デコードブロックは、２つの候補アドレスに対応するワードラインの電位を０［Ｖ］からＶｃｃに切り替え、それ以外のワードラインを０［Ｖ］のままにする。例えば、最上位ビットＡ７〜７番目ビットＡ１が全て「０」である場合、候補アドレスは“０（１０進数）”と“１（１０進数）”であるので、候補アドレスに対応するワードラインＷＬ１の電位を０［Ｖ］からＶｃｃに切り替え、それ以外のワードラインＷＬ２〜ＷＬｍを０［Ｖ］のままにする。   The decode block for word line control in the control unit CP1 'switches the potential of the word line corresponding to the two candidate addresses from 0 [V] to Vcc, and leaves the other word lines at 0 [V]. For example, when the most significant bit A7 to the seventh bit A1 are all “0”, the candidate addresses are “0 (decimal number)” and “1 (decimal number)”, so the word line WL1 corresponding to the candidate address Is switched from 0 [V] to Vcc, and the other word lines WL2 to WLm are kept at 0 [V].

また、時点ｔ７’において、制御部ＣＰ１’は、２つの候補アドレスに対応するコントロールラインの電位を０［Ｖ］から１［Ｖ］に切り替え、２つの候補アドレスに対応するソースラインの電位を０［Ｖ］にする。   At time t7 ′, the control unit CP1 ′ switches the potential of the control line corresponding to the two candidate addresses from 0 [V] to 1 [V], and sets the potential of the source line corresponding to the two candidate addresses to 0. Set to [V].

これにより、時点ｔ７’において、２つの候補アドレスに対応する２つのメモリトランジスタＭＴへの電流供給が開始され、２つの候補アドレスのデータ読み出しが開始される。なお、時点ｔ７’において、センスアンプＳＡ１及びＳＡ２の出力電流量を調整するための信号ＰｃｈａＢがＬｏｗレベルからＨｉｇｈレベルに切り替わるので、ＰチャネルＭＯＳトランジスタ１１及び２１がオンになり、ＰチャネルＭＯＳトランジスタ１２及び２２がオフになって、センスアンプＳＡ１及びＳＡ２の出力電流量が小さくなる。   Accordingly, at time t7 ', current supply to the two memory transistors MT corresponding to the two candidate addresses is started, and data reading of the two candidate addresses is started. At time t7 ′, the signal PchaB for adjusting the output current amounts of the sense amplifiers SA1 and SA2 is switched from the Low level to the High level, so that the P-channel MOS transistors 11 and 21 are turned on and the P-channel MOS transistor 12 is turned on. And 22 are turned off, and the output current amounts of the sense amplifiers SA1 and SA2 are reduced.

その後、読み出し先アドレスの最下位ビットＡ０の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ８（図１２参照）で、読み出し先アドレスの最上位ビットＡ７〜最下位ビットＡ０がＥＥＰＲＯＭ装置内で確定し、読み出し先アドレスの最上位ビットＡ７〜最下位ビットＡ０の確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ８’（図１２参照）まで、２つの候補アドレスのデータ読み出しが行われる。そして、時点ｔ８’において、読み出し先アドレスのデータがセレクタＳ１よって選択され、セレクタＳ１から出力信号ＳＯとして出力される。その後、センスアンプＳＡ１及びＳＡ２、制御部ＣＰ１’内部のビットライン選択用トランジスタを制御するためのデコードブロック（不図示）、並びに制御部ＣＰ１’内部のワードライン制御用デコードブロック（不図示）がディセーブル状態になる。   Thereafter, at time t8 (see FIG. 12) when the clock signal SCK rises while the least significant bit A0 of the read destination address is being input, the most significant bit A7 to the least significant bit A0 of the read destination address are determined in the EEPROM device. Data reading of two candidate addresses is performed until the time t8 ′ (see FIG. 12) when the clock signal SCK first falls after the most significant bit A7 to the least significant bit A0 of the read destination address is determined. At time t8 ', data at the read destination address is selected by the selector S1, and is output from the selector S1 as the output signal SO. Thereafter, the sense amplifiers SA1 and SA2, the decode block (not shown) for controlling the bit line selection transistor inside the control unit CP1 ′, and the decode block for word line control (not shown) inside the control unit CP1 ′ are disabled. It becomes a disabled state.

特開２００４−１９９７３８号公報JP 2004-199738 A

しかしながら、さらに高い動作周波数で動作させる必要がある場合、上述した図９及び図１１に示す従来のＥＥＰＲＯＭ装置では、メモリセルのデータを読み出す時間を確保することができない。   However, when it is necessary to operate at a higher operating frequency, the conventional EEPROM device shown in FIGS. 9 and 11 described above cannot secure a time for reading data from the memory cell.

その対策品としては、読み出し先アドレスの候補が４つに絞られた時点から、各候補アドレスのデータを同時に読み出し、読み出し先アドレスが確定した後、読み出し先アドレスのデータをセレクタによって選択する構成が考えられる。かかる構成の場合、各アドレスのメモリセルに１ビットのデータを記憶するメモリであれば、図１３に示すようにセンスアンプが４つ必要となり、レイアウト面積が大きくなるという欠点があった。   As a countermeasure product, the configuration is such that the data of each candidate address is read at the same time from when the candidate of the read destination address is narrowed down to four, and the read destination address is selected by the selector after the read destination address is determined. Conceivable. In the case of such a configuration, if the memory stores 1-bit data in the memory cell at each address, four sense amplifiers are required as shown in FIG. 13, and the layout area increases.

図１３に示すＥＥＰＲＯＭ装置と図９及び図１１に示すＥＥＰＲＯＭ装置はともに、各アドレスのメモリセルに１ビットのデータを記憶するメモリであるためセンスアンプの個数差は２（＝４［アドレス分］−２［アドレス分］）であるが、例えば、各アドレスのメモリセルに８ビットのデータを格納し、上位４ビットを同時に読み出し、下位４ビットを同時に読み出すメモリについて考えると、図１３に示す構成の方式と図９及び図１１に示す構成の方式とでは、センスアンプの個数差は８（＝４［アドレス分］×４［ビット］−２［アドレス分］×４［ビット］）になり、図１３に示す構成の方式の欠点が顕著になる。   Both the EEPROM device shown in FIG. 13 and the EEPROM device shown in FIGS. 9 and 11 are memories that store 1-bit data in the memory cell of each address, so the difference in the number of sense amplifiers is 2 (= 4 [addresses] -2 [address]], for example, a memory in which 8-bit data is stored in the memory cell of each address, the upper 4 bits are read simultaneously, and the lower 4 bits are read simultaneously is shown in FIG. 9 and the configuration shown in FIGS. 9 and 11, the difference in the number of sense amplifiers is 8 (= 4 [address portion] × 4 [bit] −2 [address portion] × 4 [bit]). The drawbacks of the configuration shown in FIG.

なお、特許文献１は、ワードゲートのプリチャージに特徴がある不揮発性記憶装置を開示するものであって、動作周波数が高い場合にビットラインのプリチャージ時間を確保することができるものではない。   Patent Document 1 discloses a non-volatile memory device characterized by precharge of a word gate, and cannot secure a precharge time of a bit line when the operating frequency is high.

本発明は、上記の状況に鑑み、動作周波数が高い場合でもメモリセルのデータを読み出す時間を確保することができ、レイアウト面積の増大を抑えることができる半導体記憶装置を提供することを目的とする。   In view of the above situation, an object of the present invention is to provide a semiconductor memory device that can secure a time for reading data in a memory cell even when an operating frequency is high and can suppress an increase in layout area. .

上記目的を達成するために本発明に係る半導体記憶装置は、シリアル入力される読み出し先アドレスに対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、前記読み出し先アドレスの候補が４つに絞られた時点で、４つの候補アドレスに対応するメモリセルに接続されたビットラインのうち、各メモリセルについて少なくとも１本のビットラインを選択し、その選択したビットラインのプリチャージを開始し、その後、前記読み出し先アドレスの候補が２つに絞られた時点以降に、２つの候補アドレスの一方に対応するメモリセルに記憶されたデータの少なくとも一部を第１のセンスアンプで読み出し、２つの候補アドレスの他方に対応するメモリセルに記憶されたデータの少なくとも一部を第２のセンスアンプで読み出し、前記読み出し先アドレスの確定後に、前記第１のセンスアンプで読み出したデータの少なくとも一部及び前記第２のセンスアンプで読み出したデータの少なくとも一部のいずれかを選択して出力するようにしている。なお、各アドレスのメモリセルに複数ビットのデータを記憶する半導体記憶装置である場合には、前記第１のセンスアンプ、前記第２のセンスアンプはそれぞれ複数のセンスアンプで構成される。   In order to achieve the above object, a semiconductor memory device according to the present invention is a semiconductor memory device that outputs data stored in a memory cell corresponding to a serially input read destination address, and the read destination address candidate is At the time of being narrowed down to four, at least one bit line is selected for each memory cell among the bit lines connected to the memory cells corresponding to the four candidate addresses, and the selected bit line is precharged. After that, at least a part of the data stored in the memory cell corresponding to one of the two candidate addresses is read by the first sense amplifier after the time point when the candidates of the read destination address are narrowed down to two At least a part of the data stored in the memory cell corresponding to the other of the two candidate addresses is read by the second sense amplifier. And after the read destination address is determined, at least a part of the data read by the first sense amplifier and at least a part of the data read by the second sense amplifier are selected and output. ing. In the case of a semiconductor memory device that stores a plurality of bits of data in the memory cell at each address, the first sense amplifier and the second sense amplifier are each composed of a plurality of sense amplifiers.

また、上記構成において、前記読み出し先アドレスの候補が２つに絞られた時点で、候補から外れた２つのアドレスに対応するメモリセルに接続されたビットラインのプリチャージを終了するようにしてもよい。   Further, in the above configuration, when the number of candidates for the read destination address is narrowed down to two, precharging of the bit lines connected to the memory cells corresponding to the two addresses out of the candidates may be terminated. Good.

また、上記いずれかの構成において、各アドレスのメモリセルに複数ビットのデータを記憶する半導体記憶装置とし、各メモリセルに接続された複数本のビットラインを第１のビットライン群のビットラインと第２のビットライン群に分け、前記第１のビットライン群のビットラインと前記第２のビットライン群のビットラインとを交互に配列し、前記第１のビットライン群のビットラインを用いてデータの読み出しを行う際には、前記第２のビットライン群のビットラインをグランド電位に固定し、前記第２のビットライン群のビットラインを用いてデータの読み出しを行う際には、前記第１のビットライン群のビットラインをグランド電位に固定するようにしてもよい。   In any of the above configurations, the semiconductor memory device stores a plurality of bits of data in the memory cells at each address, and the plurality of bit lines connected to each memory cell are replaced with the bit lines of the first bit line group. Dividing into second bit line groups, the bit lines of the first bit line group and the bit lines of the second bit line group are alternately arranged, and the bit lines of the first bit line group are used. When reading data, the bit lines of the second bit line group are fixed to the ground potential, and when reading data using the bit lines of the second bit line group, the second bit line group is fixed. The bit lines of one bit line group may be fixed to the ground potential.

本発明に係る半導体記憶装置によると、動作周波数が高い場合でもメモリセルのデータを読み出す時間を確保することができ、レイアウト面積の増大を抑えることができる。   According to the semiconductor memory device of the present invention, it is possible to secure a time for reading data in a memory cell even when the operating frequency is high, and to suppress an increase in layout area.

本発明の実施形態に係るＥＥＰＲＯＭ装置の要部構成例を示す図である。It is a figure which shows the principal part structural example of the EEPROM apparatus which concerns on embodiment of this invention. 図１に示す本発明の実施形態に係るＥＥＰＲＯＭ装置の詳細な部分構成を示す図である。It is a figure which shows the detailed partial structure of the EEPROM apparatus which concerns on embodiment of this invention shown in FIG. 図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置の各種信号波形及び各部電位を示す図である。FIG. 3 is a diagram showing various signal waveforms and respective part potentials of the EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2. 各アドレスのメモリセルに８ビットのデータを記憶し、４ビットずつ同時に読み出すＥＥＰＲＯＭ装置の部分構成例を示す図である。It is a figure which shows the example of a partial structure of the EEPROM apparatus which memorize | stores 8-bit data in the memory cell of each address, and reads 4 bits at a time. 各アドレスのメモリセルに８ビットのデータを記憶し、４ビットずつ同時に読み出すＥＥＰＲＯＭ装置の他の部分構成例を示す図である。It is a figure which shows the other partial structural example of the EEPROM device which memorize | stores 8-bit data in the memory cell of each address, and reads 4 bits at a time. 各アドレスのメモリセルに８ビットのデータを記憶し、４ビットずつ同時に読み出すＥＥＰＲＯＭ装置の更に他の部分構成例を示す図である。It is a figure which shows the further another partial structural example of the EEPROM apparatus which memorize | stores 8 bits data in the memory cell of each address, and reads 4 bits at a time. 図６に示すＥＥＰＲＯＭ装置の各種信号波形及び各部電位を示す図である。FIG. 7 is a diagram showing various signal waveforms and respective part potentials of the EEPROM device shown in FIG. 6. 従来のＥＥＰＲＯＭ装置の要部構成例を示す図である。It is a figure which shows the example of a principal part structure of the conventional EEPROM device. 動作周波数が高い場合でもメモリセルのデータを読み出す時間を確保することができるＥＥＰＲＯＭ装置の要部構成例を示す図である。It is a figure which shows the example of a principal part structure of the EEPROM apparatus which can ensure the time which reads the data of a memory cell, even when an operating frequency is high. 図８及び図９に示す従来のＥＥＰＲＯＭ装置の各種信号波形を示す図である。FIG. 10 is a diagram showing various signal waveforms of the conventional EEPROM device shown in FIGS. 8 and 9. 図９に示す従来のＥＥＰＲＯＭ装置の詳細な部分構成を示す図である。FIG. 10 is a diagram showing a detailed partial configuration of the conventional EEPROM device shown in FIG. 9. 図９及び図１１に示す従来のＥＥＰＲＯＭ装置の各種信号波形及び各部電位を示す図である。FIG. 12 is a diagram illustrating various signal waveforms and respective part potentials of the conventional EEPROM device shown in FIGS. 9 and 11. センスアンプが４つ必要なＥＥＰＲＯＭ装置の要部構成例を示す図である。It is a figure which shows the example of a principal part structure of the EEPROM apparatus which requires four sense amplifiers.

本発明の実施形態について図面を参照して以下に説明する。なお、図面中のコンデンサは全て寄生容量を示している。本発明に係る半導体記憶装置について、ここでは、ＳＰＩ［Serial Peripheral Interface］ＢＵＳ対応ＥＥＰＲＯＭ装置を例に挙げて説明する。   Embodiments of the present invention will be described below with reference to the drawings. In addition, all the capacitors in the drawings indicate parasitic capacitance. The semiconductor memory device according to the present invention will be described here taking an SPI (Serial Peripheral Interface) BUS-compatible EEPROM device as an example.

本発明の実施形態に係るＥＥＰＲＯＭ装置の要部構成例を図１に示し、その要部構成例の詳細な部分構成を図２に示す。なお、図１において図９と同一の部分には同一の符号を付し詳細な説明を省略する。同様に、図２において図１１と同一の部分には同一の符号を付し詳細な説明を省略する。また、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置におけるａ行目ｂ列目のメモリセルへのデータ書き込み動作については、従来のデータ書き込み動作と同様であるため、ここでは説明を省略する。   FIG. 1 shows a configuration example of a main part of an EEPROM device according to an embodiment of the present invention, and FIG. 2 shows a detailed partial configuration of the configuration example of the main part. 1, the same parts as those in FIG. 9 are denoted by the same reference numerals, and detailed description thereof is omitted. Similarly, in FIG. 2, the same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof is omitted. In addition, the data write operation to the memory cells in the a-th row and the b-th column in the EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2 is the same as the conventional data write operation, and will be described here. Is omitted.

図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置は、図９及び図１１に示す従来のＥＥＰＲＯＭ装置から制御部ＣＰ１’を取り除き、その代わりに、制御部ＣＰ１’とは異なる制御動作を行う制御部ＣＰ１を設けた構成である。ただし、後述するように、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置では、センスアンプＳＡ１及びＳＡ２それぞれが一時的に２本のビットラインをプリチャージするため、図９及び図１１に示す従来のＥＥＰＲＯＭ装置と比較してセンスアンプＳＡ１及びＳＡ２の電流供給能力を高くしておく必要がある。   The EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2 removes the control unit CP1 ′ from the conventional EEPROM device shown in FIGS. 9 and 11, and instead, a control operation different from the control unit CP1 ′. It is the structure which provided control part CP1 which performs. However, as will be described later, in the EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2, the sense amplifiers SA1 and SA2 temporarily precharge two bit lines, respectively. Compared with the conventional EEPROM device shown in FIG. 11, it is necessary to increase the current supply capability of the sense amplifiers SA1 and SA2.

ここで、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置の各種信号波形及び各部電位を図３に示す。以下、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置の読み出し動作について説明する。図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置が読み出し動作を行う際には、入力信号ＳＩとして、８ビットの読み出し先アドレスＡ７〜Ａ０が外部から制御部ＣＰ１に順次入力される。読み出し先アドレスの５番目ビットＡ３の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ５（図３参照）で読み出し先アドレスの最上位ビットＡ７〜５番目ビットＡ３がＥＥＰＲＯＭ装置内で確定している。   Here, FIG. 3 shows various signal waveforms and respective part potentials of the EEPROM device according to the embodiment of the present invention shown in FIGS. The read operation of the EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2 will be described below. When the EEPROM device according to the embodiment of the present invention shown in FIGS. 1 and 2 performs a read operation, 8-bit read destination addresses A7 to A0 are sequentially input from the outside to the controller CP1 as the input signal SI. . At the time t5 (see FIG. 3) when the clock signal SCK rises during the input of the fifth bit A3 of the read destination address, the most significant bit A7 to the fifth bit A3 of the read destination address are determined in the EEPROM device.

読み出し先アドレスの最上位ビットＡ７〜５番目ビットＡ３までの確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ５’（図３参照）で、制御部ＣＰ１は、センスアンプＳＡ１及びＳＡ２に供給しているイネーブル信号ＳＡＥＮＢのレベルをＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、センスアンプＳＡ１及びＳＡ２がディセーブル状態からイネーブル状態に切り替わる。したがって、時点ｔ５’からデータラインＤＬ１及びＤＬ２のプリチャージが始まる。   At the time point t5 ′ (see FIG. 3) when the clock signal SCK first falls after the most significant bit A7 to the fifth bit A3 of the read destination address are determined, the control unit CP1 supplies the sense amplifiers SA1 and SA2. The level of the enable signal SAENB is switched from the high level to the low level. As a result, the sense amplifiers SA1 and SA2 are switched from the disabled state to the enabled state. Therefore, precharging of the data lines DL1 and DL2 starts from the time point t5 '.

また、時点ｔ５’において、センスアンプＳＡ１及びＳＡ２の出力電流量を調整するための信号ＰｃｈａＢがＨｉｇｈレベルからＬｏｗレベルに切り替わる。信号ＰｃｈａＢがＬｏｗレベルである場合、ＰチャネルＭＯＳトランジスタ１１及び２１がオフになり、ＰチャネルＭＯＳトランジスタ１２及び２２がオンになって、センスアンプＳＡ１及びＳＡ２の出力電流量が大きくなる。   At time t5 ', the signal PchaB for adjusting the output current amounts of the sense amplifiers SA1 and SA2 is switched from the High level to the Low level. When the signal PchaB is at the low level, the P-channel MOS transistors 11 and 21 are turned off, the P-channel MOS transistors 12 and 22 are turned on, and the output current amounts of the sense amplifiers SA1 and SA2 are increased.

次に、読み出し先アドレスの６番目ビットＡ２の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ６（図３参照）で、読み出し先アドレスの最上位ビットＡ７〜６番目ビットＡ２がＥＥＰＲＯＭ装置内で確定し、読み出し先アドレスの候補が４つに絞られる。時点ｔ６において、制御部ＣＰ１は、制御部ＣＰ１内部のビットライン選択用トランジスタを制御するためのデコードブロック（不図示）に供給しているイネーブル信号ＹＤＥＣＥＮをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、制御部ＣＰ１内部のビットライン選択用トランジスタを制御するためのデコードブロックがディセーブル状態からイネーブル状態に切り替わる。   Next, at time t6 (see FIG. 3) when the clock signal SCK rises while the sixth bit A2 of the read destination address is being input, the most significant bit A7 to the sixth bit A2 of the read destination address are determined in the EEPROM device. The candidates for the read destination address are narrowed down to four. At time t6, the control unit CP1 switches the enable signal YDECEN supplied to the decode block (not shown) for controlling the bit line selection transistor inside the control unit CP1 from the Low level to the High level. As a result, the decode block for controlling the bit line selection transistor in the control unit CP1 is switched from the disabled state to the enabled state.

制御部ＣＰ１内部のビットライン選択用トランジスタを制御するためのデコードブロックは、４つの候補アドレスに対応する４つのビットライン選択用トランジスタをオフからオンに切り替え、それ以外のビットライン選択用トランジスタをオフのままにする。例えば、最上位ビットＡ７〜６番目ビットＡ２が全て「０」である場合、候補アドレスは“０（１０進数）”と“１（１０進数）”と“２（１０進数）”と“３（１０進数）”であるので、候補アドレスに対応するビットライン選択用トランジスタＢＴ１〜ＢＴ４をオフからオンに切り替え、それ以外のビットライン選択用トランジスタＢＴ５〜ＢＴｎをオフのままにする。   The decode block for controlling the bit line selection transistors in the control unit CP1 switches the four bit line selection transistors corresponding to the four candidate addresses from off to on, and turns off the other bit line selection transistors. Leave. For example, when the most significant bit A7 to the sixth bit A2 are all “0”, the candidate addresses are “0 (decimal number)”, “1 (decimal number)”, “2 (decimal number)”, and “3 ( Therefore, the bit line selection transistors BT1 to BT4 corresponding to the candidate address are switched from OFF to ON, and the other bit line selection transistors BT5 to BTn are kept OFF.

したがって、時点ｔ６から４つの候補アドレスに対応する４本のビットラインのプリチャージが始まる。なお、このビットラインのプリチャージ開始に伴い、データラインＤＬ１及びＤＬ２の電位が一時的に若干低下する。   Therefore, precharging of the four bit lines corresponding to the four candidate addresses starts from time t6. As the bit line precharge starts, the potentials of the data lines DL1 and DL2 temporarily decrease slightly.

次に、読み出し先アドレスの７番目ビットＡ１の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ７（図３参照）で、読み出し先アドレスの最上位ビットＡ７〜７番目ビットＡ１がＥＥＰＲＯＭ装置内で確定し、読み出し先アドレスの候補が２つに絞られる。そこで、制御部ＣＰ１内部のビットライン選択用トランジスタを制御するためのデコードブロックは、２つの候補アドレスに対応する２つのビットライン選択用トランジスタをオンのままにし、時点ｔ７において候補アドレスから外れた２つのアドレスに対応する２つのビットライン選択用トランジスタをオンからオフに切り替える。これにより、時点ｔ７においてビットラインのプリチャージが不十分である場合に、時点ｔ７以降のビットラインのプリチャージを促進することができる。なお、図３では時点ｔ７においてビットラインのプリチャージが十分である場合を図示している。   Next, at time t7 (see FIG. 3) when the clock signal SCK rises during the input of the seventh bit A1 of the read destination address, the most significant bit A7 to the seventh bit A1 of the read destination address are determined in the EEPROM device. The candidates for the read destination address are narrowed down to two. Therefore, the decoding block for controlling the bit line selection transistor in the control unit CP1 keeps the two bit line selection transistors corresponding to the two candidate addresses on, and the 2 deviated from the candidate address at time t7. Two bit line selection transistors corresponding to one address are switched from on to off. Thereby, when the precharge of the bit line is insufficient at the time t7, the precharge of the bit line after the time t7 can be promoted. FIG. 3 shows a case where the bit line is sufficiently precharged at time t7.

また、時点ｔ７で、制御部ＣＰ１は、制御部ＣＰ１内部のワードライン制御用デコードブロック（不図示）に供給しているイネーブル信号ＷＬＤＩＳＢをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、制御部ＣＰ１内部のワードライン制御用デコードブロックがディセーブル状態からイネーブル状態に切り替わる。   At time t7, the control unit CP1 switches the enable signal WLDISB supplied to the word line control decode block (not shown) in the control unit CP1 from the Low level to the High level. Thereby, the decode block for word line control in the control unit CP1 is switched from the disabled state to the enabled state.

制御部ＣＰ１内部のワードライン制御用デコードブロックは、２つの候補アドレスに対応するワードラインの電位を０［Ｖ］からＶｃｃに切り替え、それ以外のワードラインを０［Ｖ］のままにする。例えば、最上位ビットＡ７〜７番目ビットＡ１が全て「０」である場合、候補アドレスは“０（１０進数）”と“１（１０進数）”であるので、候補アドレスに対応するワードラインＷＬ１の電位を０［Ｖ］からＶｃｃに切り替え、それ以外のワードラインＷＬ２〜ＷＬｍを０［Ｖ］のままにする。   The decode block for word line control in the control unit CP1 switches the potential of the word line corresponding to the two candidate addresses from 0 [V] to Vcc, and leaves the other word lines at 0 [V]. For example, when the most significant bit A7 to the seventh bit A1 are all “0”, the candidate addresses are “0 (decimal number)” and “1 (decimal number)”, so the word line WL1 corresponding to the candidate address Is switched from 0 [V] to Vcc, and the other word lines WL2 to WLm are kept at 0 [V].

さらに、時点ｔ７において、制御部ＣＰ１は、２つの候補アドレスに対応するコントロールラインの電位を０［Ｖ］から１［Ｖ］に切り替え、２つの候補アドレスに対応するソースラインの電位を０［Ｖ］にする。   Further, at time t7, the control unit CP1 switches the potential of the control line corresponding to the two candidate addresses from 0 [V] to 1 [V], and sets the potential of the source line corresponding to the two candidate addresses to 0 [V. ].

これにより、時点ｔ７において、２つの候補アドレスに対応する２つのメモリトランジスタＭＴへの電流供給が開始され、メモリトランジスタＭＴがデータ「０」を記憶している場合にはビットラインの電位を下げ始めることができ、後述する時点ｔ７’（図３参照）以降でのデータ読み出し時間の短縮を図ることができる。   Thereby, at time t7, current supply to the two memory transistors MT corresponding to the two candidate addresses is started, and when the memory transistor MT stores data “0”, the potential of the bit line starts to be lowered. Therefore, it is possible to shorten the data read time after time t7 ′ (see FIG. 3) described later.

次に、読み出し先アドレスの最上位ビットＡ７〜７番目ビットＡ１までの確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ７’で、センスアンプＳＡ１及びＳＡ２の出力電流量を調整するための信号ＰｃｈａＢがＬｏｗレベルからＨｉｇｈレベルに切り替わるので、ＰチャネルＭＯＳトランジスタ１１及び２１がオンになり、ＰチャネルＭＯＳトランジスタ１２及び２２がオフになって、センスアンプＳＡ１及びＳＡ２の出力電流量が小さくなる。このため、時点ｔ７’以降、２つの候補アドレスのデータが読み出される。   Next, a signal PchaB for adjusting the output current amounts of the sense amplifiers SA1 and SA2 at the time t7 ′ when the clock signal SCK first falls after the most significant bit A7 to the seventh bit A1 of the read destination address are determined. Is switched from the Low level to the High level, the P-channel MOS transistors 11 and 21 are turned on, the P-channel MOS transistors 12 and 22 are turned off, and the output current amounts of the sense amplifiers SA1 and SA2 are reduced. For this reason, data at two candidate addresses are read after time t7 '.

その後、読み出し先アドレスの最下位ビットＡ０の入力中にクロック信号ＳＣＫが立ち上がった時点ｔ８（図３参照）で、読み出し先アドレスの最上位ビットＡ７〜最下位ビットＡ０がＥＥＰＲＯＭ装置内で確定し、読み出し先アドレスの最上位ビットＡ７〜最下位ビットＡ０の確定後最初にクロック信号ＳＣＫが立ち下がった時点ｔ８’（図３参照）まで、２つの候補アドレスのデータ読み出しが行われる。そして、時点ｔ８’において、読み出し先アドレスのデータがセレクタＳ１よって選択され、セレクタＳ１から出力信号ＳＯとして出力される。その後、センスアンプＳＡ１及びＳＡ２、制御部ＣＰ１内部のビットライン選択用トランジスタを制御するためのデコードブロック（不図示）、並びに制御部ＣＰ１内部のワードライン制御用デコードブロック（不図示）がディセーブル状態になる。   Thereafter, at time t8 (see FIG. 3) when the clock signal SCK rises while the least significant bit A0 of the read destination address is being input, the most significant bit A7 to the least significant bit A0 of the read destination address are determined in the EEPROM device. Data reading of two candidate addresses is performed until the time t8 ′ (see FIG. 3) when the clock signal SCK first falls after the most significant bit A7 to the least significant bit A0 of the read destination address is determined. At time t8 ', data at the read destination address is selected by the selector S1, and is output from the selector S1 as the output signal SO. Thereafter, the sense amplifiers SA1 and SA2, the decode block (not shown) for controlling the bit line selection transistor inside the control unit CP1, and the word line control decode block (not shown) inside the control unit CP1 are disabled. become.

図９及び図１１に示す従来のＥＥＰＲＯＭ装置ではビットラインのプリチャージ期間が動作周波数の０．５クロック分（図１２の時点ｔ７から時点７’の期間）しかなかったのに対して、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置ではビットラインのプリチャージ期間が動作周波数の１．５クロック分（図３の時点ｔ６から時点７’の期間）ある。これにより、図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置は、図９及び図１１に示す従来のＥＥＰＲＯＭ装置と比較して、最大動作周波数を３倍程度向上させることができ、例えば従来一般的に用いられてきた５ＭＨｚの動作周波数を２０ＭＨｚの動作周波数に変更することが可能となる。   In the conventional EEPROM device shown in FIGS. 9 and 11, the bit line precharge period is only 0.5 clocks of the operating frequency (period from time t7 to time 7 ′ in FIG. 12), whereas FIG. In the EEPROM device according to the embodiment of the present invention shown in FIG. 2, the bit line precharge period is 1.5 clocks of the operating frequency (period from time t6 to time 7 ′ in FIG. 3). Thereby, the EEPROM device according to the embodiment of the present invention shown in FIG. 1 and FIG. 2 can improve the maximum operating frequency by about three times compared with the conventional EEPROM device shown in FIG. 9 and FIG. For example, it becomes possible to change the operating frequency of 5 MHz that has been generally used in the past to the operating frequency of 20 MHz.

上述した図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置は、各アドレスのメモリセルに１ビットのデータを記憶するメモリであったが、本発明は各アドレスのメモリセルに複数ビットのデータを記憶する半導体記憶装置にも適用することがきる。   The above-described EEPROM device according to the embodiment of the present invention shown in FIG. 1 and FIG. 2 is a memory that stores 1-bit data in the memory cell of each address. The present invention can also be applied to a semiconductor memory device that stores the data.

図１及び図２に示す本発明の実施形態に係るＥＥＰＲＯＭ装置を、各アドレスのメモリセルに８ビットのデータＤ７〜Ｄ０を記憶し、上位４ビットのデータＤ７〜Ｄ４を同時に読み出し、下位４ビットのデータＤ３〜Ｄ０を同時に読み出すように変形した場合、例えば、図４に示すような構成となる。ただし、図４では、センスアンプＳＡ１、１列目ビットラインＢＬ１、１列目ビットライン選択用トランジスタＢＴ１、アドレス“０（１０進数）”のメモリセルＭＣ０、１行目ワードラインＷＬ１、１行目コントロールラインＣＬ１、及び１行目のソースラインＳＬ１に対応する部分のみが図示されている。センスアンプＳＡ１＿１〜ＳＡ１＿４は図２のセンスアンプＳＡ１に対応しており、ビットラインＢＬ１＿Ｄ７〜ＢＬ１＿Ｄ０は図２の１列目ビットラインＢＬ１に対応しており、ビットライン選択用トランジスタＢＴ１＿Ｄ７〜ＢＴ１＿Ｄ０は図２の１列目ビットライン選択用トランジスタＢＴ１に対応している。   The EEPROM device according to the embodiment of the present invention shown in FIG. 1 and FIG. 2 stores 8-bit data D7 to D0 in the memory cell of each address, and simultaneously reads the upper 4 bits of data D7 to D4, and the lower 4 bits. When the data D3 to D0 are read out simultaneously, for example, the configuration shown in FIG. However, in FIG. 4, the sense amplifier SA1, the first column bit line BL1, the first column bit line selection transistor BT1, the memory cell MC0 at the address “0 (decimal)”, the first row word line WL1, the first row Only the portions corresponding to the control line CL1 and the source line SL1 in the first row are shown. The sense amplifiers SA1_1 to SA1_4 correspond to the sense amplifier SA1 in FIG. 2, the bit lines BL1_D7 to BL1_D0 correspond to the first column bit line BL1 in FIG. 2, and the bit line selection transistors BT1_D7 to BT1_D0 correspond to FIG. Corresponds to the first column bit line selection transistor BT1.

しかしながら、図４に示す構成において、上位４ビットのデータＤ７〜Ｄ４を同時に読み出す際、又は、下位４ビットのデータＤ３〜Ｄ０を同時に読み出す際、或るビットラインの電位変動が、隣接する他のビットラインの電位に影響を及ぼし、当該隣接する他のビットラインを経由して読み出されるデータが誤って読み出されるおそれがある。   However, in the configuration shown in FIG. 4, when the upper 4 bits of data D7 to D4 are read out simultaneously, or when the lower 4 bits of data D3 to D0 are read out simultaneously, the potential fluctuation of a certain bit line may be This affects the potential of the bit line, and there is a possibility that data read via the other adjacent bit line may be erroneously read.

かかる不具合に対する対策として、ビットライン間の距離を広げてビットライン間の寄生容量を小さくする方法や、図５に示すようにビットライン間にシールドラインを設ける方法が考えられるが、いずれの方法もレイアウト面積が大きくなってしまうという問題を有している。そこで、図６に示す構成のようにすることが望ましい。なお、図５及び図６において図４と同一の部分には同一の符号を付している。   As countermeasures against such problems, there are a method of increasing the distance between the bit lines to reduce the parasitic capacitance between the bit lines and a method of providing a shield line between the bit lines as shown in FIG. There is a problem that the layout area becomes large. Therefore, it is desirable to have the configuration shown in FIG. 5 and 6, the same parts as those in FIG. 4 are denoted by the same reference numerals.

図６に示す構成では、上位４ビットデータ用ビットライン群ＢＬ１＿Ｄ７〜ＢＬ１＿Ｄ４のラインと下位４ビットデータ用ビットライン群ＢＬ１＿Ｄ３〜ＢＬ１＿Ｄ０のラインとが交互に配列されている。具体的には、最上位ビットのデータＤ７用ビットラインＢＬ１＿Ｄ７、５番目ビットのデータＤ３用ビットラインＢＬ１＿Ｄ３、２番目ビットのデータＤ６用ビットラインＢＬ１＿Ｄ６、６番目ビットのデータＤ２用ビットラインＢＬ１＿Ｄ２、３番目ビットのデータＤ５用ビットラインＢＬ１＿Ｄ５、７番目ビットのデータＤ１用ビットラインＢＬ１＿Ｄ１、４番目ビットのデータＤ４用ビットラインＢＬ１＿Ｄ４、最下位ビットのデータＤ０用ビットラインＢＬ１＿Ｄ０の順に配列されている。   In the configuration shown in FIG. 6, the lines of the upper 4 bit data bit line groups BL1_D7 to BL1_D4 and the lower 4 bit data bit line groups BL1_D3 to BL1_D0 are alternately arranged. Specifically, the bit line BL1_D7 for the most significant bit data D7, the bit line BL1_D3 for the fifth bit data D3, the bit line BL1_D6 for the second bit data D6, the bit line BL1_D2, 3 for the sixth bit data D2 The bit line BL1_D5 for the Dth bit data D1, the bit line BL1_D1 for the seventh bit data D1, the bit line BL1_D4 for the fourth bit data D4, and the bit line BL1_D0 for the least significant bit data D0 are arranged in this order.

また、図６に示す構成では、上位４ビットデータ用ビットラインＢＬ１＿Ｄ７〜ＢＬ１＿Ｄ４をそれぞれディスチャージするためのディスチャージ用トランジスタＴ１＿Ｄ７〜Ｔ１＿Ｄ４と、下位４ビットデータ用ビットラインＢＬ１＿Ｄ３〜ＢＬ１＿Ｄ０をそれぞれディスチャージするためのディスチャージ用トランジスタＴ２＿Ｄ３〜Ｔ２＿Ｄ０とが設けられている。   In the configuration shown in FIG. 6, the discharge transistors T1_D7 to T1_D4 for discharging the upper 4 bit data bit lines BL1_D7 to BL1_D4 and the discharge for discharging the lower 4 bit data bit lines BL1_D3 to BL1_D0, respectively. Transistors T2_D3 to T2_D0 are provided.

図６に示す構成にした場合、図７に示すような各種信号波形及び各部電位にするとよい。時点ｔ５’〜ｔ８’（図７参照）の期間において上位４ビットのデータＤ７〜Ｄ４の同時読み出し動作が行われ、時点ｔ１５〜ｔ１８’ （図７参照）の期間において下位４ビットのデータＤ３〜Ｄ０の同時読み出し動作が行われる。図７に示す各種信号波形及び各部電位は、基本的には図３に示す各種信号波形及び各部電位と同様であるが、時点ｔ６では上位４ビットデータ用ビットライン群に設けられているビットライン選択用トランジスタのみをオン状態にするビットライン選択用トランジスタの候補とし、時点ｔ１６では下位４ビットデータ用ビットライン群に設けられているビットライン選択用トランジスタであって、読み出しアドレスに対応するトランジスタのみをオン状態にする点などが異なる。   In the case of the configuration shown in FIG. 6, various signal waveforms and potentials at various parts as shown in FIG. 7 are preferable. During the period from time t5 ′ to t8 ′ (see FIG. 7), the upper 4 bits of data D7 to D4 are simultaneously read, and during the period from time t15 to t18 ′ (see FIG. 7), the lower 4 bits of data D3 to D4 are read. A simultaneous read operation of D0 is performed. The various signal waveforms and the respective part potentials shown in FIG. 7 are basically the same as the various signal waveforms and the respective part potentials shown in FIG. 3, but the bit lines provided in the upper 4 bit data bit line group at time t6. A bit line selection transistor that is a candidate for a bit line selection transistor that turns on only the selection transistor, and is a bit line selection transistor provided in the bit line group for the lower 4 bits data at time t16, and only the transistor corresponding to the read address The point that turns on is different.

さらに、下位４ビットデータ用ビットライン群をディスチャージするためのディスチャージ用トランジスタ（図６のＴ２＿Ｄ３〜Ｔ２＿Ｄ０が該当）のゲートに供給する信号Ｔ２ＥＮＢにより、上位４ビットのデータＤ７〜Ｄ４の同時読み出し動作が行われる期間（時点ｔ５’〜ｔ８’の期間）とその後の動作周波数の０．５クロック期間において、下位４ビットデータ用ビットライン群がグランド電位になって、シールドラインとして機能する。同様に、上位４ビットデータ用ビットライン群をディスチャージするためのディスチャージ用トランジスタ（図６のＴ１＿Ｄ７〜Ｔ１＿Ｄ４が該当）のゲートに供給する信号Ｔ１ＥＮＢにより、下位４ビットのデータＤ３〜Ｄ０の同時読み出し動作が行われる期間（時点ｔ１５’〜ｔ１８’の期間）とその後の動作周波数の０．５クロック期間において、上位４ビットデータ用ビットライン群がグランド電位になって、シールドラインとして機能する。   Further, the signal T2ENB supplied to the gates of the discharge transistors (corresponding to T2_D3 to T2_D0 in FIG. 6) for discharging the lower 4 bit data bit line group can simultaneously read the upper 4 bits of data D7 to D4. In the period of time (period from time t5 ′ to t8 ′) and the subsequent 0.5 clock period of the operating frequency, the lower 4-bit data bit line group becomes the ground potential and functions as a shield line. Similarly, simultaneous reading operation of the lower 4 bits of data D3 to D0 by the signal T1ENB supplied to the gate of the discharge transistor (corresponding to T1_D7 to T1_D4 in FIG. 6) for discharging the upper 4 bit data bit line group. In the period (time period t15 'to t18') and the subsequent 0.5 clock period of the operating frequency, the upper 4-bit data bit line group becomes the ground potential and functions as a shield line.

これにより、上位４ビットのデータＤ７〜Ｄ４を同時に読み出す際、又は、下位４ビットのデータＤ３〜Ｄ０を同時に読み出す際、或るビットラインの電位変動が、隣接する他のビットラインの電位に影響を及ぼし、当該隣接する他のビットラインを経由して読み出されるデータが誤って読み出されるおそれがなくなる。また、ビットライン間の距離を広げてビットライン間の寄生容量を小さくする方法や、図５に示すようにビットライン間にシールドラインを設ける方法と異なり、レイアウト面積が大きくなることもない。   As a result, when the upper 4 bits of data D7 to D4 are read simultaneously or when the lower 4 bits of data D3 to D0 are read simultaneously, the potential fluctuation of one bit line affects the potential of other adjacent bit lines. Therefore, there is no possibility that the data read via the other adjacent bit line is erroneously read. Unlike the method of increasing the distance between the bit lines to reduce the parasitic capacitance between the bit lines and the method of providing the shield lines between the bit lines as shown in FIG. 5, the layout area does not increase.

以上、本発明に係る実施形態について説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実行することができる。例えば、本発明は、ＥＥＰＲＯＭ装置に限定されるものではなく、指定されたアドレスのデータ（記憶内容）を読み出すことが可能な半導体記憶装置全般に適用可能である。   As mentioned above, although embodiment which concerns on this invention was described, the range of this invention is not limited to this, A various change can be added and implemented in the range which does not deviate from the main point of invention. For example, the present invention is not limited to an EEPROM device, but can be applied to any semiconductor memory device that can read data (stored contents) at a specified address.

ＢＬ１〜ＢＬｎ ビットライン
ＢＬ１＿Ｄ７〜ＢＬ１＿Ｄ０ ビットライン
ＢＴ１〜ＢＴｎ ビットライン選択用トランジスタ
ＢＴ１＿Ｄ７〜ＢＴ１＿Ｄ０ ビットライン選択用トランジスタ
ＣＬ１ コントロールライン
ＣＰ０、ＣＰ１ 制御部
ＤＬ１、ＤＬ２ データライン
ＭＣ０〜ＭＣ２５５ メモリセル
ＭＴ メモリトランジスタ
ＳＡ０、ＳＡ１、ＳＡ２ センスアンプ
Ｓ１ セレクタ
ＳＬ１ ソースライン
ＳＴ 選択用トランジスタ
Ｔ１＿Ｄ７〜Ｔ１＿Ｄ４ ディスチャージ用トランジスタ
Ｔ２＿Ｄ３〜Ｔ２＿Ｄ０ ディスチャージ用トランジスタ
ＷＬ１〜ＷＬｍ ワードライン
１１、１２、２１、２２ ＰチャネルＭＯＳトランジスタ
１３、２３ サイリスタ
１４、２４ インバータゲート BL1 to BLn Bit line BL1_D7 to BL1_D0 Bit line BT1 to BTn Bit line selection transistor BT1_D7 to BT1_D0 Bit line selection transistor CL1 Control line CP0, CP1 Control unit DL1, DL2 Data line MC0 to MC255 Memory cell MT Memory transistor SA0, SA1 , SA2 Sense amplifier S1 Selector SL1 Source line ST Select transistor T1_D7 to T1_D4 Discharge transistor T2_D3 to T2_D0 Discharge transistor WL1 to WLm Word line 11, 12, 21, 22 P-channel MOS transistor 13, 23 Thyristor 14, 24 Inverter gate

Claims (3)

シリアル入力される読み出し先アドレスに対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、
前記読み出し先アドレスの候補が４つに絞られた時点で、４つの候補アドレスに対応するメモリセルに接続されたビットラインのうち、各メモリセルについて少なくとも１本のビットラインを選択し、その選択したビットラインのプリチャージを開始し、
その後、前記読み出し先アドレスの候補が２つに絞られた時点以降に、２つの候補アドレスの一方に対応するメモリセルに記憶されたデータの少なくとも一部を第１のセンスアンプで読み出し、２つの候補アドレスの他方に対応するメモリセルに記憶されたデータの少なくとも一部を第２のセンスアンプで読み出し、
前記読み出し先アドレスの確定後に、前記第１のセンスアンプで読み出したデータの少なくとも一部及び前記第２のセンスアンプで読み出したデータの少なくとも一部のいずれかを選択して出力することを特徴とする半導体記憶装置。 A semiconductor memory device that outputs data stored in a memory cell corresponding to a read destination address that is serially input,
When the number of candidates for the read destination address is narrowed down to four, at least one bit line is selected for each memory cell among the bit lines connected to the memory cells corresponding to the four candidate addresses, and the selection is made Start precharging the selected bit line,
Thereafter, at least a part of the data stored in the memory cell corresponding to one of the two candidate addresses is read by the first sense amplifier after the point where the candidates of the read destination address are narrowed down to two. Read at least part of the data stored in the memory cell corresponding to the other of the candidate addresses with the second sense amplifier,
After the read destination address is determined, at least a part of the data read by the first sense amplifier and at least a part of the data read by the second sense amplifier are selected and output. A semiconductor memory device. 前記読み出し先アドレスの候補が２つに絞られた時点で、候補から外れた２つのアドレスに対応するメモリセルに接続されたビットラインのプリチャージを終了する請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein when the number of candidates for the read destination address is narrowed down to two, precharging of the bit lines connected to the memory cells corresponding to the two addresses that are out of the candidates ends. 各アドレスのメモリセルに複数ビットのデータを記憶する半導体記憶装置であって、
各メモリセルに接続された複数本のビットラインを第１のビットライン群のビットラインと第２のビットライン群に分け、
前記第１のビットライン群のビットラインと前記第２のビットライン群のビットラインとを交互に配列し、
前記第１のビットライン群のビットラインを用いてデータの読み出しを行う際には、前記第２のビットライン群のビットラインをグランド電位に固定し、
前記第２のビットライン群のビットラインを用いてデータの読み出しを行う際には、前記第１のビットライン群のビットラインをグランド電位に固定する請求項１又は請求項２に記載の半導体記憶装置。 A semiconductor memory device for storing a plurality of bits of data in a memory cell at each address,
Dividing a plurality of bit lines connected to each memory cell into a bit line of a first bit line group and a second bit line group;
Alternately arranging the bit lines of the first bit line group and the bit lines of the second bit line group;
When reading data using the bit lines of the first bit line group, the bit lines of the second bit line group are fixed to the ground potential,
3. The semiconductor memory according to claim 1, wherein when reading data using a bit line of the second bit line group, the bit line of the first bit line group is fixed to a ground potential. 4. apparatus.
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