JP2011044077A

JP2011044077A - Image processing device

Info

Publication number: JP2011044077A
Application number: JP2009193060A
Authority: JP
Inventors: Takahiro Nozu; 隆弘野津
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-08-24
Filing date: 2009-08-24
Publication date: 2011-03-03

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the deterioration of processing performance in an image processing device. <P>SOLUTION: The image processing device includes: a memory unit 1 for storing texture data; a cache unit 2 for storing part of the texture data stored in the memory unit 1; a determination unit 3 which refers to the data stored in the cache unit 2 to determine whether a pixel that is an object to be drawn in future causes a cache mistake; and a retention unit 4 for retaining information for a plurality of pixels determined to cause the cache mistake by the determination unit 3. When data needed by a pixel whose information is held in the retention unit 4 are not stored in the cache unit 2, a data processing unit 5 takes a pixel succeeding to this pixel as the next drawing object. When data required by a pixel whose information is held in the retention unit 4 are stored in the cache unit 2, and this pixel is a pixel preceding to the current drawing position, the data processing unit 5 takes this pixel as the next drawing object. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、テクスチャマッピング処理を行う画像処理装置に関する。 The present invention relates to an image processing apparatus that performs texture mapping processing.

従来、テクスチャマッピング処理を行う画像処理装置において、外部メモリが保持するテクスチャデータの一部を保持するキャッシュメモリを備える装置が知られている（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような画像処理装置において、例えば、テクスチャデータの使用率が境界値以上である場合に、キャッシュメモリを有効とし、境界値未満の場合に、キャッシュメモリを無効とする画像処理装置が知られている（例えば、特許文献１参照。）。また、テクスチャデータを記憶する主メモリを持つホストコンピュータ、テクスチャデータの一部を記憶するローカルメモリ（キャッシュメモリ）、および最も最近アクセスされたローカルメモリ中のテクセルを記憶するテクセル・データバッファを備える装置が知られている。この装置では、テクスチャデータはテクセル・データバッファからアクセスされるが、テクセル・データバッファに読み取るべきテクセルが存在しない場合に限ってローカルメモリに記憶されているテクセルがアクセスされる（例えば、特許文献２参照。）。また、ヒットまたはミスしたテクスチャデータリクエストに関連したアドレスをＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリに格納し、（ｎ＋１）番目の未処理テクスチャリクエストミスに遭遇すると、テクスチャエンジンが停止する装置が知られている（例えば、特許文献３参照。）。また、テクスチャを記憶する主メモリと、最も新しく使用されたテクスチャを記憶するキャッシュメモリと、を備え、主メモリに対する記憶アクセスサイクルをキャッシュメモリに対する読み出しサイクルと並行して行う装置が知られている（例えば、特許文献４参照。）。 2. Description of the Related Art Conventionally, in an image processing apparatus that performs texture mapping processing, apparatuses including a cache memory that holds a part of texture data held by an external memory are known (for example, Patent Document 1, Patent Document 2, Patent Document 3, (See Patent Document 4). In such an image processing apparatus, for example, an image processing apparatus is known in which the cache memory is enabled when the usage rate of the texture data is equal to or higher than the boundary value, and the cache memory is disabled when the texture data usage rate is less than the boundary value. (For example, refer to Patent Document 1). An apparatus comprising a host computer having a main memory for storing texture data, a local memory (cache memory) for storing a part of texture data, and a texel data buffer for storing texels in the most recently accessed local memory It has been known. In this apparatus, texture data is accessed from the texel data buffer, but the texel stored in the local memory is accessed only when there is no texel to be read in the texel data buffer (for example, Patent Document 2). reference.). Also, an address associated with a hit or missed texture data request is stored in a FIFO (First-In First-Out) memory, and the texture engine stops when the (n + 1) th unprocessed texture request miss is encountered. Is known (for example, see Patent Document 3). There is also known an apparatus that includes a main memory that stores textures and a cache memory that stores the most recently used textures, and performs a storage access cycle for the main memory in parallel with a read cycle for the cache memory ( For example, see Patent Document 4.)

特開２００８−５９２６６号公報JP 2008-59266 A 特開平８−３２９２６０号公報JP-A-8-329260 特表２００１−５０７１５２号公報JP-T-2001-507152 特表平９−５１０３０９号公報JP-T 9-510309

しかしながら、従来の技術では、キャッシュミスが発生すると、テクスチャデータを保持するメモリ（上記例では、外部メモリや主メモリに相当）から該当するテクスチャデータを読み出してキャッシュメモリに格納するまでの待ち時間が発生するため、処理性能が低下してしまうという問題点がある。 However, in the conventional technique, when a cache miss occurs, there is a waiting time until the texture data is read from the memory holding the texture data (in the above example, corresponding to the external memory or the main memory) and stored in the cache memory. Therefore, there is a problem that the processing performance is degraded.

処理性能の低下を抑制することができる画像処理装置を提供することを目的とする。 An object of the present invention is to provide an image processing apparatus capable of suppressing a decrease in processing performance.

この画像処理装置は、メモリ部、キャッシュ部、判定部、保持部およびデータ処理部を備える。メモリ部は、テクスチャデータを格納する。キャッシュ部は、メモリ部に格納されているテクスチャデータの一部を格納する。判定部は、キャッシュ部に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する。保持部は、判定部によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する。データ処理部は、保持部に情報が保持されているピクセルにより必要とされるデータがキャッシュ部に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。データ処理部は、保持部に情報が保持されているピクセルにより必要とされるデータがキャッシュ部に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とする。 The image processing apparatus includes a memory unit, a cache unit, a determination unit, a holding unit, and a data processing unit. The memory unit stores texture data. The cache unit stores a part of the texture data stored in the memory unit. The determination unit refers to data stored in the cache unit to determine whether or not a pixel to be drawn in the future causes a cache miss. The holding unit holds information on a plurality of pixels determined to cause a cache miss by the determination unit. When data required by a pixel whose information is held in the holding unit is not stored in the cache unit, the data processing unit sets a pixel subsequent to the pixel as a next drawing target. When the data required by the pixel whose information is held in the holding unit is stored in the cache unit when the pixel is a pixel before the current drawing position, the data processing unit sets the pixel. The next drawing target.

この画像処理装置によれば、処理性能の低下を抑制することができるという効果を奏する。 According to this image processing apparatus, it is possible to suppress a decrease in processing performance.

実施例１にかかる画像処理装置を示すブロック図である。1 is a block diagram illustrating an image processing apparatus according to a first embodiment. 実施例２にかかる画像処理装置を含む画像処理システムを示すブロック図である。FIG. 3 is a block diagram illustrating an image processing system including an image processing apparatus according to a second embodiment. 実施例２にかかる画像処理装置を示すブロック図である。FIG. 6 is a block diagram illustrating an image processing apparatus according to a second embodiment. 実施例２にかかる画像処理装置のラスタライズ部を示すブロック図である。FIG. 10 is a block diagram illustrating a rasterizing unit of the image processing apparatus according to the second embodiment. 描画対象のピクセルとキャッシュの予測対象のピクセルとの関係を説明する図である。It is a figure explaining the relationship between the pixel of drawing object, and the pixel of prediction object of a cache. 実施例２にかかる画像処理装置のミスリスト部を示すブロック図である。FIG. 10 is a block diagram illustrating a miss list unit of the image processing apparatus according to the second embodiment. 実施例２にかかる画像処理装置のミスリスト部の格納情報の一例を示す説明図である。FIG. 10 is an explanatory diagram of an example of stored information in a miss list part of the image processing apparatus according to the second embodiment. 実施例２にかかる画像処理装置のリスト制御部の一例を示す回路図である。FIG. 10 is a circuit diagram illustrating an example of a list control unit of the image processing apparatus according to the second embodiment. 図８に示す回路の動作を説明する真理値表である。9 is a truth table for explaining the operation of the circuit shown in FIG. 実施例２にかかる画像処理装置のリスト制御部の一例を示す回路図である。FIG. 10 is a circuit diagram illustrating an example of a list control unit of the image processing apparatus according to the second embodiment. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 図１０に示す回路の動作を説明する真理値表である。11 is a truth table for explaining the operation of the circuit shown in FIG. 10. 実施例２にかかる画像処理装置のテクスチャキャッシュ部を示すブロック図である。FIG. 10 is a block diagram illustrating a texture cache unit of the image processing apparatus according to the second embodiment. 実施例２にかかる画像処理装置のテーブルの格納情報の一例を示す説明図である。FIG. 10 is an explanatory diagram illustrating an example of stored information in a table of the image processing apparatus according to the second embodiment. 実施例２にかかる画像処理装置のテクスチャキャッシュ部における処理を示すフローチャートである。12 is a flowchart illustrating processing in a texture cache unit of the image processing apparatus according to the second embodiment.

以下に添付図面を参照して、この画像処理装置の好適な実施の形態を詳細に説明する。 Exemplary embodiments of the image processing apparatus will be described below in detail with reference to the accompanying drawings.

（実施例１）
図１は、実施例１にかかる画像処理装置を示すブロック図である。図１に示すように、画像処理装置は、メモリ部１、キャッシュ部２、判定部３、保持部４およびデータ処理部５を備える。メモリ部１は、テクスチャデータを格納する。キャッシュ部２は、メモリ部１に格納されているテクスチャデータの一部を格納する。判定部３は、キャッシュ部２に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する。保持部４は、判定部３によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する。例えば、データ処理部５は、判定部３に将来描画の対象となるピクセルの位置の情報を与える。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とする。 Example 1
FIG. 1 is a block diagram of an image processing apparatus according to the first embodiment. As shown in FIG. 1, the image processing apparatus includes a memory unit 1, a cache unit 2, a determination unit 3, a holding unit 4, and a data processing unit 5. The memory unit 1 stores texture data. The cache unit 2 stores a part of the texture data stored in the memory unit 1. The determination unit 3 refers to data stored in the cache unit 2 to determine whether or not a pixel to be drawn in the future causes a cache miss. The holding unit 4 holds information of a plurality of pixels determined by the determination unit 3 to cause a cache miss. For example, the data processing unit 5 gives the determination unit 3 information on the position of the pixel to be drawn in the future. When the data required by the pixel whose information is held in the holding unit 4 is not stored in the cache unit 2, the data processing unit 5 sets a pixel subsequent to the pixel as the next drawing target. When the data required by the pixel whose information is held in the holding unit 4 is stored in the cache unit 2 when the data processing unit 5 is a pixel before the current drawing position, The pixel is set as the next drawing target.

実施例１によれば、予め判定部３によりキャッシュミスを起こすと判定されたピクセルの描画を、当該ピクセルが必要とするテクスチャデータがキャッシュ部２に格納されるまで先延ばしにすることができる。それによって、キャッシュミスが発生するピクセルへのアクセスを避けることができるので、メモリ部１から該当するテクスチャデータを読み出してキャッシュ部２に格納するまでの待ち時間をなくすことができる。従って、処理性能の低下を抑制することができる。 According to the first embodiment, it is possible to postpone drawing of a pixel that is determined in advance by the determination unit 3 to cause a cache miss until the texture data required by the pixel is stored in the cache unit 2. Accordingly, access to a pixel in which a cache miss occurs can be avoided, so that the waiting time until the corresponding texture data is read from the memory unit 1 and stored in the cache unit 2 can be eliminated. Accordingly, it is possible to suppress a decrease in processing performance.

（実施例２）
・画像処理システムの説明
図２は、実施例２にかかる画像処理装置を含む画像処理システムを示すブロック図である。図２に示すように、画像処理システムは、メモリ１１、ホストプロセッサ１２、グラフィックスチップ１３、ディスプレイ１４およびバス１５を備えている。メモリ１１は、ディスプレイ１４に表示されるオブジェクトの形状データやテクスチャデータを格納する。ホストプロセッサ１２は、アプリケーションプログラムを実行し、アプリケーションプログラムによる描画の要求に基づいてグラフィックスチップ１３にコマンドやデータを送る。グラフィックスチップ１３は、ホストプロセッサ１２からコマンドやデータを受け取り、描画を行う。ディスプレイ１４は、グラフィックスチップ１３の描画結果を出力する。メモリ１１、ホストプロセッサ１２およびグラフィックスチップ１３は、バス１５に接続されている。グラフィックスチップ１３は、実施例２にかかる画像処理装置として動作する。 (Example 2)
FIG. 2 is a block diagram of an image processing system including an image processing apparatus according to the second embodiment. As shown in FIG. 2, the image processing system includes a memory 11, a host processor 12, a graphics chip 13, a display 14, and a bus 15. The memory 11 stores shape data and texture data of objects displayed on the display 14. The host processor 12 executes the application program and sends commands and data to the graphics chip 13 based on a drawing request by the application program. The graphics chip 13 receives commands and data from the host processor 12 and performs drawing. The display 14 outputs the drawing result of the graphics chip 13. The memory 11, the host processor 12 and the graphics chip 13 are connected to the bus 15. The graphics chip 13 operates as an image processing apparatus according to the second embodiment.

・画像処理装置（グラフィックスチップ）の説明
図３は、実施例２にかかる画像処理装置を示すブロック図である。図３に示すように、画像処理装置（グラフィックスチップ１３）は、インタフェース部２１、セットアップ部２２、ラスタライズ部２３、テクスチャ部２４、テクスチャキャッシュ部２５、フレームバッファ部２６およびテクスチャメモリ部２７を備えている。画像処理装置は、将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定し、キャッシュミスを起こすピクセルを避けるように描画順序を変更してテクスチャマッピング処理を行う。 Description of Image Processing Device (Graphics Chip) FIG. 3 is a block diagram of an image processing device according to the second embodiment. As shown in FIG. 3, the image processing apparatus (graphics chip 13) includes an interface unit 21, a setup unit 22, a rasterizing unit 23, a texture unit 24, a texture cache unit 25, a frame buffer unit 26, and a texture memory unit 27. ing. The image processing apparatus determines whether or not a pixel to be rendered in the future causes a cache miss, and performs a texture mapping process by changing the rendering order so as to avoid a pixel that causes a cache miss.

インタフェース部２１は、ホストプロセッサ１２から描画データおよびテクスチャデータを受け取る。インタフェース部２１は、描画データをセットアップ部２２へ送る。インタフェース部２１は、テクスチャデータをテクスチャメモリ部２７に書き込む。テクスチャメモリ部２７には、テクスチャイメージが複数のブロックに分割されて格納される。分割されたテクスチャイメージの各ブロックには、一意のブロック番号が付与される。セットアップ部２２は、インタフェース部２１から与えられた描画データを、ラスタライズ部２３での処理に適したデータ（セットアップデータ）に変換する。セットアップ部２２は、セットアップデータをラスタライズ部２３へ送る。 The interface unit 21 receives drawing data and texture data from the host processor 12. The interface unit 21 sends drawing data to the setup unit 22. The interface unit 21 writes the texture data into the texture memory unit 27. The texture memory unit 27 stores the texture image divided into a plurality of blocks. A unique block number is assigned to each block of the divided texture image. The setup unit 22 converts the drawing data given from the interface unit 21 into data (setup data) suitable for processing in the rasterizing unit 23. The setup unit 22 sends setup data to the rasterization unit 23.

ラスタライズ部２３は、セットアップ部２２から与えられたセットアップデータに基づいて１ピクセルずつ描画位置を求める。ラスタライズ部２３は、１ピクセルずつ図形を描画する。ラスタライズ部２３は、現在の描画位置にあるピクセルのテクスチャ座標（第１座標データ）を算出し、該第１座標データをテクスチャ部２４に渡す。ラスタライズ部２３は、現在の描画位置よりも後の描画位置（予測位置）にあるピクセル、すなわち将来描画の対象となるピクセルのテクスチャ座標（第２座標データ）を算出し、該第２座標データをテクスチャ部２４に渡す。ラスタライズ部２３は、テクスチャキャッシュ部２５からキャッシュの判定結果としてヒット情報を受け取る。ラスタライズ部２３は、テクスチャキャッシュ部２５から、キャッシュに読み込まれたテクスチャイメージのブロックの情報としてブロック読み込み情報を受け取る。 The rasterizing unit 23 obtains a drawing position pixel by pixel based on the setup data given from the setup unit 22. The rasterizing unit 23 draws a figure pixel by pixel. The rasterizing unit 23 calculates the texture coordinates (first coordinate data) of the pixel at the current drawing position, and passes the first coordinate data to the texture unit 24. The rasterizing unit 23 calculates texture coordinates (second coordinate data) of a pixel at a drawing position (predicted position) after the current drawing position, that is, a pixel to be drawn in the future, and the second coordinate data is calculated. It is passed to the texture unit 24. The rasterizing unit 23 receives hit information as a cache determination result from the texture cache unit 25. The rasterizing unit 23 receives block read information from the texture cache unit 25 as information on the blocks of the texture image read into the cache.

テクスチャ部２４は、ラスタライズ部２３から与えられた第１座標データを第１アドレスデータに変換し、該第１アドレスデータをテクスチャキャッシュ部２５に渡す。第１アドレスデータは、現在の描画位置にあるピクセルのテクスチャアドレスのデータである。テクスチャ部２４は、第１アドレスデータに対応するテクスチャデータをテクスチャキャッシュ部２５から受け取り、該テクスチャデータをピクセルデータとしてフレームバッファ部２６に書き込む。テクスチャ部２４は、ラスタライズ部２３から与えられた第２座標データを第２アドレスデータに変換し、該第２アドレスデータをテクスチャキャッシュ部２５に渡す。第２アドレスデータは、前記予測位置にあるピクセルのテクスチャアドレスのデータである。 The texture unit 24 converts the first coordinate data given from the rasterizing unit 23 into first address data, and passes the first address data to the texture cache unit 25. The first address data is data of the texture address of the pixel at the current drawing position. The texture unit 24 receives the texture data corresponding to the first address data from the texture cache unit 25 and writes the texture data to the frame buffer unit 26 as pixel data. The texture unit 24 converts the second coordinate data given from the rasterize unit 23 into second address data, and passes the second address data to the texture cache unit 25. The second address data is the texture address data of the pixel at the predicted position.

テクスチャキャッシュ部２５は、テクスチャメモリ部２７とテクスチャ部２４との間でキャッシュ処理を行う。テクスチャキャッシュ部２５には、テクスチャメモリ部２７からテクスチャイメージのブロックの単位でデータが読み込まれる。テクスチャキャッシュ部２５は、テクスチャ部２４から与えられた第１アドレスデータに対応するテクスチャデータをテクスチャ部２４に返す。テクスチャキャッシュ部２５は、該当するテクスチャデータを有していない場合には、テクスチャメモリ部２７から該当するテクスチャデータを読み込む。テクスチャキャッシュ部２５は、テクスチャ部２４から与えられた第２アドレスデータに対応するテクスチャデータを有しているか否かを判断し、その判断結果およびブロック番号をヒット情報としてラスタライズ部２３に渡す。テクスチャキャッシュ部２５は、ラスタライズ部２３が必要とするテクスチャイメージのブロックをテクスチャメモリ部２７から読み込むと、当該ブロックのブロック番号をブロック読み込み情報としてラスタライズ部２３に渡す。テクスチャメモリ部２７は、実施例１のメモリ部に相当する。 The texture cache unit 25 performs a cache process between the texture memory unit 27 and the texture unit 24. Data is read into the texture cache unit 25 from the texture memory unit 27 in units of texture image blocks. The texture cache unit 25 returns the texture data corresponding to the first address data given from the texture unit 24 to the texture unit 24. If the texture cache unit 25 does not have the corresponding texture data, the texture cache unit 25 reads the corresponding texture data from the texture memory unit 27. The texture cache unit 25 determines whether or not the texture data corresponding to the second address data given from the texture unit 24 is present, and passes the determination result and the block number to the rasterizing unit 23 as hit information. When the texture cache unit 25 reads a texture image block required by the rasterizing unit 23 from the texture memory unit 27, the texture cache unit 25 passes the block number of the block to the rasterizing unit 23 as block reading information. The texture memory unit 27 corresponds to the memory unit of the first embodiment.

・ラスタライズ部の説明
図４は、実施例２にかかる画像処理装置のラスタライズ部を示すブロック図である。図４に示すように、ラスタライズ部２３は、描画位置情報生成部３１、補間処理部３２、ミス領域情報生成部３３およびミスリスト部３４を備えている。描画位置情報生成部３１は、セットアップ部２２から与えられたセットアップデータの情報と、ミスリスト部３４から与えられた第１領域情報および第２領域情報とに基づいて、今まさに描画しようとしているピクセルの位置の情報（描画位置情報）を生成し、該描画位置情報を補間処理部３２に渡す。第１領域情報および第２領域情報については、後述する。描画位置情報生成部３１は、将来描画の対象となるピクセルの位置の情報（予測位置情報）を生成し、該予測位置情報をミス領域情報生成部３３に渡す。描画位置情報生成部３１は、描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置の情報（走査位置情報）をミスリスト部３４に渡す。描画位置情報生成部３１は、実施例１のデータ処理部として動作する。 FIG. 4 is a block diagram of the rasterizing unit of the image processing apparatus according to the second embodiment. As shown in FIG. 4, the rasterizing unit 23 includes a drawing position information generating unit 31, an interpolation processing unit 32, a miss area information generating unit 33, and a miss list unit 34. The drawing position information generation unit 31 is the pixel that is about to be drawn based on the setup data information given from the setup unit 22 and the first area information and second area information given from the miss list part 34. Position information (drawing position information) is generated, and the drawing position information is passed to the interpolation processing unit 32. The first area information and the second area information will be described later. The drawing position information generation unit 31 generates position information (predicted position information) of a pixel to be drawn in the future, and passes the predicted position information to the miss area information generation unit 33. The drawing position information generation unit 31 passes information (scanning position information) on the position of the pixel at the most advanced position among the drawn pixels to the miss list unit 34. The drawing position information generation unit 31 operates as a data processing unit of the first embodiment.

図５は、描画対象のピクセルとキャッシュの予測対象のピクセルとの関係を説明する図である。図５において、特に限定しないが、例えば画像処理装置は、各行の左から右に向かって描画を進め、ある行の右端まで描画が済んだら、上の行を描画することとする。すなわち、図５に示す例では、描画装置は、Ｐ１１のピクセルからＰ７１のピクセルへ向かって描画を進め、Ｐ７１のピクセルの描画が済んだら、Ｐ１２のピクセルからＰ７２のピクセルへ向かって描画を進める。なお、描画領域は、２行７列のマトリックスに限らない。また、各行の右から左に向かって描画を進めてもよいし、ある行の描画が済んだら、下の行を描画するようにしてもよい。Ｐ１１からＰ７１へ至る方向をＸ方向とし、Ｐ１１からＰ１２へ至る方向をＹ方向とする。 FIG. 5 is a diagram for explaining a relationship between a drawing target pixel and a cache prediction target pixel. In FIG. 5, although not particularly limited, for example, the image processing apparatus advances drawing from the left to the right of each line, and draws the upper line after drawing to the right end of a certain line. In other words, in the example illustrated in FIG. 5, the drawing apparatus advances drawing from the pixel P11 toward the pixel P71, and after drawing the pixel P71, advances the drawing from the pixel P12 to the pixel P72. The drawing area is not limited to a 2 × 7 matrix. In addition, drawing may proceed from the right to the left of each line, or after drawing a certain line, the lower line may be drawn. The direction from P11 to P71 is the X direction, and the direction from P11 to P12 is the Y direction.

描画位置情報生成部３１は、ａを１から７までの整数とすると、例えばＰａ１のピクセルを今まさに描画しようとしているときに、このＰａ１のピクセルよりも後に描画の対象となるＰａ２のピクセルをキャッシュの予測対象のピクセルとする。従って、描画位置情報生成部３１は、描画位置情報としてＰａ１のピクセルの位置情報を出力し、予測位置情報としてＰａ２のピクセルの位置情報を出力する。実施例２では、キャッシュミスを起こすと判定され、かつテクスチャイメージの同じブロック番号のブロックに含まれる連続した複数のピクセルは、ミス領域情報生成部３３によって一つのミス領域として扱われる。例えば、図５に示すように、予測対象のピクセル列において、Ｐ３２、Ｐ４２、Ｐ５２およびＰ６２の各ピクセルがキャッシュミスを起こすと判定され、かつＰ３２のピクセルとＰ４２のピクセルとがテクスチャイメージの同じブロック番号のブロックに含まれる場合、Ｐ３２のピクセルとＰ４２のピクセルとは一つのミス領域（ミス領域１）として扱われる。Ｐ５２のピクセルおよびＰ６２のピクセルについても同様であり、Ｐ５２のピクセルとＰ６２のピクセルとは、ミス領域１とは別のミス領域（ミス領域２）として扱われる。ミス領域に関する情報（ミス領域情報）は、後述するミス領域情報生成部３３において生成される。ミス領域情報生成部３３で生成されたミス領域情報は、後述するミスリスト部３４に保持される。ミスリスト部３４には、複数のミス領域情報が保持される。 If a is an integer from 1 to 7, the drawing position information generation unit 31 caches the pixel Pa2 that is to be drawn after the pixel Pa1 when the pixel Pa1 is about to be drawn. The pixel to be predicted. Accordingly, the drawing position information generation unit 31 outputs the position information of the pixel Pa1 as the drawing position information, and outputs the position information of the pixel Pa2 as the predicted position information. In the second embodiment, a plurality of consecutive pixels that are determined to cause a cache miss and are included in a block having the same block number in the texture image are handled as one miss area by the miss area information generation unit 33. For example, as shown in FIG. 5, it is determined that each of pixels P32, P42, P52, and P62 causes a cache miss in the pixel row to be predicted, and the pixels of P32 and P42 are the same block in the texture image. When included in the numbered block, the pixel P32 and the pixel P42 are treated as one miss area (miss area 1). The same applies to the pixel P52 and the pixel P62, and the pixel P52 and the pixel P62 are treated as a miss area (miss area 2) different from the miss area 1. Information regarding the miss area (miss area information) is generated by the miss area information generation unit 33 described later. The miss area information generated by the miss area information generation unit 33 is held in a miss list unit 34 described later. The miss list section 34 holds a plurality of miss area information.

描画位置情報生成部３１は、次の（Ａ）から（Ｄ）のいずれかに従って、今まさに描画しようとしているピクセルの位置を生成する。
（Ａ）最も古いミス領域が必要とするデータがキャッシュに読み込まれた場合、今まさに描画しようとしているピクセルの位置は、最も古いミス領域の開始位置となる。この場合には、描画位置は、前に戻ることになる。最も古いミス領域の情報は、前記第２領域情報から得られる。描画位置情報生成部３１は、後述する第２領域情報のフラグを参照することによって、最も古いミス領域が必要とするデータがキャッシュに読み込まれたか否かを判定する。
（Ｂ）今まさに描画しようとしているピクセルの位置がミス領域の開始位置に一致する場合、新たに、当該ミス領域の次の位置が、今まさに描画しようとしているピクセルの位置となる。この場合には、今まさに描画しようとしているピクセルに必要なデータがキャッシュにないので、当該ピクセルの描画が後回しにされることになる。今まさに描画しようとしているピクセルの位置に開始位置が一致するミス領域の情報は、前記第１領域情報から得られる。
（Ｃ）前記（Ａ）の条件も前記（Ｂ）の条件も満たさず、かつミスリスト部３４に空きがある場合、今まさに描画しようとしているピクセルの位置は、当初の順番通りの位置となる。
（Ｄ）前記（Ａ）、前記（Ｂ）および前記（Ｃ）のいずれの条件も満たさない場合、最も古いミス領域が必要とするデータがキャッシュに読み込まれるまで待機する。 The drawing position information generation unit 31 generates the position of the pixel that is about to be drawn, in accordance with any of the following (A) to (D).
(A) When the data required by the oldest miss area is read into the cache, the position of the pixel that is about to be drawn is the start position of the oldest miss area. In this case, the drawing position returns to the previous position. The oldest miss area information is obtained from the second area information. The drawing position information generation unit 31 determines whether or not data required by the oldest miss area has been read into the cache by referring to a flag of second area information described later.
(B) If the position of the pixel that is about to be drawn coincides with the start position of the miss area, the next position of the miss area becomes the position of the pixel that is about to be drawn. In this case, since there is no data necessary for the pixel that is about to be drawn in the cache, the drawing of the pixel is postponed. Information on a miss area whose start position coincides with the position of the pixel that is about to be drawn is obtained from the first area information.
(C) If neither the condition (A) nor the condition (B) is satisfied and there is a space in the miss list section 34, the position of the pixel to be drawn is the position in the original order. .
(D) If none of the above conditions (A), (B), and (C) is satisfied, the process waits until the data required by the oldest miss area is read into the cache.

図４において、補間処理部３２は、描画位置情報生成部３１から与えられた描画位置情報（今まさに描画しようとしているピクセルの位置の情報）に基づいて、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標を生成し、該テクスチャ座標を第１座標データとして出力する。補間処理部３２は、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標に基づいて、将来描画の対象となるピクセルの位置に対応するテクスチャ座標を生成し、該テクスチャ座標を第２座標データとして出力する。 In FIG. 4, the interpolation processing unit 32 sets the position of the pixel that is about to be drawn based on the drawing position information (information about the position of the pixel that is about to be drawn) given from the drawing position information generation unit 31. Corresponding texture coordinates are generated, and the texture coordinates are output as first coordinate data. The interpolation processing unit 32 generates texture coordinates corresponding to the position of the pixel to be drawn in the future based on the texture coordinates corresponding to the position of the pixel that is about to be drawn, and uses the texture coordinates as the second coordinate data. Output as.

補間処理部３２は、例えば次のようにして将来描画の対象となるピクセルの位置に対応するテクスチャ座標を生成する。３次元グラフィックス描画処理では、多角形、例えば三角形のポリゴンの各頂点にテクスチャ座標（ｓ，ｔ）を設定し、次の（１）式に基づいて各ピクセルにおけるテクスチャ座標が算出される。下記（１）式については、同様の式が「ＴｈｅＯｐｅｎＧＬＲＧｒａｐｈｉｃｓＳｙｓｔｅｍ：ＡＳｐｅｃｉｆｉｃａｔｉｏｎ（Ｖｅｒｓｉｏｎ３．１ − Ｍａｙ２８，２００９）」（インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｏｐｅｎｇｌ．ｏｒｇ／ｒｅｇｉｓｔｒｙ／ｄｏｃ／ｇｌｓｐｅｃ３１．２００９０５２８．ｐｄｆ＞）の第９７頁に同様の式が記載されている。 The interpolation processing unit 32 generates texture coordinates corresponding to the position of a pixel to be drawn in the future as follows, for example. In the three-dimensional graphics rendering process, texture coordinates (s, t) are set at each vertex of a polygon, for example, a triangular polygon, and texture coordinates at each pixel are calculated based on the following equation (1). For the following formula (1), a similar formula is “The OpenGLR Graphics System: A Specification (Version 3.1-May 28, 2009)” (Internet <URL: http://www.opengl.org/registry/registry/registry/registry/registry/registry/registry/registry/registry/registry/ /Glspec31.20090528.pdf>) page 97 describes a similar formula.

上記（１）式において、ｓ（ｘ，ｙ）は、画面上の点（ｘ，ｙ）における図形のテクスチャ座標のｓ成分である。ｘはＸＹ座標軸におけるＸ座標であり、ｙはＸＹ座標軸におけるＹ座標である。ｓ_a、ｓ_bおよびｓ_cは、三角形の各頂点におけるテクスチャ座標のｓ成分の値である。ｗ_a、ｗ_bおよびｗ_cは、三角形の各頂点の同次座標のｗ成分であり、定数である。μ_a、μ_bおよびμ_cは、点（ｘ，ｙ）における三角形の重心座標と呼ばれる値であり、点（ｘ，ｙ）の値に応じて変化する。従って、ｓ（ｘ，ｙ）の分母および分子は、ｘとｙの関数である。三角形の重心座標は、点（ｘ，ｙ）に対して線形に変化するので、ｓ（ｘ，ｙ）の分母Ｒ（ｘ，ｙ）および分子Ｆ（ｘ，ｙ）は、ともに線形に変化する。従って、Ｆ（ｘ，ｙ）のｙ方向の変化Ｆ_yおよびＲ（ｘ，ｙ）のｙ方向の変化Ｒ_yは、ともに定数である。以上のことから、テクスチャ座標ｓのＹ方向への変化ｓ_yは、次の（２）式で求められる。 In the above equation (1), s (x, y) is the s component of the texture coordinate of the figure at the point (x, y) on the screen. x is the X coordinate on the XY coordinate axis, and y is the Y coordinate on the XY coordinate axis. s _a , s _b and s _c are the values of the s component of the texture coordinates at each vertex of the triangle. w _a , w _b and w _c are w components of the homogeneous coordinates of each vertex of the triangle, and are constants. μ _a , μ _b and μ _c are values called the barycentric coordinates of the triangle at the point (x, y), and change according to the value of the point (x, y). Thus, the denominator and numerator of s (x, y) are functions of x and y. Since the centroid coordinates of the triangle change linearly with respect to the point (x, y), both the denominator R (x, y) and numerator F (x, y) of s (x, y) change linearly. . Accordingly, the change F _{y in} the y direction of F (x, y) and the change R _{y in} the y direction of R (x, y) are both constants. From the above, the change s _{y in} the Y direction of the texture coordinate s is obtained by the following equation (2).

上記（２）式において、Ｒの逆数は、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標を求める際に既に求められている。Ｆ_yおよびＲ_yが定数であるので、上記（２）式の計算を容易に行うことができる。また、演算精度を適当に設定することによって、上記（２）式の演算処理を軽減させることができる。特に限定しないが、例えば、将来キャッシュミスを起こすか否かを判定する対象を、今まさに描画しようとしているピクセルの真上のピクセルとする場合、将来キャッシュミスを起こすか否かの判定対象となるピクセルのテクスチャ座標ｓ（ｘ，ｙ＋１）は、次の（３）式で表される一次近似式で求められる。３次元グラフィックスでは、図形に張られたテクスチャ画像が射影などの効果により歪むが、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標とテクスチャ座標のＹ方向の変化率とから、将来キャッシュミスを起こすか否かの判定対象となるピクセルのテクスチャ座標を求めることができる。 In the above equation (2), the reciprocal of R is already obtained when obtaining the texture coordinates corresponding to the position of the pixel that is about to be drawn. Since F _y and R _y are constants, the calculation of the above equation (2) can be easily performed. Further, by appropriately setting the calculation accuracy, the calculation process of the above equation (2) can be reduced. Although there is no particular limitation, for example, when a target for determining whether or not to cause a cache miss in the future is set to a pixel immediately above the pixel that is about to be drawn, it is a target for determining whether or not a future cache miss will occur. The texture coordinate s (x, y + 1) of the pixel is obtained by a primary approximation expression expressed by the following expression (3). In 3D graphics, a texture image stretched on a figure is distorted by an effect such as projection, but the future cache is determined based on the texture coordinate corresponding to the pixel position that is about to be drawn and the rate of change of the texture coordinate in the Y direction. It is possible to obtain the texture coordinates of the pixel to be determined whether or not to make a mistake.

ミス領域情報生成部３３は、描画位置情報生成部３１から与えられた予測位置情報（将来描画の対象となるピクセルの位置の情報）と、当該ピクセルが必要とするデータがキャッシュにあるか否かを判定した結果であるヒット情報とに基づいて、ミス領域情報を生成する。ミス領域情報には、当該ミス領域に含まれるピクセルが属するテクスチャイメージのブロックのブロック番号、当該ミス領域に含まれるピクセルのＹ座標、当該ミス領域の開始位置にあるピクセルのＸ座標（開始Ｘ座標）および当該ミス領域の終了位置にあるピクセルのＸ座標（終了Ｘ座標）の各情報が含まれる。ミス領域情報生成部３３は、一時的にミス領域情報を格納する作業領域を備えている。 The miss area information generation unit 33 determines whether or not the predicted position information (position information of the pixel to be drawn in the future) given from the drawing position information generation unit 31 and the data required by the pixel are in the cache. Miss area information is generated based on the hit information that is the result of the determination. The miss area information includes the block number of the block of the texture image to which the pixel included in the miss area belongs, the Y coordinate of the pixel included in the miss area, and the X coordinate (start X coordinate of the pixel at the start position of the miss area) ) And the X coordinate (end X coordinate) of the pixel at the end position of the miss area. The miss area information generation unit 33 includes a work area for temporarily storing miss area information.

ミス領域情報生成部３３は、この作業領域を用いて、次の（Ｅ）から（Ｈ）に従ってミス領域情報を生成する。ミス領域情報生成部３３は、ヒット情報がミスである場合、ヒット情報からブロック番号を取得し、予測位置情報からＹ座標、開始Ｘ座標および終了Ｘ座標を取得する。
（Ｅ）作業領域が空であり、ヒット情報がミスである場合、ミス領域情報生成部３３は、作業領域に、取得したブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報を格納する。
（Ｆ）作業領域にブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報が格納されており、ヒット情報がミスであり、新たに取得したブロック番号およびＹ座標が既に作業領域に格納されている各情報と一致している場合、ミス領域情報生成部３３は、作業領域の終了Ｘ座標を新たに取得した終了Ｘ座標に更新する。
（Ｇ）作業領域にブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報が格納されており、ヒット情報がミスであり、新たに取得したブロック番号またはＹ座標が既に作業領域に格納されている各情報と異なっている場合、ミス領域情報生成部３３は、作業領域に既に格納されている情報を一つのミス領域情報として、ミスリスト部３４へ送る。その後、ミス領域情報生成部３３は、作業領域に新たに取得したブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報を格納する。
（Ｈ）前記（Ｅ）、前記（Ｆ）および前記（Ｇ）のいずれの条件も満たさない場合、ミス領域情報生成部３３は、作業領域に既に格納されている情報を一つのミス領域情報として、ミスリスト部３４へ送る。その後、ミス領域情報生成部３３は、作業領域を空にする。 The miss area information generation unit 33 uses this work area to generate miss area information according to the following (E) to (H). When the hit information is a miss, the miss area information generation unit 33 acquires a block number from the hit information and acquires a Y coordinate, a start X coordinate, and an end X coordinate from the predicted position information.
(E) When the work area is empty and the hit information is a miss, the miss area information generation unit 33 stores the acquired block number, Y coordinate, start X coordinate, and end X coordinate information in the work area. To do.
(F) The block number, Y coordinate, start X coordinate, and end X coordinate information are stored in the work area, the hit information is missed, and the newly acquired block number and Y coordinate are already stored in the work area. When the information matches the information, the miss area information generation unit 33 updates the end X coordinate of the work area to the newly acquired end X coordinate.
(G) The block number, Y coordinate, start X coordinate, and end X coordinate information are stored in the work area, the hit information is missed, and the newly acquired block number or Y coordinate is already stored in the work area. If the information is different from the information, the miss area information generation unit 33 sends the information already stored in the work area to the miss list part 34 as one miss area information. Thereafter, the miss area information generation unit 33 stores the newly acquired block number, Y coordinate, start X coordinate, and end X coordinate information in the work area.
(H) When none of the conditions (E), (F), and (G) is satisfied, the miss area information generation unit 33 sets information already stored in the work area as one miss area information. To the miss list section 34. Thereafter, the miss area information generation unit 33 empties the work area.

図６は、ミスリスト部を示すブロック図である。図６に示すように、ミスリスト部３４は、複数の格納部４１，４２，４３，４４，４５およびリスト制御部４６を備えている。図示例では、第１から第５までの５個の格納部が設けられているが、格納部の数は２個、３個、４個または６個以上でもよい。各格納部４１，４２，４３，４４，４５は、例えばレジスタを備えている。リスト制御部４６は、各格納部４１，４２，４３，４４，４５の動作を制御する。各格納部４１，４２，４３，４４，４５は、ミス領域情報生成部３３から与えられたミス領域情報を格納する。ｎを１以上の整数とすると、第ｎ格納部は、リスト制御部４６へ第ｎ一致信号および第ｎバリッド信号を出力する。リスト制御部４６は、第ｎ格納部へ第ｎロード信号、第ｎリムーブ信号、第ｎシフト信号および第ｎアベイル信号を出力する。ミスリスト部３４は、実施例１の保持部として動作する。 FIG. 6 is a block diagram showing the miss list portion. As shown in FIG. 6, the miss list unit 34 includes a plurality of storage units 41, 42, 43, 44, 45 and a list control unit 46. In the illustrated example, five storage units from first to fifth are provided, but the number of storage units may be two, three, four, or six or more. Each storage unit 41, 42, 43, 44, 45 includes a register, for example. The list control unit 46 controls the operation of each storage unit 41, 42, 43, 44, 45. Each storage unit 41, 42, 43, 44, 45 stores the miss area information given from the miss area information generation unit 33. When n is an integer equal to or greater than 1, the nth storage unit outputs the nth match signal and the nth valid signal to the list control unit 46. The list control unit 46 outputs the nth load signal, the nth remove signal, the nth shift signal, and the nth avail signal to the nth storage unit. The miss list unit 34 operates as a holding unit of the first embodiment.

リスト制御部４６は、各格納部へのロード信号によって、ミス領域情報を第１格納部４１、第２格納部４２、・・・、第５格納部４５の順に格納する。リスト制御部４６は、各格納部４１，４２，４３，４４，４５へのシフト信号によって、各格納部４１，４２，４３，４４，４５に格納されている情報を第５格納部４５、第４格納部４４、・・・、第１格納部４１の順にシフトさせる。リスト制御部４６は、全ての格納部４１，４２，４３，４４，４５の格納情報を一斉にシフトさせることができる。また、リスト制御部４６は、一部の格納部の格納情報をシフトさせずに、別の一部の格納部の格納情報をシフトさせることができる。例えば、リスト制御部４６は、第１格納部４１の格納情報をそのまま保持して、第３格納部４３の格納情報を第２格納部４２へシフトさせ、第４格納部４４の格納情報を第３格納部４３へシフトさせ、第５格納部４５の格納情報を第４格納部４４へシフトさせることができる。 The list control unit 46 stores the miss area information in the order of the first storage unit 41, the second storage unit 42,..., The fifth storage unit 45 in accordance with the load signal to each storage unit. The list control unit 46 uses the shift signal to each storage unit 41, 42, 43, 44, 45 to transfer the information stored in each storage unit 41, 42, 43, 44, 45 to the fifth storage unit 45, 4 storage unit 44,..., And first storage unit 41 are shifted in this order. The list control unit 46 can shift the storage information of all the storage units 41, 42, 43, 44, 45 at the same time. Further, the list control unit 46 can shift the storage information of another part of the storage unit without shifting the storage information of the part of the storage unit. For example, the list control unit 46 holds the storage information in the first storage unit 41 as it is, shifts the storage information in the third storage unit 43 to the second storage unit 42, and changes the storage information in the fourth storage unit 44 to the first storage unit. The information stored in the fifth storage unit 45 can be shifted to the fourth storage unit 44.

図７は、ミスリスト部の格納情報の一例を示す説明図である。図７に示すように、ミスリスト部３４の各格納部４１，４２，４３，４４，４５には、ミス領域情報（ブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標）、フラグおよびバリッドの各情報が格納される。フラグは、当該ミス領域情報のブロック番号に該当するテクスチャイメージのブロックがテクスチャメモリ部２７からテクスチャキャッシュ部２５に読み込まれたか否かを表す。テクスチャキャッシュ部２５からブロック読み込み情報として与えられたブロック番号がミス領域情報のブロック番号と一致する場合に、フラグが真となる。フラグが真であるとき、当該ミス領域情報のブロック番号に該当するテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されている。バリッドは、当該ミス領域情報が有効であるか否かを表す。ミス領域情報生成部３３から与えられたミス領域情報が格納部に格納されるときに、バリッドが真となる。バリッドが真であるとき、当該格納部に格納されているミス領域情報は有効である。各格納部４１，４２，４３，４４，４５は、有効な情報を格納していない状態においてミス領域情報を格納するときに、バリッドを真とし、フラグを偽とする。 FIG. 7 is an explanatory diagram showing an example of information stored in the miss list portion. As shown in FIG. 7, each storage section 41, 42, 43, 44, 45 of the miss list section 34 has miss area information (block number, Y coordinate, start X coordinate and end X coordinate), flag and valid. Each piece of information is stored. The flag indicates whether a texture image block corresponding to the block number of the miss area information has been read from the texture memory unit 27 into the texture cache unit 25. The flag is true when the block number given as block read information from the texture cache unit 25 matches the block number of the miss area information. When the flag is true, a texture image block corresponding to the block number of the miss area information is stored in the texture cache unit 25. The valid indicates whether or not the miss area information is valid. The valid is true when the miss area information given from the miss area information generation unit 33 is stored in the storage unit. When the valid is true, the miss area information stored in the storage unit is valid. Each storage unit 41, 42, 43, 44, 45 sets the valid to true and sets the flag to false when storing the miss area information in a state where no valid information is stored.

図６に示すように、各格納部４１，４２，４３，４４，４５は、それぞれのバリッドをバリッド信号としてリスト制御部４６に渡す。ミス領域情報生成部３３からミスリスト部３４にミス領域情報が与えられるときに、リスト制御部４６に第６バリッド信号が入力する。リスト制御部４６は、各格納部４１，４２，４３，４４，４５からのバリッド信号および第６バリッド信号に基づいて、各格納部４１，４２，４３，４４，４５へ前記ロード信号および前記シフト信号を出力する。各格納部４１，４２，４３，４４，４５は、テクスチャキャッシュ部２５から与えられたブロック番号とミス領域情報のブロック番号とが一致する場合に、リスト制御部４６へ一致信号を出力する。リスト制御部４６は、一致信号の入力によって一致信号の出力元である格納部へリムーブ信号またはアベイル信号を出力する。各格納部４１，４２，４３，４４，４５では、リムーブ信号の入力によって格納情報のバリッドが偽となる。バリッドが偽であるとき、当該格納部には有効な情報が格納されていない。各格納部４１，４２，４３，４４，４５では、アベイル信号の入力によって格納情報のフラグが真となる。 As shown in FIG. 6, each storage unit 41, 42, 43, 44, 45 passes each valid to the list control unit 46 as a valid signal. When the miss area information is given from the miss area information generation unit 33 to the miss list unit 34, the sixth valid signal is input to the list control unit 46. Based on the valid signal and the sixth valid signal from each storage unit 41, 42, 43, 44, 45, the list control unit 46 transfers the load signal and the shift to each storage unit 41, 42, 43, 44, 45. Output a signal. Each storage unit 41, 42, 43, 44, 45 outputs a match signal to the list control unit 46 when the block number given from the texture cache unit 25 matches the block number of the miss area information. The list control unit 46 outputs a remove signal or an avail signal to the storage unit that is the output source of the match signal in response to the input of the match signal. In each of the storage units 41, 42, 43, 44, and 45, the valid of the stored information becomes false by inputting the remove signal. When the valid is false, no valid information is stored in the storage unit. In each of the storage units 41, 42, 43, 44, and 45, the storage information flag becomes true by the input of the avail signal.

リスト制御部４６は、次の（Ｉ）および（Ｊ）に従ってリムーブ信号またはアベイル信号を選択して出力する。
（Ｉ）一致信号を出力した格納部に格納されているミス領域情報のＹ座標の値が描画位置情報生成部３１から与えられた走査位置情報のＹ座標の値よりも大きいか、もしくは、一致信号を出力した格納部に格納されているミス領域情報のＹ座標の値が描画位置情報生成部３１から与えられた走査位置情報のＹ座標の値に等しく、かつ、一致信号を出力した格納部に格納されているミス領域情報の開始Ｘ座標の値が、描画位置情報生成部３１から与えられた走査位置情報のＸ座標よりも大きい場合、リスト制御部４６は、一致信号の出力元である格納部へリムーブ信号を出力する。この（Ｉ）の条件を満たす場合、走査位置情報により示される位置（描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置）よりも当該ミス領域情報のミス領域の方が後にあるので、将来必要になるテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されることになる。従って、この時点で既にミス領域ではなくなるので、リスト制御部４６は、リムーブ信号によって当該格納部のミス領域情報を無効にする。それによって、ミスリスト部３４から当該ミス領域情報が消去される。いずれかの格納部からミス領域情報が消去されると、各格納部４１，４２，４３，４４，４５の格納情報が適宜、シフトされる。
（Ｊ）前記（Ｉ）の条件を満たさない場合、リスト制御部４６は、一致信号の出力元である格納部へアベイル信号を出力する。この場合、走査位置情報により示される位置（描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置）よりも当該ミス領域情報のミス領域の方が前にあるので、過去に描画処理を飛ばされたピクセルが必要とするテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されることになる。従って、リスト制御部４６は、アベイル信号によって当該格納部の格納情報のフラグを真にして、描画に必要なデータがテクスチャキャッシュ部２５に読み込まれたことを示す。 The list controller 46 selects and outputs the remove signal or the avail signal in accordance with the following (I) and (J).
(I) The Y coordinate value of the missed area information stored in the storage unit that outputs the coincidence signal is greater than the Y coordinate value of the scanning position information given from the drawing position information generating unit 31, or matches The storage unit that outputs the coincidence signal, and the Y coordinate value of the missed area information stored in the storage unit that outputs the signal is equal to the Y coordinate value of the scanning position information given from the drawing position information generation unit 31 If the value of the start X coordinate of the missed area information stored in is larger than the X coordinate of the scanning position information given from the drawing position information generating unit 31, the list control unit 46 is the output source of the coincidence signal. A remove signal is output to the storage unit. When the condition (I) is satisfied, the missed area of the missed area information is behind the position indicated by the scanning position information (the position of the most advanced pixel among the drawn pixels). Therefore, a texture image block that will be required in the future is stored in the texture cache unit 25. Accordingly, since it is no longer a miss area at this time, the list control unit 46 invalidates the miss area information of the storage unit by the remove signal. As a result, the miss area information is erased from the miss list section 34. When the miss area information is erased from any of the storage units, the storage information of each storage unit 41, 42, 43, 44, 45 is shifted as appropriate.
(J) When the condition (I) is not satisfied, the list control unit 46 outputs an avail signal to the storage unit that is the output source of the coincidence signal. In this case, since the miss area of the miss area information is ahead of the position indicated by the scan position information (the position of the most advanced pixel among the drawn pixels), the rendering process is performed in the past. A block of the texture image required by the skipped pixel is stored in the texture cache unit 25. Accordingly, the list control unit 46 sets the storage information flag of the storage unit to true by the avail signal, and indicates that the data necessary for drawing has been read into the texture cache unit 25.

リスト制御部４６は、各格納部４１，４２，４３，４４，４５に格納されているミス領域情報を検索し、走査位置情報により示される位置よりも後にあり、かつ走査位置情報により示される位置に最も近いミス領域情報を第１領域情報として描画位置情報生成部３１に渡す。リスト制御部４６は、第１格納部４１に格納されているミス領域情報、すなわち最も古いミス領域情報を第２領域情報として描画位置情報生成部３１に渡す。 The list control unit 46 searches for the miss area information stored in each of the storage units 41, 42, 43, 44, and 45, and is located after the position indicated by the scanning position information and indicated by the scanning position information. To the drawing position information generating unit 31 as the first area information. The list control unit 46 passes the miss area information stored in the first storage unit 41, that is, the oldest miss area information to the drawing position information generation unit 31 as the second area information.

図８は、リスト制御部において、ミス領域情報の格納先を選択する回路の一例を示す回路図である。図８に示すように、リスト制御部４６の、ミス領域情報の格納先を選択する回路は、例えば５個のインバータ５１，５２，５３，５４，５５、４個の一段目のアンド回路５６，５７，５８，５９、５個の２段目のアンド回路６０，６１，６２，６３，６４、および４個のオア回路６５，６６，６７，６８を備えている。第１インバータ５１は、第５バリッド信号を反転する。第１アンド回路５６は、第１インバータ５１の出力信号と第４バリッド信号との論理積を出力する。第２アンド回路６０は、第１アンド回路５６の出力信号と第６バリッド信号との論理積を第５ロード信号として出力する。第１オア回路６５は、第５バリッド信号と第４バリッド信号との論理和を出力する。第２インバータ５２は、第１オア回路６５の出力信号を反転する。第３アンド回路５７は、第２インバータ５２の出力信号と第３バリッド信号との論理積を出力する。第４アンド回路６１は、第３アンド回路５７の出力信号と第６バリッド信号との論理積を第４ロード信号として出力する。第２オア回路６６は、第１オア回路６５の出力信号と第３バリッド信号との論理和を出力する。第３インバータ５３は、第２オア回路６６の出力信号を反転する。第５アンド回路５８は、第３インバータ５３の出力信号と第２バリッド信号との論理積を出力する。第６アンド回路６２は、第５アンド回路５８の出力信号と第６バリッド信号との論理積を第３ロード信号として出力する。第３オア回路６７は、第２オア回路６６の出力信号と第２バリッド信号との論理和を出力する。第４インバータ５４は、第３オア回路６７の出力信号を反転する。第７アンド回路５９は、第４インバータ５４の出力信号と第１バリッド信号との論理積を出力する。第８アンド回路６３は、第７アンド回路５９の出力信号と第６バリッド信号との論理積を第２ロード信号として出力する。第４オア回路６８は、第３オア回路６７の出力信号と第１バリッド信号との論理和を出力する。第５インバータ５５は、第４オア回路６８の出力信号を反転する。第９アンド回路６４は、第５インバータ５５の出力信号と第６バリッド信号との論理積を第１ロード信号として出力する。 FIG. 8 is a circuit diagram showing an example of a circuit for selecting a storage location of miss area information in the list control unit. As shown in FIG. 8, the circuit for selecting the storage area of the miss area information in the list control unit 46 is, for example, five inverters 51, 52, 53, 54, 55, four first-stage AND circuits 56, 57, 58, 59, five second-stage AND circuits 60, 61, 62, 63, 64, and four OR circuits 65, 66, 67, 68 are provided. The first inverter 51 inverts the fifth valid signal. The first AND circuit 56 outputs a logical product of the output signal of the first inverter 51 and the fourth valid signal. The second AND circuit 60 outputs a logical product of the output signal of the first AND circuit 56 and the sixth valid signal as a fifth load signal. The first OR circuit 65 outputs a logical sum of the fifth valid signal and the fourth valid signal. The second inverter 52 inverts the output signal of the first OR circuit 65. The third AND circuit 57 outputs a logical product of the output signal of the second inverter 52 and the third valid signal. The fourth AND circuit 61 outputs a logical product of the output signal of the third AND circuit 57 and the sixth valid signal as a fourth load signal. The second OR circuit 66 outputs a logical sum of the output signal of the first OR circuit 65 and the third valid signal. The third inverter 53 inverts the output signal of the second OR circuit 66. The fifth AND circuit 58 outputs a logical product of the output signal of the third inverter 53 and the second valid signal. The sixth AND circuit 62 outputs a logical product of the output signal of the fifth AND circuit 58 and the sixth valid signal as a third load signal. The third OR circuit 67 outputs a logical sum of the output signal of the second OR circuit 66 and the second valid signal. The fourth inverter 54 inverts the output signal of the third OR circuit 67. The seventh AND circuit 59 outputs a logical product of the output signal of the fourth inverter 54 and the first valid signal. The eighth AND circuit 63 outputs the logical product of the output signal of the seventh AND circuit 59 and the sixth valid signal as the second load signal. The fourth OR circuit 68 outputs a logical sum of the output signal of the third OR circuit 67 and the first valid signal. The fifth inverter 55 inverts the output signal of the fourth OR circuit 68. The ninth AND circuit 64 outputs a logical product of the output signal of the fifth inverter 55 and the sixth valid signal as a first load signal.

図９は、図８に示す回路の動作を説明する真理値表である。各信号の値において、１は真であることを表し、０は偽であることを表す（図１１〜図２５においても同じ）。図９に示すように、ミス領域情報生成部３３からミスリスト部３４に新たなミス領域情報が与えられるときに、第６バリッド信号の値が１となる。ミスリスト部３４の第１〜第（ｎ−１）の格納部に有効なミス領域情報が格納されており、第ｎ格納部に有効な情報が格納されていないときには、第１〜第（ｎ−１）のバリッド信号の値が１であり、第ｎバリッド信号の値は０である。このときには、第ｎロード信号の値のみが１となり、その他のロード信号の値は０となる。従って、ミス領域情報の格納先は第ｎ格納部となり、第ｎ格納部に新たなミス領域情報が格納される。全ての格納部に有効な情報が格納されていないときには、第１ロード信号の値のみが１となるので、第１格納部４１に新たなミス領域情報が格納される。全ての格納部に有効なミス領域情報が格納されているときには、全てのロード信号の値が０となるので、新たなミス領域情報はいずれの格納部にも格納されない。なお、ミス領域情報の格納先を選択する回路は、図８に示す回路に限らない。 FIG. 9 is a truth table for explaining the operation of the circuit shown in FIG. In the value of each signal, 1 represents true and 0 represents false (the same applies to FIGS. 11 to 25). As shown in FIG. 9, the value of the sixth valid signal becomes 1 when new miss area information is given from the miss area information generation unit 33 to the miss list unit 34. When valid miss area information is stored in the first to (n−1) th storage units of the miss list unit 34 and no valid information is stored in the nth storage unit, the first to (n−1) th (n−1) th storage units are stored. The value of the valid signal of -1) is 1, and the value of the nth valid signal is 0. At this time, only the value of the nth load signal is 1, and the values of the other load signals are 0. Accordingly, the storage area for the miss area information is the nth storage section, and new miss area information is stored in the nth storage section. When valid information is not stored in all the storage units, only the value of the first load signal is 1, so that new miss area information is stored in the first storage unit 41. When valid miss area information is stored in all storage units, the values of all load signals are 0, so that new miss area information is not stored in any storage unit. Note that the circuit for selecting the storage location of the miss area information is not limited to the circuit shown in FIG.

図１０は、リスト制御部において、各格納部の格納情報をシフトさせる回路の一例を示す回路図である。図１０に示すように、リスト制御部４６の、各格納部４１，４２，４３，４４，４５の格納情報をシフトさせる回路は、例えば５個のインバータ７１，７２，７３，７４，７５および４個のオア回路７６，７７，７８，７９を備えている。第６インバータ７１は、第１バリッド信号を反転した信号を第１シフト信号として出力する。第７インバータ７２は、第２バリッド信号を反転する。第５オア回路７６は、第７インバータ７２の出力信号と第１シフト信号との論理和を第２シフト信号として出力する。第８インバータ７３は、第３バリッド信号を反転する。第６オア回路７７は、第８インバータ７３の出力信号と第２シフト信号との論理和を第３シフト信号として出力する。第９インバータ７４は、第４バリッド信号を反転する。第７オア回路７８は、第９インバータ７４の出力信号と第３シフト信号との論理和を第４シフト信号として出力する。第１０インバータ７５は、第５バリッド信号を反転する。第８オア回路７９は、第１０インバータ７５の出力信号と第４シフト信号との論理和を第５シフト信号として出力する。 FIG. 10 is a circuit diagram illustrating an example of a circuit that shifts storage information of each storage unit in the list control unit. As shown in FIG. 10, the circuit for shifting the storage information of each storage unit 41, 42, 43, 44, 45 of the list control unit 46 is, for example, five inverters 71, 72, 73, 74, 75 and 4 OR circuits 76, 77, 78, 79 are provided. The sixth inverter 71 outputs a signal obtained by inverting the first valid signal as the first shift signal. The seventh inverter 72 inverts the second valid signal. The fifth OR circuit 76 outputs the logical sum of the output signal of the seventh inverter 72 and the first shift signal as the second shift signal. The eighth inverter 73 inverts the third valid signal. The sixth OR circuit 77 outputs a logical sum of the output signal of the eighth inverter 73 and the second shift signal as a third shift signal. The ninth inverter 74 inverts the fourth valid signal. The seventh OR circuit 78 outputs the logical sum of the output signal of the ninth inverter 74 and the third shift signal as a fourth shift signal. The tenth inverter 75 inverts the fifth valid signal. The eighth OR circuit 79 outputs the logical sum of the output signal of the tenth inverter 75 and the fourth shift signal as the fifth shift signal.

ここで、図１０に示す回路の各インバータ７１，７２，７３，７４，７５には、現在のミスリスト部３４の各格納部４１，４２，４３，４４，４５に格納されている情報のバリッドではなく、次のクロックで各格納部４１，４２，４３，４４，４５に格納される候補となる情報のバリッドがバリッド信号として与えられる。つまり、新たなミス領域情報を格納したり、各格納部４１，４２，４３，４４，４５に既に格納されている情報に変化が起こると、リスト制御部４６は、まず、次のクロックで各格納部４１，４２，４３，４４，４５に格納される候補となる情報を生成する。そして、図１０に示す回路によって、各格納部４１，４２，４３，４４，４５に格納される候補となる情報のバリッドに応じて各シフト信号の真偽が決まる。シフト信号が真である場合には、該当する格納部に格納されている情報がシフトされる。シフト信号が偽である場合には、該当する格納部に格納されている情報が保持される。 Here, each inverter 71, 72, 73, 74, 75 of the circuit shown in FIG. 10 has valid information stored in each storage unit 41, 42, 43, 44, 45 of the current mislist unit 34. Instead, the valid of the candidate information stored in each storage unit 41, 42, 43, 44, 45 is given as a valid signal at the next clock. In other words, when new miss area information is stored or information already stored in each storage unit 41, 42, 43, 44, 45 changes, the list control unit 46 first performs Candidate information to be stored in the storage units 41, 42, 43, 44, 45 is generated. The circuit shown in FIG. 10 determines the authenticity of each shift signal according to the validity of candidate information stored in each storage unit 41, 42, 43, 44, 45. When the shift signal is true, the information stored in the corresponding storage unit is shifted. When the shift signal is false, the information stored in the corresponding storage unit is retained.

リスト制御部４６は、次の（Ｋ）から（Ｎ）に従って、各格納部４１，４２，４３，４４，４５に次に格納される候補となる情報を設定する。各格納部４１，４２，４３，４４，４５に次に格納される候補となる情報は、格納部ごとにロード信号、リムーブ信号およびアベイル信号により決まる。各格納部４１，４２，４３，４４，４５に対して、ロード信号、リムーブ信号およびアベイル信号は背反であり、同時に真になることはない。
（Ｋ）第ｎロード信号が真であれば、リスト制御部４６は、ミスリスト部３４の第ｎ格納部に格納する次の候補として、ミス領域情報生成部３３から与えられた新たなミス領域情報を設定し、該候補のバリッドを真に設定する。
（Ｌ）第ｎリムーブ信号が真であれば、リスト制御部４６は、第ｎ格納部に格納する次の候補のバリッドを偽に設定する。
（Ｍ）第ｎアベイル信号が真であれば、リスト制御部４６は、第ｎ格納部に格納する次の候補として、第ｎ格納部に現在格納されている情報を設定し、該候補のフラグを真に設定する。
（Ｎ）前記（Ｋ）、前記（Ｌ）および前記（Ｍ）のいずれにも該当しない場合、リスト制御部４６は、第ｎ格納部に格納する次の候補として、第ｎ格納部に現在格納されている情報を設定する。 The list control unit 46 sets candidate information to be stored next in each of the storage units 41, 42, 43, 44, 45 according to the following (K) to (N). The candidate information to be stored next in each storage unit 41, 42, 43, 44, 45 is determined for each storage unit by a load signal, a remove signal and an avail signal. For each storage unit 41, 42, 43, 44, 45, the load signal, remove signal and avail signal are contradictory and will never be true at the same time.
(K) If the nth load signal is true, the list control unit 46 sets a new miss region given from the miss region information generation unit 33 as the next candidate to be stored in the nth storage unit of the miss list unit 34. Set the information and set the candidate valid to true.
(L) If the nth remove signal is true, the list control unit 46 sets the next candidate valid stored in the nth storage unit to false.
(M) If the n-th avail signal is true, the list control unit 46 sets information currently stored in the n-th storage unit as the next candidate to be stored in the n-th storage unit, and sets the flag of the candidate Is set to true.
(N) If none of the above (K), (L), and (M) applies, the list controller 46 stores the current candidate in the nth storage unit as the next candidate to be stored in the nth storage unit. Set the information.

図１１〜図１５は、図１０に示す回路においてロード信号が真となるときの動作を説明する真理値表である。図１１〜図１５に示すように、現在の第１〜第（ｎ−１）のバリッド信号の値が１であり、現在の第ｎバリッド信号の値が０であるときには、第ｎロード信号の値のみが１となり、その他のロード信号、リムーブ信号およびアベイル信号の値は０となる。従って、第１〜第ｎの格納部に格納される次の候補のバリッドの値が１となり、それ以外の格納部に格納される次の候補のバリッドの値は０となる。それによって、第１〜第ｎのシフト信号の値が０となるので、第１〜第ｎの格納部についてはシフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。それ以外のシフト信号の値は１となるので、第（ｎ＋１）以降の格納部についてはシフトが起こる。ｋを１以上の整数とすると、シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５については、シフトが起こる場合に第５格納部４５へ情報を提供する格納部が存在しないので、バリッドの値が０であるダミーのデータが用意されており、該ダミーのデータが第５格納部４５に格納される。 11 to 15 are truth tables for explaining the operation when the load signal becomes true in the circuit shown in FIG. As shown in FIGS. 11 to 15, when the current first to (n−1) th valid signal value is 1 and the current nth valid signal value is 0, the nth load signal Only the value is 1, and the values of the other load signal, remove signal and avail signal are 0. Therefore, the valid value of the next candidate stored in the first to nth storage units is 1, and the valid value of the next candidate stored in the other storage units is 0. As a result, the values of the first to n-th shift signals are 0, so that the first to n-th storage units are not shifted, and the next candidate information set for the self-storage unit ( The same information as the current stored information) is stored. Since the value of the other shift signal is 1, a shift occurs in the (n + 1) th and subsequent storage units. If k is an integer greater than or equal to 1, when a shift occurs, the kth storage unit stores information on the next candidate set for the (k + 1) th storage unit. However, for example, for the fifth storage unit 45, since there is no storage unit that provides information to the fifth storage unit 45 when a shift occurs, dummy data whose valid value is 0 is prepared. Dummy data is stored in the fifth storage unit 45.

図１６〜図２０は、図１０に示す回路においてリムーブ信号が真となるときの動作を説明する真理値表である。図１６〜図２０に示すように、第ｎリムーブ信号の値が１となるとき、第１〜第ｎの格納部には有効なミス領域情報が格納されているので、現在の第１〜第ｎのバリッド信号の値は１である。第（ｎ＋１）以降の格納部については、格納している情報が有効である場合（現在のバリッド信号の値が１）と無効である場合（現在のバリッド信号の値が０）とがある。第ｎリムーブ信号の値が１になると、第ｎ格納部に格納される次の候補のバリッドの値は０となる。それ以外の格納部に格納される次の候補のバリッドの値は現在の値のままである。それによって、第１〜第（ｎ−１）のシフト信号の値が０となるので、第１〜第（ｎ−１）の格納部についてはシフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。第ｎ以降のシフト信号の値は１となるので、第ｎ以降の格納部についてはシフトが起こる。シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５についてシフトが起こる場合には、上述したようにダミーのデータが格納される。 16 to 20 are truth tables for explaining the operation when the remove signal is true in the circuit shown in FIG. As shown in FIGS. 16 to 20, when the value of the n-th remove signal is 1, valid miss area information is stored in the first to n-th storage units. The value of the valid signal of n is 1. For the (n + 1) th and subsequent storage units, there are cases where the stored information is valid (current valid signal value is 1) and invalid (current valid signal value is 0). When the value of the nth remove signal becomes 1, the value of the next candidate valid stored in the nth storage unit becomes 0. The valid value of the next candidate stored in the other storage unit remains the current value. As a result, since the values of the first to (n−1) th shift signals are 0, the first to (n−1) th storage units are set for the own storage unit without causing a shift. The next candidate information (the same information as the current stored information) is stored. Since the value of the nth and subsequent shift signals is 1, a shift occurs in the nth and subsequent storage units. When a shift occurs, information on the next candidate set for the (k + 1) th storage unit is stored in the kth storage unit. However, for example, when a shift occurs in the fifth storage unit 45, dummy data is stored as described above.

図２１〜図２５は、図１０に示す回路においてアベイル信号が真となるときの動作を説明する真理値表である。図２１〜図２５に示すように、ｍを１以上の整数とすると、第ｍアベイル信号の値が１になると、第ｍ格納部のフラグの値が１になるが、第ｎ格納部に格納される次の候補のバリッドの値は現在の値のままである。従って、現在のバリッドの値が１である格納部についてはシフト信号の値が０となるので、シフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。現在のバリッドの値が０である格納部についてはシフト信号の値が１となるので、シフトが起こる。シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５についてシフトが起こる場合には、上述したようにダミーのデータが格納される。なお、各格納部の格納情報をシフトさせる回路は、図１０に示す回路に限らない。 FIG. 21 to FIG. 25 are truth tables for explaining the operation when the avail signal becomes true in the circuit shown in FIG. As shown in FIGS. 21 to 25, when m is an integer equal to or greater than 1, when the value of the m-th avail signal is 1, the flag value of the m-th storage unit is 1, but stored in the n-th storage unit. The value of the next valid candidate to be played remains the current value. Therefore, since the value of the shift signal is 0 for the storage unit having the current valid value of 1, the next candidate information (current storage information) set for the own storage unit without any shift. The same information) is stored. Since the value of the shift signal is 1 for the storage unit where the current valid value is 0, a shift occurs. When a shift occurs, information on the next candidate set for the (k + 1) th storage unit is stored in the kth storage unit. However, for example, when a shift occurs in the fifth storage unit 45, dummy data is stored as described above. Note that the circuit for shifting the storage information of each storage unit is not limited to the circuit shown in FIG.

・テクスチャキャッシュ部の説明
図２６は、実施例２にかかる画像処理装置のテクスチャキャッシュ部を示すブロック図である。図２６に示すように、テクスチャキャッシュ部２５は、キャッシュデータ部８１およびキャッシュ制御部８２を備えている。キャッシュデータ部８１は、テクスチャメモリ部２７から読み込まれたデータを格納するメモリである。キャッシュデータ部８１は、複数のアクセスポートを有するＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＲＡＭ、ランダムアクセスメモリ）を備えているとよい。キャッシュデータ部８１が複数のアクセスポートを備えていれば、テクスチャメモリ部２７から読み込まれたデータをキャッシュデータ部８１に書き込む動作と、キャッシュ制御部８２によるキャッシュデータ部８１からのデータの読み出し動作とを同時に行うことができる。キャッシュ制御部８２は、テクスチャキャッシュ部２５の動作を制御する。キャッシュ制御部８２は、テーブル８３を備えている。テーブル８３は、キャッシュデータ部８１に格納されているテクスチャイメージのブロックの情報を保持する。テーブル８３は、テクスチャ部２４から第１アドレスデータと第２アドレスデータとを受け取るので、同時に２系統でデータの読み込みを行うことができるＲＡＭを備えているとよい。 Description of Texture Cache Unit FIG. 26 is a block diagram of the texture cache unit of the image processing apparatus according to the second embodiment. As shown in FIG. 26, the texture cache unit 25 includes a cache data unit 81 and a cache control unit 82. The cache data unit 81 is a memory that stores data read from the texture memory unit 27. The cache data unit 81 may include a random access memory (RAM, random access memory) having a plurality of access ports. If the cache data unit 81 has a plurality of access ports, an operation of writing data read from the texture memory unit 27 to the cache data unit 81, and an operation of reading data from the cache data unit 81 by the cache control unit 82, Can be performed simultaneously. The cache control unit 82 controls the operation of the texture cache unit 25. The cache control unit 82 includes a table 83. The table 83 holds information on the texture image blocks stored in the cache data unit 81. Since the table 83 receives the first address data and the second address data from the texture unit 24, the table 83 may include a RAM that can simultaneously read data in two systems.

図２７は、テーブルの格納情報の一例を示す説明図である。図２７に示すように、テーブル８３は、例えば複数のキャッシュアドレスのエントリを保持している。各エントリには、ブロック番号、イネーブル、ローディングおよびプレディクトの各情報が格納される。ブロック番号は、キャッシュデータ部８１の、当該エントリのキャッシュアドレスに対応する領域に格納されているデータのブロック番号を表す。イネーブルは、当該エントリが有効であるか無効であるかを表す。ローディングは、テクスチャメモリ部２７からデータを読み出してキャッシュデータ部８１に書き込み中であることを表す。プレディクトは、キャッシュデータ部８１の、当該エントリのキャッシュアドレスに対応する領域に格納されているデータがミス領域により必要とされるデータであるか否かを表す。 FIG. 27 is an explanatory diagram of an example of table storage information. As shown in FIG. 27, the table 83 holds, for example, entries for a plurality of cache addresses. Each entry stores block number, enable, loading, and predict information. The block number represents the block number of the data stored in the area corresponding to the cache address of the entry in the cache data unit 81. Enable indicates whether the entry is valid or invalid. “Loading” indicates that data is being read from the texture memory unit 27 and is being written to the cache data unit 81. Predict indicates whether or not the data stored in the area corresponding to the cache address of the entry in the cache data unit 81 is data required by the miss area.

図２６に示すように、キャッシュ制御部８２は、テクスチャ部２４から第１アドレスデータを受け取ると、テーブル８３を参照する。第１アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されている場合、キャッシュ制御部８２は、キャッシュデータ部８１から該当するテクスチャデータを読み出してテクスチャ部２４へ送る。該当するテクスチャデータがキャッシュデータ部８１に格納されていない場合、キャッシュ制御部８２は、キャッシュデータ部８１から該当するテクスチャデータが読み出されるまで待機する。キャッシュ制御部８２は、テクスチャ部２４から第２アドレスデータを受け取ると、テーブル８３を参照し、第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されているか否かを判断する。第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されている場合、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータありを返す。第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されていない場合、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータなしを返すとともに、テクスチャメモリ部２７から該当するデータを読み込む処理を実行する。 As shown in FIG. 26, when receiving the first address data from the texture unit 24, the cache control unit 82 refers to the table 83. When the texture data corresponding to the first address data is stored in the cache data unit 81, the cache control unit 82 reads the corresponding texture data from the cache data unit 81 and sends it to the texture unit 24. When the corresponding texture data is not stored in the cache data unit 81, the cache control unit 82 waits until the corresponding texture data is read from the cache data unit 81. When the cache control unit 82 receives the second address data from the texture unit 24, the cache control unit 82 refers to the table 83 and determines whether texture data corresponding to the second address data is stored in the cache data unit 81. When the texture data corresponding to the second address data is stored in the cache data unit 81, the cache control unit 82 returns the presence of data as hit information to the miss area information generation unit 33. When the texture data corresponding to the second address data is not stored in the cache data unit 81, the cache control unit 82 returns no data as hit information to the miss area information generation unit 33, and also corresponds from the texture memory unit 27. Execute processing to read data.

図２８は、テクスチャキャッシュ部における第２アドレスデータに対する処理を示すフローチャートである。図２８に示すように、キャッシュ制御部８２は、前記予測位置にあるピクセルのテクスチャアドレスのデータ（第２アドレスデータ）がテクスチャ部２４から渡されるのを待つ（ステップＳ１）。キャッシュ制御部８２は、テクスチャ部２４から第２アドレスデータを受け取ると、テーブル８３を参照し、第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されているか否かを判断する（ステップＳ２）。該当するデータがキャッシュデータ部８１に格納されている場合（ステップＳ２：Ｙｅｓ）、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータありを返す（ステップＳ３）。そして、処理を終了する。 FIG. 28 is a flowchart showing processing for the second address data in the texture cache unit. As shown in FIG. 28, the cache control unit 82 waits for the texture address data (second address data) of the pixel at the predicted position to be passed from the texture unit 24 (step S1). When the cache control unit 82 receives the second address data from the texture unit 24, the cache control unit 82 refers to the table 83 and determines whether the texture data corresponding to the second address data is stored in the cache data unit 81 (step S). S2). When the corresponding data is stored in the cache data unit 81 (step S2: Yes), the cache control unit 82 returns the presence of data as hit information to the miss area information generation unit 33 (step S3). Then, the process ends.

一方、該当するデータがキャッシュデータ部８１に格納されていない場合（ステップＳ２：Ｎｏ）、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータなしを返す（ステップＳ４）。次いで、キャッシュ制御部８２は、第２アドレスデータに対応するテクスチャデータをテクスチャメモリ部２７から読み込んでいる途中であるか否かを判断する（ステップＳ５）。該当するデータの読み込み中である場合（ステップＳ５：Ｙｅｓ）、処理を終了する。 On the other hand, when the corresponding data is not stored in the cache data unit 81 (step S2: No), the cache control unit 82 returns no data as hit information to the miss area information generation unit 33 (step S4). Next, the cache control unit 82 determines whether texture data corresponding to the second address data is being read from the texture memory unit 27 (step S5). If the corresponding data is being read (step S5: Yes), the process is terminated.

一方、該当するデータの読み込み中でない場合（ステップＳ５：Ｎｏ）、キャッシュ制御部８２は、キャッシュデータ部８１に空きがあるか否かを判断する（ステップＳ６）。キャッシュデータ部８１に空きがある場合（ステップＳ６：Ｙｅｓ）、ステップＳ８へ進む。キャッシュデータ部８１に空きがない場合（ステップＳ６：Ｎｏ）、キャッシュ制御部８２は、キャッシュデータ部８１から最も使用されていないキャッシュを破棄してキャッシュデータ部８１に空きを作り（ステップＳ７）、ステップＳ８へ進む。次いで、キャッシュ制御部８２は、テクスチャメモリ部２７から第２アドレスデータに対応するテクスチャデータを読み込んでキャッシュデータ部８１の空いている領域へ格納することを要求する（ステップＳ８）。次いで、キャッシュ制御部８２は、テーブル８３の該当するエントリのローディングおよびプレディクトをともに真にする（ステップＳ９）。そして、処理を終了する。 On the other hand, when the corresponding data is not being read (step S5: No), the cache control unit 82 determines whether or not there is an empty space in the cache data unit 81 (step S6). If there is an empty space in the cache data unit 81 (step S6: Yes), the process proceeds to step S8. When there is no space in the cache data unit 81 (step S6: No), the cache control unit 82 discards the least used cache from the cache data unit 81 and creates a space in the cache data unit 81 (step S7). Proceed to step S8. Next, the cache control unit 82 requests that the texture data corresponding to the second address data is read from the texture memory unit 27 and stored in an empty area of the cache data unit 81 (step S8). Next, the cache control unit 82 makes both loading and predict of the corresponding entry in the table 83 true (step S9). Then, the process ends.

テクスチャメモリ部２７からキャッシュデータ部８１にデータが読み込まれると、キャッシュ制御部８２は、テーブル８３の対応するエントリを参照し、該エントリのプレディクトが真であるか否かを確認する。プレディクトが真である場合、キャッシュデータ部８１に読み込まれたデータは、ミス領域により必要とされているデータである。従って、キャッシュ制御部８２は、読み込まれたデータのブロック番号をブロック読み込み情報としてミスリスト部３４に通知する。キャッシュデータ部８１は、実施例１のキャッシュ部に相当する。キャッシュ制御部８２は、実施例１の判定部として動作する。 When data is read from the texture memory unit 27 into the cache data unit 81, the cache control unit 82 refers to the corresponding entry in the table 83 and confirms whether the predict of the entry is true. When the predict is true, the data read into the cache data unit 81 is data required by the miss area. Therefore, the cache control unit 82 notifies the miss list unit 34 of the block number of the read data as block read information. The cache data unit 81 corresponds to the cache unit of the first embodiment. The cache control unit 82 operates as a determination unit in the first embodiment.

実施例２によれば、予めキャッシュ制御部８２によりキャッシュミスを起こすと判定されたピクセルの描画を、当該ピクセルが必要とするテクスチャデータがキャッシュデータ部８１に格納されるまで先延ばしにすることができる。それによって、キャッシュミスが発生するピクセルへのアクセスを避けることができるので、テクスチャメモリ部２７から該当するテクスチャデータを読み出してキャッシュデータ部８１に格納するまでの待ち時間をなくすことができる。従って、処理性能の低下を抑制することができる。 According to the second embodiment, rendering of a pixel that is determined in advance by the cache control unit 82 to cause a cache miss may be postponed until the texture data required by the pixel is stored in the cache data unit 81. it can. As a result, access to a pixel in which a cache miss occurs can be avoided, so that the waiting time until the corresponding texture data is read from the texture memory unit 27 and stored in the cache data unit 81 can be eliminated. Accordingly, it is possible to suppress a decrease in processing performance.

１メモリ部
２キャッシュ部
３判定部
４保持部
５データ処理部 DESCRIPTION OF SYMBOLS 1 Memory part 2 Cache part 3 Judgment part 4 Holding part 5 Data processing part

Claims

A memory unit for storing texture data;
A cache unit for storing a part of the texture data stored in the memory unit;
A determination unit that refers to data stored in the cache unit and determines whether a pixel to be drawn in the future causes a cache miss;
A holding unit that holds information of a plurality of pixels determined to cause a cache miss by the determination unit;
When the data required by the pixel for which information is held in the holding unit is not stored in the cache unit, the pixel after the pixel is set as the next drawing target, while the information in the holding unit is When the data required by the pixel in which the pixel is held is stored in the cache unit and the pixel is a pixel before the current drawing position, the pixel is processed as the next drawing target. And
An image processing apparatus comprising:

The data processing unit returns to the original drawing position after the drawing process of the pixel before the current drawing position is completed, and sets the next pixel at the original drawing position as the next drawing target. The image processing apparatus according to claim 1.

When the data required by the pixel whose information is held in the holding unit is stored in the cache unit when the pixel is a pixel after the current drawing position, The image processing apparatus according to claim 1, wherein the pixel information held in the holding unit is erased.

The image processing according to claim 1, wherein the data processing unit calculates a texture coordinate of a pixel to be drawn in the future based on a texture coordinate of a pixel being currently drawn. apparatus.

The pixel column including the pixel to be drawn in the future is adjacent to the pixel column including the pixel being currently drawn, and the pixel to be drawn in the future and the pixel being currently drawn are adjacent to each other. If
The image processing apparatus according to claim 3, wherein the data processing unit obtains texture coordinates of a pixel to be drawn in the future by first-order approximation of texture coordinates of a pixel being currently drawn.