JP2011024027A - Packet transmission control apparatus, hardware circuit, and program - Google Patents
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Abstract
Description
本発明は、パケットの送信を制御する技術に関する。 The present invention relates to a technique for controlling packet transmission.
多くのコンピュータネットワークでは、データ通信、音声通話、映像配信などの多様な種類の通信が、同じネットワーク上に流れている。そこで、通信の種類に応じた適切な通信品質を確保するために、端末機、サーバ、または通信経路上にある中継装置もしくはゲートウェイ装置などが、ＱｏＳ（Quality of Service）制御を行うことがある。 In many computer networks, various types of communication such as data communication, voice call, and video distribution flow on the same network. Therefore, in order to ensure appropriate communication quality according to the type of communication, a terminal, a server, or a relay device or gateway device on a communication path may perform QoS (Quality of Service) control.
ＱｏＳ制御を行う一方式によれば、ＱｏＳ制御を行う装置に複数のキューが用意され、通信の種類に応じて、パケットをエンキューするキューが割り当てられる。また、各キューには、通信品質に応じた優先度または帯域などが設定されている。そして、ＱｏＳ制御を行う装置は、スケジューリング処理を行う。すなわち、ＱｏＳ制御を行う装置は、各キューの設定に応じて、全キューの中から次に送信するパケットを選ぶとともに、パケットを送信するタイミングを調整する。 According to one method for performing QoS control, a plurality of queues are prepared in a device that performs QoS control, and a queue for enqueuing packets is assigned according to the type of communication. Each queue is set with a priority or a band according to communication quality. And the apparatus which performs QoS control performs a scheduling process. That is, a device that performs QoS control selects a packet to be transmitted next from all the queues according to the setting of each queue, and adjusts the timing of transmitting the packet.
ＱｏＳ制御のための具体的な技術としては、様々なものが知られているが、例えば、パケットに対する遅延時間を定量的かつ動的に制御することを可能とすることを目的とした、次のようなデータ通信システムが開示されている。 Various specific techniques for QoS control are known. For example, the following is intended to enable quantitative and dynamic control of the delay time for a packet. Such a data communication system is disclosed.
データ通信システムにおいて、パケット管理処理部は、遅延時間制御対象となるパケット群に対応する送信候補キューの配置対象区間を要求遅延時間に基づいて決定する。当該配置対象区間にキュー群が既存し、かつ当該キュー群における間隙の総和が、当該送信候補キューのバーストサイズ以上となる場合に、パケット管理処理部は次のように動作する。すなわち、パケット管理処理部は、当該配置対象区間の末尾位置から送信キューの先頭までの区間に存する間隙を除外して整列し、当該送信候補キューを挿入して再配列する。 In the data communication system, the packet management processing unit determines an arrangement target section of transmission candidate queues corresponding to a packet group to be subjected to delay time control based on the requested delay time. When a queue group already exists in the allocation target section and the total sum of the gaps in the queue group is equal to or larger than the burst size of the transmission candidate queue, the packet management processing unit operates as follows. That is, the packet management processing unit arranges by excluding the gap existing in the section from the end position of the section to be arranged to the head of the transmission queue, inserts the transmission candidate queue, and rearranges.
また、このデータ通信システムにおいて、送信処理部は、送信キューにスケジューリングされた各キューの配列に基づいて、次のように動作する。すなわち、送信処理部は、遅延時間制御の対象となる送信候補キュー群、帯域制御のみの帯域制御キュー群、通信品質保証の対象外となるデフォルトキュー群、の優先順位で、対応するパケット群の送信を行う。 In this data communication system, the transmission processing unit operates as follows based on the arrangement of each queue scheduled in the transmission queue. That is, the transmission processing unit determines the priority of the transmission candidate queue group subject to delay time control, the bandwidth control queue group only for bandwidth control, and the default queue group that is not subject to communication quality guarantee, and Send.
ネットワークサービスの多様化にしたがい、ＱｏＳ制御が複雑化することが予測される。他方で、近年の大容量化したネットワーク回線においてジッタを抑制するためには、ＱｏＳ制御を行う装置が、正確な時刻にパケットを送信することが望ましい。 As network services diversify, QoS control is expected to become more complicated. On the other hand, in order to suppress jitter in a network line with a large capacity in recent years, it is desirable that a device that performs QoS control transmits a packet at an accurate time.
そこで本発明は、複雑なＱｏＳ制御と、正確な時刻にパケットを送信することを両立させることが可能な技術を提供することを目的とする。 Therefore, an object of the present invention is to provide a technique capable of satisfying both complex QoS control and packet transmission at an accurate time.
一態様によればパケット送信制御装置が提供される。前記パケット送信制御装置は、ソフトウェアにしたがって動作するソフトウェア制御部と、ハードウェア回路にしたがって動作するハードウェア制御部とを備える。 According to one aspect, a packet transmission control apparatus is provided. The packet transmission control device includes a software control unit that operates according to software, and a hardware control unit that operates according to a hardware circuit.
前記ソフトウェア制御部はスケジューラ部を備える。また、前記ハードウェア制御部は、バッファ部とバッファ格納処理部と送信処理部を備える。
前記スケジューラ部はスケジューリング処理を行う。前記スケジューリング処理は、格納するパケットの種別に応じてＱｏＳ設定値が設定されている複数のキューの各々にエンキューされている各パケットに対して、当該キューに設定された前記ＱｏＳ設定値に基づいて当該パケットの送信予定時刻を算出し、当該パケットをデキューし、前記送信予定時刻を示す時刻情報とともに前記ハードウェア制御部へ出力する、という処理である。
The software control unit includes a scheduler unit. The hardware control unit includes a buffer unit, a buffer storage processing unit, and a transmission processing unit.
The scheduler unit performs scheduling processing. The scheduling process is performed based on the QoS setting value set in the queue for each packet enqueued in each of a plurality of queues in which the QoS setting value is set according to the type of packet to be stored. This is a process of calculating the scheduled transmission time of the packet, dequeuing the packet, and outputting the packet to the hardware control unit together with time information indicating the scheduled transmission time.
前記バッファ格納処理部は、前記スケジューラ部から出力される各パケットを、各パケットの前記時刻情報に基づいて前記送信予定時刻の順にソートして前記バッファ部に格納する。 The buffer storage processing unit sorts the packets output from the scheduler unit in the order of the scheduled transmission time based on the time information of the packets and stores the packets in the buffer unit.
前記送信処理部は、前記バッファ部に格納された各パケットを、当該パケットの前記送信予定時刻に送信する。 The transmission processing unit transmits each packet stored in the buffer unit at the scheduled transmission time of the packet.
上記パケット送信制御装置によれば、スケジューリング処理のように、ソフトウェアに適した複雑な処理は、ソフトウェア制御部によって行われる。また、ハードウェア制御部は、予め各パケットとともに受け取った時刻情報を利用して、各パケットを送信予定時刻どおりに正確に送信することができる。したがって、上記パケット送信制御装置によれば、複雑なＱｏＳ制御と、正確な時刻にパケットを送信することを両立させることが可能である。 According to the packet transmission control device, complicated processing suitable for software, such as scheduling processing, is performed by the software control unit. Also, the hardware control unit can accurately transmit each packet according to the scheduled transmission time by using time information received together with each packet in advance. Therefore, according to the packet transmission control device, it is possible to achieve both the complex QoS control and the packet transmission at the correct time.
以下、実施形態について、図面を参照しながら詳細に説明する。説明の順序は次のとおりである。
まず、一実施形態によるパケット送信制御装置の構成と動作の概要を、図１および図２を参照して説明する。あわせて、本実施形態によるソフトウェアとハードウェアの連携の利点についても簡単に説明する。
Hereinafter, embodiments will be described in detail with reference to the drawings. The order of explanation is as follows.
First, an outline of the configuration and operation of a packet transmission control apparatus according to an embodiment will be described with reference to FIG. 1 and FIG. In addition, the advantages of the cooperation between software and hardware according to the present embodiment will be briefly described.
その後、図３〜図５を参照して図１の各部の詳細な構成を説明し、図６〜図１２を参照してパケット送信制御装置の動作の詳細を説明する。その後、これらの詳細をふまえて、ソフトウェアとハードウェアの連携の利点について、より詳しく説明する。また、最後に、他の実施形態についても説明する。 Thereafter, the detailed configuration of each unit in FIG. 1 will be described with reference to FIGS. 3 to 5, and the details of the operation of the packet transmission control apparatus will be described with reference to FIGS. 6 to 12. Then, based on these details, the advantages of the cooperation between software and hardware will be described in more detail. Finally, other embodiments will be described.
なお、本明細書において、「パケット」という用語は、ＰＤＵ（Protocol Data Unit）（すなわち、プロトコルに応じた形式を有するデータの送信単位）という一般的な意味を示す。以下では特に限定する場合を除いて、「パケット」という用語は、プロトコル自体やプロトコルが属するレイヤを限定しない意味で用いる。 In this specification, the term “packet” indicates a general meaning of PDU (Protocol Data Unit) (that is, a data transmission unit having a format corresponding to a protocol). Hereinafter, the term “packet” is used in a sense that does not limit the protocol itself and the layer to which the protocol belongs, unless otherwise specified.
本明細書における「パケット」の具体例は、例えば、一般に「フレーム」、「パケット」、「セル」、「データグラム」、「セグメント」などと呼ばれる各種のＰＤＵであり、より具体的には例えば以下のものを含むが、以下の例に限定されない。 Specific examples of “packet” in the present specification are, for example, various PDUs generally called “frame”, “packet”, “cell”, “datagram”, “segment”, and the like. Although the following are included, it is not limited to the following examples.
・データリンク層のＭＡＣ（Media Access Control）フレーム、ＡＴＭ（Asynchronous Transfer Mode）セル
・ネットワーク層のＩＰ（Internet Protocol）データグラム
・トランスポート層のＴＣＰ（Transmission Control Protocol）セグメント、ＵＤＰ（User Datagram Protocol）データグラム、ＲＴＰ（Real-time Transport Protocol）パケット
図１は、本実施形態によるパケット送信制御装置のブロック図である。図１のパケット送信制御装置１は、ＱｏＳ制御システムが組み込まれた装置であり、パケットを中継する中継装置である。本実施形態は、例えば、Ｌ２（layer 2）スイッチ、Ｌ３（layer 3）スイッチ、ルータ、ゲートウェイ装置などの各種中継装置に適用可能である。換言すれば、パケット送信制御装置１は、これら各種中継装置の任意の１種として実装することができる。同様に、パケット送信制御装置１は、端末機やサーバにも適用可能である。
-Data link layer MAC (Media Access Control) frame, ATM (Asynchronous Transfer Mode) cell-Network layer IP (Internet Protocol) datagram-Transport layer TCP (Transmission Control Protocol) segment, UDP (User Datagram Protocol) Datagram, RTP (Real-time Transport Protocol) Packet FIG. 1 is a block diagram of a packet transmission control apparatus according to this embodiment. The packet
図１に示すように、パケット送信制御装置１は、ソフトウェアにしたがって動作し、各種制御を行うソフトウェア制御部１００と、ハードウェア回路にしたがって動作し、各種制御を行うハードウェア制御部２００を備える。
As illustrated in FIG. 1, the packet
ソフトウェア制御部１００は、パケット種別識別部１０１とキュー群１０２とスケジューラ部１０３を備え、キュー群１０２は、ｎ本のキュー１０２−１〜１０２−ｎを含む（ｎ＞１）。また、ハードウェア制御部２００は、バッファ格納処理部２１０とバッファ部２２０と送信処理部２３０を備え、バッファ部２２０は、パケット格納部２２１と時刻情報格納部２２２を含む。
The
パケット送信制御装置１によるＱｏＳ制御の概要は次のとおりである。
まず、パケット送信制御装置１が中継あるいは送信しようとするパケットは、ソフトウェア制御部１００に入力され、パケット種別識別部１０１に渡される。パケット種別識別部１０１は、キューイング処理を行う。すなわち、パケット種別識別部１０１は、パケットを解析してパケットの種別を識別し、キュー群１０２のキュー１０２−１〜１０２−ｎのうちどのキューにパケットをエンキューするかを決定し、決定したキューへパケットをエンキューする。なお、種別は任意に定義されていてよい。
The outline of QoS control by the packet
First, a packet to be relayed or transmitted by the packet
なお、各キュー１０２−１〜１０２−ｎには予め、対応する種別に応じてＱｏＳ設定値が設定されている。ＱｏＳ設定値の例は、優先度、帯域、または両者の組み合わせである。パケット種別識別部１０１は、パケットを解析することでパケットの種別を識別する。換言すれば、パケット種別識別部１０１は、入力されたパケットがどのＱｏＳ設定値に適合するのかを認識する。そして、パケット種別識別部１０１は、適合するＱｏＳ設定値が設定されたキューに、パケットをエンキューする。
Note that a QoS setting value is set in advance in each of the queues 102-1 to 102-n according to the corresponding type. Examples of QoS set values are priority, bandwidth, or a combination of both. The packet
パケット種別識別部１０１は、公知のアルゴリズムにしたがって動作してもよい。パケットの解析には、パケットヘッダ内のＱｏＳ制御用の所定のフィールドの内容、パケットヘッダ内のその他のフィールドの内容、または、パケットのペイロードに含まれる上位層のプロトコルのヘッダの内容などが利用される。
The packet
例えば、パケット送信制御装置１が具体的にはＬ２スイッチである場合は、パケット種別識別部１０１は、パケットのＬ２ヘッダの内容を解析してもよい。例えば、受け取ったパケットがＶＬＡＮ（Virtual Local Area Network）タグ付きのＭＡＣフレームである場合、パケット種別識別部１０１は、ＶＬＡＮタグ中のプライオリティ・フィールドの値に応じて、パケットをエンキューするキューを決定してもよい。
For example, when the packet
あるいは、パケット送信制御装置１が具体的にはＬ３スイッチやルータである場合は、パケット種別識別部１０１は、キューの決定のためにパケットのＬ３ヘッダの内容を解析してもよい。例えば、受け取ったパケットがＩＰパケットである場合、パケット種別識別部１０１は、ＩＰヘッダ中のＴｏＳ（Type of Service）フィールドの値に応じてキューを決定してもよい。なお、実施形態に応じて、キューの決定のために、送信元ＩＰアドレス、宛先ＩＰアドレスなどのＩＰヘッダ中の他のフィールドが使われてもよく、トランスポート層（Ｌ４）やアプリケーション層（Ｌ７）などの上位層のプロトコルのヘッダが使われてもよい。
Alternatively, when the packet
上記の例示に限らず、パケット種別識別部１０１は、実施形態に応じたアルゴリズムにしたがって、パケットを解析し、パケットの種別を識別し、識別した種別に対応するキューをキュー群１０２の中から選択し、選択したキューにパケットをエンキューする。
Not limited to the above example, the packet
キュー群１０２の各キュー１０２−１〜１０２−ｎは、エンキューされたパケットを格納するＦＩＦＯ（First In First Out）キューである。図１では、ｈ番目（１≦ｈ≦ｎ）のキュー１０２−ｈ内のｇ番目に格納されているパケットを「Ｑｈｇ」という参照符号で示している。また、各キュー１０２−１〜１０２−ｎ内にエンキューされたパケットは、後にスケジューラ部１０３によりデキューされる。
Each of the queues 102-1 to 102-n of the
スケジューラ部１０３は、所定の間隔でスケジューリング処理を繰り返し行う。具体的には、スケジューラ部１０３は、次にパケットをデキューするキューを決定し、決定したキューからパケットをデキューしてハードウェア制御部２００に出力し、出力したパケットの送信をハードウェア制御部２００に依頼する。
The
詳しくは後述するが、スケジューラ部１０３は、ハードウェア制御部２００がパケットを外部へ送信するタイミング（以下「送信予定時刻」という）を示す情報（以下「時刻情報」という）をパケットと関連付ける。そして、スケジューラ部１０３は、時刻情報を付したパケットをハードウェア制御部２００に出力し、パケットの送信をハードウェア制御部２００に依頼する。また、スケジューラ部１０３は、複数のパケットをまとめて一度にハードウェア制御部２００に出力し、それら複数のパケットの送信をハードウェア制御部２００に依頼してもよい。
As will be described in detail later, the
ハードウェア制御部２００では、時刻情報が付されてスケジューラ部１０３から出力された各パケットを、バッファ格納処理部２１０が受け取る。そして、バッファ格納処理部２１０は、受け取った各パケットと各パケットに付随する時刻情報を、バッファ部２２０のパケット格納部２２１と時刻情報格納部２２２にそれぞれ格納する。
In the
なお、本実施形態では、バッファ部２２０は、パケットと時刻情報の組をエントリとして持つ１種のキューであるが、単純なＦＩＦＯキューではない。バッファ部２２０への格納（すなわちエンキュー操作）の際には、キュー内でエントリが送信予定時刻順にソートされて並ぶように、新たなパケットと時刻情報の組が適切な位置に挿入される。
In the present embodiment, the
詳しくは図９と図１０を参照して後述するが、バッファ格納処理部２１０は、バッファ部２２０内でエントリが送信予定時刻順にソートされて並ぶようにするため、次のように動作する。
Although details will be described later with reference to FIGS. 9 and 10, the buffer
すなわち、バッファ格納処理部２１０は、バッファ部２２０のキューの先頭から順に、エンキューしようとするパケットに付された時刻情報と、キュー内のエントリに含まれる時刻情報とを比較する。そして、バッファ格納処理部２１０は、エンキューしようとするパケットの送信予定時刻以降の時刻が最初に見つかったエントリの直前に新たなエントリを挿入することにより、エンキュー操作を行う。
That is, the buffer
なお、バッファ部２２０がキューであるという観点から換言すると、パケット格納部２２１は、キューの各エントリのうちパケットを格納する領域である。また、時刻情報格納部２２２は、各エントリのうち時刻情報を格納する領域である。
In other words, from the viewpoint that the
バッファ部２２０からのデキュー操作は、送信処理部２３０により行われる。送信処理部２３０は、送信予定時刻順にソートされたエントリをキューの先頭から順に１つずつデキューし、デキューしたエントリの時刻情報と現在時刻とに基づいて送信予定時刻まで待ってから、デキューしたエントリのパケットを送信する。なお、詳しくは後述するが、送信処理部２３０は、現在時刻を絶対時刻または相対時刻で表して利用することができる。
The dequeue operation from the
以上のようにして、ソフトウェア制御部１００に入力されたパケットはハードウェア制御部２００から送信され、パケット送信制御装置１はＱｏＳ制御を行いながらパケットの中継を行う。
As described above, the packet input to the
図２は、本実施形態によるパケット送信制御装置１のハードウェア構成図である。図１のパケット送信制御装置１は、具体的には図２に示すような各ハードウェア部品を有する。
FIG. 2 is a hardware configuration diagram of the packet
すなわち、パケット送信制御装置１は、ＣＰＵ（Central Processing Unit）３０１とメモリユニット３０２とＲＴＣ（Real Time Clock）３０３を備える。また、パケット送信制御装置１は、それぞれｍ個（ｍ＞１）のＭＡＣチップ３０４−１〜３０４−ｍとＰＨＹ（PHYsical layer）チップ３０５−１〜３０５−ｍとポート３０６−１〜３０６−ｍを備える。
That is, the packet
メモリユニット３０２、ＲＴＣ３０３およびＭＡＣチップ３０４−１〜３０４−ｍは、バス３０７に接続されている。ｉ番目（１≦ｉ≦ｍ）のＭＡＣチップ３０４−ｉとＰＨＹチップ３０５−ｉの間は、例えばＭＩＩ（Media Independent Interface）などのインタフェースで接続されている。ＰＨＹチップ３０５−ｉはポート３０６−ｉに接続されており、両者の間には不図示のトランスが設けられていてもよい。
The
メモリユニット３０２は、図２では１つのブロックとして簡略化して図示してあるが、ワークエリア用のＲＡＭ（Dynamic Random Access Memory）と、フラッシュメモリなどの不揮発性メモリ装置と、両者にそれぞれ対応するメモリコントローラとを含む。また、実施形態に応じて、メモリユニット３０２はさらに、例えばルーティングテーブル用にＣＡＭ（Content-Addressable Memory）などの他の種類のメモリ装置を含んでもよい。
Although the
メモリユニット３０２内の不揮発性メモリ装置には、プログラムや予め設定された各種のデータなどが格納される。ＣＰＵ３０１は、不揮発性メモリ装置からＲＡＭへプログラムをロードし、ＲＡＭをワークエリアとして利用しながら、ロードしたプログラムを実行する。
The nonvolatile memory device in the
ＣＰＵ３０１とメモリユニット３０２の間の矢印は、ＣＰＵ３０１がメモリコントローラを介してＲＡＭおよび不揮発性メモリ装置にアクセスすることを示している。また、図３〜図５とともに後述するように、ＭＡＣチップ３０４−１〜３０４−ｍにはレジスタ領域やメモリ領域が実装されている。ＣＰＵ３０１は、メモリユニット３０２のメモリコントローラとバス３０７を介して、ＭＡＣチップ３０４−１〜３０４−ｍ内のレジスタ領域やメモリ領域を、ＣＰＵ３０１のメモリ空間の一部として認識し、アクセスすることができる。
An arrow between the
ＲＴＣ３０３は、不図示のバッテリーによりバックアップされている回路であり、時刻を刻み続ける。メモリユニット３０２とＭＡＣチップ３０４−１〜３０４−ｍは、バス３０７を介してＲＴＣ３０３を参照し、現在時刻を認識することができる。本実施形態では、ＣＰＵ３０１はＲＴＣ３０３と直接接続されているが、ＣＰＵ３０１がバス３０７を介してＲＴＣ３０３に接続されていてもよい。
The
また、ＣＰＵ３０１やＭＡＣチップ３０４−１〜３０４−ｍは、例えばパケット送信制御装置１の起動時にＲＴＣ３０３を参照して現在時刻を認識し、認識した時刻に基づき内部クロックを設定し、その後は内部クロックが刻む時刻を現在時刻として認識してもよい。
Further, the
ＭＡＣチップ３０４−１〜３０４−ｍはデータリンク層の処理を行い、ＰＨＹチップ３０５−１〜３０５−ｍは物理層の処理を行う。また、ポート３０６−１〜３０６−ｍにはケーブルが接続されている。ＭＡＣチップ３０４−１〜３０４−ｍとＰＨＹチップ３０５−１〜３０５−ｍは、例えばＡＳＩＣ（Application Specific Integrated Circuit）でもよいし、ＦＰＧＡ（Field Programmable Gate Array）などのリコンフィギュラブル回路を利用したものでもよい。 The MAC chips 304-1 to 304-m perform data link layer processing, and the PHY chips 305-1 to 305-m perform physical layer processing. A cable is connected to the ports 306-1 to 306-m. The MAC chips 304-1 to 304-m and the PHY chips 305-1 to 305-m may be, for example, ASICs (Application Specific Integrated Circuits) or those using reconfigurable circuits such as FPGAs (Field Programmable Gate Arrays). But you can.
なお、図２では一例として、ポートとＰＨＹチップとＭＡＣチップが１対１対１に対応する単純な場合を示したが、例えば、複数のポートについての処理を１つのＰＨＹチップが行うなど、「１対１対１」以外の対応関係を有する実施形態も可能である。 As an example, FIG. 2 shows a simple case in which a port, a PHY chip, and a MAC chip correspond one-to-one. However, for example, a single PHY chip performs processing for a plurality of ports. Embodiments having a correspondence other than “one to one to one” are possible.
上記のような各ハードウェア部品により、図１の各部が以下のようにして実現される。
ＣＰＵ３０１が、必要に応じてＲＴＣ３０３を参照し、メモリユニット３０２内のＲＡＭをワークエリアとして利用しながらプログラムを実行することで、パケット種別識別部１０１とスケジューラ部１０３が実現される。また、キュー群１０２はメモリユニット３０２内の記憶装置であるＲＡＭにより実現される。そして、ハードウェア制御部２００は、ハードウェア回路の１種である各ＭＡＣチップ３０４−ｉ（１≦ｉ≦ｍ）により実現される。
Each part of FIG. 1 is implement | achieved as follows by each hardware component as mentioned above.
When the
なお、パケット送信制御装置１は、以下のようにしてパケットを中継する。
例えば、ポート３０６−ｉ（１≦ｉ≦ｍ）から入力される電気信号や光信号などの物理的信号は、ポート３０６−ｉに接続されているＰＨＹチップ３０５−ｉで論理的信号に変換される。変換後の論理的信号すなわちビット列は、ＰＨＹチップ３０５−ｉに接続されているＭＡＣチップ３０４−ｉに出力される。
Note that the packet
For example, a physical signal such as an electric signal or an optical signal input from the port 306-i (1 ≦ i ≦ m) is converted into a logical signal by the PHY chip 305-i connected to the port 306-i. The The converted logical signal, that is, the bit string is output to the MAC chip 304-i connected to the PHY chip 305-i.
ＭＡＣチップ３０４−ｉは、入力されたビット列からＬ２パケット（例えばイーサネット（登録商標）フレーム）を認識し、バス３０７を介してＬ２パケットをメモリユニット３０２に出力する。実施形態に応じて、Ｌ２パケットはＣＰＵ３０１によりさらに処理を施されることもある。
The MAC chip 304-i recognizes an L2 packet (for example, an Ethernet (registered trademark) frame) from the input bit string, and outputs the L2 packet to the
例えば、Ｌ２パケットにペイロードとして含まれるＩＰパケットのＴＴＬ（Time to Live）フィールドの値を、ＣＰＵ３０１がデクリメントしてもよい。また、パケット送信制御装置１がルータの場合は、Ｌ２パケットのヘッダに含まれるＭＡＣアドレスなどをＣＰＵ３０１が付け替えてもよい。これらの処理は、ＦＣＳ（Frame Check Sequence）などの再計算をともなう。実施形態に応じて、ＣＰＵ３０１は、ソフトウェア制御部１００として行う一連の処理の前・途中・後のうち適宜のタイミングで、中継にともなう上記のような処理を行うことができる。
For example, the
また、ＣＰＵ３０１は、パケットの送信先ポートを決定する。例えばパケット送信制御装置１がＬ２スイッチの場合は、不図示のＭＡＣアドレス学習テーブルに基づいて、パケット送信制御装置１がルータの場合は、不図示のルーティングテーブルに基づいて、ＣＰＵ３０１は送信先ポートを決定する。ＭＡＣアドレス学習テーブルやルーティングテーブルは、メモリユニット３０２に格納される。
Further, the
ここで、送信先ポートが例えばポート３０６−ｊ（１≦ｊ≦ｍ）に決定されるとする。この場合、パケット種別識別部１０１としてのＣＰＵ３０１は、パケットを解析し、ポート３０６−ｊ用のｎ本のキュー１０２−１〜１０２−ｎのいずれかにパケットをエンキューする。そして、スケジューラ部１０３としてのＣＰＵ３０１がスケジューリング処理を実行する。
Here, it is assumed that the transmission destination port is determined to be, for example, port 306-j (1 ≦ j ≦ m). In this case, the
その結果、パケットは、ポート３０６−ｊに対応するハードウェア制御部２００としてのＭＡＣチップ３０４−ｊへと出力される。
なお、ＭＡＣチップ３０４−ｊへの出力の際、パケットには上記のとおり時刻情報が付される。また、実施形態に応じて必要ならばソフトウェア制御部１００としてのＣＰＵ３０１がＬ２パケットへのカプセル化を行うので、ＭＡＣチップ３０４−ｊへはＬ２パケットが出力される。
As a result, the packet is output to the MAC chip 304-j as the
Note that when outputting to the MAC chip 304-j, time information is attached to the packet as described above. Further, if necessary according to the embodiment, the
ハードウェア制御部２００としてのＭＡＣチップ３０４−ｊは、送信予定時刻まで待機してから、Ｌ２パケットをＰＨＹチップ３０５−ｊへと出力する。ＰＨＹチップ３０５−ｊは、受け取ったＬ２パケットを物理的信号に変換し、ポート３０６−ｊから送信する。
The MAC chip 304-j as the
以上のようにしてパケット送信制御装置１は、ＱｏＳ制御を行いつつ、ポート３０６−ｉからポート３０６−ｊへとパケットを中継する。
続いて、本実施形態によるソフトウェアとハードウェアの連携の利点についても説明する。本実施形態では、各々の特長を活かしたソフトウェアとハードウェアの連携により、複雑なＱｏＳ制御と、正確な時刻にパケットを送信することを両立させることができる。理由は次のとおりである。
As described above, the packet
Next, the advantages of cooperation between software and hardware according to this embodiment will be described. In the present embodiment, complicated QoS control and transmission of a packet at an accurate time can be achieved by linking software and hardware utilizing each feature. The reason is as follows.
パケット種別識別部１０１とスケジューラ部１０３は、プログラム（すなわちソフトウェア）にしたがって動作する。また、一般に、ソフトウェアによる処理はハードウェアによる処理に比べて、柔軟かつ複雑な制御をより容易に実現することができ、アルゴリズムの頻繁な変更にも対応しやすい。つまり、パケット種別識別部１０１とスケジューラ部１０３によるキューイング処理とスケジューリング処理においては、柔軟かつ複雑な制御を実現することも、新たなネットワークサービスの発展にあわせてアルゴリズムを随時変更することも、比較的容易である。
The packet
他方で、ハードウェア制御部２００はハードウェアチップ（すなわちＭＡＣチップ３０４−１〜３０４−ｍの各々）により実現されている。一般に、ハードウェアによる処理は、ソフトウェアによる処理に比べて、高速であり、厳密なタイミング制御によるリアルタイム性を実現することも比較的容易である。
On the other hand, the
本実施形態でハードウェア制御部２００が行う処理は、送信予定時刻順にソートしながらのキューイング処理と、指定された送信予定時刻まで待機してパケットを送信するという処理であり、それほど複雑ではない。よって、ハードウェア制御部２００は、ハードウェアの特長を活かして、それぞれの送信予定時刻を厳密に守りながら複数のパケットを次々に送信することができる。
The processing performed by the
したがって、本実施形態によれば、各々の特長を活かしたソフトウェアとハードウェアの連携により、複雑できめ細やかなＱｏＳ制御と、リアルタイム性を実現するための短い間隔での正確なパケットの送信とを両立させることができる。 Therefore, according to the present embodiment, complicated and fine-tuned QoS control and accurate packet transmission at short intervals for realizing real-time performance are realized by cooperation of software and hardware utilizing each feature. Both can be achieved.
また、本実施形態によれば、将来新たなネットワークサービスが出現しても、ソフトウェアの書き換えによってソフトウェア制御部１００の動作を変更することにより、新たなネットワークサービスに適したＱｏＳ制御に切り換えることが比較的容易にできる。すなわち、本実施形態によれば、リアルタイム性を犠牲にすることなく、拡張性にも優れたＱｏＳ制御が実現される。
Further, according to the present embodiment, even if a new network service appears in the future, the operation of the
続いて、本実施形態の詳細について、図３〜図１２を参照して説明する。図３〜図５は、それぞれ図１の一部について詳細を示す図である。なお、図３〜図５に関しては、図１と共通部分についての説明は省略し、また、動作についての説明は図６〜図１２とともに後述する。 Next, details of the present embodiment will be described with reference to FIGS. 3 to 5 are diagrams showing details of a part of FIG. 3 to 5, the description of the parts common to FIG. 1 is omitted, and the description of the operation will be described later with reference to FIGS. 6 to 12.
図３は、ソフトウェア制御部１００およびバッファ格納処理部２１０の詳細を示す図である。なお、図示の都合上、図３では、ソフトウェア制御部１００中のキュー群１０２は省略されており、図１に示したバッファ部２２０の内部構造も省略されている。
FIG. 3 is a diagram showing details of the
上記のように、ソフトウェア制御部１００は、図２のメモリユニット３０２とＣＰＵ３０１の協働により実現されるが、図３ではメモリユニット３０２により実現されるソフトウェア制御部１００内のメモリ領域１０４の詳細が示されている。
As described above, the
メモリ領域１０４上には、時刻指定フラグＦと送信パケットリスト１０５が記憶される。また、メモリ領域１０４はパケットバッファ１０６としても利用される。
時刻指定フラグＦは、「絶対時刻」または「相対時刻」を表す。時刻指定フラグＦと送信パケットリスト１０５は、スケジューラ部１０３が内部で保持するデータの１つである。パケットバッファ１０６は、複数のパケットを格納することができるバッファ領域であり、静的または動的にメモリユニット３０２上に確保され、キュー群１０２および送信パケットリスト１０５のために使われる。
On the
The time designation flag F represents “absolute time” or “relative time”. The time designation flag F and the
本実施形態の送信パケットリスト１０５は、ノードＬ１〜Ｌｅを有する線形リストとして実装される。また、先頭のノードＬ１の前にはダミーノードＬ０が設けられている。
各ノードＬｉ（０≦ｉ＜ｅ）は、次のノードＬｉ＋１を指すポインタを含む。また、各ノードＬｉ（１≦ｉ≦ｅ）は、パケットバッファ１０６に格納されているパケットを指すポインタと、図３には不図示の時刻情報を含む。
Each node L i (0 ≦ i <e) includes a pointer to the next node L i + 1 . Each node L i (1 ≦ i ≦ e) includes a pointer indicating a packet stored in the
また、図３に示すように、バッファ格納処理部２１０は、図７〜図９に示す後述の各処理を実行するハードウェア回路である制御回路２１１と、１つ以上のレジスタを含むレジスタ領域２１２とを備える。
Further, as shown in FIG. 3, the buffer
以下、レジスタ領域２１２内の所定のレジスタＲ１が保持する制御情報を「送信パケットリスト先頭ポインタ」という。送信パケットリスト先頭ポインタとして、ダミーノードＬ０のアドレスが記憶される。
Hereinafter, the control information held by the predetermined register R 1 in the
なお、レジスタＲ１は、スケジューラ部１０３からもアクセス可能なレジスタである。同様に、メモリ領域１０４中の送信パケットリスト１０５とパケットバッファ１０６も、バッファ格納処理部２１０の制御回路２１１からアクセス可能である。
Note that the register R 1 is a register that can also be accessed from the
図４は、バッファ部２２０の詳細を示す図である。図４ではソフトウェア制御部１００の内部は省略されている。
図４に示すように、バッファ部２２０は、メモリ領域２２３とレジスタ領域２２４を備える。メモリ領域２２３は、図１に示したパケット格納部２２１および時刻情報格納部２２２として利用される。また、本実施形態におけるレジスタ領域２２４は、５つ以上のレジスタを含み、バッファ格納処理部２１０および送信処理部２３０からアクセス可能であり、バッファ格納処理部２１０を介してソフトウェア制御部１００からもアクセス可能である。
FIG. 4 is a diagram illustrating details of the
As shown in FIG. 4, the
レジスタ領域２２４内の所定の５つのレジスタＲ２〜Ｒ６が、それぞれ、時刻指定フラグ、バッファ探索開始位置、エンキュー位置、バッファ部ポインタ、および送信開始指示の格納のために用いられる。レジスタＲ２〜Ｒ６に格納されるこれらの制御情報の意味については後述する。
Predetermined five registers R 2 to R 6 in the
図５は、送信処理部２３０の詳細を示す図である。図４ではソフトウェア制御部１００の内部は省略されている。また、送信処理部２３０との関連を示すため、図２のＲＴＣ３０３が図５にも図示されている。
FIG. 5 is a diagram illustrating details of the
図５に示すように、送信処理部２３０は、図１１に示す後述の処理を実行するハードウェア回路である制御回路２３１と、１つ以上のレジスタを含むレジスタ領域２３２と、ＲＴＣ３０３を参照可能な内部カウンタ２３３とを備える。送信処理部２３０は、バッファ部２２０からデキューしたパケットに付随する時刻情報を、レジスタ領域２３２内の所定のレジスタＲ７にコピーして格納する。
As shown in FIG. 5, the
続いて、図６〜図１２を参照して、図１〜図５に構成を示した各部の動作の詳細を説明する。なお、以下では説明の便宜上、次の（ａ１）〜（ａ４）のように仮定するが、仮定（ａ１）〜（ａ４）により一般性が失われないことは明らかである。 Next, with reference to FIG. 6 to FIG. 12, details of the operation of each unit whose configuration is shown in FIG. 1 to FIG. 5 will be described. In the following, for convenience of explanation, the following assumptions (a1) to (a4) are made, but it is clear that the generality is not lost by the assumptions (a1) to (a4).
（ａ１）本実施形態のパケット送信制御装置１は、各ポート３０６−１〜３０６−ｍからのトラフィックについて、それぞれＱｏＳ制御を行う。
仮定（ａ１）は、１≦ｊ≦ｍを満たす各ｊについて、ＣＰＵ３０１とメモリユニット３０２とＲＴＣ３０３によりソフトウェア制御部１００が実現されるとともに、ＭＡＣチップ３０４−ｊによりハードウェア制御部２００が実現されることを意味する。つまり、ＣＰＵ３０１とメモリユニット３０２とＲＴＣ３０３は、ｍ個のポート３０６−１〜３０６−ｍに対応するそれぞれのソフトウェア制御部１００を兼ねる。
(A1) The packet
Assumption (a1) is that for each j satisfying 1 ≦ j ≦ m, the
なお、以下では、送信先ポートがポート３０６−ｊである場合、すなわちハードウェア制御部２００がＭＡＣチップ３０４−ｊである場合を具体例として説明する。つまり、以下の説明においては、図１のソフトウェア制御部１００に入力されるパケットは、送信先ポートがポート３０６−ｊであるパケットであり、ハードウェア制御部２００からはＰＨＹチップ３０５−ｊを介してポート３０６−ｊへとパケットが出力される。
Hereinafter, a case where the transmission destination port is the port 306-j, that is, the case where the
（ａ２）ポート３０６−ｊから送信しようとするパケットに関して、本実施形態では、キュー群１０２がｎ本のキュー１０２−１〜１０２−ｎを含む。
ここで、ｊ≠ｋかつ１≦ｋ≦ｍを満たすｋについて、ポート３０６−ｋに対応するソフトウェア制御部内のキュー群に含まれるキューの本数をｎ’とする。実施形態により、ポート３０６−ｋに対応してメモリユニット３０２上に実現されるキューの本数ｎ’と、ポート３０６−ｊに対応してメモリユニット３０２上に実現されるキューの本数ｎは、異なっていてもよいし、同じでもよい。すべてのポート３０６−１〜３０６−ｍについて、同じようにキュー群１０２が設けられていれば、送信先のポートが決定される前にパケット種別識別部１０１が種別の識別を行うこともできる。
(A2) Regarding the packet to be transmitted from the port 306-j, in this embodiment, the
Here, for k satisfying j ≠ k and 1 ≦ k ≦ m, the number of queues included in the queue group in the software control unit corresponding to the port 306-k is n ′. According to the embodiment, the number n ′ of queues realized on the
（ａ３）本実施形態では、キュー群１０２内のキュー１０２−１〜１０２−ｎの各々には、ＱｏＳ設定値として帯域が設定されている。
なお、実施形態によっては、各キュー１０２−１〜１０２−ｎに優先度、または帯域と優先度の組み合わせが設定されていてもよい。
(A3) In the present embodiment, each of the queues 102-1 to 102-n in the
Depending on the embodiment, priority or a combination of bandwidth and priority may be set for each of the queues 102-1 to 102-n.
（ａ４）本実施形態では、パケット送信制御装置１が備える不図示の入力指示部（例えばボタンや操作パネルなど）を介して、ＱｏＳ制御の動作モードが、予め「絶対時刻」モードまたは「相対時刻」モードのいずれか一方に設定されている。そして、動作モードの設定値は、図３の時刻指定フラグＦに保持される。 (A4) In this embodiment, the QoS control operation mode is set in advance to the “absolute time” mode or “relative time” via an input instruction unit (not shown) provided in the packet transmission control device 1 (for example, a button or an operation panel). ”Mode is set. The set value of the operation mode is held in the time designation flag F in FIG.
なお、このように動作モードが選択可能ではなく、いずれか一方の動作モードに固定されている実施形態も可能である。
以上のように仮定（ａ１）〜（ａ４）を設けたうえで、続いて、パケット送信制御装置１の動作の詳細を説明する。
Note that an embodiment in which the operation mode is not selectable in this way and is fixed to one of the operation modes is also possible.
After providing the assumptions (a1) to (a4) as described above, the details of the operation of the packet
図６は、スケジューラ部１０３によるスケジューリング処理を説明するフローチャートである。スケジューリング処理は、タイマ割り込み等により一定間隔Δτで呼び出される。
FIG. 6 is a flowchart illustrating the scheduling process performed by the
間隔Δτは、パケット送信制御装置１の仕様に応じて適宜決めることができ、例えば１０ｍｓ程度でもよい。なお、間隔Δτは、図６の一連の処理が時間Δτの間に終わるように決められる。
The interval Δτ can be appropriately determined according to the specifications of the packet
スケジューリング処理が呼び出されると、ステップＳ１０１でスケジューラ部１０３は、図３の時刻指定フラグＦを参照する。そして、スケジューラ部１０３は、バッファ格納処理部２１０を介して、バッファ部２２０内の図４のレジスタＲ２に、時刻指定フラグＦの値をコピーする。
When the scheduling process is called, the
仮定（ａ４）より、時刻指定フラグＦには「絶対時刻」または「相対時刻」のいずれかを示す値が保持されている。時刻指定フラグＦが「相対時刻」を示すとき、処理はステップＳ１０２に移行し、時刻指定フラグＦが「絶対時刻」を示すとき、処理はステップＳ１０３に移行する。 From the assumption (a4), the time designation flag F holds a value indicating either “absolute time” or “relative time”. When the time designation flag F indicates “relative time”, the process proceeds to step S102, and when the time designation flag F indicates “absolute time”, the process proceeds to step S103.
ステップＳ１０２でスケジューラ部１０３は、ハードウェア制御部２００に、相対時刻のカウント開始を指示する。指示を受けたときのハードウェア制御部２００の動作は、図７とともに後述する。ステップＳ１０２の実行後、処理はステップＳ１０３に移行する。
In step S102, the
ステップＳ１０３でスケジューラ部１０３は初期設定を行う。具体的には、スケジューラ部１０３は、デキュー対象すなわちスケジューリング対象のキューとして１番目のキュー１０２−１を指定する。
In step S103, the
次にステップＳ１０４でスケジューラ部１０３は、デキュー対象のキューにパケットがあるか否かを確認する。デキュー対象のキューにパケットがあれば、処理はステップＳ１０５に移行する。デキュー対象のキューにパケットがなければ、現在のデキュー対象のキューに関するスケジューリング処理が終了し、処理はステップＳ１０８に移行する。以下では説明の便宜上、デキュー対象のキューがキュー１０２−ｈ（１≦ｈ≦ｎ）であるとする。
In step S104, the
なお、キュー１０２−ｈにパケットがあるか否かは、例えばキュー１０２−ｈの実装に用いられるポインタの値により判断することが可能である。
例えば、本実施形態では、次のような実装を採用することができる。すなわち、送信先ポートがポート３０６−ｊと判断されたパケットが、ソフトウェア制御部１００に入力されると、パケット種別識別部１０１が図３のパケットバッファ１０６上に領域を確保し、確保した領域にパケットを格納する。そして、パケット種別識別部１０１は、パケットの種別を判定して、どのキューにパケットをエンキューするかを決定する。例えば、パケット種別識別部１０１は、当該パケットをキュー１０２−ｈにエンキューすると決定する。
Note that whether or not there is a packet in the queue 102-h can be determined by, for example, the value of a pointer used for mounting the queue 102-h.
For example, in the present embodiment, the following implementation can be employed. That is, when a packet whose destination port is determined to be port 306-j is input to the
ここで、各キュー１０２−１〜１０２−ｎは、単純なＦＩＦＯキューであり、パケットバッファ１０６内の個々のパケットを指すポインタの配列、あるいはそのようなポインタを含むノードによる線形リストとして、メモリ領域１０４に実装することができる。説明の便宜上、仮に線形リストにより各キュー１０２−１〜１０２−ｎが実装されており、送信パケットリスト１０５と同様に先頭にはダミーノードがあるとする。
Here, each of the queues 102-1 to 102-n is a simple FIFO queue, which is a memory area as an array of pointers pointing to individual packets in the
この場合、パケット種別識別部１０１は、キュー１０２−ｈの線形リストの末尾に新たなノードを追加し、追加したノードのポインタが、パケットバッファ１０６に新たに格納したパケットを指すように設定する。その結果、ＦＩＦＯキューへのエンキュー操作が実現される。上記の実装例では、ステップＳ１０４でスケジューラ部１０３は、「デキュー対象のキュー１０２−ｈを実装する線形リストの先頭のダミーノードのポインタがヌルポインタならば、キュー１０２−ｈにはパケットがない」と判断することができる。
In this case, the packet
もちろん、以上の説明は例示にすぎず、キュー１０２−１〜１０２−ｎの実装方法や、デキュー対象のキュー１０２−ｈにパケットがあるか否かの具体的な判断方法は任意である。 Of course, the above description is merely an example, and a method for mounting the queues 102-1 to 102-n and a specific method for determining whether or not there is a packet in the queue 102-h to be dequeued are arbitrary.
ステップＳ１０５は、デキュー対象のキュー１０２−ｈにパケットがあると確認された場合に実行される。ステップＳ１０５でスケジューラ部１０３は、キュー１０２−ｈに設定されている帯域にしたがい、キュー１０２−ｈの先頭のパケットの送信予定時刻を計算する。送信予定時刻を計算するアルゴリズムは実施形態に応じて任意だが、例えば、トラフィック・シェーピング・アルゴリズムの１つであるリーキ・バケット（leaky bucket）アルゴリズムが利用されてもよい。
Step S105 is executed when it is confirmed that there is a packet in the queue 102-h to be dequeued. In step S105, the
例えば、リーキ・バケット・アルゴリズムにおけるバケツの深さをＣＤＶ（Cell Delay Variation）と表すことにすると、ＣＤＶはバーストしてよいパケット長を表す。また、バケツの穴の大きさが転送レートに対応する。ここで、デキュー対象のキュー１０２−ｈに設定されている帯域をＢｈ［ｂｐｓ］と表し、スケジューリング間隔を上記のとおりΔτ［ｓ］と表す。すると、１回のスケジューリング処理においてキュー１０２−ｈからデキューされるパケットの量は、トラフィック・シェーピングの結果として式（１）のＡｈ［ｂｙｔｅ］に制限される。 For example, if the bucket depth in the leaky bucket algorithm is expressed as CDV (Cell Delay Variation), CDV represents a packet length that may be burst. Also, the size of the bucket hole corresponds to the transfer rate. Here, the bandwidth set in the queue 102-h to be dequeued is represented as B h [bps], and the scheduling interval is represented as Δτ [s] as described above. Then, the amount of packets dequeued from the queue 102-h in one scheduling process is limited to A h [byte] in Expression (1) as a result of traffic shaping.
Ａｈ＝Ｂｈ×Δτ÷８ （１）
ここで、キュー１０２−ｈに関してステップＳ１０５がｆ回目（ｆ≧１）に実行されたときにキュー１０２−ｈの先頭にあるパケットの長さをＬｆとする。スケジューラ部１０３は、時刻指定フラグＦの値に応じて、例えば以下の例示のように送信予定時刻を計算してもよい。
A h = B h × Δτ ÷ 8 (1)
Here, let L f be the length of the packet at the head of the queue 102-h when step S105 is executed f-th (f ≧ 1) for the queue 102-h. The
（ｂ１）時刻指定フラグＦが「相対時刻」を示す場合
キュー１０２−ｈに関してステップＳ１０５がｇ回目（ｇ≧１）に実行される場合、スケジューラ部１０３は、例えば次の式（２）で表される送信予定時刻ＴｈｇをステップＳ１０５で計算してもよい。式（２）で表される送信予定時刻Ｔｈｇは、後述の図１１のステップＳ５０３で初期化されてゼロとして表される基準時刻に対する、相対時刻である。
(B1) When the time designation flag F indicates “relative time” When step S105 is executed for the queue 102-h for the g-th time (g ≧ 1), the
キュー１０２−ｈに関してステップＳ１０５がｇ回目（ｇ≧１）に実行される場合、スケジューラ部１０３は、例えば次の式（３）で表される送信予定時刻ＴｈｇをステップＳ１０５で計算してもよい。
続いてステップＳ１０６でスケジューラ部１０３は、ステップＳ１０５で計算した送信予定時刻Ｔｈｇが送信対象の時刻であるか否かを判断する。
ステップＳ１０６において、「あるパケットＱｈｇの送信予定時刻Ｔｈｇが送信対象の時刻である」とは、「パケットＱｈｇは、今回の図６のスケジューリング処理においてハードウェア制御部２００へ送信を依頼する対象である」という意味である。換言すれば、「パケットＱｈｇの送信予定時刻Ｔｈｇが送信対象の時刻ではない」とは、「送信予定時刻Ｔｈｇは遅いので、パケットＱｈｇに関しては、次に図６のスケジューリング処理が呼び出されたときに送信予定時刻を計算しなおせばよい」という意味である。
Subsequently, in step S106, the
In step S106, the "scheduled transmission time T hg of a packet Q hg is the time of transmission target", "packet Q hg requests the transmission to the
そのため、ステップＳ１０６での判断は、図６のスケジューリング処理が呼び出される割り込み間隔Δτに依存する。なお、ＣＰＵ３０１上で動作するＯＳ（Operating System）の割り込み間隔の最小単位が例えば１０ｍｓの場合、間隔Δτ＝１０［ｍｓ］でもよい。
Therefore, the determination in step S106 depends on the interrupt interval Δτ at which the scheduling process of FIG. 6 is called. If the minimum unit of the interrupt interval of the OS (Operating System) operating on the
具体的には、時刻指定フラグＦの値に応じて、スケジューラ部１０３は、例えば次のように判断してもよい。
（ｃ１）時刻指定フラグＦが「相対時刻」を示す場合
この場合、スケジューラ部１０３は、「送信予定時刻Ｔｈｇが式（４）を満たすときのみ、送信予定時刻Ｔｈｇは送信対象の時刻である」と判断してもよい。
Specifically, depending on the value of the time designation flag F, the
(C1) In this case when the time specified flag F indicates "relative time", the
Ｔｈｇ＜Δτ （４）
（ｃ２）時刻指定フラグＦが「絶対時刻」を示す場合
この場合、スケジューラ部１０３は、「送信予定時刻Ｔｈｇが式（５）を満たすときのみ、送信予定時刻Ｔｈｇは送信対象の時刻である」と判断してもよい。
T hg <Δτ (4)
(C2) in this case when the time specified flag F indicates "absolute time", the
Ｔｈｇ＜τ０＋τｍａｒｇｉｎ＋Δτ （５）
例えば上記の式（４）または（５）に基づいて、スケジューラ部１０３が「送信予定時刻Ｔｈｇが送信対象の時刻である」と判断すると、キュー１０２−ｈについての処理を続行するため、処理はステップＳ１０７に移行する。逆に、スケジューラ部１０３が「送信予定時刻Ｔｈｇが送信対象の時刻ではない」と判断すると、現在のデキュー対象のキュー１０２−ｈに関する処理を完了させるため、処理はステップＳ１０８に移行する。
T hg <τ 0 + τ margin + Δτ (5)
For example, if the
ステップＳ１０７でスケジューラ部１０３は、現在のデキュー対象のキュー１０２−ｈの先頭のパケットをキュー１０２−ｈからデキューする。そして、スケジューラ部１０３は、デキューしたパケットと、ステップＳ１０５で計算した送信予定時刻Ｔｈｇを表す時刻情報とを、スケジューラ部１０３内部に保持する。そして処理はステップＳ１０４に戻る。
In step S107, the
なお、ステップＳ１０４〜Ｓ１０７の繰り返しにより、ステップＳ１０７が２回目以降に実行される場合、スケジューラ部１０３は既に、送信予定のパケットと時刻情報の組を１組以上、既に保持している。よって、この場合は、ステップＳ１０７でスケジューラ部１０３は、既に保持している内容に加えて、新たにデキューしたパケットとその送信予定時刻を示す時刻情報を保持することになる。
When step S107 is executed for the second and subsequent times by repeating steps S104 to S107, the
なお、ステップＳ１０７は、具体的には、図３の送信パケットリスト１０５のノードを増やす操作であり、詳述すれば以下のとおりである。
ステップＳ１０７でスケジューラ部１０３は、送信パケットリスト１０５の末尾に新たなノードを追加する。なお、スケジューラ部１０３の内部データである送信パケットリスト１０５は、ステップＳ１０３または後述のステップＳ１１０でスケジューラ部１０３がデキュー対象のキューをキュー１０２−ｈに決定するごとに、初期化される。送信パケットリスト１０５は、初期状態において、ヌルポインタを有するダミーノードＬ０のみを持つ。
Note that step S107 is specifically an operation for increasing the number of nodes in the
In step S <b> 107, the
ここで、前述のようにキュー１０２−ｈは、パケットバッファ１０６中のパケットを指すポインタを使って実装されている。例えば、ステップＳ１０７において注目しているキュー１０２−ｈの先頭のパケットとは、パケットバッファ１０６中のいずれかの領域に格納されているパケットＱｊｈｇである。そして、キュー１０２−ｈの実装に使われている線形リスト（不図示）の、ダミーノードを除いて先頭のノードのポインタが、このパケットバッファ１０６内のパケットＱｊｈｇを指している。
Here, as described above, the queue 102-h is mounted using a pointer that points to a packet in the
例えば、ステップＳ１０７においてスケジューラ部１０３は、パケットＱｊｈｇを指すポインタの値を、送信パケットリスト１０５に新たに追加した末尾のノードが持つポインタにコピーする。また、スケジューラ部１０３は、キュー１０２−ｈの実装に使われている線形リストの、ダミーノードを除いて先頭のノードを削除する。その結果として、パケットＱｊｈｇの実体はパケットバッファ１０６中で何ら変化することなく、キュー１０２−ｈからのパケットＱｊｈｇのデキューと、送信パケットリスト１０５へのパケットＱｊｈｇの追加が実現される。
For example, in
もちろん、実施形態に応じて、上記に例示した線形リストとは異なる実装によりステップＳ１０７の操作が実現されてもよい。
なお、ステップＳ１０７においてスケジューラ部１０３はさらに、ステップＳ１０５で計算した送信予定時刻Ｔｈｇを示す時刻情報を、新たに送信パケットリスト１０５に追加した末尾のノードに格納する。そして、現在のデキュー対象であるキュー１０２−ｈに関するスケジューリング処理を続行するため、処理はステップＳ１０４に戻る。
Of course, depending on the embodiment, the operation of step S107 may be realized by implementation different from the linear list exemplified above.
In step S107, the
なお、このようにしてステップＳ１０４〜Ｓ１０７の処理をスケジューラ部１０３が繰り返す理由は、次のとおりである。すなわち、今回の割り込みにより開始した図６の処理でキュー１０２−ｈからデキューする対象の全パケットを、後述のステップＳ１０９でまとめてハードウェア制御部２００へとデキューして、一括してハードウェア制御部２００に送信を依頼するためである。
The reason why the
他方で、デキュー対象のキュー１０２−ｈにパケットが存在しないとステップＳ１０４で判断された場合、または計算した送信予定時刻が今回のスケジューリング処理では送信対象の時刻に当たらないとＳ１０６で判断された場合、ステップＳ１０８が実行される。つまり、ステップＳ１０８が実行されるのは、現在のデキュー対象のキュー１０２−ｈに関するスケジューリング処理を完了する条件が整った場合である。 On the other hand, if it is determined in step S104 that there is no packet in the queue 102-h to be dequeued, or if it is determined in S106 that the calculated scheduled transmission time does not correspond to the transmission target time in the current scheduling process Step S108 is executed. That is, step S108 is executed when a condition for completing the scheduling process related to the current dequeue target queue 102-h is satisfied.
よって、ステップＳ１０８においてスケジューラ部１０３は、デキュー対象のキュー１０２−ｈに対応して保持している図３の送信パケットリスト１０５を参照し、送信対象のパケットをスケジューラ部１０３自身の内部で保持しているか否かを判断する。
Therefore, in step S108, the
具体的には、送信パケットリスト１０５の先頭のダミーノードＬ０のポインタがヌルポインタであれば、スケジューラ部１０３は送信対象のパケットを保持していないので、処理はステップＳ１１０に移行する。逆に、ダミーノードＬ０のポインタがヌルポインタではなく、ノードＬ１を指していれば、スケジューラ部１０３は送信対象のパケットを少なくとも１つは保持しているので、処理はステップＳ１０９に移行する。
Specifically, the pointer of the head of the dummy node L 0 of the
ステップＳ１０９でスケジューラ部１０３は、自身の内部に送信対象として保持しているパケット群（すなわち１つ以上のパケット）のすべてについて、一括してハードウェア制御部２００に送信を依頼する。具体的には、スケジューラ部１０３は、送信パケットリスト１０５のダミーノードＬ０のアドレスを、送信パケットリスト先頭ポインタとして図３のレジスタＲ１に書き込むことで、パケットの送信を依頼する。
In step S <b> 109, the
なお、ハードウェア制御部２００は、レジスタＲ１への値の書き込みを検出することで、パケットの送信が依頼されたと認識し、後述の図９の処理を開始する。
このように、本実施形態ではスケジューラ部１０３がバッファ格納処理部２１０内のレジスタ領域２１２にアクセス可能であり、かつ後述するとおりバッファ格納処理部２１０はソフトウェア制御部１００内のメモリ領域１０４にアクセス可能である。換言すれば、ＣＰＵ３０１はＭＡＣチップ３０４−ｊ内のレジスタ領域２１２にアクセス可能であり、ＭＡＣチップ３０４−ｊはメモリユニット３０２内のＲＡＭにアクセス可能である。
The
Thus, in this embodiment, the
以上のようにしてステップＳ１０９が実行されると、処理はステップＳ１１０に移行する。
ステップＳ１１０でスケジューラ部１０３は、スケジューリング処理の対象すなわちデキュー対象のキューとして、次のキュー１０２−（ｈ＋１）を選択する。つまり、スケジューラ部１０３は注目するキュー番号を１インクリメントする。
When step S109 is executed as described above, the process proceeds to step S110.
In step S110, the
そして、ステップＳ１１１でスケジューラ部１０３は、ステップＳ１１０で更新されたキュー番号（ｈ＋１）が、キュー群１０２のキューの本数ｎを超えているか否かを判断する。
In step S111, the
もし、ｎ≧ｈ＋１であれば、未処理のキュー１０２−（ｈ＋１）がキュー群１０２内に残っているので、処理はステップＳ１０４に戻る。他方、ｎ＜ｈ＋１であれば、キュー群１０２のすべてのキュー１０２−１〜１０２−ｎについてスケジューリング処理が完了しているので、処理はステップＳ１１２へ移行する。
If n ≧ h + 1, the unprocessed queue 102- (h + 1) remains in the
ステップＳ１１２でスケジューラ部１０３は、図３の時刻指定フラグＦを参照する。時刻指定フラグＦが「相対時刻」を示すとき、処理はステップＳ１１３に移行し、時刻指定フラグＦが「絶対時刻」を示すとき、図６の処理は終了する。
In step S112, the
ステップＳ１１３でスケジューラ部１０３は、ハードウェア制御部２００に送信開始を指示する。具体的には、スケジューラ部１０３は、図８の処理を行うようハードウェア制御部２００に指示し、図６の処理を終了する。
In step S113, the
続いて、図７〜図９を参照して、バッファ格納処理部２１０の動作を説明する。上記の図６に関する説明のとおり、バッファ格納処理部２１０に対して、スケジューラ部１０３は以下の３種類の指示を出す。
Next, the operation of the buffer
（ｄ１）パケット送信制御装置１が相対時刻モードで動作している場合のステップＳ１０２における相対時刻のカウント開始の指示
（ｄ２）パケット送信制御装置１が相対時刻モードで動作している場合のステップＳ１１３における送信開始の指示
（ｄ３）ステップＳ１０９での１つ以上のパケットについての送信の指示
すなわち、パケット送信制御装置１が絶対時刻モードで動作している場合、１回のスケジューリング処理ごとに、ハードウェア制御部２００はスケジューラ部１０３から、（ｄ３）の指示をＵ回受け取る。ここで、Ｕはキュー群１０２のうち、今回のスケジューリング処理における送信対象のパケットを有するキューの数であり、０≦Ｕ≦ｎである。また、パケット送信制御装置１が相対時刻モードで動作している場合、１回のスケジューリング処理ごとに、ハードウェア制御部２００はスケジューラ部１０３から、（ｄ１）の指示を１回受け、（ｄ３）の指示をＵ回受け、（ｄ２）の指示を１回受ける。
(D1) Relative time count start instruction in step S102 when the packet
以下では、ハードウェア制御部２００が（ｄ１）、（ｄ２）、（ｄ３）の指示を受けたことを契機として行う動作について、それぞれ図７、図８、図９を参照して説明する。
図７は、バッファ格納処理部２１０による相対時刻カウント開始処理を説明するフローチャートである。
Hereinafter, operations performed when the
FIG. 7 is a flowchart for explaining the relative time count start processing by the buffer
ステップＳ２０１でバッファ格納処理部２１０は、図４に示すようにバッファ部２２０がレジスタＲ６に記憶している送信開始指示の値を上書きして、「停止」を示す値を設定する。
Buffer storing
そして、ステップＳ２０２でバッファ格納処理部２１０は、バッファ部２２０のメモリ領域２２３に実装されているキューの最後の位置を獲得する。図７の説明における「最後の位置」とは、次にパケットをエンキューする位置であり、図４のレジスタＲ４に記憶されるエンキュー位置により表される。そして、バッファ格納処理部２１０は、レジスタＲ４から読み取って獲得したエンキュー位置の値を、バッファ探索開始位置としてレジスタＲ３にコピーして設定する。
In step S202, the buffer
なお、以上のステップＳ２０１とＳ２０２の動作によって相対時刻のカウントが開始される理由は、図１１とあわせて後述する。
図８は、バッファ格納処理部２１０による送信開始指示処理を説明するフローチャートである。
The reason why the relative time is started by the operations in steps S201 and S202 will be described later in conjunction with FIG.
FIG. 8 is a flowchart for explaining the transmission start instruction process by the buffer
ステップＳ３０１でバッファ格納処理部２１０は、バッファ部２２０が図４のレジスタＲ６に記憶している送信開始指示の値を上書きして、「送信」を示す値を設定し、図８の処理を終了する。
Buffer storing
図９は、バッファ格納処理部２１０によるパケット送信依頼処理を説明するフローチャートである。また、図１０は、パケット送信依頼処理によるバッファ部２２０の状態遷移の例を説明する図である。
FIG. 9 is a flowchart for explaining packet transmission request processing by the buffer
ステップＳ４０１でバッファ格納処理部２１０の制御回路２１１は、図４のレジスタＲ２に記憶されている時刻指定フラグの値を参照する。そして、時刻指定フラグが相対時刻を表していれば、処理はステップＳ４０２に移行し、時刻指定フラグが絶対時刻を表していれば、処理はステップＳ４０３に移行する。なお、図６のステップＳ１０１に関して説明したとおり、時刻指定フラグには相対時刻または絶対時刻のいずれかを示す値が既に設定されている。
Step S401 the
ステップＳ４０２で制御回路２１１は、バッファ部２２０のレジスタＲ３に格納されているバッファ探索開始位置の値を獲得する。そして、制御回路２１１は、獲得した値を、レジスタＲ５にバッファ部ポインタとして書き込み、保持する。バッファ部ポインタは、バッファ格納処理部２１０がバッファ部２２０にパケットをエンキューする位置を検索するために利用するポインタであり、バッファ格納処理部２１０が現在検索している位置を表す。
Step S402 in the
なお、バッファ探索開始位置の値は、図６のステップＳ１０２を契機として呼び出される図７の処理のステップＳ２０２において設定済みである。ステップＳ４０２の実行直後では、バッファ探索開始位置は、所定間隔Δτで繰り返される図６のスケジューリング処理のうちの今回のスケジューリング処理が開始された時点で、バッファ部２２０にエンキュー済みの最後のエントリの次のエントリを示す。
Note that the value of the buffer search start position has already been set in step S202 of the process of FIG. 7 called in response to step S102 of FIG. Immediately after execution of step S402, the buffer search start position is the next of the last entry enqueued in the
図１０（Ａ）は、ステップＳ４０２の実行後のバッファ部２２０を、バッファ部ポインタを示す矢印とともに表している。
ステップＳ４０２の実行時には、前回のスケジューリング処理の結果としてエンキューされたエントリが１個以上バッファ部２２０に残っている可能性もあるし、１個も残っていない可能性もある。したがって、図１０（Ａ）において０≦ｅである。説明の便宜上、前回のスケジューリング処理の結果としてエンキューされた、各々パケットＰｋと時刻情報Ｔｋ（１≦ｋ≦ｅ）を含むｅ個（０≦ｅ）のエントリが、ステップＳ４０２の実行時にバッファ部２２０に残っているとする。すると、ステップＳ４０２の実行結果として、バッファ部ポインタは、（ｅ＋１）番目のエントリを指すように設定される。
FIG. 10A shows the
At the time of execution of step S402, one or more entries enqueued as a result of the previous scheduling process may remain in the
なお、バッファ部２２０のキュー内の個々のエントリには一意にパケットが対応するので、以下では「バッファ部ポインタが指すエントリ」のかわりに「バッファ部ポインタが指すパケット」のような表現をすることもある。
In addition, since a packet uniquely corresponds to each entry in the queue of the
また、図６のスケジューリング処理の１回の実行につき、図６のステップＳ１０９は複数回実行される場合があり、図９の処理はステップＳ１０９の実行のたびに呼び出される。したがって、以下に説明する図９の処理から、下記（ｅ１）と（ｅ２）が成り立つ。 6 may be executed a plurality of times for each execution of the scheduling process of FIG. 6, and the process of FIG. 9 is called each time step S109 is executed. Therefore, the following (e1) and (e2) hold from the processing of FIG. 9 described below.
（ｅ１）ある１回のスケジューリング処理に対応して図９の処理が初めて呼び出されたときのステップＳ４０２の実行時には、バッファ探索開始位置以降にはエントリが存在しない。よって、図１０（Ａ）において矢印で表されるバッファ部ポインタは、空のエントリを指す。 (E1) At the time of execution of step S402 when the process of FIG. 9 is called for the first time corresponding to a certain scheduling process, there is no entry after the buffer search start position. Therefore, the buffer unit pointer represented by an arrow in FIG. 10A indicates an empty entry.
（ｅ２）ある１回のスケジューリング処理に対応して図９の処理が２回目以降に呼び出されたときのステップＳ４０２の実行時には、バッファ部２２０は、図９の処理が前回呼び出されたときにエンキューされたエントリをバッファ探索開始位置以降に有する。よって、図１０（Ａ）において矢印で表されるバッファ部ポインタが指すエントリは、空ではない。
(E2) At the time of execution of step S402 when the process of FIG. 9 is called for the second time or later in response to a certain scheduling process, the
上記（ｅ１）と（ｅ２）のいずれの場合でも、時刻指定フラグが「相対時刻」を表す場合は、送信予定時刻の比較対象の範囲を示すため、上記のようにバッファ部ポインタにバッファ探索開始位置の値がコピーされる。 In both cases (e1) and (e2), when the time designation flag indicates “relative time”, the buffer search is started in the buffer section pointer as described above to indicate the comparison target range of the scheduled transmission time. The position value is copied.
他方、時刻指定フラグが「絶対時刻」を示す場合には、ステップＳ４０３で制御回路２１１が、バッファ部２２０からキューの先頭位置を獲得する。そして、制御回路２１１は、獲得した値を、図４のレジスタＲ５にバッファ部ポインタとして書き込み、保持する。
On the other hand, when the time designation flag indicates “absolute time”, the
図１０（Ｂ）は、ステップＳ４０３の実行後のバッファ部２２０を、バッファ部ポインタを示す矢印とともに表している。なお、前回のスケジューリング処理の結果としてエンキューされたエントリが、ステップＳ４０３の実行時点でバッファ部２２０に残っているか否かとは関係なく、バッファ部ポインタは、図１０（Ｂ）に示すとおり、バッファ部２２０の先頭のエントリを指すように設定される。
FIG. 10B shows the
そして、ステップＳ４０２またはＳ４０３においてバッファ部ポインタが設定されると、処理はステップＳ４０４に移行する。ステップＳ４０４で制御回路２１１は、送信予定の１つ以上のパケットを含むパケット群の先頭のパケットの時刻情報を獲得し、先頭のパケットの送信予定時刻を認識する。なお、上記パケット群は、換言すれば、図６のステップＳ１０９でスケジューラ部１０３がハードウェア制御部２００に送信を依頼したパケット群である。
When the buffer unit pointer is set in step S402 or S403, the process proceeds to step S404. In step S404, the
具体的には、スケジューラ部１０３が図３の送信パケットリスト１０５を使って管理しているパケット群のうち、ダミーノードＬ０を除く先頭のノードＬ１が保持している時刻情報を、制御回路２１１がステップＳ４０４で獲得する。以下では、ステップＳ４０４で獲得された時刻情報が表す送信予定時刻を便宜的に「送信パケット時刻」という。なお、ステップＳ４０４の前提として、図３においてバッファ格納処理部２１０の制御回路２１１は、スケジューラ部１０３が利用するメモリ領域１０４を参照することができるようになっている。
Specifically, the time information held in the leading node L 1 excluding the dummy node L 0 in the packet group managed by the
続いて、ステップＳ４０５で制御回路２１１は、レジスタＲ５に格納されているバッファ部ポインタが指すパケットの時刻情報を時刻情報格納部２２２から獲得し、獲得した時刻情報が表す送信予定時刻を認識する。以下では、認識された送信予定時刻を便宜的に「バッファ部時刻」という。
Subsequently, the
そして、ステップＳ４０６で制御回路２１１は、送信パケット時刻とバッファ部時刻を比較する。送信パケット時刻よりもバッファ部時刻の方が早ければ、処理はステップＳ４０７に移行する。両者が同時刻か、または送信パケット時刻よりもバッファ部時刻の方が遅ければ、処理はステップＳ４１０に移行する。
In step S406, the
ステップＳ４０７で制御回路２１１は、レジスタＲ５に格納されているバッファ部ポインタを、バッファ部２２０における次のパケットを指すように変更する。
そしてステップＳ４０８で制御回路２１１は、ステップＳ４０７で変更したバッファ部ポインタが指す位置にパケットがあるか否かを判断する。
Step S407 in the
In step S408, the
ステップＳ４０８で「変更後のバッファ部ポインタが指す位置にパケットがある」と判断されるのは、まだステップＳ４０６の比較の対象となっていないパケットがバッファ部２２０のパケット格納部２２１内に存在する場合である。したがって、次のパケットについて比較を行うために、処理はステップＳ４０５に戻る。
In step S408, it is determined that “there is a packet at the position pointed to by the changed buffer unit pointer” because there is a packet in the
図１０（Ｃ）は、ステップＳ４０７でのバッファ部ポインタの変更の後、ステップＳ４０８で「変更後のバッファ部ポインタが指す位置にパケットがある」と判断される場合の例を示す。すなわち、図１０（Ｃ）に示すように、ステップＳ４０７の処理の実行前にバッファ部ポインタが指すエントリがパケットＰｊと時刻情報Ｔｊを含むとすると、ステップＳ４０７によりバッファ部ポインタは次のエントリを指すように変更される。そして、図１０（Ｃ）のように、変更後のバッファ部ポインタが指すエントリが、空ではなくパケットＰｊ＋１と時刻情報Ｔｊ＋１を有する場合、処理はステップＳ４０８からステップＳ４０５に戻る。 FIG. 10C shows an example in which, after the buffer unit pointer is changed in step S407, it is determined in step S408 that “there is a packet at the position pointed to by the changed buffer unit pointer”. That is, as shown in FIG. 10C, if the entry pointed to by the buffer unit pointer includes the packet P j and the time information T j before the execution of the process of step S407, the buffer unit pointer is moved to the next entry by step S407. To point to Then, as shown in FIG. 10C, when the entry pointed to by the buffer section pointer after the change is not empty and includes the packet P j + 1 and the time information T j + 1 , the process returns from step S408 to step S405.
逆に、ステップＳ４０８で「変更後のバッファ部ポインタが指す位置にパケットがない」と判断されるのは、ステップＳ４０７で変更する前のバッファ部ポインタが指していたパケットが、バッファ部２２０内の最後のパケットである場合である。この場合、ステップＳ４０４で得た送信パケット時刻は、バッファ部２２０の時刻情報格納部２２２に格納されている最も遅い送信予定時刻より遅いので、処理はステップＳ４０９に移行する。
On the contrary, it is determined in step S408 that “there is no packet at the position pointed to by the changed buffer unit pointer” because the packet pointed to by the buffer unit pointer before the change in step S407 is in the
ステップＳ４０９で制御回路２１１は、送信予定のパケット（より正確には、１組以上の、送信予定のパケットと時刻情報の組であって、まだバッファ部２２０に格納されていないもの）をすべて、バッファ部２２０の最後尾の位置に順に挿入する。そして制御回路２１１は、図４のレジスタＲ４に格納されているエンキュー位置の値を、ステップＳ４０９での挿入処理後のキューの最後の位置を示すように、更新する。ステップＳ４０９の実行後、図９の処理は終了する。
In step S409, the
なお、本実施形態において、ステップＳ４０９での挿入処理（すなわちエンキュー処理）は、ＤＭＡ（Direct Memory Access）により行われる。すなわち、制御回路２１１が実装されているＭＡＣチップ３０４−ｊは、ソフトウェア制御部１００を実現するＣＰＵ３０１を介さずに、直接メモリユニット３０２内のメモリ領域１０４にアクセスする。具体的には、制御回路２１１は、レジスタＲ１の送信パケットリスト先頭ポインタを用いてメモリ領域１０４上の送信パケットリスト１０５をたどりながら、順にパケットと時刻情報を取得してバッファ部２２０に挿入する。
In the present embodiment, the insertion process (that is, enqueue process) in step S409 is performed by DMA (Direct Memory Access). That is, the MAC chip 304-j on which the
図１０（Ｄ）は、ステップＳ４０７、Ｓ４０８、Ｓ４０９の順に処理が進む場合の例を示す。すなわち、図１０（Ｄ）に示すように、ステップＳ４０７の処理の実行前にバッファ部ポインタが指すエントリがパケットＰｊと時刻情報Ｔｊを含むとすると、ステップＳ４０７によりバッファ部ポインタは次のエントリを指すように変更される。そして、図１０（Ｄ）のように、変更後のバッファ部ポインタが指すエントリが空である場合、処理はステップＳ４０８からステップＳ４０９に移行する。 FIG. 10D illustrates an example in which the process proceeds in the order of steps S407, S408, and S409. That is, as shown in FIG. 10D, if the entry pointed to by the buffer section pointer includes the packet P j and the time information T j before the execution of the process of step S407, the buffer section pointer is moved to the next entry by step S407. To point to Then, as shown in FIG. 10D, when the entry pointed to by the changed buffer unit pointer is empty, the process proceeds from step S408 to step S409.
ここで、ステップＳ４０９の時点で、まだバッファ部２２０に格納されていないパケットと時刻情報の組がａ（１≦ａ）個残っているとする。ａ個のパケットを「Ｐｎｅｗ−１」〜「Ｐｎｅｗ−ａ」という参照符号で表し、パケットＰｎｅｗ−１〜Ｐｎｅｗ−ａそれぞれに対応する時刻情報を「Ｔｎｅｗ−１」〜「Ｔｎｅｗ−ａ」という参照符号で表す。なお、パケットＰｎｅｗ−１〜Ｐｎｅｗ−ａそのものは図３のパケットバッファ１０６に格納されており、時刻情報Ｔｎｅｗ−１〜Ｔｎｅｗ−ａの各々は送信パケットリスト１０５内の各ノードに格納されている。
Here, it is assumed that there are a (1 ≦ a) pairs of packets and time information that are not yet stored in the
ここで、キュー１０２−ｈ（１≦ｈ≦ｎ）はＦＩＦＯキューである。よって、キュー１０２−ｈに関して図６のステップＳ１０９が実行され、図９の処理が呼び出される場合、図６の処理から明らかに、１≦ｇ＜ａを満たすすべてのｇについて、時刻情報Ｔｎｅｗ−ｇが表す時刻は時刻情報Ｔｎｅｗ−（ｇ＋１）が表す時刻以前の時刻である。 Here, the queue 102-h (1 ≦ h ≦ n) is a FIFO queue. Therefore, when step S109 of FIG. 6 is executed for the queue 102-h and the process of FIG. 9 is called, the time information Tnew− is obtained for all g satisfying 1 ≦ g <a, clearly from the process of FIG. The time represented by g is a time before the time represented by the time information Tnew- (g + 1) .
また、ステップＳ４０９が実行される場合、ステップＳ４０６の判断結果のとおり、送信パケット時刻（すなわち時刻情報Ｔｎｅｗ−１が示す時刻）よりも、バッファ部時刻（すなわち図１０（Ｄ）の時刻情報Ｔｊが表す時刻）の方が早い。つまり、１≦ｇ≦ａを満たすすべてのｇについて、時刻情報Ｔｎｅｗ−ｇが表す時刻よりも、時刻情報Ｔｊが表す時刻の方が早い。 Further, when step S409 is executed, as shown in the determination result of step S406, the buffer unit time (that is, the time information T of FIG. 10D) rather than the transmission packet time (that is, the time indicated by the time information Tnew-1 ). The time represented by j ) is earlier. That is, for all g satisfying 1 ≦ g ≦ a, the time represented by the time information T j is earlier than the time represented by the time information T new-g .
したがって、ステップＳ４０９において制御回路２１１は、図１０（Ｄ）に示すように、時刻情報Ｔｎｅｗ−１〜Ｔｎｅｗ−ａとともにパケットＰｎｅｗ−１〜Ｐｎｅｗ−ａをバッファ部２２０の最後に順にエンキューする。その結果、ステップＳ４０９の実行後のバッファ部２２０は、時刻情報格納部２２２に格納された各時刻情報によりソートされた状態でエントリを保持することとなる。
Therefore, in step S409, the
さて、ここでステップＳ４０６の分岐の説明に戻ると、上記のとおり、バッファ部時刻が送信パケット時刻以降であれば、処理はステップＳ４１０に移行する。ステップＳ４１０では、ステップＳ４０４で注目している送信予定のパケットとその時刻情報を有するエントリを、現在のバッファ部ポインタが指すエントリの直前に挿入する処理が行われる。 Now, returning to the description of the branch in step S406, as described above, if the buffer time is after the transmission packet time, the process proceeds to step S410. In step S410, processing is performed to insert the entry having the packet scheduled for transmission in step S404 and its time information immediately before the entry pointed to by the current buffer section pointer.
具体的には、ステップＳ４１０で制御回路２１１は、バッファ部ポインタの指す位置に、送信予定のパケット群の先頭のパケットおよび当該パケットの時刻情報を挿入する。すなわち、パケットはパケット格納部２２１に、時刻情報は時刻情報格納部２２２に格納される。なお、ステップＳ４０９と同様に、ステップＳ４１０でもＤＭＡによりバッファ部２２０への挿入処理が行われる。
Specifically, in step S410, the
続いてステップＳ４１１で制御回路２１１は、バッファ部ポインタの値を更新する。すなわち、制御回路２１１は、図４のレジスタＲ５に格納されているバッファ部ポインタの値を、今ステップＳ４１０で挿入したパケットの次のパケット（すなわちステップＳ４１０の実行直前にバッファ部ポインタが指していたパケット）を指すように変更する。
In step S411, the
図１０（Ｅ）は、ステップＳ４０６、Ｓ４１０、Ｓ４１１の順に処理が進む場合の例を示す。図１０（Ｅ）の例では、バッファ部時刻は、ステップＳ４０６でバッファ部ポインタが指すエントリの時刻情報Ｔｊが表す時刻である。ここで、ステップＳ４０４で注目している送信予定のパケットを「Ｐｎｅｗ」という参照符号で表し、パケットＰｎｅｗの送信予定時刻を「Ｔｎｅｗ」という参照符号で表す。 FIG. 10E shows an example in which processing proceeds in the order of steps S406, S410, and S411. In the example of FIG. 10 (E), the buffer unit time is the time represented by the time information T j of the entry point buffer pointer at step S406. Here, the packet scheduled to be transmitted in step S404 is represented by a reference symbol “P new ”, and the scheduled transmission time of the packet P new is represented by a reference symbol “T new ”.
つまり、図１０（Ｅ）の例ではステップＳ４０６において、時刻情報Ｔｎｅｗの示す時刻が、時刻情報Ｔｊの示す時刻以前であると判断される。そこで、図１０（Ｅ）に示すように、パケットＰｎｅｗと時刻情報Ｔｎｅｗを含むエントリが、パケットＰｊと時刻情報Ｔｊを含むエントリの直前に挿入されるようにするための処理（すなわち上記のステップＳ４１０とＳ４１１の処理）が行われる。 That is, in the example of FIG. 10 (E) In step S406, the time indicated by the time information T new is determined that the time before the indicated time information T j. Therefore, as shown in FIG. 10E , an entry including the packet P new and the time information T new is inserted into the entry including the packet P j and the time information T j immediately before the entry (that is, Steps S410 and S411 described above are performed.
そして、次のステップＳ４１２で制御回路２１１は、送信予定のパケット群の先頭のパケットを削除する。
ここで、制御回路２１１は、図３のレジスタＲ１に格納されている送信パケットリスト先頭ポインタを利用して、送信パケットリスト１０５のダミーノードＬ０を参照することができるので、送信パケットリスト１０５をたどることができる。
Then, in the next step S412, the
Here, the
例えば図３の具体例を参照して説明すると、ステップＳ４１２で制御回路２１１は、送信パケットリスト１０５の先頭のノードＬ１を削除し、ダミーノードＬ０のポインタを、次のノードＬ２を指すように変更する。なお、送信パケットリスト１０５がダミーノードＬ０と先頭のノードＬ１しか含まない場合は、ステップＳ４１２で制御回路２１１は、ノードＬ１を削除し、ダミーノードＬ０のポインタにヌルポインタを設定する。また、制御回路２１１は、ノードＬ１のポインタが指していたパケットＱｊｈ１が占めていたパケットバッファ１０６中の領域を明示的に解放してもよい。
For example With reference to the embodiment of FIG. 3, the
以上の処理により、ステップＳ４１２の実行後は、送信パケットリスト１０５中の次のパケット（図３を参照する上記の例では、今まで先頭から２番目だったノードＬ２のポインタが指すパケットＱｊｈ２）が、新たな「送信予定のパケット群の先頭のパケット」となる。
With the above processing, after the execution of step S412, in the above example that refers to the next packet (Figure 3 during
そして、次のステップＳ４１３において、制御回路２１１は、送信予定のパケットがまだあるか否かを判断する。すなわち、制御回路２１１は、ステップＳ４１２の変更の結果、ダミーノードＬ０のポインタが、新たな先頭のノードＬ２を指すか、それともヌルポインタであるかを判定する。送信予定のパケットがまだ送信パケットリスト１０５内に残っていれば、次の送信予定のパケットをバッファ部２２０にエンキューするため、処理はステップＳ４０４に戻る。他方、送信予定のパケットがもう残っていなければ、図９の処理は終了する。
Then, in the next step S413, the
以上説明した図９の処理により、図６においてスケジューラ部１０３がデキュー対象のキュー１０２−ｈに関して送信パケットリスト１０５により管理していた１個以上のパケットは、各々の送信予定時刻とともにバッファ部２２０内の適切な位置に挿入される。
Through the process of FIG. 9 described above, one or more packets managed by the
すなわち、上記「適切な位置」とは、時刻情報格納部２２２内の時刻情報が示す時刻の順に、バッファ部２２０内のエントリがソートされた状態となるような位置である。なお、図９の処理によるソートは、具体的には、最も早い時刻を表す時刻情報がバッファ部２２０の先頭のエントリに含まれるような、昇順ソートである。
That is, the “appropriate position” is a position where the entries in the
また、ソートされる範囲は、レジスタＲ２の時刻指定フラグが「絶対時刻」を示す場合は、バッファ部２２０の全体である。他方、時刻指定フラグが「相対時刻」を示す場合は、レジスタＲ３のバッファ探索開始位置が示す位置以降の範囲でソートされるように、パケットと時刻情報の組がバッファ部２２０に挿入される。
Moreover, the range to be sorted, when the time designation flag register R 2 indicates "absolute time" is the
ここで、上記のようにバッファ部ポインタは、バッファ部２２０の先頭から末尾へ向かう方向に合わせて順次更新されるだけで、逆方向にバッファ部ポインタを戻す必要はない。つまり、１度の（one-pass）バッファ部２２０の検索により、効率的に、送信予定時刻順にソートしつつバッファ部２２０へのエンキューを行うことが可能である。
Here, as described above, the buffer unit pointer is sequentially updated in accordance with the direction from the beginning to the end of the
このような効率的なソート処理が可能な理由は、第１に、送信パケットリスト１０５内でパケットが送信予定時刻順にソートされて管理されているからである。第２の理由は、図９の処理が呼び出された時点でたとえバッファ部２２０内にパケットが残っているとしても、残っているパケットは以前に図９の処理が呼び出されたときの結果として、送信予定時刻順にソートされているからである。
The reason why such an efficient sorting process is possible is because, firstly, packets are sorted and managed in the order of scheduled transmission time in the
ところで、ハードウェア制御部２００内の送信処理部２３０は、図７〜図１０を参照して説明したバッファ格納処理部２１０による上記の処理と並行して、バッファ部２２０から各パケットを各送信予定時刻にデキューしてＰＨＹチップ３０５−ｊに出力する。
Incidentally, the
図１１は、送信処理部２３０による送信処理を説明するフローチャートである。また、図１２は、送信処理によるバッファ部２２０の状態遷移の例を説明する図である。図１２の表記法は図１０と同様であるが、図１２ではバッファ部ポインタではなくバッファ探索開始位置が矢印で表されている。
FIG. 11 is a flowchart for explaining the transmission processing by the
なお、パケット送信制御装置１に電源が入れられると、各ＭＡＣチップ３０４−１〜３０４−ｎが図１１の処理を開始する。図示のとおり、図１１の処理は、パケット送信制御装置１の起動中は永久にループして繰り返される。以下では説明の便宜上、ＭＡＣチップ３０４−ｊにより実現されるハードウェア制御部２００中の送信処理部２３０が図１１の処理を行う場合を例とする。
When the packet
ステップＳ５０１で、図５に示す送信処理部２３０の制御回路２３１は、図４のレジスタＲ２に格納されている時刻指定フラグの値を参照する。そして、時刻指定フラグが相対時刻を表していれば、処理はステップＳ５０２に移行し、時刻指定フラグが相対時刻を表していれば、処理はステップＳ５０３に移行する。
In step S501, the
ステップＳ５０２で制御回路２３１は、図５に示す送信処理部２３０の内部カウンタ２３３を、ＲＴＣ３０３が示す絶対時刻で初期化する。内部カウンタ２３３は内部クロックの一例である。初期化された内部カウンタ２３３は、以後、時刻のカウントを継続的に実施し続ける。ステップＳ５０２の初期化の後、処理はステップＳ５１１に移行し、後述のステップＳ５１１〜Ｓ５１４の処理が繰り返される。
In step S <b> 502, the
他方、時刻指定フラグが相対時刻を表すときは、ステップＳ５０３〜Ｓ５１０の処理が繰り返される。
ステップＳ５０３で制御回路２３１は、内部クロックとしての内部カウンタ２３３が表す相対時刻を、０に初期化する（すなわちリセットする）。初期化された内部カウンタ２３３は、以後、時刻のカウントを継続的に実施し続ける。ステップＳ５０３の初期化の後、処理はステップＳ５０４に移行する。
On the other hand, when the time designation flag indicates relative time, the processes of steps S503 to S510 are repeated.
In step S503, the
ステップＳ５０４で制御回路２３１は、図４に示すバッファ部２２０内のレジスタＲ６に記憶されている送信開始指示の値を参照する。送信開始指示の値が「停止」を示す場合、処理はステップＳ５０５に移行し、送信開始指示の値が「送信」を示す場合、処理はステップＳ５０７に移行する。
Control circuit in
ここで、送信開始指示の値は、図７のステップＳ２０１の実行後、図８のステップＳ３０１が実行されるまでは、「停止」を示す。換言すれば、スケジューラ部１０３によるある１回のスケジューリング処理に関して、図６のステップＳ１０２を契機として図７の処理が実行された後、ステップＳ１１３を契機として図８の処理が実行されるまで、送信開始指示の値は「停止」を示す。
Here, the value of the transmission start instruction indicates “stop” after execution of step S201 in FIG. 7 until step S301 in FIG. 8 is executed. In other words, with respect to a single scheduling process performed by the
したがって、送信開始指示の値が「停止」を示す場合、バッファ部２２０中のパケットのうち、前回のスケジューリング処理の結果としてバッファ部２２０にエンキューされたものは、ＰＨＹチップ３０５−ｊへ出力して問題ない。しかし、今回のスケジューリング処理においてバッファ部２２０にエンキューされたパケットは、まだＰＨＹチップ３０５−ｊへ出力せず、バッファ部２２０に保持し続けることが適切である。
Therefore, when the value of the transmission start instruction indicates “stop”, packets enqueued in the
換言すれば、送信開始指示の値が「停止」を示す場合、ＰＨＹチップ３０５−ｊへ出力してよいパケットとは、バッファ部２２０において、図７のステップＳ２０２でレジスタＲ３に設定されたバッファ探索開始位置よりも前の位置に保持されているものである。すなわち、制御回路２３１はバッファ探索開始位置よりも前の位置に保持されているパケットをバッファ部２２０からデキューして、ＰＨＹチップ３０５−ｊを介してポート３０６−ｊから送信してから、パケットの送信を止めればよい。
In other words, if the value of the transmission start instruction indicates "stop", and may packets output to the PHY chip 305-j, and the
そこで、制御回路２３１はステップＳ５０５において、バッファ部２２０のレジスタＲ３に格納されているバッファ探索開始位置の値を獲得する。
そして、制御回路２３１はステップＳ５０６で、バッファ部２２０のキューの先頭位置の値が、獲得したバッファ探索開始位置の値と同一か否かを判断する。図９の処理により、バッファ部２２０中では送信予定時刻順にパケットがソートされているので、キューの先頭のパケットとは、すなわち次に送信する予定のパケットである。
Therefore, the
In step S506, the
ステップＳ５０６において２つの値が同一であれば、前回のスケジューリング処理の結果としてバッファ部２２０にエンキューされたパケットはすべてＰＨＹチップ３０５−ｊに出力済みである。換言すれば、バッファ探索開始位置より前の位置にあるパケットのデキューは完了しており、バッファ探索開始位置の値によらずＰＨＹチップ３０５−ｊに出力してよいパケットはもう存在しない。
If the two values are the same in step S506, all the packets enqueued in the
よって、この場合は処理がステップＳ５０３に戻り、制御回路２３１は再度ステップＳ５０３で内部カウンタ２３３を０に初期化する。そして、送信開始指示の値が「停止」を示す間、待機のためにステップＳ５０３〜Ｓ５０６が繰り返される。送信開始指示の値が「送信」を示す値に変化すると、処理はステップＳ５０４からステップＳ５０７へと移行する。
Therefore, in this case, the process returns to step S503, and the
他方、ステップＳ５０６で２つの値が異なると判断された場合、前回のスケジューリング処理の結果としてバッファ部２２０にエンキューされたパケットが、まだ１つ以上バッファ部２２０に残っている。よって、この場合は、残っているパケットをＰＨＹチップ３０５−ｊに出力するため、処理がステップＳ５０７に移行する。
On the other hand, if it is determined in step S506 that the two values are different, one or more packets enqueued in the
ステップＳ５０７〜Ｓ５１０は、バッファ部２２０からパケットをデキューしてＰＨＹチップ３０５−ｊに出力することで、パケット送信制御装置１のポート３０６−ｊからパケットを送信するための処理である。
Steps S507 to S510 are processes for transmitting a packet from the port 306-j of the packet
ステップＳ５０７で制御回路２３１は、バッファ部２２０のキューの先頭にパケットが存在するか否かを判断する。キューの先頭にパケットが存在すれば処理はステップＳ５０８に移行する。他方、キューの先頭にパケットが存在しなければ、送信対象が存在しないということなので、処理はステップＳ５０４に戻る。例えばバッファ部２２０のキューが線形リストにより実現されている場合、ダミーノードのポインタの値に基づいて、制御回路２３１はステップＳ５０７の判断を行うことができる。
In step S507, the
なお、送信開始指示が「停止」を示している場合は、ステップＳ５０６からステップＳ５０７へと処理が移行したという経緯から明らかなとおり、必ずステップＳ５０７においてキューの先頭にパケットが存在する。よって、処理はステップＳ５０６、Ｓ５０７、Ｓ５０８の順に進む。 Note that if the transmission start instruction indicates “stop”, a packet always exists at the head of the queue in step S507, as is clear from the fact that the process has shifted from step S506 to step S507. Therefore, the process proceeds in the order of steps S506, S507, and S508.
他方、送信開始指示が「送信」を示している場合は、今回のスケジューリング処理の結果としてバッファ部２２０にエンキューされたすべてのパケットがＰＨＹチップ３０５−ｊへ出力された後、ステップＳ５０４とＳ５０７が交互に繰り返される。そして、次回のスケジューリング処理の開始を契機として送信開始指示の値が変更されると、処理はステップＳ５０４からＳ５０５に移行する。
On the other hand, when the transmission start instruction indicates “transmission”, after all the packets enqueued in the
さて、バッファ部２２０のキューの先頭にパケットが存在する場合、ステップＳ５０７に続いてステップＳ５０８が実行される。ステップＳ５０８で制御回路２３１は、バッファ部２２０のキューの先頭のパケットと時刻情報をデキューして獲得する。例えば、バッファ部２２０のキューが線形リストを使って実装されている場合、ステップＳ５０８は、具体的には次のように実行されてもよい。
If there is a packet at the head of the queue of the
すなわち、制御回路２３１は、キューの先頭のエントリの時刻情報を、図５のレジスタＲ７に時刻情報として格納する。また、制御回路２３１は、例えば図５のレジスタ領域２３２中の不図示のレジスタに、バッファ部２２０のキューを実装するための上記線形リストの、ダミーノードを除く先頭ノードのポインタ（すなわち図４のメモリ領域２２３中に格納されているパケットを指すポインタ）の値をコピーする。
That is, the
そして、制御回路２３１は、線形リストの先頭ノードを削除し、ダミーノードのポインタを、先頭ノードの次のノードを指すように更新する。なお、もし「先頭ノードの次のノード」が存在しなければ、制御回路２３１は、ダミーノードのポインタにヌルポインタを設定すればよい。
Then, the
例えば上記の処理により、制御回路２３１は、バッファ部２２０のキューの先頭のパケットと時刻情報をデキューし、デキューしたパケットと時刻情報を送信処理部２３０が一時的に管理するようにすることができる。
For example, through the above processing, the
続いて、ステップＳ５０９で制御回路２３１は、図５のレジスタＲ７に格納されている時刻情報と、内部クロックすなわち内部カウンタ２３３の示す時刻とを読み取り、２つの時刻を比較する。内部カウンタ２３３が示す時刻が、パケットの送信予定時刻（すなわちレジスタＲ７に格納されている時刻情報が示す時刻）に達していれば、処理はステップＳ５１０に移行する。つまり、２つの時刻が同じか、またはレジスタＲ７の時刻情報が示す時刻の方が内部カウンタ２３３の示す時刻よりも早ければ、処理はステップＳ５１０に移行する。
Subsequently, the
他方、内部カウンタ２３３が示す時刻がパケットの送信予定時刻に達していなければ、処理はステップＳ５０９に戻る。すなわち、制御回路２３１は、内部カウンタ２３３の示す時刻がパケットの送信予定時刻に達するまで待機する。
On the other hand, if the time indicated by the
なお、図１１にはステップＳ５０９の処理の繰り返しとして待機が表現されているが、実施形態によっては、必ずしもステップＳ５０９での比較を繰り返す必要はない。例えば、内部カウンタ２３３は、時刻のカウントアップを行うだけでなく、指定された時刻に割り込み信号を発生させる機能を有するものであってもよい。その場合、ステップＳ５０８で制御回路２３１がデキューした時刻情報を内部カウンタ２３３に指定することで、パケットの送信予定時刻になると内部カウンタ２３３が割り込み信号を発生させる。そして、割り込み信号を契機として、処理がステップＳ５０９からステップＳ５１０に移行してもよい。
In FIG. 11, standby is expressed as the repetition of the process in step S509. However, depending on the embodiment, the comparison in step S509 need not be repeated. For example, the
いずれにしろ、送信処理部２３０は、時刻に基づく信号（例えば、時刻のカウント値を示す信号や割り込み信号など）を発生させる回路（例えば内部カウンタ２３３）を使って、パケットの送信を送信予定時刻まで遅延させることができる。
In any case, the
そして、ステップＳ５１０で制御回路２３１は、ステップＳ５０８でデキューしたパケットの送信を実施する。例えば、制御回路２３１は、ステップＳ５０８に関して説明した上記不図示のレジスタが指すパケットを図４のメモリ領域２２３から読み出し、ＭＩＩなどのインタフェースを介してＰＨＹチップ３０５−ｊへと出力する。
In step S510, the
その結果、パケットは、スケジューラ部１０３によってスケジューリングされた送信予定時刻どおりに、ＰＨＹチップ３０５−ｊを介してポート３０６−ｊから送信される。ステップＳ５１０の実行後、処理はステップＳ５０４に戻る。
As a result, the packet is transmitted from the port 306-j via the PHY chip 305-j in accordance with the scheduled transmission time scheduled by the
なお、送信開始指示の値が「送信」を示す場合、制御回路２３１は、バッファ探索開始位置とは関係なくパケットのデキューと送信を継続してよい。しかし、ステップＳ５１０での１つのパケットの送信のたびに、処理はステップＳ５０４に戻り、逐一、送信開始指示の値が確認される。その理由は次のとおりである。
When the value of the transmission start instruction indicates “transmission”, the
送信処理部２３０による図１１の処理とは独立に、かつ並行して、スケジューラ部１０３がスケジューリング処理を行っている。そのため、制御回路２３１がパケットのデキューと送信を継続する途中で送信開始指示の値が変化する可能性がある。送信開始指示の値が変化しても、スケジューラ部１０３によるスケジューリング結果のとおりに正しくパケットの送信を行うことができるようにするため、本実施形態では、ステップＳ５１０の後で処理がステップＳ５０４に戻り、送信開始指示の値が再確認される。
Independently and in parallel with the processing of FIG. 11 by the
なお、以上説明したステップＳ５０３〜Ｓ５１０の処理により、例えば図１２に示すようにバッファ部２２０の状態が遷移する。
図１２は、前回のスケジューリング処理の結果バッファ部２２０にエンキューされたパケットと時刻情報がまだバッファ部２２０に残っているうちに、スケジューラ部１０３が今回のスケジューリング処理を開始した例を示す。この場合、図１２に矢印で示すようにバッファ探索開始位置は、前回のスケジューリング処理の結果エンキューされた最後のエントリ（パケットＰｒと時刻情報Ｔｒを含むエントリ）の次のエントリを指す（１≦ｒ）。また、今回のスケジューリング処理を契機として、送信開始指示の値は「停止」を示す値に変化する。
Note that the state of the
FIG. 12 shows an example in which the
さらに、今回のスケジューリング処理の進行につれて、バッファ格納処理部２１０が図９の処理を行う。したがって、バッファ探索開始位置が指すエントリ以降にもパケット（例えばパケットＰｒ＋１）と時刻情報（例えば時刻情報Ｔｒ＋１）が順次エンキューされていく。
Further, the buffer
例えば、バッファ部２２０は、前回のスケジューリング処理の結果エンキューされたパケットＰ１〜Ｐｒと時刻情報Ｔ１〜Ｔｒと、さらに今回のスケジューリング処理の進行につれてエンキューされたパケットＰｒ＋１と時刻情報Ｔｒ＋１を保持している。この状況で図１１のステップＳ５０４が実行され、処理がステップＳ５０５に移行し、図１２に矢印で示すバッファ探索開始位置の値が獲得されるとする。
For example, the
すると、バッファ探索開始位置の値はバッファ部２２０の先頭位置の値とは異なるので、処理はステップＳ５０７、Ｓ５０８、Ｓ５０９と進む。そして、ステップＳ５０９での適宜の待機の後、ステップＳ５１０でパケットＰ１がパケット送信制御装置１から送信される。そして処理はステップＳ５０４に戻る。
Then, since the value of the buffer search start position is different from the value of the head position of the
上記と同様の一連の処理を制御回路２３１が繰り返すことで、パケットＰ２〜Ｐｒも順次パケット送信制御装置１から送信されていく。すると、パケットＰｒ＋１と時刻情報Ｔｒ＋１のエントリがバッファ部２２０の先頭に位置するようになる。
The
この状況でステップＳ５０４が実行されると、処理はステップＳ５０５、Ｓ５０６と進んだ後、ステップＳ５０３に戻る。そして、送信開始指示の値が「送信」を示す値に更新されるまで、ステップＳ５０３〜Ｓ５０６が繰り返される。 When step S504 is executed in this situation, the process proceeds to steps S505 and S506, and then returns to step S503. Then, steps S503 to S506 are repeated until the value of the transmission start instruction is updated to a value indicating “transmission”.
その後、今回のスケジューリング処理の終了にともなって、図８の処理により送信開始指示の値が「送信」を示す値に更新されると、処理はステップＳ５０４からステップＳ５０７へ移行する。そして、今回のスケジューリング処理の結果としてバッファ部２２０にエンキューされたパケットを送信するためのステップＳ５０７〜Ｓ５１０の処理が行われる。
Thereafter, when the value of the transmission start instruction is updated to a value indicating “transmission” by the process of FIG. 8 with the end of the current scheduling process, the process proceeds from step S504 to step S507. And the process of step S507-S510 for transmitting the packet enqueued to the
なお、図１２ではバッファ部２２０の４つの状態を例示したが、説明の簡略化のため、どの状態においてもパケットＰｒの次にはパケットＰｒ＋１が保持されている場合を示してある。しかし、実際には、図９の処理に関して説明したとおり、バッファ部２２０へのエンキュー処理はソート処理をともなう。
In FIG. 12, four states of the
よって、図１１の処理と並行して、時刻情報Ｔｒ＋１よりも早い送信予定時刻のパケットが、バッファ探索開始位置に挿入されることもあり、その結果、パケットＰｒ＋１と時刻情報Ｔｒ＋１が次のエントリに繰り下がることもある。つまり、図１２において、矢印が示すバッファ探索開始位置のパケットは、途中でパケットＰｒ＋１から他のパケットＰ’ｒ＋１となり、パケットＰｒ＋１がバッファ探索開始位置よりも後ろの位置に移動することもある。 Therefore, in parallel with the processing of FIG. 11, a packet with a transmission scheduled time earlier than the time information Tr + 1 may be inserted at the buffer search start position. As a result, the packet Pr + 1 and the time information Tr + 1 are next. May go down to the next entry. That is, in FIG. 12, the packet at the buffer search start position indicated by the arrow is changed from the packet P r + 1 to another packet P ′ r + 1 on the way, and the packet P r + 1 may move to a position after the buffer search start position. .
ここで、ステップＳ５０１の分岐の説明に戻る。時刻指定フラグが絶対時刻を示すとステップＳ５０１で判断された場合、上記ステップＳ５０２の実行後に、制御回路２３１はステップＳ５１１〜Ｓ５１４を繰り返し実行する。時刻指定フラグが絶対時刻を示す場合は、バッファ探索開始位置とは無関係に、時刻にのみ基づく処理により、スケジューリングされたとおりのパケット送信が可能となる。
Here, the description returns to the branch in step S501. If it is determined in step S501 that the time designation flag indicates an absolute time, after executing step S502, the
ステップＳ５１１で制御回路２３１は、バッファ部２２０のキューの先頭にパケットが存在するか否かを、ステップＳ５０７と同様の仕方で判断する。キューの先頭にパケットが存在すれば、処理はステップＳ５１２に移行する。他方、キューの先頭にパケットが存在しなければ、制御回路２３１はステップＳ５１１を繰り返し、パケットがバッファ部２２０にエンキューされるまで待機する。
In step S511, the
ステップＳ５１２で制御回路２３１は、バッファ部２２０のキューの先頭のパケットと時刻情報をデキューして獲得する。ステップＳ５１２の詳細は、ステップＳ５０８と同様である。
In step S512, the
そして、ステップＳ５１３で制御回路２３１は、図５のレジスタＲ７に格納されている時刻情報と、内部クロックすなわち内部カウンタ２３３の示す時刻とを読み取り、２つの時刻を比較する。内部カウンタ２３３が示す時刻が、パケットの送信予定時刻（すなわちレジスタＲ７に格納されている時刻情報が示す時刻）に達していれば、処理はステップＳ５１４に移行する。
Then, the
他方、内部カウンタ２３３が示す時刻がパケットの送信予定時刻に達していなければ、処理はステップＳ５１３に戻る。すなわち、制御回路２３１は、内部カウンタ２３３の示す時刻がパケットの送信予定時刻に達するまで待機する。ステップＳ５０９と同様に、ステップＳ５１３の処理には、割り込みが利用可能である。
On the other hand, if the time indicated by the
そして、ステップＳ５１４で制御回路２３１は、ステップＳ５１２でデキューしたパケットの送信を実施する。ステップＳ５１４の詳細は、ステップＳ５１０と同様である。ステップＳ５１４の実行後、処理はステップＳ５１１に戻る。
In step S514, the
ところで、以上詳細に説明した本実施形態の利点は、図２に関する説明の後に簡単に述べたとおりであるが、より詳細に考察すれば下記のごとくである。以下、本実施形態の利点を明らかにするため、第１比較例としてハードウェア単独でのＱｏＳ制御の例を取り上げ、第２比較例としてソフトウェア単独でのＱｏＳ制御の例を取り上げる。本実施形態は、上記のとおり、ソフトウェアとハードウェアが連携するハイブリッド方式を採用している。 By the way, the advantages of the present embodiment described in detail above are as described briefly after the description relating to FIG. 2, but are as follows when considered in more detail. Hereinafter, in order to clarify the advantages of the present embodiment, an example of QoS control with hardware alone is taken as a first comparative example, and an example of QoS control with software alone is taken as a second comparative example. As described above, this embodiment employs a hybrid system in which software and hardware cooperate.
第１比較例では、下記（ｆ１）と（ｆ２）の問題が生じる。
（ｆ１）キューイング処理における困難
パケットの種類を識別し適切なキューにパケットをエンキューするキューイング処理をハードウェアで実現することは困難である。その理由は、種類を識別する処理が複雑であり、新たなネットワークサービスの出現などにともなってキューイング処理への機能追加が求められることも多々あるからである。
In the first comparative example, the following problems (f1) and (f2) occur.
(F1) Difficulties in queuing process It is difficult to implement a queuing process that identifies the type of packet and enqueues the packet in an appropriate queue by hardware. The reason for this is that the type identification process is complicated, and it is often required to add a function to the queuing process as a new network service appears.
一般に、ソフトウェアを使わずにハードウェア回路により複雑な処理を実装するのは困難であり、たとえ実装可能だとしても、開発コストなどが嵩む。また、機能追加が求められると、種別を識別する処理ロジックの変更にともなってハードウェア回路の設計をやり直すことになる。よって、第１比較例において頻繁な機能追加に対応することは、コストの面から非現実的である。 In general, it is difficult to implement a complex process using a hardware circuit without using software, and even if it can be implemented, development costs increase. When a function addition is required, the hardware circuit is redesigned in accordance with the change of the processing logic for identifying the type. Therefore, it is unrealistic from the viewpoint of cost to cope with frequent function addition in the first comparative example.
また、従来のＱｏＳ制御では、パケットに含まれる低位レイヤ（例えばＬ２またはＬ３）のヘッダ中の特定のフィールドの値に応じてキューを割り当てることが行われていたが、近年では、ＱｏＳ制御により多くのことが望まれる。具体的には、Ｌ４ないしＬ７といった高位レイヤのヘッダに含まれる情報まで用いてパケットの種別を識別することにより、よりきめ細やかなＱｏＳ制御を実現することが望まれるようになりつつある。 Further, in the conventional QoS control, a queue is assigned according to the value of a specific field in the header of a lower layer (for example, L2 or L3) included in the packet. It is desirable. Specifically, it is becoming desirable to realize finer QoS control by identifying packet types using information included in higher layer headers such as L4 to L7.
高位レイヤの情報は、低位レイヤのヘッダ（と、場合によってはトレイラ）によってカプセル化されているので、高位レイヤの情報を得るにはパケットを深く調べなくてはならない。しかし、仮に、ハードウェア回路によってパケットを深く調べ、高位レイヤの情報を使ったＱｏＳ制御を実現しようとすれば、回路の規模も複雑さも増大し、その結果として、回路の開発段階で不具合の発生も増える。その結果、不具合を克服して製造段階に至ること自体が、非常に困難である。 Since the higher layer information is encapsulated by the lower layer header (and possibly a trailer), the packet must be scrutinized to obtain the higher layer information. However, if a packet is deeply examined by a hardware circuit and QoS control using information in a higher layer is realized, the scale and complexity of the circuit will increase, resulting in the occurrence of defects at the circuit development stage. Will also increase. As a result, it is very difficult to overcome the defects and reach the manufacturing stage.
さらに、近年は次々と新しいアプリケーションが増えている。これらの新たなアプリケーションに逐一対応してＱｏＳ制御の処理ロジックを頻繁に変更することは、上記のとおり非現実的である。 In addition, new applications are increasing in recent years. As described above, it is impractical to frequently change the QoS control processing logic in correspondence with these new applications.
（ｆ２）スケジューリング処理における困難
一般にスケジューリング処理は、１つのポートに対応して用意されている複数のキューのすべてに対して、個々のパケットを実際に送信するタイミングを制御する処理や、キュー間での調停処理を含む。このようなスケジューリング処理をハードウェア回路により実現するのは困難であり、不具合の発生を防ぐことは非常に難しい。また、不具合に対処するためにも大変な注意と膨大な検証を要する。
(F2) Difficulties in scheduling processing In general, scheduling processing is a process for controlling the timing of actually transmitting individual packets for all of a plurality of queues prepared for one port, and between queues. Mediation process. It is difficult to implement such scheduling processing by a hardware circuit, and it is very difficult to prevent the occurrence of defects. Moreover, great care and enormous verification are required in order to deal with defects.
そこで、不具合の発生を抑えるための現実的な対策としては、キューの本数を８本程度の少ない本数に制限し、ＱｏＳ制御の機能も制限することが考えられる。しかし、その代償として、きめ細やかなＱｏＳ制御を達成することはできなくなる。 Therefore, as a practical measure for suppressing the occurrence of problems, it is conceivable to limit the number of queues to a small number of about 8, and to limit the QoS control function. However, at the cost of this, detailed QoS control cannot be achieved.
以上のように第１比較例では（ｆ１）と（ｆ２）の問題が発生する一方で、第２比較例では、下記（ｆ３）の問題が生じる。
（ｆ３）スケジューリング処理における困難
第２比較例においては、第１比較例における（ｆ１）の問題は生じないか、または軽微である。すなわち、ソフトウェアによる制御では、処理アルゴリズムを柔軟に記述することが可能なので、高位レイヤの情報を用いてパケットの種別をきめ細やかに識別することが比較的容易であり、頻繁な更新にも比較的対応しやすい。しかし、第２比較例ではスケジューリング処理に問題がある。
As described above, the problems (f1) and (f2) occur in the first comparative example, while the problem (f3) described below occurs in the second comparative example.
(F3) Difficulty in scheduling processing In the second comparative example, the problem (f1) in the first comparative example does not occur or is slight. In other words, software control can flexibly describe processing algorithms, so it is relatively easy to finely identify packet types using high-layer information, and it is relatively easy to update frequently. Easy to handle. However, the second comparative example has a problem in the scheduling process.
例えば帯域制御を実現するためには、スケジューリング処理は、１つのポートに対応して用意されている複数のキューのすべてに対して、個々のパケットを実際に送信するタイミングを制御する処理を含むことになる。また、優先制御を実現するためには、スケジューリング処理は、次にパケットをデキューするキューを選択する処理を含み、場合によっては同じ優先度の複数のキュー間での調停処理を含む。そして、キュー間の調停や送信のタイミングの制御には、時間的に非常にシビアな処理が求められる。 For example, in order to realize bandwidth control, the scheduling process includes a process for controlling the timing of actually transmitting individual packets for all of a plurality of queues prepared corresponding to one port. become. In order to realize priority control, the scheduling process includes a process of selecting a queue for dequeuing a packet next, and in some cases includes an arbitration process between a plurality of queues having the same priority. In order to perform arbitration between queues and control of transmission timing, processing that is very severe in time is required.
しかし、ソフトウェアによる制御は一般にハードウェアによる制御に比べて速度で劣る。そのため、所望の精度で時間的に正確な送信を第２比較例において実現することは困難である。その理由は、以下のとおり、第２比較例において考えられる様々なアプローチそれぞれに欠点があるからである。 However, control by software is generally inferior in speed to control by hardware. Therefore, it is difficult to realize temporally accurate transmission with desired accuracy in the second comparative example. The reason for this is that each of the various approaches considered in the second comparative example has drawbacks as follows.
第２比較例においては、例えば自然で単純な設計として、一定の間隔でスケジューリング処理を呼び出し、当該間隔の時間内でパケットを送信することが考えられる。説明の便宜上、例えば、上記間隔は１０ｍｓであり、あるキュー（以下、便宜的に「キューＸ」という）には「１秒間に１０００パケットを送信する」と示すＱｏＳ値が設定されているものとする。すると、
１０００［パケット］×１０［ｍｓ］／１０００［ｍｓ］＝１０［パケット］
なので、設定どおりの送信のためには、１回スケジューリング処理が呼び出されるごとにキューＸから１０パケットを送信することになる。１０ｍｓの間に１０パケットを送信することは、可能かもしれない。
In the second comparative example, for example, as a natural and simple design, it is conceivable to call a scheduling process at a constant interval and transmit a packet within the time interval. For convenience of explanation, for example, the interval is 10 ms, and a QoS value indicating that “1000 packets are transmitted per second” is set in a certain queue (hereinafter referred to as “queue X” for convenience). To do. Then
1000 [packet] × 10 [ms] / 1000 [ms] = 10 [packet]
Therefore, 10 packets are transmitted from the queue X every time the scheduling process is called for transmission as set. It may be possible to send 10 packets in 10 ms.
しかし、もしキューＸに「１秒間に１０００万パケットを送信する」と設定されていれば、１回スケジューリング処理が呼び出されるごとにキューＸから１０万パケットを送信することになる。１０ｍｓの間に１０万パケットを送信する制御をソフトウェアで実現することは非現実的である。 However, if “send 10 million packets per second” is set in queue X, 100,000 packets will be sent from queue X each time the scheduling process is called. It is impractical to realize control for transmitting 100,000 packets in 10 ms by software.
なお、パケット数ではなくバイト数でＱｏＳ値が表されていても同様である。つまり、キューに低い帯域が設定されている場合は、１０ｍｓという期間内でスケジューリング処理とパケットの送信を完了することが可能であっても、帯域の設定値が大きい場合は。１０ｍｓという期間内で処理を完了することができない可能性が高い。なぜなら、帯域の設定値が大きい場合は、１回のスケジューリング処理における処理対象のパケットの数も多く、１０ｍｓあたりの処理量も多いからである。 The same applies if the QoS value is represented not by the number of packets but by the number of bytes. In other words, when a low bandwidth is set in the queue, the scheduling processing and packet transmission can be completed within a period of 10 ms, but the bandwidth setting value is large. There is a high possibility that the process cannot be completed within a period of 10 ms. This is because when the bandwidth setting value is large, the number of packets to be processed in one scheduling process is large and the processing amount per 10 ms is also large.
そこで、第２比較例においては、スケジューリング処理の呼び出し間隔を長くするというアプローチが考えられるが、下記の理由から、ジッタを大きくしてしまうという問題をはらんでおり、非実用的である。 Therefore, in the second comparative example, an approach of increasing the calling interval of the scheduling process can be considered. However, for the following reason, there is a problem of increasing the jitter, which is impractical.
例えば、呼び出し間隔を１ｓとし、キューＸには上記と同じく「１秒間に１０００パケットを送信する」と設定されているものとする。すると、１０ｍｓを単位とした１０パケットずつの送信が繰り返されるかわりに、１ｓごとにバースト的に一気に１０００パケットが送信されることになる。この場合、受信側の装置からは、「回線速度で一気に１０００パケットの受信が続き、その後１ｓ近くパケットの受信が途絶える」というパターンの繰り返しにより、パケットが送信されている、と見える。 For example, it is assumed that the call interval is 1 s and that “send 1000 packets per second” is set in the queue X as described above. Then, instead of repeating transmission of 10 packets in units of 10 ms, 1000 packets are transmitted in bursts every 1 s. In this case, from the receiving side device, it is seen that the packet is transmitted by repeating the pattern that “the reception of 1000 packets continues at a line speed and then the reception of packets for about 1 s stops thereafter”.
ところで、近年では回線が広帯域化しており、１０Ｇｂｐｓ以上の回線も珍しくない。すると、上記の例では非常に短い時間の間に１０００パケットが受信される。よって、バッファ溢れ等でパケットロスに陥らないようにするには、受信側の装置は、１０００パケットを格納可能なバッファを備える必要がある。 By the way, in recent years, the line has become wider, and a line of 10 Gbps or higher is not uncommon. Then, 1000 packets are received in a very short time in the above example. Therefore, in order to prevent packet loss due to buffer overflow or the like, the receiving apparatus needs to have a buffer capable of storing 1000 packets.
また、１ｓごとのバースト送信ではジッタが大きくなり、音声等のリアルタイム性が問われる通信では、品質が大きく劣化する。例えば、ジッタがあまりに大きいと、スムーズな会話ができなくなるといった不具合が生じる。 In addition, jitter is increased in burst transmission every 1 s, and quality is greatly deteriorated in communication in which real-time property such as voice is required. For example, if the jitter is too large, there is a problem that smooth conversation cannot be performed.
このように、スケジューリング処理の呼び出し間隔を長くするというアプローチは、バッファ容量の面からもジッタの面からも問題がある。
そこで、第２比較例においては、逆に、スケジューリング処理の呼び出し間隔を短くするというアプローチも考えられる。しかし、上記のとおり、例えば１０ｍｓという間隔でも、キューに設定された帯域の値によっては、処理が完了しないかもしれない。また、一定間隔での処理の呼び出しには割り込みが使われることが多いが、呼び出し間隔を短くするほど割り込みの発生頻度が上がり、割り込みのオーバヘッドも無視することができなくなる。そのため、第２比較例では、スケジューリング処理の呼び出し間隔が長くても短くても、それぞれに問題が生じる。
As described above, the approach of increasing the calling interval of the scheduling process has a problem in terms of both buffer capacity and jitter.
Therefore, in the second comparative example, conversely, an approach of shortening the calling interval of the scheduling process can be considered. However, as described above, even if the interval is, for example, 10 ms, the process may not be completed depending on the value of the bandwidth set in the queue. In addition, interrupts are often used to call processing at regular intervals, but as the call interval is shortened, the frequency of occurrence of interrupts increases, and the overhead of interrupts cannot be ignored. Therefore, in the second comparative example, a problem arises regardless of whether the calling interval of the scheduling process is long or short.
そこで第２比較例におけるさらに別のアプローチとして、複数のＣＰＵを利用してスケジューリング処理を分散して行うことも考えられる。しかし、一般のスケジューリング処理には分散することのできない調停処理が含まれるため、並列分散処理のメリットは限定的である。 Therefore, as another approach in the second comparative example, it can be considered that the scheduling process is performed in a distributed manner using a plurality of CPUs. However, since general scheduling processing includes arbitration processing that cannot be distributed, the benefits of parallel distributed processing are limited.
例えば、１０本のキューがあり、それぞれに帯域が設定されているとする。あるキューから１つパケットを送信した後、次にどのキューからパケットを送信するのかを決定するためには、１０本のキューすべてについて当該キュー内で次に送信する対象のパケットの送信予定時刻を計算し、１０個の時刻を比較することになる。 For example, it is assumed that there are 10 queues and the bandwidth is set for each. In order to determine from which queue a packet is to be transmitted next after one packet is transmitted from a certain queue, the scheduled transmission time of the packet to be transmitted next in the queue is determined for all ten queues. Calculate and compare 10 times.
例えば、送信予定時刻の計算は、各キューに対応する１０個のＣＰＵで分散して行うことも可能だが、１０個の時刻を比較する処理、すなわち１０本のキュー間での調停処理は、分散して実行するのが不適当である。したがって、複数のＣＰＵを利用したとしても、並列処理による処理時間の短縮はあまり期待できない。 For example, the calculation of the scheduled transmission time can be performed in a distributed manner with 10 CPUs corresponding to each queue, but the process of comparing 10 times, that is, the arbitration process between 10 queues is distributed. It is inappropriate to execute it. Therefore, even if a plurality of CPUs are used, the reduction of processing time due to parallel processing cannot be expected.
よって、いずれのアプローチを採用しても、第２比較例においては、スケジューリング処理の複雑性とリアルタイム性を両立させることが非常に困難である。
以上の第１および第２比較例と比べて再度本実施形態について検討すると、以下のとおり様々な利点がある。
Therefore, whichever approach is adopted, in the second comparative example, it is very difficult to achieve both the complexity of the scheduling process and the real-time property.
When this embodiment is examined again as compared with the first and second comparative examples, there are various advantages as follows.
（ｇ１）きめ細やかで複雑なＱｏＳ制御と、優れた拡張性
本実施形態では、パケットの種別を識別するキューイング処理はパケット種別識別部１０１が行い、スケジューリング処理はスケジューラ部１０３が行う。また、本実施形態では（ｆ２）の問題がないので、キュー群１０２のキューの本数ｎを少なく制限する必要もない。
(G1) Fine and complex QoS control and excellent extensibility In this embodiment, the packet
よって、本実施形態によれば、キュー群１０２に多数のキューを設けて高位レイヤの情報を用いるなどして、きめ細やかで複雑なＱｏＳ制御を実現することが可能であり、（ｆ１）および（ｆ２）の問題が解決される。また、パケット種別識別部１０１とスケジューラ部１０３がソフトウェアを使って実現されるので、本実施形態は、キューイング処理やスケジューリング処理のアルゴリズムの頻繁な変更にも対応しやすく、拡張性に優れている。
Therefore, according to the present embodiment, it is possible to realize fine and complex QoS control by providing a large number of queues in the
（ｇ２）高いリアルタイム性
本実施形態によれば、ハードウェア回路であるＭＡＣチップ３０４−ｊ（１≦ｊ≦ｍ）により実現されるハードウェア制御部２００は、図９と図１１の処理を実行するだけで、パケットの種別を識別するキューイング処理やスケジューリング処理は行わない。つまり、ハードウェア制御部２００は、予め指定された時刻情報にしたがって送信予定時刻になるまでパケットの送信を遅延させるという、比較的単純な処理を行っている。
(G2) High Real-Time Property According to the present embodiment, the
よって、本実施形態は、上記（ｆ１）と（ｆ２）の問題を避けることができ、ハードウェア制御部２００を実現するＭＡＣチップ３０４−１〜３０４−ｍの製作工数および開発コストを削減することもできる。
Therefore, this embodiment can avoid the above problems (f1) and (f2), and reduce the man-hours and development costs of the MAC chips 304-1 to 304-m that implement the
そして、本実施形態によれば、内部カウンタ２３３という比較的単純なハードウェアを利用するだけで厳密なタイミング制御を実現することができ、パケットを送信予定時刻どおりに正確に送信することができる。したがって、上記（ｆ３）のようなジッタは、本実施形態においては生じない。その結果、高いリアルタイム性が実現される。
According to the present embodiment, strict timing control can be realized only by using a relatively simple hardware such as the
（ｇ３）上記（ｇ１）と（ｇ２）の両立
上記（ｆ１）〜（ｆ３）の考察から明らかなように、第１または第２比較例においては、複雑なＱｏＳ制御とリアルタイム性とを両立させることが非常に困難であり、拡張性とリアルタイム性を両立させることも非常に困難である。それに対して本実施形態では、上記のとおり、ソフトウェアとハードウェアそれぞれの特長を活かしてソフトウェア制御部１００とハードウェア制御部２００が連携することにより、上記（ｇ１）と（ｇ２）をともに実現することができる。
(G3) Coexistence of (g1) and (g2) As is clear from the considerations of (f1) to (f3) above, in the first or second comparative example, both complex QoS control and real-time characteristics are achieved. It is very difficult to achieve both scalability and real-time performance. On the other hand, in this embodiment, as described above, the
換言すれば、本実施形態では、ソフトウェア制御部１００とハードウェア制御部２００が、協働しながらも各々独立して並行に処理を進めるため、上記（ｇ１）と（ｇ２）の両立が可能となっている。
In other words, in the present embodiment, since the
つまり、ソフトウェア制御部１００でスケジューリング処理が呼び出される間隔Δτによらず、ハードウェア制御部２００は、ジッタのない正確な送信予定時刻どおりのパケットの送信を行うことができる。したがって、間隔Δτは、実際のパケットの送信間隔を考慮することなく、ソフトウェア制御部１００にとって適切な値に決めることができる。
That is, regardless of the interval Δτ at which the scheduling process is called by the
例えば、間隔Δτは、ソフトウェア制御部１００を実現するＣＰＵ３０１やメモリユニット３０２の仕様に基づいて、割り込み処理のオーバヘッドやキュー群１０２の容量などに応じた適切な値に決めることができる。なお、間隔Δτは、スケジューラ部１０３を実現するソフトウェアに予め定数としてプログラムされていてもよい。
For example, the interval Δτ can be determined to an appropriate value according to the interrupt processing overhead, the capacity of the
また、本実施形態は、第１および第２比較例に対する上記（ｇ１）〜（ｇ３）の利点を有するだけでなく、下記（ｇ４）の効果を奏し、（ｇ４）の効果は（ｇ５）の仕組みにより支えられている。したがって、本実施形態のパケット送信制御装置１は、今後ますます求められるようになるネットワーク上でのＱｏＳ処理における様々な要求に応えることができる。
Moreover, this embodiment has not only the advantages (g1) to (g3) described above with respect to the first and second comparative examples, but also the following effect (g4), and the effect (g4) is that of (g5). Supported by the mechanism. Therefore, the packet
（ｇ４）複数のパケットの送信を一度にまとめて依頼することによる効率化
近年の広帯域化に適したＱｏＳ制御を実現するには、処理がなるべく効率化されていることが好ましい。本実施形態では、図６のステップＳ１０９のように複数のパケットの送信をスケジューラ部１０３がまとめてバッファ格納処理部２１０に依頼することで、効率化が達成されており、処理時間も短縮されている。本実施形態で効率化が可能な理由を、第３比較例と比べながら説明すれば以下のとおりである。
(G4) Efficiency improvement by requesting transmission of a plurality of packets all at once In order to realize QoS control suitable for wide band in recent years, it is preferable that the processing is made as efficient as possible. In this embodiment, as shown in step S109 of FIG. 6, the
以下に第３比較例として取り上げる、ある種のＱｏＳ制御装置では、ｎ本のキューが存在する場合、スケジューリング処理が呼び出されるたびに以下の一連の処理が行われる。
・すべてのｈ（１≦ｈ≦ｎ）について、ｈ番目のキューの設定値（例えば設定された帯域の値）を使ってｈ番目のキューの先頭のパケットの送信予定時刻を計算すること。
In a certain QoS control apparatus, which will be taken up as a third comparative example below, when n queues exist, the following series of processes is performed every time the scheduling process is called.
For all h (1 ≦ h ≦ n), use the setting value of the h-th queue (for example, the set bandwidth value) to calculate the scheduled transmission time of the first packet in the h-th queue.
・計算したｎ個の送信予定時刻の中で最も早いものを選択すること。
・選択した送信予定時刻に対応するキューから先頭のパケットをデキューすること。
・デキューしたパケットを、選択した送信予定時刻に送信するよう、後段の処理に依頼すること。
Select the earliest of the calculated n scheduled transmission times.
-Dequeue the first packet from the queue corresponding to the selected scheduled transmission time.
-Request the subsequent processing to send the dequeued packet at the selected scheduled transmission time.
つまり、第３比較例では、１つのパケットのデキューのためにｎ個の送信予定時刻が比較される。換言すれば、スケジューリング処理の呼び出し間隔（すなわち割り込み間隔）Δτの間に行われるｎ個の送信予定時刻間の比較処理の回数は、間隔Δτの間に出力されるパケットの数と同じである。 That is, in the third comparative example, n transmission scheduled times are compared for dequeuing one packet. In other words, the number of comparison processes between n scheduled transmission times performed during the scheduling process call interval (that is, the interrupt interval) Δτ is the same as the number of packets output during the interval Δτ.
このように第３比較例では、ジッタを抑制して送信予定時刻どおりにパケットを送信することを目的として、１つのパケットをデキューするたびに、毎回ｎ個の送信予定時刻間の比較処理が行われる。しかしキューに設定された帯域が大きい場合やキューの本数ｎが多い場合は、比較処理の処理量は、無視することができず、場合によっては厖大な量となる。 As described above, in the third comparative example, each time a packet is dequeued, a comparison process between n transmission scheduled times is performed every time a packet is dequeued for the purpose of suppressing the jitter and transmitting the packet according to the transmission scheduled time. Is called. However, when the bandwidth set for the queue is large or when the number of queues n is large, the processing amount of the comparison process cannot be ignored and may be a large amount depending on the case.
他方、本実施形態では第３比較例のような比較処理が不要であり、処理が効率化されている。本実施形態において、毎回の比較処理が不要であり、図６のステップＳ１０９のようにあるキュー１０２−ｈにエンキューされた複数のパケットについてまとめて送信をバッファ格納処理部２１０に依頼することが可能な理由は、次のとおりである。
On the other hand, in the present embodiment, the comparison process as in the third comparative example is unnecessary, and the process is made efficient. In this embodiment, each time comparison processing is unnecessary, and it is possible to request the buffer
すなわち、本実施形態では、スケジューラ部１０３がバッファ格納処理部２１０に送信を依頼する順序は、必ずしもパケットの送信予定時刻順ではない。なぜなら、スケジューラ部１０３は、キュー間での送信予定時刻の比較を行わないからである。
That is, in the present embodiment, the order in which the
しかし、本実施形態によれば、送信予定時刻順にパケットを処理するソート処理は、バッファ格納処理部２１０による図９の処理に含まれており、下記（ｇ５）の仕組みにより、送信順序が逆転しないことが保証される。よって、たとえスケジューラ部１０３がパケットの送信予定時刻順とは異なる順序でパケットの送信を依頼しても、「送信依頼の順序が送信予定時刻順でないためにパケットの送信順が狂い、ジッタが発生する」といった事態には陥らない。
However, according to the present embodiment, the sort processing for processing packets in the order of the scheduled transmission time is included in the processing of FIG. 9 by the buffer
すなわち、本実施形態によれば、スケジューリング処理においてｎ個の送信予定時刻同士の比較を繰り返す必要がないので、スケジューラ部１０３によるスケジューリング処理の簡略化および効率化が達成されている。また、この効率化は、ソフトウェア制御部１００とハードウェア制御部２００の連携により、送信予定時刻どおりの正確な送信を犠牲にすることなく達成される。
That is, according to the present embodiment, since it is not necessary to repeat comparison of n transmission scheduled times in the scheduling process, simplification and efficiency of the scheduling process by the
（ｇ５）送信の順序の逆転を防ぐ仕組み
上記（ｇ４）の効果は、パケットの送信依頼の順が送信予定時刻順と違っていても実際の送信の順序では逆転が生じないことが保証されてこそ、有効である。本実施形態では逆転を防ぐために以下の仕組みが利用される。
(G5) Mechanism for preventing reversal of transmission order The effect of the above (g4) is guaranteed that no reversal occurs in the actual transmission order even if the order of packet transmission requests is different from the order of scheduled transmission times. It is effective. In the present embodiment, the following mechanism is used to prevent reverse rotation.
絶対時刻モードにおいて逆転を防ぐ仕組みは、式（３）中のτｍａｒｇｉｎ（≧Δτ）である。実施形態によって図６のステップＳ１０５で用いられる計算式は任意であり、式（３）以外の式が用いられてもよい。しかし、絶対時刻モードにおいて送信の順序の逆転を防ぐために、スケジューラ部１０３は、ステップＳ１０５ではどのパケットに対しても送信予定時刻として（τ０＋τｍａｒｇｉｎ）以降の時刻を計算することが望ましい。
The mechanism for preventing reverse rotation in the absolute time mode is τ margin (≧ Δτ) in the equation (3). Depending on the embodiment, the calculation formula used in step S105 of FIG. 6 is arbitrary, and formulas other than formula (3) may be used. However, in order to prevent reversal of the transmission order in the absolute time mode, it is desirable that the
例えば、スケジューリング処理の呼び出し間隔Δτが１０ｍｓであり、τｍａｒｇｉｎ＝Δτでもよい。なお、間隔Δτは、間隔Δτの間に受信可能な量のパケットについてのスケジューリング処理をスケジューラ部１０３が間隔Δτの間に終了することができるように（すなわちスケジューリング処理が破綻しないように）、予め決められている。
For example, the scheduling process call interval Δτ may be 10 ms, and τ margin = Δτ. Note that the interval Δτ is set in advance so that the
間隔Δτの決定にあたっては、パケット送信制御装置１の各ポート３０６−１〜３０６−ｍに接続可能なケーブルの種類や割り込み処理のオーバヘッドなどが考慮されてもよい。また、間隔Δτでスケジューリング処理を行うのに十分な性能のＣＰＵ３０１が選ばれてパケット送信制御装置１に搭載されている。
In determining the interval Δτ, the type of cable that can be connected to each of the ports 306-1 to 306-m of the packet
時刻τ０に呼び出された図６のスケジューリング処理において、スケジューラ部１０３がどのパケットに対しても送信予定時刻として（τ０＋τｍａｒｇｉｎ）以降の時刻を計算することで、送信の順序の逆転は防止される。理由は以下のとおりである。
In the scheduling process of FIG. 6 called at time τ 0 , the
上記のとおり間隔Δτは、スケジューリング処理が破綻しないように予め適切に決められている。よって、時刻τ０に呼び出された今回のスケジューリング処理が完了する時刻は（τ０＋Δτ）以前である。 As described above, the interval Δτ is appropriately determined in advance so that the scheduling process does not fail. Therefore, the time when the current scheduling process called at time τ 0 is completed is before (τ 0 + Δτ).
また、どのパケットに対しても送信予定時刻として（τ０＋τｍａｒｇｉｎ）以降の時刻が計算されるとすると、τｍａｒｇｉｎ≧Δτなので、今回のスケジューリング処理において計算される送信予定時刻は、いずれも（τ０＋Δτ）以降である。よって、今回のスケジューリング処理で計算される送信予定時刻はいずれも、今回のスケジューリング処理の完了以降の時刻である。 Further, if a time after (τ 0 + τ margin ) is calculated as the scheduled transmission time for any packet, since τ margin ≧ Δτ, any of the scheduled transmission times calculated in this scheduling process is ( (τ 0 + Δτ) or later. Therefore, all the scheduled transmission times calculated in the current scheduling process are times after the completion of the current scheduling process.
ここで、簡単のため、バッファ格納処理部２１０による図９の処理にかかる時間を無視することができるとする。
すると、今回のスケジューリング処理においてスケジューラ部１０３がバッファ格納処理部２１０に送信を依頼したすべてのパケットが、送信予定時刻以前に、送信予定時刻順にソートされた状態でバッファ部２２０に格納される。そして、バッファ部２２０に格納された複数のパケットは、送信予定時刻どおりに、順に送信処理部２３０によりＰＨＹチップ３０５−ｊ（１≦ｊ≦ｍ）へ出力され、ポート３０６−ｊから送信される。
Here, for simplicity, it is assumed that the time required for the processing of FIG. 9 by the buffer
Then, in the current scheduling process, all packets requested by the
つまり、τｍａｒｇｉｎ≧Δτであれば、今回のスケジューリング処理における送信予定のパケットの送信順が逆転することがない、と保証される。
また、バッファ格納処理部２１０による図９の処理にかかる時間の最大値（τｓｏｒｔとする）を無視することができない場合についても同様である。すなわち、τｍａｒｇｉｎ≧Δτ＋τｓｏｒｔであれば、パケットの送信順が逆転することがない、と保証される。
That is, if τ margin ≧ Δτ, it is guaranteed that the transmission order of packets scheduled to be transmitted in the current scheduling process will not be reversed.
The same applies to the case where the maximum value of the time required for the processing of FIG. 9 by the buffer storage processing unit 210 (tau sort ) cannot be ignored. That is, if τ margin ≧ Δτ + τ sort , it is guaranteed that the packet transmission order will not be reversed.
他方、相対時刻モードにおいて逆転を防ぐ仕組みは、図４のバッファ探索開始位置と送信開始指示を使った処理である。以下に、図６〜図１２の間の関連を補足しながら、送信順の逆転が生じない理由を説明する。 On the other hand, the mechanism for preventing reverse rotation in the relative time mode is a process using the buffer search start position and the transmission start instruction in FIG. The reason why the transmission order is not reversed will be described below while supplementing the relationship between FIGS.
説明の便宜上、例えば間隔Δτ＝１０［ｍｓ］とすると、相対時刻モードでは、送信予定時刻は、０ｍｓ以上１０ｍｓ以下の値で表される。送信予定時刻が１０ｍｓを超えないのは、スケジューリング処理のたびに内部カウンタ２３３が０にリセットされるからである。
For convenience of explanation, assuming that the interval Δτ = 10 [ms], for example, in the relative time mode, the scheduled transmission time is represented by a value between 0 ms and 10 ms. The reason why the scheduled transmission time does not exceed 10 ms is that the
すなわち、スケジューラ部１０３は、図６のステップＳ１０２の処理により、時刻τ０に呼び出された今回のスケジューリング処理の開始をバッファ格納処理部２１０に通知する。すると、バッファ格納処理部２１０が図７の処理を実行する。そして、送信処理部２３０は、もし前回のスケジューリング処理の結果としてバッファ部２２０に残っているパケットがあれば、図１１のステップＳ５０４〜Ｓ５１０の処理を繰り返す。やがて、前回のスケジューリング処理の結果としてバッファ部２２０に残っているパケットがなくなると、ステップＳ５０３において内部カウンタ２３３がリセットされる。つまり、スケジューラ部１０３は、スケジューリング処理の開始を通知することで、送信開始指示の値の変化を引き起こし、間接的に、相対時刻のカウント開始をハードウェア制御部２００に指示している。
That is, the
その後、スケジューラ部１０３は、ステップＳ１１３の処理により、今回のスケジューリング処理の終了をバッファ格納処理部２１０に通知する。すると、バッファ格納処理部２１０が図８の処理を実行する。その結果、送信処理部２３０がステップＳ５０４の判断に続いてステップＳ５０７を実行し、今回のスケジューリング処理において送信予定時刻が計算されたパケットの送信が始まる。
Thereafter, the
以上のようにして、スケジューリング処理のたびに内部カウンタ２３３が０にリセットされる。よって、相対時刻モードでは、送信予定時刻は、内部カウンタ２３３がリセットされた時点を基準時刻として、０以上Δτ以下の値で表される。
As described above, the
また、図１２に例示したパケットＰ１〜Ｐｒのように、今回のスケジューリング処理が行われている期間中、バッファ部２２０には、時刻（τ０−Δτ）に呼び出された前回のスケジューリング処理の結果エンキューされたパケットが残っていることがある。
Further, as the packet P 1 to P r illustrated in Figure 12, during a period in which the current scheduling process is performed, the
例えば、パケットＰｒの時刻情報Ｔｒは、「９ｍｓ」という相対時刻を示すかもしれない。他方で、今回のスケジューリング処理の結果としてバッファ部２２０に新たにエンキューされるパケットＰｒ＋１の時刻情報Ｔｒ＋１は、「１ｍｓ」という相対時刻を示すかもしれない。ここで、時刻情報Ｔｒと時刻情報Ｔｒ＋１は異なる基準時刻に対する相対時刻なので、時刻情報Ｔｒが示す時刻の方が、時刻情報Ｔｒ＋１が示す時刻よりも早い。
For example, the time information T r of the packet P r may indicate a relative time referred to as "9ms". On the other hand, the time information T r + 1 of the packet P r + 1 that is newly enqueued in the
しかし、仮に、バッファ格納処理部２１０の制御回路２１１が単に「１」と「９」という値のみに基づいてソート処理を行うとすれば、制御回路２１１は誤って「時刻情報Ｔｒ＋１が示す時刻の方が、時刻情報Ｔｒが示す時刻よりも早い」と判断することになる。その結果、パケットＰｒ＋１がパケットＰｒより遥かに早く送信されてしまい、送信順序が守られず、ひいてはジッタが発生することになる。
However, if the
本実施形態では、図４のバッファ探索開始位置と送信開始指示を使うことで、送信順序の逆転が防止される。すなわち、ハードウェア制御部２００内の各部は、送信開始指示の値によって、スケジューラ部１０３によるスケジューリング処理の開始と終了を認識することができる。また、ハードウェア制御部２００は、バッファ探索開始位置の値から、前回のスケジューリング処理でバッファ部２２０にエンキューされたパケットと、今回のスケジューリング処理でバッファ部２２０にエンキューされたパケットとを区別することができる。
In this embodiment, the reverse of the transmission order is prevented by using the buffer search start position and the transmission start instruction in FIG. That is, each unit in the
よって、バッファ格納処理部２１０は、バッファ探索開始位置に基づいて、前回のスケジューリング処理でバッファ部２２０にエンキューされた時刻情報を、図９でのソート処理における時刻情報の比較対象から除外することができる。
Therefore, the buffer
また、送信処理部２３０は、バッファ探索開始位置と送信開始指示に基づいて、今回のスケジューリング処理が行われている期間中には、今回のスケジューリング処理でバッファ部２２０にエンキューされたパケットを送信対象から除外することができる。すなわち、送信処理部２３０は、今回のスケジューリング処理の終了を認識してはじめて、今回のスケジューリング処理でバッファ部２２０にエンキューされたパケットの送信を開始する。そのため、スケジューラ部１０３がキュー間の調停を行わなくても、送信順が逆転することはない。
In addition, the
例えば「５ｍｓ」を示す時刻情報が付されたパケットがキュー１０２−１に対応してバッファ部２２０にエンキューされ、その後、「１ｍｓ」を示す時刻情報が付されたパケットがキュー１０２−ｎに対応してバッファ部２２０にエンキューされるとする。しかし、前者のパケットがバッファ部２２０にエンキューされても、送信処理部２３０は、「停止」を示す送信開始指示の値に基づき、前者のパケットをすぐには送信せず、今回のスケジューリング処理が終了するまで待つ。よって、前者のパケットと後者のパケットの送信順が入れ替わることはない。
For example, a packet with time information indicating “5 ms” is enqueued in the
なお、本発明は上記の実施形態に限られるものではなく、様々に変形可能である。以下にその例をいくつか述べる。
図１〜図５に示した構成は例示であり、適宜変更することができる。例えば、上記では線形リストを用いて送信パケットリスト１０５やバッファ部２２０を実装する例について説明したが、線形リスト以外のデータ構造を利用する実施形態も可能である。
The present invention is not limited to the above-described embodiment, and can be variously modified. Some examples are described below.
The configurations shown in FIGS. 1 to 5 are examples and can be changed as appropriate. For example, although an example in which the
また、図３〜図５に別々のブロックとして示した各部は、理解を容易にするために便宜上分けてあるが、物理的な構成は任意に変更することができる。例えば、物理的にはＭＡＣチップ３０４−ｊ（１≦ｊ≦ｍ）上に実装されている１つのレジスタ領域が、レジスタ領域２１２とレジスタ領域２２４とレジスタ領域２３２を含んでいてもよい。
3 to 5 are separated for convenience in order to facilitate understanding, but the physical configuration can be arbitrarily changed. For example, one register area physically mounted on the MAC chip 304-j (1 ≦ j ≦ m) may include a
また、ソフトウェア制御部１００とハードウェア制御部２００が制御情報を共有する方法は実施形態に応じて任意である。図３〜図５に示すハードウェア制御部２００内の各種レジスタ（すなわちＭＡＣチップ３０４−ｊ内のレジスタ）を使った制御情報の共有は、共有のための手法の一例にすぎない。例えば、ＣＰＵ３０１とＭＡＣチップ３０４−ｊを結ぶ特定の信号線を介して、制御情報の１つである送信開始指示の値がソフトウェア制御部１００からハードウェア制御部２００に通知されてもよい。
Further, the method of sharing the control information between the
また、図３には１つのＣＰＵ３０１が例示されているが、複数のＣＰＵをパケット送信制御装置１が含んでもよい。例えば、複数のＣＰＵまたはマルチコアＣＰＵを利用する実施形態も可能である。例えば、ポート３０６−１〜３０６−ｍにそれぞれ対応するｍ個のソフトウェア制御部１００としての処理を、複数のＣＰＵまたは複数のコアが分散して実行することができる。
3 illustrates one
なお、本実施形態では、キュー１０２−１〜１０２−ｎ間での比較をスケジューラ部１０３が行う必要がないので、本実施形態のスケジューリング処理は並列処理との親和性が高い。したがって、上記のようなポートごとの並列分散処理よりもさらに粒度の細かい並列分散処理も可能である。
In this embodiment, since the
例えば、ある１つのポート３０６−ｊ（１≦ｊ≦ｍ）に対応するスケジューラ部１０３は、各々が１本のキュー１０２−ｈ（１≦ｈ≦ｎ）について図６のステップＳ１０４〜Ｓ１０９を実行するｎ個のＣＰＵまたはｎ個のコアにより実現されてもよい。上記の例に限らず、パケット種別識別部１０１とスケジューラ部１０３が行う処理は、様々な仕方で分散することが可能である。
For example, the
また、上記実施形態では、ＱｏＳ制御の一例としてパケット送信制御装置１が帯域制御を行う場合を説明した。しかし、実施形態に応じて、パケット送信制御装置１は、帯域制御でなく、ＣｏＳ（Class of Service）などを利用した優先制御を行ってもよく、帯域制御と優先制御を組み合わせた制御を行ってもよい。
In the above embodiment, the case where the packet
優先制御の場合にスケジューラ部１０３は、例えば、「どのキューにも回線速度が帯域として割り当てられている」と見なして送信予定時刻を計算することもできる。また、優先制御においてスケジューラ部１０３は、「キューの番号（１〜ｎ）が若いほど優先度が高い」という前提にしたがってキュー１０２−１から順にスケジューリング処理を行ってもよい。また、低優先度のキューからパケットが全く送信されなくなるという事態を防ぐため、スケジューラ部１０３は、例えば重み付きラウンドロビンアルゴリズムにしたがって動作してもよい。
In the case of priority control, for example, the
最後に、さらに下記の付記を開示する。
（付記１）
ソフトウェアにしたがって動作するソフトウェア制御部と、ハードウェア回路にしたがって動作するハードウェア制御部とを備え、
前記ソフトウェア制御部は、
格納するパケットの種別に応じてＱｏＳ設定値が設定されている複数のキューの各々にエンキューされている各パケットに対して、当該キューに設定された前記ＱｏＳ設定値に基づいて当該パケットの送信予定時刻を算出し、当該パケットをデキューし、前記送信予定時刻を示す時刻情報とともに前記ハードウェア制御部へ出力する、というスケジューリング処理を行うスケジューラ部を備え、
前記ハードウェア制御部は、
バッファ部と、
前記スケジューラ部から出力される各パケットを、各パケットの前記時刻情報に基づいて前記送信予定時刻の順にソートして前記バッファ部に格納するバッファ格納処理部と、
前記バッファ部に格納された各パケットを、当該パケットの前記送信予定時刻に送信する送信処理部を備える、
ことを特徴とするパケット送信制御装置。
（付記２）
前記スケジューラ部は、前記複数のキューのうち第１のキューからデキュー対象のすべてのパケットを前記ハードウェア制御部に出力してから、前記複数のキューのうち第２のキューから前記ハードウェア制御部へのパケットの出力を行うことを特徴とする付記１に記載のパケット送信制御装置。
（付記３）
前記時刻情報は相対時刻で表されており、
前記送信処理部は、前記スケジューラ部からの送信開始指示があるまで待ってから各パケットの送信を開始する、
ことを特徴とする付記１または２に記載のパケット送信制御装置。
（付記４）
前記スケジューラ部は、前記スケジューリング処理の開始と終了を前記ハードウェア制御部に通知し、
前記送信処理部は、前記スケジューラ部から前記スケジューリング処理の開始が通知されると、前記送信開始指示として前記スケジューラ部が前記スケジューリング処理の終了を通知するまで、前記スケジューリング処理にともなって前記スケジューラ部から出力されて前記バッファ部に格納される各パケットの送信の開始を待つ、
ことを特徴とする付記３に記載のパケット送信制御装置。
（付記５）
前記スケジューラ部は所定の間隔で前記スケジューリング処理を繰り返し、
前記スケジューラ部が前記スケジューリング処理の開始を通知したときに前記バッファ部にパケットが残っている場合、前記送信処理部は、残っている前記パケットを前記送信開始指示がなくても送信する、
ことを特徴とする付記３または４に記載のパケット送信制御装置。
（付記６）
前記時刻情報は絶対時刻で表されており、
前記スケジューラ部は所定の間隔で前記スケジューリング処理を繰り返し、
前記スケジューラ部が算出する前記送信予定時刻は、前記スケジューリング処理を次に開始する時刻以降の時刻である、
ことを特徴とする付記１または２に記載のパケット送信制御装置。
（付記７）
前記ハードウェア制御部が、前記ソフトウェア制御部からアクセス可能なレジスタを備え、
前記レジスタを介して前記ソフトウェア制御部と前記ハードウェア制御部との間で制御情報が共有される
ことを特徴とする付記１から６のいずれか１項に記載のパケット送信制御装置。
（付記８）
パケット送信制御装置で用いられるハードウェア回路であって、
バッファ部と、
複数のパケットを、各パケットの送信予定時刻を示す時刻情報とともに受け取り、前記時刻情報に基づいて前記複数のパケットを前記送信予定時刻の順にソートして前記バッファ部に格納するバッファ格納処理部と、
前記バッファ部に格納された前記複数のパケットの各々を、当該パケットの前記送信予定時刻に送信する送信処理部と、
を備えることを特徴とするハードウェア回路。
（付記９）
前記時刻情報は相対時刻で表されており、
前記送信処理部は、前記コンピュータからの送信開始指示があるまで待ってから各パケットの送信を開始する、
ことを特徴とする付記８に記載のハードウェア回路。
（付記１０）
前記コンピュータとの間で共有する制御情報を格納する、前記コンピュータからアクセス可能なレジスタをさらに備える
ことを特徴とする付記８または９に記載のハードウェア回路。
（付記１１）
格納するパケットの種別に応じてＱｏＳ設定値が設定されている複数のキューの各々にエンキューされている各パケットに対して、当該キューに設定された前記ＱｏＳ設定値に基づいて当該パケットの送信予定時刻を算出する処理と、
当該パケットをデキューし、前記送信予定時刻を示す時刻情報とともに出力するスケジューリング処理を、
コンピュータに実行させることを特徴とするプログラム。
（付記１２）
前記プログラムは、
所定の間隔で前記スケジューリング処理を前記コンピュータに繰り返し実行させ、
前記送信予定時刻として、前記スケジューリング処理を次に開始する時刻以降の時刻を前記コンピュータに算出させる
ことを特徴とする付記１１に記載のプログラム。
（付記１３）
前記スケジューリング処理において前記コンピュータに、
前記複数のキューのうち第１のキューからデキュー対象のすべてのパケットを出力させてから、前記複数のキューのうち第２のキューからのパケットの出力を行わせる
ことを特徴とする付記１１または１２に記載のプログラム。
（付記１４）
前記時刻情報は相対時刻で表されており、
前記プログラムはさらに前記コンピュータに、
前記スケジューリング処理を開始する際に、前記スケジューリング処理の結果として出力される各パケットの送信を待つように、各パケットの出力先であるハードウェア回路に指示し、
前記スケジューリング処理を終了する際に、前記スケジューリング処理の結果として前記ハードウェア回路に出力された各パケットの送信を開始するように前記ハードウェア回路に指示する
処理を行わせることを特徴とする付記１１から１３のいずれか１項に記載のプログラム。
（付記１５）
前記コンピュータにさらに、
複数のパケットの種別をそれぞれ識別し、前記複数のパケットの各々を、前記複数のキューのうちで当該パケットの前記種別に対応するキューにエンキューするキューイング処理を行わせる
ことを特徴とする付記１１から１４のいずれか１項に記載のプログラム。
（付記１６）
パケット送信制御装置が備えるコンピュータが、格納するパケットの種別に応じてＱｏＳ設定値が設定されている複数のキューの各々にエンキューされている各パケットに対して、
当該キューに設定された前記ＱｏＳ設定値に基づいて、ソフトウェアにしたがって当該パケットの送信予定時刻を算出し、
当該パケットをデキューし、
当該パケットを、前記送信予定時刻を示す時刻情報とともに出力し、
前記パケット送信制御装置が備えるハードウェア回路が、前記時刻情報がそれぞれ付されて前記コンピュータから出力された複数のパケットを受け取り、
前記ハードウェア回路が、前記複数のパケットを前記送信予定時刻の順にソートして格納し、
前記ハードウェア回路が、記憶した前記複数のパケットの各々を、当該パケットの前記送信予定時刻に送信する、
ことを特徴とする方法。
Finally, the following additional notes are disclosed.
(Appendix 1)
A software control unit that operates according to software, and a hardware control unit that operates according to a hardware circuit;
The software controller is
For each packet enqueued in each of a plurality of queues in which a QoS setting value is set according to the type of packet to be stored, the transmission schedule of the packet is based on the QoS setting value set in the queue A scheduler unit that performs a scheduling process of calculating a time, dequeuing the packet, and outputting the packet together with time information indicating the scheduled transmission time;
The hardware control unit
A buffer section;
A buffer storage processing unit that sorts each packet output from the scheduler unit in the order of the scheduled transmission time based on the time information of each packet and stores it in the buffer unit;
A transmission processing unit that transmits each packet stored in the buffer unit at the scheduled transmission time of the packet;
A packet transmission control device.
(Appendix 2)
The scheduler unit outputs all packets to be dequeued from the first queue among the plurality of queues to the hardware control unit, and then from the second queue among the plurality of queues to the hardware control unit. 2. The packet transmission control device according to
(Appendix 3)
The time information is expressed in relative time,
The transmission processing unit waits until there is a transmission start instruction from the scheduler unit, and then starts transmission of each packet.
The packet transmission control device according to
(Appendix 4)
The scheduler unit notifies the hardware control unit of the start and end of the scheduling process,
When the scheduling processing unit is notified of the start of the scheduling process, the transmission processing unit receives the scheduling process from the scheduler unit until the scheduler unit notifies the end of the scheduling process as the transmission start instruction. Wait for the start of transmission of each packet that is output and stored in the buffer unit,
4. The packet transmission control device according to appendix 3, wherein
(Appendix 5)
The scheduler unit repeats the scheduling process at predetermined intervals,
When a packet remains in the buffer unit when the scheduler unit notifies the start of the scheduling process, the transmission processing unit transmits the remaining packet without the transmission start instruction,
The packet transmission control device according to appendix 3 or 4, characterized by the above.
(Appendix 6)
The time information is expressed in absolute time,
The scheduler unit repeats the scheduling process at predetermined intervals,
The scheduled transmission time calculated by the scheduler unit is a time after the time when the scheduling process is started next.
The packet transmission control device according to
(Appendix 7)
The hardware control unit comprises a register accessible from the software control unit;
The packet transmission control device according to any one of
(Appendix 8)
A hardware circuit used in a packet transmission control device,
A buffer section;
A buffer storage processing unit that receives a plurality of packets together with time information indicating a transmission scheduled time of each packet, sorts the plurality of packets in the order of the transmission scheduled time based on the time information, and stores them in the buffer unit;
A transmission processing unit that transmits each of the plurality of packets stored in the buffer unit at the scheduled transmission time of the packet;
A hardware circuit comprising:
(Appendix 9)
The time information is expressed in relative time,
The transmission processing unit waits until there is a transmission start instruction from the computer and then starts transmitting each packet.
9. The hardware circuit according to
(Appendix 10)
The hardware circuit according to
(Appendix 11)
For each packet enqueued in each of the plurality of queues in which the QoS setting value is set according to the type of packet to be stored, the transmission schedule of the packet is based on the QoS setting value set in the queue Processing to calculate time,
A scheduling process that dequeues the packet and outputs the packet together with time information indicating the scheduled transmission time.
A program characterized by being executed by a computer.
(Appendix 12)
The program is
Causing the computer to repeatedly execute the scheduling process at predetermined intervals;
The program according to appendix 11, wherein the computer calculates a time after the time when the scheduling process is next started as the scheduled transmission time.
(Appendix 13)
In the scheduling process, the computer
Supplementary note 11 or 12, wherein all packets to be dequeued are output from a first queue among the plurality of queues, and then packets are output from a second queue among the plurality of queues. The program described in.
(Appendix 14)
The time information is expressed in relative time,
The program is further stored on the computer.
When starting the scheduling process, instruct the hardware circuit that is the output destination of each packet to wait for the transmission of each packet output as a result of the scheduling process,
Supplemental Note 11: When finishing the scheduling process, the hardware circuit is instructed to start transmission of each packet output to the hardware circuit as a result of the scheduling process. 14. The program according to any one of 1 to 13.
(Appendix 15)
In addition to the computer,
A queuing process for identifying a plurality of packet types and enqueueing each of the plurality of packets into a queue corresponding to the type of the packet among the plurality of queues is performed. 15. The program according to any one of 1 to 14.
(Appendix 16)
For each packet enqueued in each of a plurality of queues in which a QoS setting value is set according to the type of packet stored by the computer included in the packet transmission control device,
Based on the QoS setting value set in the queue, calculate the scheduled transmission time of the packet according to software,
Dequeue the packet,
The packet is output together with time information indicating the scheduled transmission time,
A hardware circuit provided in the packet transmission control device receives a plurality of packets output from the computer with the time information attached thereto,
The hardware circuit sorts and stores the plurality of packets in order of the scheduled transmission time,
The hardware circuit transmits each of the stored packets at the scheduled transmission time of the packets.
A method characterized by that.
１ パケット送信制御装置
１００ ソフトウェア制御部
１０１ パケット種別識別部
１０２ キュー群
１０２−１〜１０２−ｎ キュー
１０３ スケジューラ部
１０４ メモリ領域
１０５ 送信パケットリスト
１０６ パケットバッファ
２００ ハードウェア制御部
２１０ バッファ格納処理部
２１１ 制御回路
２１２ レジスタ領域
２２０ バッファ部
２２１ パケット格納部
２２２ 時刻情報格納部
２２３ メモリ領域
２２４ レジスタ領域
２３０ 送信処理部
２３１ 制御回路
２３２ レジスタ領域
２３３ 内部カウンタ
３０１ ＣＰＵ
３０２ メモリユニット
３０３ ＲＴＣ
３０４−１〜３０４−ｍ ＭＡＣチップ
３０５−１〜３０５−ｍ ＰＨＹチップ
３０６−１〜３０６−ｍ ポート
３０７ バス
Ｐｉ、Ｑｈｇ、Ｑｊｈｇ パケット
Ｔｉ 時刻情報
Ｌｉ ノード
Ｆ 時刻指定フラグ
Ｒ１〜Ｒ７ レジスタ
DESCRIPTION OF
302
304-1 to 304-m MAC chip 305 - 1 to 305-m PHY chip 306-1~306-
Claims (5)
前記ソフトウェア制御部は、
格納するパケットの種別に応じてＱｏＳ設定値が設定されている複数のキューの各々にエンキューされている各パケットに対して、当該キューに設定された前記ＱｏＳ設定値に基づいて当該パケットの送信予定時刻を算出し、当該パケットをデキューし、前記送信予定時刻を示す時刻情報とともに前記ハードウェア制御部へ出力する、というスケジューリング処理を行うスケジューラ部を備え、
前記ハードウェア制御部は、
バッファ部と、
前記スケジューラ部から出力される各パケットを、各パケットの前記時刻情報に基づいて前記送信予定時刻の順にソートして前記バッファ部に格納するバッファ格納処理部と、
前記バッファ部に格納された各パケットを、当該パケットの前記送信予定時刻に送信する送信処理部を備える、
ことを特徴とするパケット送信制御装置。 A software control unit that operates according to software, and a hardware control unit that operates according to a hardware circuit;
The software controller is
For each packet enqueued in each of a plurality of queues in which a QoS setting value is set according to the type of packet to be stored, the transmission schedule of the packet is based on the QoS setting value set in the queue A scheduler unit that performs a scheduling process of calculating a time, dequeuing the packet, and outputting the packet together with time information indicating the scheduled transmission time;
The hardware control unit
A buffer section;
A buffer storage processing unit that sorts each packet output from the scheduler unit in the order of the scheduled transmission time based on the time information of each packet and stores it in the buffer unit;
A transmission processing unit that transmits each packet stored in the buffer unit at the scheduled transmission time of the packet;
A packet transmission control device.
前記送信処理部は、前記スケジューラ部からの送信開始指示があるまで待ってから各パケットの送信を開始する、
ことを特徴とする請求項１または２に記載のパケット送信制御装置。 The time information is expressed in relative time,
The transmission processing unit waits until there is a transmission start instruction from the scheduler unit, and then starts transmission of each packet.
The packet transmission control apparatus according to claim 1 or 2, wherein
バッファ部と、
複数のパケットを、各パケットの送信予定時刻を示す時刻情報とともに受け取り、前記時刻情報に基づいて前記複数のパケットを前記送信予定時刻の順にソートして前記バッファ部に格納するバッファ格納処理部と、
前記バッファ部に格納された前記複数のパケットの各々を、当該パケットの前記送信予定時刻に送信する送信処理部と、
を備えることを特徴とするハードウェア回路。 A hardware circuit used in a packet transmission control device,
A buffer section;
A buffer storage processing unit that receives a plurality of packets together with time information indicating a transmission scheduled time of each packet, sorts the plurality of packets in the order of the transmission scheduled time based on the time information, and stores them in the buffer unit;
A transmission processing unit that transmits each of the plurality of packets stored in the buffer unit at the scheduled transmission time of the packet;
A hardware circuit comprising:
当該パケットをデキューし、前記送信予定時刻を示す時刻情報とともに出力するスケジューリング処理を、
コンピュータに実行させることを特徴とするプログラム。 For each packet enqueued in each of a plurality of queues in which a QoS setting value is set according to the type of packet to be stored, the transmission schedule of the packet is based on the QoS setting value set in the queue Processing to calculate time,
A scheduling process that dequeues the packet and outputs the packet together with time information indicating the scheduled transmission time.
A program characterized by being executed by a computer.
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|---|---|---|---|
| JP2009168060A JP2011024027A (en) | 2009-07-16 | 2009-07-16 | Packet transmission control apparatus, hardware circuit, and program |
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|---|---|
| JP (1) | JP2011024027A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135841A (en) * | 2006-11-27 | 2008-06-12 | Denso Corp | Method of controlling transmission timing of relay apparatus, relay apparatus, and communication system |
| JP2014179838A (en) * | 2013-03-15 | 2014-09-25 | Yamaha Corp | Communication device and program |
| JP2015201683A (en) * | 2014-04-04 | 2015-11-12 | 日本電気通信システム株式会社 | Method of simultaneous output in information transmission, and system of simultaneous output in information transmission |
| JP2016026642A (en) * | 2015-09-17 | 2016-02-18 | グリー株式会社 | Game management program, game management method, and game management system |
| US10659557B2 (en) | 2017-11-17 | 2020-05-19 | Kabushiki Kaisha Toshiba | Information processing apparatus, information processing method, and computer program product |
| JP2020088514A (en) * | 2018-11-20 | 2020-06-04 | 株式会社東芝 | Transmission device, communication device, communication system, transmission method, and program |
| JP2020149503A (en) * | 2019-03-14 | 2020-09-17 | 株式会社東芝 | Information processing device, information processing method, and program |
| CN113328960A (en) * | 2020-02-28 | 2021-08-31 | 华为技术有限公司 | Queue cache management method and device, storage medium and equipment |
| CN114600434A (en) * | 2019-10-22 | 2022-06-07 | 华为技术有限公司 | System and method for differentiating services by in-band signaling |
| KR20230003116A (en) | 2020-06-11 | 2023-01-05 | 주식회사 히타치하이테크 | Distributed control system and semiconductor inspection device having the same |
| WO2024004153A1 (en) * | 2022-06-30 | 2024-01-04 | 日本電気株式会社 | Packet control system, packet control method, and packet control device |
| WO2024004152A1 (en) * | 2022-06-30 | 2024-01-04 | 日本電気株式会社 | Packet control system, packet control method, and packet control device |
-
2009
- 2009-07-16 JP JP2009168060A patent/JP2011024027A/en not_active Withdrawn
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135841A (en) * | 2006-11-27 | 2008-06-12 | Denso Corp | Method of controlling transmission timing of relay apparatus, relay apparatus, and communication system |
| JP2014179838A (en) * | 2013-03-15 | 2014-09-25 | Yamaha Corp | Communication device and program |
| JP2015201683A (en) * | 2014-04-04 | 2015-11-12 | 日本電気通信システム株式会社 | Method of simultaneous output in information transmission, and system of simultaneous output in information transmission |
| JP2016026642A (en) * | 2015-09-17 | 2016-02-18 | グリー株式会社 | Game management program, game management method, and game management system |
| US10659557B2 (en) | 2017-11-17 | 2020-05-19 | Kabushiki Kaisha Toshiba | Information processing apparatus, information processing method, and computer program product |
| JP7030673B2 (en) | 2018-11-20 | 2022-03-07 | 株式会社東芝 | Transmitters, communication devices, communication systems, transmission methods, and programs |
| JP2020088514A (en) * | 2018-11-20 | 2020-06-04 | 株式会社東芝 | Transmission device, communication device, communication system, transmission method, and program |
| US11425711B2 (en) | 2018-11-20 | 2022-08-23 | Kabushiki Kaisha Toshiba | Transmission device, communication device, communication system, transmission method, and computer program product |
| JP7145794B2 (en) | 2019-03-14 | 2022-10-03 | 株式会社東芝 | Information processing device, information processing method, and program |
| US11032208B2 (en) | 2019-03-14 | 2021-06-08 | KABUSHIKl KAISHA TOSHIBA | Information processing apparatus, information processing method, and computer program product |
| JP2020149503A (en) * | 2019-03-14 | 2020-09-17 | 株式会社東芝 | Information processing device, information processing method, and program |
| CN114600434A (en) * | 2019-10-22 | 2022-06-07 | 华为技术有限公司 | System and method for differentiating services by in-band signaling |
| CN113328960A (en) * | 2020-02-28 | 2021-08-31 | 华为技术有限公司 | Queue cache management method and device, storage medium and equipment |
| CN113328960B (en) * | 2020-02-28 | 2023-11-17 | 华为技术有限公司 | Queue cache management method, device, storage medium and equipment |
| KR20230003116A (en) | 2020-06-11 | 2023-01-05 | 주식회사 히타치하이테크 | Distributed control system and semiconductor inspection device having the same |
| WO2024004153A1 (en) * | 2022-06-30 | 2024-01-04 | 日本電気株式会社 | Packet control system, packet control method, and packet control device |
| WO2024004152A1 (en) * | 2022-06-30 | 2024-01-04 | 日本電気株式会社 | Packet control system, packet control method, and packet control device |
| JP7485213B1 (en) | 2022-06-30 | 2024-05-16 | 日本電気株式会社 | Packet control system, packet control method, and packet control device |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20121002 |