JP2011018819A - Semiconductor light-emitting element and method of manufacturing the same - Google Patents

Semiconductor light-emitting element and method of manufacturing the same Download PDF

Info

Publication number
JP2011018819A
JP2011018819A JP2009163393A JP2009163393A JP2011018819A JP 2011018819 A JP2011018819 A JP 2011018819A JP 2009163393 A JP2009163393 A JP 2009163393A JP 2009163393 A JP2009163393 A JP 2009163393A JP 2011018819 A JP2011018819 A JP 2011018819A
Authority
JP
Japan
Prior art keywords
layer
electrode
protective film
resist
semiconductor light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009163393A
Other languages
Japanese (ja)
Other versions
JP5278960B2 (en
Inventor
Akinori Mizogami
昭典 溝上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2009163393A priority Critical patent/JP5278960B2/en
Publication of JP2011018819A publication Critical patent/JP2011018819A/en
Application granted granted Critical
Publication of JP5278960B2 publication Critical patent/JP5278960B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Led Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To obtain a highly reliable semiconductor light-emitting element in good yield by improving the coverage of an insulating protective film covering a side face of a pad electrode and a portion of a surface.SOLUTION: The semiconductor light-emitting element includes an n-type semiconductor layer (2) and a p-type semiconductor layer (4), wherein electrodes (6, 7) including a plurality of metal layers are formed over at least one of those n-type semiconductor layer and p-type semiconductor layer, and a protective film (8) is formed which covers side faces of the electrodes and parts of upper surfaces. The side faces of the electrodes (6, 7) that the protective film comes into contact with are each in a forward tapered shape.

Description

本発明は、半導体発光素子とその製造方法に関し、特に半導体発光素子の電極構造とその形成方法の改善に関するものである。   The present invention relates to a semiconductor light emitting device and a method for manufacturing the same, and more particularly to improvement of an electrode structure of a semiconductor light emitting device and a method for forming the same.

近年、AlxInyGa1-x-yNで表される窒化ガリウム系半導体が、青色または緑色で発光し得るLED(発光ダイオード)の材料として注目されている。このような化合物半導体材料をLEDに使用することにより、これまで困難であった発光強度の高い青色発光や緑色発光などが可能となった。 In recent years, a gallium nitride-based semiconductor represented by Al x In y Ga 1-xy N has attracted attention as a material for an LED (light emitting diode) that can emit blue or green light. By using such a compound semiconductor material for an LED, it has become possible to emit blue light or green light with high light emission intensity, which has been difficult until now.

このように発光能力が改善されたLEDは、屋外照明用途におけるように、従来に比べて高温で多湿という厳しい環境下でも使用されるようになってきた。したがって、そのような厳しい環境下においてLEDの電極のマイグレーションによる劣化を防ぐために、電極の表面にSiOx、SiNxなどの絶縁性保護膜を形成することが一般的となってきた。 As described above, the LED having improved light emitting ability has been used in a severe environment of high temperature and humidity as compared with the conventional case, such as in outdoor lighting applications. Therefore, in order to prevent deterioration due to migration of the electrode of the LED under such a severe environment, it has become common to form an insulating protective film such as SiO x or SiN x on the surface of the electrode.

そのような電極保護膜構造とその形成方法を開示している文献として、例えば特許文献1の特開2003−168823号公報および特許文献2の特開2006−41403号公報が存在している。   As documents disclosing such an electrode protective film structure and a method for forming the electrode protective film structure, for example, Japanese Patent Application Laid-Open No. 2003-168823 of Patent Document 1 and Japanese Patent Application Laid-Open No. 2006-41403 of Patent Document 2 exist.

ここで、代表的な窒化物半導体発光素子の構造が、例示的に説明される。一般的LEDにおいては、サファイア基板上にn型窒化物半導体層およびp型窒化物半導体層が積層され、これらn型とp型の窒化物半導体層へ電気的に接続する電極が形成された構造を含んでいる。   Here, the structure of a typical nitride semiconductor light emitting device will be described as an example. In a general LED, an n-type nitride semiconductor layer and a p-type nitride semiconductor layer are stacked on a sapphire substrate, and an electrode that is electrically connected to the n-type and p-type nitride semiconductor layers is formed. Is included.

p型窒化物半導体層へ電気的に接続する電極としては、一般にp型半導体層上に透光性電極が形成され、その上に金属からなるパッド電極が形成される。この透光性電極としては、ITO(インジュウム錫酸化物)、IZO(インジュウム亜鉛酸化物)、ZnOなどの導電性酸化物が用いられる。また、上部のパッド電極としては、透光性電極に対して密着性の良好なNi、Rhなどからなる接合層と、Au、Alなどのボンディング層とが適宜に重ねられて用いられる。透光性電極は、パッド電極から注入された電流をp型窒化物半導体層内に広げると共に、その発光素子に含まれる活性層からの光を透過させて外部に取り出すことを可能にする。   As an electrode electrically connected to the p-type nitride semiconductor layer, a translucent electrode is generally formed on the p-type semiconductor layer, and a pad electrode made of metal is formed thereon. As this translucent electrode, conductive oxides such as ITO (indium tin oxide), IZO (indium zinc oxide), and ZnO are used. Further, as the upper pad electrode, a bonding layer made of Ni, Rh or the like having good adhesion to the translucent electrode and a bonding layer made of Au, Al, or the like are appropriately stacked. The translucent electrode spreads the current injected from the pad electrode into the p-type nitride semiconductor layer, and allows light from the active layer included in the light emitting element to be transmitted and extracted outside.

他方、n型窒化物半導体層は一般に低い電気抵抗を有するので、n型窒化物半導体層上には直接にパッド電極が形成される。このn側電極としては、一般的にはn型半導体層に対する良好なオーミック接触を維持するために、Al、Cr、Tiなどのオーミック接触層と、Pt、Moなどのバリア層と、Al、Auなどのボンディング層とが順次に積ねられて用いられる。   On the other hand, since the n-type nitride semiconductor layer generally has a low electrical resistance, a pad electrode is formed directly on the n-type nitride semiconductor layer. As this n-side electrode, in general, in order to maintain a good ohmic contact with the n-type semiconductor layer, an ohmic contact layer such as Al, Cr, Ti, etc., a barrier layer such as Pt, Mo, etc., and Al, Au Etc. are used by being sequentially stacked.

その後、パッド電極の側面と表面の一部とを覆うように、SiOx、SiNxなどからなる絶縁性保護膜が形成される。 Thereafter, an insulating protective film made of SiO x , SiN x or the like is formed so as to cover the side surface of the pad electrode and a part of the surface.

特開2003−168823号公報JP 2003-168823 A 特開2006−041403号公報JP 2006-041403 A

一般的にパッド電極は、リフトオフ法またはエッチング法を利用して形成される。リフトオフ法を利用する場合、一般的なポジ型レジストを用いてパターンを形成すれば、図8の模式的な断面図で示されているように、レジストパターン9の開口部周縁の側面形状が順テーパー状になる。すなわち、この図8において、サファイア基板1上に、n型半導体層2、活性層3、p型半導体層層4、および透光性電極層5が順次積層されている。そして、この積層構造の上面上にはレジストパターン9が形成され、そのレジスト層の開口部の側面は順テーパー状の形状になる。なお、本願の各図において、同一の参照符合は同一部分または相当部分を表している。   In general, the pad electrode is formed using a lift-off method or an etching method. When the lift-off method is used, if the pattern is formed using a general positive resist, the side surface shape of the periphery of the opening of the resist pattern 9 is in order as shown in the schematic sectional view of FIG. Tapered. That is, in FIG. 8, an n-type semiconductor layer 2, an active layer 3, a p-type semiconductor layer layer 4, and a translucent electrode layer 5 are sequentially stacked on a sapphire substrate 1. A resist pattern 9 is formed on the upper surface of the laminated structure, and the side surface of the opening of the resist layer has a forward tapered shape. In each figure of the present application, the same reference numerals represent the same or corresponding parts.

レジストパターン9上には、図9の模式的断面図に示されているように、多層構造のパッド電極を形成するための第1金属層10a、第2金属層10b、および第3金属層10cが蒸着法やスパッタ法などを利用して成膜される。   On the resist pattern 9, as shown in the schematic cross-sectional view of FIG. 9, a first metal layer 10a, a second metal layer 10b, and a third metal layer 10c for forming pad electrodes having a multilayer structure are formed. The film is formed using vapor deposition or sputtering.

その後、図10の模式的断面図に示されているように、レジスト剥離液を用いてリフトオフを行えば、レジスト層9の上にあった金属層10a、10b、10cが引き剥がされる。その結果、複数の金属層7a、7b、7cを含んで形成されたp側パッド電極と複数の金属層6a、6b、6cを含んで形成されがn側パッド電極とにおいて、それらの側面が逆テーパー状でかつ突起状になる。   Thereafter, as shown in the schematic cross-sectional view of FIG. 10, if lift-off is performed using a resist stripping solution, the metal layers 10 a, 10 b, and 10 c on the resist layer 9 are peeled off. As a result, the p-side pad electrode formed including the plurality of metal layers 7a, 7b, and 7c and the n-side pad electrode formed including the plurality of metal layers 6a, 6b, and 6c are reversed in their side surfaces. Tapered and protruding.

この後に、図11の模式的断面図に示されているように、SiOx、SiNxなどからなる絶縁性保護膜8がCVD(化学気相堆積)法、スパッタ法、または蒸着法などで形成されるのが一般的である。しかし、パッド電極の側面が逆テーパー状で突起状になっていれば、絶縁性保護膜8で各電極の側面を十分に覆うことができないという問題を生じる。 Thereafter, as shown in the schematic sectional view of FIG. 11, an insulating protective film 8 made of SiO x , SiN x or the like is formed by a CVD (chemical vapor deposition) method, a sputtering method, an evaporation method or the like. It is common to be done. However, if the side surface of the pad electrode has a reverse taper shape and a protrusion shape, the insulating protective film 8 cannot sufficiently cover the side surface of each electrode.

リフトオフ法ではなくてエッチングによってパッド電極を形成する場合においても、図12の模式的断面図に示されているように、多層の金属層を含むパッド電極をエッチングで形成する際に、多層の金属層上のレジスト層(図示せず)から遠い下層の金属層では上層の金属層に比べてサイドエッチングが起こり易いので、この場合にもパッド電極の側面が逆テーパー状に形成される。   Even when the pad electrode is formed by etching instead of the lift-off method, as shown in the schematic cross-sectional view of FIG. 12, when the pad electrode including the multilayer metal layer is formed by etching, the multilayer metal In the lower metal layer far from the upper resist layer (not shown), side etching is more likely to occur than in the upper metal layer. In this case as well, the side surface of the pad electrode is formed in a reverse taper shape.

そのようなパッド電極が形成された後には、図13の模式的な断面図に示されているように、SiOx、SiNxなどからなる絶縁性保護膜8が、CVD法、スパッタ法、または蒸着法などで形成される。しかし、パッド電極の側面が逆テーパー状になっていれば、絶縁性保護膜8でその電極の側面を十分に覆うことができない。 After such a pad electrode is formed, as shown in the schematic cross-sectional view of FIG. 13, an insulating protective film 8 made of SiO x, SiN x or the like is formed by CVD, sputtering, or It is formed by vapor deposition. However, if the side surface of the pad electrode has a reverse taper shape, the insulating protective film 8 cannot sufficiently cover the side surface of the electrode.

そこで、本発明の目的は、パッド電極の側面を順テーパー状に形成することによって、パッド電極の側面と表面の一部とを覆う絶縁性保護膜のカバッレジを改善し、これによって信頼性の高い半導体発光素子を提供することである。   Accordingly, an object of the present invention is to improve the coverage of the insulating protective film that covers the side surface of the pad electrode and a part of the surface by forming the side surface of the pad electrode in a forward tapered shape, thereby achieving high reliability. A semiconductor light emitting device is provided.

本発明による半導体発光素子は、n型半導体層とp型半導体層を含み、これらのn型半導体層とp型半導体層との少なくとも一方上に複数の金属層を含む電極が形成されており、その電極の側面と上面の一部とを覆う保護膜が形成されており、そして保護膜が接する電極の側面の形状が順テーパー状であることを特徴としている。なお、電極に含まれる最上部の金属層の側面形状のみが、順テーパー状であってもよい。このような半導体発光素子を製造する方法においては、電極の形状がリフトオフ法またはドライエッチング法を用いて形成され得る。   The semiconductor light emitting device according to the present invention includes an n-type semiconductor layer and a p-type semiconductor layer, and an electrode including a plurality of metal layers is formed on at least one of the n-type semiconductor layer and the p-type semiconductor layer. A protective film covering the side surface of the electrode and a part of the upper surface is formed, and the shape of the side surface of the electrode in contact with the protective film is a forward tapered shape. Only the side surface shape of the uppermost metal layer included in the electrode may be a forward tapered shape. In the method of manufacturing such a semiconductor light emitting device, the shape of the electrode can be formed using a lift-off method or a dry etching method.

このような本発明によれば、信頼性の高い半導体発光素子を歩留りよく提供することが可能になる。   According to the present invention, it is possible to provide a highly reliable semiconductor light emitting device with a high yield.

本発明の一実施例による半導体発光素子の作製過程の一例を示す模式的断面図である。It is typical sectional drawing which shows an example of the manufacturing process of the semiconductor light-emitting device by one Example of this invention. 本発明の一実施例において、レジストパターンの開口部側面のテーパー角aを表す模式的断面図である。In one Example of this invention, it is typical sectional drawing showing the taper angle a of the opening part side surface of a resist pattern. 図2に関連して、レジスト層の現像時間[sec]と開口部側面のテーパー角a[°]との関係を表すグラフである。FIG. 3 is a graph showing the relationship between the development time [sec] of the resist layer and the taper angle a [°] of the opening side surface in relation to FIG. 2. 本発明の一実施例において、リフトオフ法によって形成された順テーパ状の側面を有するパッド電極を示す模式的断面図である。In one Example of this invention, it is typical sectional drawing which shows the pad electrode which has the forward taper-shaped side surface formed of the lift-off method. 図4に続いて絶縁性保護膜の形成を表す模式的断面図である。FIG. 5 is a schematic cross-sectional view illustrating the formation of an insulating protective film following FIG. 4. 本発明の他の実施例におけるパッド電極の形成を表す模式的断面図である。It is a typical sectional view showing formation of a pad electrode in other examples of the present invention. 図6に続いて絶縁性保護膜の形成を表す模式的断面図である。FIG. 7 is a schematic cross-sectional view illustrating the formation of an insulating protective film following FIG. 6. 先行技術による半導体発光素子の作製過程の一例を示す模式的断面図である。It is typical sectional drawing which shows an example of the manufacturing process of the semiconductor light-emitting device by a prior art. 図8に続いてパッド電極に含まれるべき金属多層膜の形成を表す模式的断面図である。FIG. 9 is a schematic cross-sectional view illustrating formation of a metal multilayer film to be included in the pad electrode following FIG. 8. 図9に続いてリフトオフ法によるパッド電極の形成を表す模式的断面図である。FIG. 10 is a schematic cross-sectional view illustrating formation of a pad electrode by a lift-off method following FIG. 9. 図10に続いて絶縁性保護膜の形成を表す模式的断面図である。FIG. 11 is a schematic cross-sectional view illustrating the formation of an insulating protective film following FIG. 10. 先行技術においてエッチング法によるパッド電極の形成を表す模式的断面図である。It is typical sectional drawing showing formation of the pad electrode by the etching method in a prior art. 図12に続いて絶縁性保護膜の形成を表す模式的断面図である。FIG. 13 is a schematic cross-sectional view illustrating the formation of an insulating protective film following FIG. 12.

以下において、種々の模式的断面図を参照しながら、本発明の幾つかの実施例による窒化物系半導体発光素子とその製造方法が説明される。   In the following, a nitride-based semiconductor light-emitting device according to some embodiments of the present invention and a method for manufacturing the same will be described with reference to various schematic cross-sectional views.

<実施例1>
本発明の実施例1による窒化物系半導体発光素子の作成においては、パッド電極がリフトオフ法によって形成される。
<Example 1>
In the production of the nitride-based semiconductor light-emitting device according to Example 1 of the present invention, the pad electrode is formed by the lift-off method.

図1を参照して、有機金属気相成長法(MOCVD)などによって、例えばサファイア基板のような絶縁基板1上に、AlGaNバッファ層とノンドープGaN層の順の積層(図示せず)を堆積した後に、n型半導体層2に含まれるSiドープのn型コンタクト層とn型クラッド層とがこの順に積層される。このn型クラッド層は、GaN層とInGaN層を交互に積層させた超格子構造を有している。n型半導体層2上には、GaN層とInGaN層とを交互に積層させた多重量子井戸構造を有する活性層3が形成される。活性層3上のp型半導体層4としては、AlGaN層とInGaN層とを交互に積層させた超格子構造を有するMgドープp型クラッド層およびMgドープp型GaNコンタクト層がこの順に積層される。   With reference to FIG. 1, an AlGaN buffer layer and a non-doped GaN layer in this order (not shown) were deposited on an insulating substrate 1 such as a sapphire substrate by metal organic chemical vapor deposition (MOCVD) or the like. Later, an Si-doped n-type contact layer and an n-type cladding layer included in the n-type semiconductor layer 2 are laminated in this order. This n-type cladding layer has a superlattice structure in which GaN layers and InGaN layers are alternately stacked. An active layer 3 having a multiple quantum well structure in which GaN layers and InGaN layers are alternately stacked is formed on the n-type semiconductor layer 2. As the p-type semiconductor layer 4 on the active layer 3, an Mg-doped p-type cladding layer and an Mg-doped p-type GaN contact layer having a superlattice structure in which AlGaN layers and InGaN layers are alternately laminated are laminated in this order. .

こうして基板1上に積層された複数の半導体層2−4を含むウエハはN2雰囲気中において600〜800℃の温度でアニールされ、これによってp型コンタクト層が低抵抗化される。アニールされたウエハの表面は、フッ酸にて洗浄されて清浄化される。 The wafer including the plurality of semiconductor layers 2-4 stacked on the substrate 1 in this manner is annealed at a temperature of 600 to 800 ° C. in an N 2 atmosphere, thereby reducing the resistance of the p-type contact layer. The surface of the annealed wafer is cleaned by cleaning with hydrofluoric acid.

清浄化されたウエハの上面の全域において、透光性電極5となる厚さ170nmのITO層が、蒸着装置を使用して形成される。この後、ウエハは、N2雰囲気中においいて500〜700℃の温度でアニールされる。 An ITO layer having a thickness of 170 nm and serving as the translucent electrode 5 is formed on the entire upper surface of the cleaned wafer using a vapor deposition apparatus. Thereafter, the wafer is annealed at a temperature of 500 to 700 ° C. in an N 2 atmosphere.

ITO層上には、所定パターンのレジストマスク(図示せず)が、フォトリソグラフィによって形成される。レジストマスクの領域外で露出されたITO層は王水系のエッチング液にて除去され、これによってITOの透光性電極5が形成され、その後にレジストマスクの剥離が行われる。さらに、後でn側電極を形成する領域に開口を有するレジストマスク(図示せず)を形成し、エッチング装置でドライエッチングすることによってn型コンタクト層の一部が露出され、その後にレジストマスクの剥離が行われる。   On the ITO layer, a resist mask (not shown) having a predetermined pattern is formed by photolithography. The ITO layer exposed outside the region of the resist mask is removed with an aqua regia type etching solution, thereby forming the ITO translucent electrode 5, and then the resist mask is peeled off. Further, a resist mask (not shown) having an opening in a region where an n-side electrode is formed later is formed, and a part of the n-type contact layer is exposed by dry etching with an etching apparatus. Peeling is performed.

透光性電極5が形成されかつn型コンタクト層の一部が露出されたウエハの上面においては、パッド電極形成用の開口を有するレジストマスク9がフォトリソグラフィによって形成される。すなわち、このレジストマスク9においては、透光性電極5上の一部上とn型コンタクト層の露出領域の一部上にパッド電極形成用の開口が形成される。このとき、レジストマスク9は、開口部の側面の形状が逆テーパー状となり得るレジスト(例えば、信越化学製SIPR−9684やナガセ産業製NPR9700等)を用いて形成される。   On the upper surface of the wafer on which the translucent electrode 5 is formed and a part of the n-type contact layer is exposed, a resist mask 9 having an opening for forming a pad electrode is formed by photolithography. That is, in the resist mask 9, an opening for forming a pad electrode is formed on a part on the translucent electrode 5 and on a part of the exposed region of the n-type contact layer. At this time, the resist mask 9 is formed using a resist (for example, SIPR-9684 manufactured by Shin-Etsu Chemical Co., Ltd., NPR9700 manufactured by Nagase Sangyo Co., Ltd.) or the like whose side surface shape of the opening can be reversely tapered.

より具体的には、レジスト膜厚が3.0〜4.0μmとなるように、スピンコーターを使用して、5000〜6000rpmの回転速度で20〜30秒間の条件でスピンコートが行われる。ただし、このスピンコートの条件は、レジスト層厚に応じて、適宜に変更してもよい。   More specifically, spin coating is performed using a spin coater at a rotational speed of 5000 to 6000 rpm for 20 to 30 seconds so that the resist film thickness is 3.0 to 4.0 μm. However, the spin coating conditions may be changed as appropriate according to the resist layer thickness.

スピンコートされたレジスト層に対しては、ホットプレートを使用して、110〜120℃で2〜3分間のプリべークが行なわれる。   The spin-coated resist layer is pre-baked at 110 to 120 ° C. for 2 to 3 minutes using a hot plate.

プリべークされたレジスト層に対しては、アライナーを用いて、所望のレジストパターンを得るためのフォトマスクを介して、露光エネルギー250〜300mJで露光が行なわれる。なお、この露光エネルギーは、形成するレジストパターンの形状によって、適宜に変更してもよい。   The pre-baked resist layer is exposed with an exposure energy of 250 to 300 mJ using an aligner through a photomask for obtaining a desired resist pattern. The exposure energy may be changed as appropriate depending on the shape of the resist pattern to be formed.

露光されたレジスト層に対しては、ホットプレートを使用して、120〜130℃で1〜2分間の露光後べークが行なわれる。   The exposed resist layer is subjected to post-exposure baking at 120 to 130 ° C. for 1 to 2 minutes using a hot plate.

露光後べークされたレジスト層は、現像液に1〜3分間だけ浸漬される。これによって、図1に示されているように、開口部の側面が逆テーパー状となるレジストパターン9が形成される。   The resist layer baked after exposure is immersed in the developer for 1 to 3 minutes. As a result, as shown in FIG. 1, a resist pattern 9 is formed in which the side surface of the opening has an inversely tapered shape.

この際に、レジスト層を現像液に浸漬する時間を変更することによって、図2に示されているようなレジストパターンの開口部の側面におけるテーパー角度aを任意に変更することができる。ここで、開口部の側面のテーパー角度aが90°より大きい場合には順テーパ形状であって、テーパー角度aが90°未満の場合には逆テーパー形状であることを意味する。   At this time, the taper angle a on the side surface of the opening of the resist pattern as shown in FIG. 2 can be arbitrarily changed by changing the time during which the resist layer is immersed in the developer. Here, when the taper angle a of the side surface of the opening is larger than 90 °, it means a forward taper shape, and when the taper angle a is less than 90 °, it means a reverse taper shape.

図3のグラフは、そのような現像時間とテーパー角度aとの関係を示している。すなわち、このグラフにおいて、横軸は現像時間[sec]を表し、縦軸はaで表示されるテーパー角度[°]を表している。図3のグラフから、現像時間の増大とともにテーパー角が小さくなり、逆テーパーの度合いが顕著になることがわかる。   The graph of FIG. 3 shows the relationship between such development time and the taper angle a. That is, in this graph, the horizontal axis represents the development time [sec], and the vertical axis represents the taper angle [°] indicated by a. From the graph of FIG. 3, it can be seen that the taper angle decreases as the development time increases, and the degree of inverse taper becomes significant.

図1に示されているようにレジストパターン9が形成された後において、p側とn側のパッド電極となるべき厚さ0.5〜15nmのTi層、厚さ15〜100nmのPt層、および厚さ200〜500nmのAu層が、ウエハ上面の全域において蒸着法にて順次堆積される。この際に蒸着する金属としては、Tiの代わりにNiなど、Ptの代わりにW、Mo、Rh、Pdなど、そしてAuの代わりにAlなどを使用してもよい。   After the resist pattern 9 is formed as shown in FIG. 1, a Ti layer having a thickness of 0.5 to 15 nm, a Pt layer having a thickness of 15 to 100 nm, which are to become p-side and n-side pad electrodes, In addition, an Au layer having a thickness of 200 to 500 nm is sequentially deposited over the entire upper surface of the wafer by an evaporation method. As the metal to be deposited at this time, Ni or the like may be used instead of Ti, W, Mo, Rh, Pd or the like may be used instead of Pt, and Al or the like may be used instead of Au.

その後、レジスト剥離液に30分〜2時間だけウエハを浸漬させて、レジストパターン9上の金属層をリフトトオフする。これによって、図4に示されているように、第1金属層6a、第2金属層6b、および第3金属層6cを含むn側パッド電極6の側面と、第1金属層7a、第2金属層7b、および第3金属層7cを含むp側パッド電極7の側面とが順テーパー状に形成される。   Thereafter, the wafer is immersed in the resist stripping solution for 30 minutes to 2 hours, and the metal layer on the resist pattern 9 is lifted off. Accordingly, as shown in FIG. 4, the side surface of the n-side pad electrode 6 including the first metal layer 6a, the second metal layer 6b, and the third metal layer 6c, the first metal layer 7a, the second metal layer 6a, and the second metal layer 6a. The metal layer 7b and the side surface of the p-side pad electrode 7 including the third metal layer 7c are formed in a forward tapered shape.

その後、ウエハの上面の全域に、絶縁性保護膜としてのSiOx膜が100〜300nmの厚さにCVD法で堆積される。この絶縁性保護膜としては、SiNx膜を堆積してもよい。 Thereafter, a SiO x film as an insulating protective film is deposited over the entire upper surface of the wafer to a thickness of 100 to 300 nm by a CVD method. As this insulating protective film, a SiN x film may be deposited.

絶縁性保護膜上にはレジスト層が堆積され、p側パッド電極7の上面の一部とn側パッド電極6の上面の一部とを露出させる目的で、レジストパターンがフォトリソグラフィで形成される。そして、バッファードフッ酸を用いてエッチングを行ってパッド電極7、6上のSiOx膜を除去し、その後にレジストパターンの剥離が行われる。こうして、図5に示されているように、各パッド電極7、6の側面と上面の一部がSiOx膜の絶縁性保護膜8によって保護され得る。なお、SiOx膜のエッチングは、CF4などのガスを用いるドライエッチング法によって行われてもよい。 A resist layer is deposited on the insulating protective film, and a resist pattern is formed by photolithography for the purpose of exposing a part of the upper surface of the p-side pad electrode 7 and a part of the upper surface of the n-side pad electrode 6. . Then, etching is performed using buffered hydrofluoric acid to remove the SiO x film on the pad electrodes 7 and 6, and then the resist pattern is peeled off. Thus, as shown in FIG. 5, the side surfaces and part of the upper surface of each pad electrode 7, 6 can be protected by the insulating protective film 8 of the SiO x film. The etching of the SiO x film may be performed by a dry etching method using a gas such as CF 4 .

以上の工程を経たウエハにおいて、p側電極とn側電極の組を含んで所望の大きさに分割することによって、図5に示されているような半導体発光素子の複数が得られる。   The wafer having undergone the above steps is divided into a desired size including a pair of p-side electrode and n-side electrode, thereby obtaining a plurality of semiconductor light emitting elements as shown in FIG.

<実施例2>
本発明の実施例2においては、実施例1に比べて、窒化物系半導体発光素子のパッド電極がリフトオフ法ではなくてドライエッチング法で形成されることのみにおいて異なっている。すなわち、発光素子に含まれるパッド電極は、以下のようにドライエッチング法で形成することも可能である。
<Example 2>
The second embodiment of the present invention differs from the first embodiment only in that the pad electrode of the nitride-based semiconductor light-emitting element is formed not by the lift-off method but by the dry etching method. That is, the pad electrode included in the light emitting element can be formed by a dry etching method as follows.

本実施例2では、図1中に示されたリフトオフ用のレジストパターン9が形成されていない状態において、実施例1の場合と同様にp側とn側のパッド電極となるべき厚さ0.5〜15nmのTi層、厚さ15〜100nmのPt層、および厚さ200〜500nmのAu層が、ウエハ上面の全域において蒸着法にて順次堆積される。この際にも、蒸着する金属としては、Tiの代わりにNiなど、Ptの代わりにW、Mo、Rh、Pdなど、そしてAuの代わりにAlなどを使用してもよい。   In the second embodiment, in the state where the resist pattern 9 for lift-off shown in FIG. 1 is not formed, the thickness 0. A Ti layer having a thickness of 5 to 15 nm, a Pt layer having a thickness of 15 to 100 nm, and an Au layer having a thickness of 200 to 500 nm are sequentially deposited over the entire upper surface of the wafer by an evaporation method. Also in this case, as the metal to be deposited, Ni or the like may be used instead of Ti, W, Mo, Rh, Pd or the like may be used instead of Pt, and Al or the like may be used instead of Au.

こうして堆積された金属多層膜上において、パッド電極となるべき領域にレジストマスクがフォトリソグラフィによって形成される。この状態において、レジストマスクに覆われていない金属多層膜をドライエッチングすると同時にレジストマスクをもドライエッチングする。これによって、金属多層膜がエッチングされるとともにレジストマスクの周縁がエッチングで後退し、レジストマスク下に残るパッド電極の側面が順テーパー状に形成され得る。   On the metal multilayer film thus deposited, a resist mask is formed by photolithography in a region to be a pad electrode. In this state, the metal multilayer film not covered with the resist mask is dry-etched, and at the same time, the resist mask is dry-etched. As a result, the metal multilayer film is etched and the periphery of the resist mask is retracted by etching, and the side surface of the pad electrode remaining under the resist mask can be formed in a forward tapered shape.

金属多層膜と同時にドライエッチングされるレジストは、実施例1におけるように開口の側面が逆テーパー状になるレジストに比べて安価である。したがって、実施例2の方法を使用することによって、実施例1の場合に比べて、より安価に半導体発光素子を作製することができる。   The resist that is dry-etched simultaneously with the metal multilayer film is less expensive than the resist in which the side surface of the opening is reversely tapered as in the first embodiment. Therefore, by using the method of Example 2, a semiconductor light emitting device can be manufactured at a lower cost than in the case of Example 1.

<実施例3>
本発明の実施例3においては、実施例1および2に比べて、窒化物系半導体発光素子のパッド電極の形成方法が部分的に変更されたことのみにおいて異なっている。
<Example 3>
The third embodiment of the present invention differs from the first and second embodiments only in that the method for forming the pad electrode of the nitride-based semiconductor light-emitting element is only partially changed.

実施例2の場合と同様に、本実施例3でも、図1中に示されたリフトオフ用のレジストパターン9が形成されていない状態において、p側とn側のパッド電極に含まれる厚さ0.5〜15nmのTi層と厚さ15〜100nmのPt層が蒸着によって順次積層される。その蒸着する金属として、Tiの代わりにNiなど、Ptの代わりにW、Mo、Rh、Pdなどを使用してもよいことは、実施例1および2の場合と同様である。   As in the case of the second embodiment, in this third embodiment, the thickness 0 included in the p-side and n-side pad electrodes is not formed in the state where the lift-off resist pattern 9 shown in FIG. 1 is not formed. A Ti layer having a thickness of 5 to 15 nm and a Pt layer having a thickness of 15 to 100 nm are sequentially stacked by vapor deposition. As in the case of Examples 1 and 2, the metal to be deposited may be Ni or the like instead of Ti and W, Mo, Rh, Pd or the like may be used instead of Pt.

その後、本実施例3においては、パッド電極7、6を形成すべき領域上にフォトリソグラフィによってレジストマスクが形成される。このレジストマスクの領域外において、王水を用いてPt層をエッチングして、バファードフッ酸によってTi層をエッチングし、これによってパッド電極を形成すべき領域以外において金属積層が除去される。なお、TiとPtの代わりにNi、Mo、Rh、Pdなど用いて金属積層を形成した場合には、それらの金属に適する公知のエッチング液を適宜に選択して使用することができる。   Thereafter, in Example 3, a resist mask is formed by photolithography on the region where the pad electrodes 7 and 6 are to be formed. Outside the region of the resist mask, the Pt layer is etched using aqua regia, and the Ti layer is etched with buffered hydrofluoric acid, whereby the metal stack is removed except in the region where the pad electrode is to be formed. When a metal stack is formed using Ni, Mo, Rh, Pd or the like instead of Ti and Pt, a known etching solution suitable for these metals can be appropriately selected and used.

その後、ウエハ上面を覆うようにレジスト層が堆積される。このレジスト層は、パッド電極を形成すべき領域に残されたTiとPtの積層を露出する開口を形成するようにパターン化される。このとき、開口部の側面が逆テーパー状となるレジストが用いられる。   Thereafter, a resist layer is deposited so as to cover the upper surface of the wafer. The resist layer is patterned to form an opening that exposes the Ti and Pt stack left in the region where the pad electrode is to be formed. At this time, a resist in which the side surface of the opening has a reverse taper shape is used.

逆テーパー状の開口が形成されたレジストパターンを覆うように、厚さ200〜500nmのAu層が蒸着法にて形成される。この際に、Auの代わりにAlなどを使用してもよいことは、実施例1および2の場合と同様である。   An Au layer having a thickness of 200 to 500 nm is formed by a vapor deposition method so as to cover the resist pattern in which the inversely tapered opening is formed. In this case, Al or the like may be used instead of Au, as in the case of Examples 1 and 2.

その後、レジスト剥離液にウエハを10分〜30分だけ浸漬させてリフトトオフすることによって、図6に示されているように、側面が順テーパー状のパッド電極7、6がえられる。   Thereafter, the wafer is immersed in a resist stripping solution for 10 to 30 minutes and lifted off to obtain pad electrodes 7 and 6 having forward tapered surfaces as shown in FIG.

本実施例3においては、パッド電極7、6に含まれる最上部の金属層7c、6cのみがリフトオフ法によって形成されるので、実施例1の場合に比べて、レジスト層上の金属層の蒸着時間が短くなり、蒸着中におけるレジスト層の温度上昇を抑えることができる。これによって、熱によるレジストの硬化や変質を抑えることができるので、後工程のリフトオフの所要時間を短縮することが可能となる。   In the third embodiment, only the uppermost metal layers 7c and 6c included in the pad electrodes 7 and 6 are formed by the lift-off method. Therefore, compared to the first embodiment, the metal layer is deposited on the resist layer. Time is shortened, and the temperature rise of the resist layer during vapor deposition can be suppressed. As a result, the curing and alteration of the resist due to heat can be suppressed, so that the time required for lift-off in the subsequent process can be shortened.

本実施例3のパッド電極7、6の形成後、実施例1の場合と同様に、ウエハの上面の全域に、絶縁性保護膜としてのSiOx膜が100〜300nmの厚さにCVD法で堆積される。この絶縁性保護膜としては、SiNx膜を堆積してもよい。 After the formation of the pad electrodes 7 and 6 of the third embodiment, as in the case of the first embodiment, the SiO x film as an insulating protective film is formed to a thickness of 100 to 300 nm over the entire upper surface of the wafer by the CVD method. Is deposited. As this insulating protective film, a SiN x film may be deposited.

絶縁性保護膜上にはレジスト層が堆積され、p側パッド電極7の上面の一部とn側パッド電極6の上面の一部とを露出するように、レジストパターンがフォトリソグラフィで形成される。そして、バッファードフッ酸を用いてエッチングを行ってパッド電極7、6上のSiOx膜を除去し、その後にレジストパターンの剥離が行われる。こうして、図7に示されているように、各パッド電極7、6の側面と上面の一部がSiOx膜の絶縁性保護膜8によって保護され得る。なお、SiOx膜のエッチングは、CF4などのガスを用いるドライエッチング法によって行われてもよい。 A resist layer is deposited on the insulating protective film, and a resist pattern is formed by photolithography so that a part of the upper surface of the p-side pad electrode 7 and a part of the upper surface of the n-side pad electrode 6 are exposed. . Then, etching is performed using buffered hydrofluoric acid to remove the SiO x film on the pad electrodes 7 and 6, and then the resist pattern is peeled off. Thus, as shown in FIG. 7, the side surfaces and part of the upper surface of each pad electrode 7, 6 can be protected by the insulating protective film 8 made of the SiO x film. The etching of the SiO x film may be performed by a dry etching method using a gas such as CF 4 .

以上の工程を経たウエハにおいて、p側電極とn側電極の組を含んで所望の大きさに分割することによって、図7に示されているような半導体発光素子の複数が得られる。   The wafer having undergone the above steps is divided into a desired size including a pair of the p-side electrode and the n-side electrode, thereby obtaining a plurality of semiconductor light emitting elements as shown in FIG.

以上のような本発明によれば、信頼性の高い半導体発光素子を歩留りよく提供することが可能となる。   According to the present invention as described above, it is possible to provide a highly reliable semiconductor light emitting element with a high yield.

1 サファイア基板、2 n型半導体層、3 活性層、4 p型半導体層、5 透光性電極、6、6a、6b、6c n側パッド電極、7、7a、7b、7c p側パッド電極、8 絶縁性保護膜、9 レジストパターン、10a、10b、10c 金属層。   1 sapphire substrate, 2 n-type semiconductor layer, 3 active layer, 4 p-type semiconductor layer, 5 translucent electrode, 6, 6a, 6b, 6c n-side pad electrode, 7, 7a, 7b, 7c p-side pad electrode, 8 Insulating protective film, 9 Resist pattern, 10a, 10b, 10c Metal layer.

Claims (4)

n型半導体層とp型半導体層を含み、
前記n型半導体層と前記p型半導体層との少なくとも一方上に複数の金属層を含む電極が形成されており、
前記電極の側面と上面の一部とを覆う保護膜が形成されており、
前記保護膜が接する電極の側面の形状が順テーパー状であることを特徴とする半導体発光素子。
including an n-type semiconductor layer and a p-type semiconductor layer,
An electrode including a plurality of metal layers is formed on at least one of the n-type semiconductor layer and the p-type semiconductor layer;
A protective film is formed to cover the side surface and a part of the upper surface of the electrode,
A semiconductor light-emitting element, wherein a shape of a side surface of an electrode in contact with the protective film is a forward tapered shape.
前記電極に含まれる最上部の金属層の側面形状のみが順テーパー状であることを特徴とする請求項1記載の半導体発光素子。   2. The semiconductor light emitting element according to claim 1, wherein only a side surface shape of the uppermost metal layer included in the electrode is a forward tapered shape. 請求項1または2に記載の半導体発光素子を製造するための方法であって、前記電極の形状がリフトオフ法を用いて形成されることを特徴とする半導体発光素子の製造方法。   3. The method for manufacturing a semiconductor light emitting device according to claim 1, wherein the shape of the electrode is formed using a lift-off method. 請求項1または2に記載の半導体発光素子を製造するための方法であって、前記電極の形状がドライエッチング法を用いて形成されることを特徴とする半導体発光素子の製造方法。   3. The method for manufacturing a semiconductor light emitting device according to claim 1, wherein the shape of the electrode is formed by using a dry etching method.
JP2009163393A 2009-07-10 2009-07-10 Manufacturing method of semiconductor light emitting device Expired - Fee Related JP5278960B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009163393A JP5278960B2 (en) 2009-07-10 2009-07-10 Manufacturing method of semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009163393A JP5278960B2 (en) 2009-07-10 2009-07-10 Manufacturing method of semiconductor light emitting device

Publications (2)

Publication Number Publication Date
JP2011018819A true JP2011018819A (en) 2011-01-27
JP5278960B2 JP5278960B2 (en) 2013-09-04

Family

ID=43596381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009163393A Expired - Fee Related JP5278960B2 (en) 2009-07-10 2009-07-10 Manufacturing method of semiconductor light emitting device

Country Status (1)

Country Link
JP (1) JP5278960B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013084906A (en) * 2011-09-27 2013-05-09 Nichia Chem Ind Ltd Semiconductor element
JP2013122943A (en) * 2011-12-09 2013-06-20 Stanley Electric Co Ltd Semiconductor element and method for manufacturing the same
TWI614916B (en) * 2013-11-11 2018-02-11 晶元光電股份有限公司 Optoelectronic device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006498A (en) * 2002-05-31 2004-01-08 Toyoda Gosei Co Ltd Group iii nitride based compound semiconductor light emitting element
JP2004260178A (en) * 2003-02-26 2004-09-16 Osram Opto Semiconductors Gmbh Electric contact used for photoelectron semiconductor chip, and method for manufacturing the same
JP2008305874A (en) * 2007-06-06 2008-12-18 Sony Corp Method of forming electrode structure in light emitting element and method of forming multilayer structure
JP2009059970A (en) * 2007-08-31 2009-03-19 Seiwa Electric Mfg Co Ltd Semiconductor light-emitting element and method for fabricating semiconductor light-emitting element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006498A (en) * 2002-05-31 2004-01-08 Toyoda Gosei Co Ltd Group iii nitride based compound semiconductor light emitting element
JP2004260178A (en) * 2003-02-26 2004-09-16 Osram Opto Semiconductors Gmbh Electric contact used for photoelectron semiconductor chip, and method for manufacturing the same
JP2008305874A (en) * 2007-06-06 2008-12-18 Sony Corp Method of forming electrode structure in light emitting element and method of forming multilayer structure
JP2009059970A (en) * 2007-08-31 2009-03-19 Seiwa Electric Mfg Co Ltd Semiconductor light-emitting element and method for fabricating semiconductor light-emitting element

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013084906A (en) * 2011-09-27 2013-05-09 Nichia Chem Ind Ltd Semiconductor element
JP2013122943A (en) * 2011-12-09 2013-06-20 Stanley Electric Co Ltd Semiconductor element and method for manufacturing the same
TWI614916B (en) * 2013-11-11 2018-02-11 晶元光電股份有限公司 Optoelectronic device and method for manufacturing the same

Also Published As

Publication number Publication date
JP5278960B2 (en) 2013-09-04

Similar Documents

Publication Publication Date Title
JP4999696B2 (en) GaN-based compound semiconductor light emitting device and manufacturing method thereof
KR100670928B1 (en) GaN compound semiconductor light emitting element and method of manufacturing the same
TWI487133B (en) Roughened high refractive index layer/led for high light extraction
US8502193B2 (en) Light-emitting device and fabricating method thereof
JP5334158B2 (en) Nitride semiconductor light emitting device and method for manufacturing nitride semiconductor light emitting device
US20090026490A1 (en) Light emitting device and manufacturing method thereof
TWI422077B (en) Light-emitting diode structure and method for manufacturing the same
JP5174064B2 (en) Semiconductor light emitting device and method for manufacturing semiconductor light emitting device
WO2011055664A1 (en) Semiconductor light emitting element and method for manufacturing semiconductor light emitting element
JP4766845B2 (en) Nitride-based compound semiconductor light-emitting device and method for manufacturing the same
JP5652373B2 (en) Group III nitride semiconductor light emitting device manufacturing method
JP4856870B2 (en) Low resistance electrode of compound semiconductor light emitting device and compound semiconductor light emitting device using the same
TW201427082A (en) Nitride semiconductor light emitting device and method of manufacturing the same
JP2019207925A (en) Semiconductor light-emitting element and method for manufacturing semiconductor light-emitting element
KR20140140166A (en) Light emitting diode device
WO2015141166A1 (en) Semiconductor light-emitting device and method for manufacturing same
JP6261927B2 (en) Semiconductor light emitting device
JP5278960B2 (en) Manufacturing method of semiconductor light emitting device
JP6627728B2 (en) Light emitting device manufacturing method
JP2002016286A (en) Semiconductor light-emitting element
KR20120081042A (en) Gan compound semiconductor light emitting element
JP5945409B2 (en) Semiconductor device and manufacturing method thereof
JP5573138B2 (en) Manufacturing method of semiconductor light emitting device
JPH11150302A (en) Nitride semiconductor light-emitting element
JP2018085431A (en) Method for manufacturing light-emitting element

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110824

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130515

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5278960

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees