JP2011005674A

JP2011005674A - Image forming apparatus, memory control circuit, and memory circuit

Info

Publication number: JP2011005674A
Application number: JP2009149278A
Authority: JP
Inventors: Hiroki Kinoshita; 浩樹木下; Seiichi Yoshida; 誠一吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2011-01-13

Abstract

PROBLEM TO BE SOLVED: To provide an image forming apparatus which can reduce a circuit scale and can shorten a processing time.SOLUTION: The digital composite machine includes: a memory 40 which includes both a system region 402 that stores various data used for execution of a control system and an image processing region 404 that stores image data for performing image processing; an image processing part 300 for performing image processing to the image data stored in the image processing region 404 after a power supply of the apparatus is turned on; a memory controller 200 as a memory control circuit which automatically performs memory check of checking whether or not the memory 40 operates normally at the time when the power supply of the apparatus is turned on and which automatically deletes the image data stored in the image processing region 404 after image processing ends; and a CPU 100 which controls operations of the image processing part 300 and the memory controller 200.

Description

本発明は、画像形成装置、メモリ制御回路、及び、メモリ回路に関し、特に、回路規模の縮小及び処理時間の短縮を達成するための技術に関する。 The present invention relates to an image forming apparatus, a memory control circuit, and a memory circuit, and more particularly to a technique for achieving a reduction in circuit scale and a reduction in processing time.

デジタル複合機は、制御システム及び画像処理等を実行するための各種データを記憶するＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）メモリ等のメモリを備える。このようなデジタル複合機では、電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを初期化処理として行なう。このようなメモリチェックがＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）によってソフトウェア的に実施される場合、ＣＰＵの占有時間が長くなり、初期化に要する時間が長くなるおそれがある。さらに、回路基板に対するメモリの半田付け不良等による接触不良及びメモリモジュール自体の不良等の、ソフトウェア自体が起動できなくなる不良がある場合には、メモリチェックができず、不良基板の解析ができなくなるおそれがある。 The digital multi-function peripheral includes a memory such as a DDR (Double Data Rate) memory that stores various data for executing a control system and image processing. In such a digital multi-function peripheral, when power is turned on, a memory check for confirming whether or not the memory operates normally is performed as an initialization process. When such a memory check is executed by software by a CPU (Central Processing Unit), the time occupied by the CPU becomes long and the time required for initialization may be long. In addition, if there is a failure that prevents the software itself from starting, such as a contact failure due to a soldering failure of the memory to the circuit board and a failure of the memory module itself, the memory check cannot be performed and the failure board cannot be analyzed. There is.

このような問題を解決するために、後掲の特許文献１には、メモリチェックをＣＰＵによらずハードウェア的に行なう自己テスト回路について開示されている。 In order to solve such a problem, Patent Document 1 described later discloses a self-test circuit that performs a memory check by hardware without using a CPU.

特開２００３−５９２９３号公報JP 2003-59293 A

特許文献１に開示される技術では、電源の投入時のみに使用される自己テスト回路が設けられるので、回路規模が無駄に大きくなるおそれがある。また、メモリチェックに要する処理時間を短縮できるものの、画像処理等の他の処理の処理時間を短縮することはできない。 In the technique disclosed in Patent Document 1, since a self-test circuit that is used only when the power is turned on is provided, there is a possibility that the circuit scale is unnecessarily large. In addition, although the processing time required for the memory check can be shortened, the processing time of other processing such as image processing cannot be shortened.

本発明の目的は、回路規模の縮小及び処理時間の短縮を達成可能な画像形成装置、メモリ制御回路、及び、メモリ回路を提供することである。 An object of the present invention is to provide an image forming apparatus, a memory control circuit, and a memory circuit that can achieve a reduction in circuit scale and a reduction in processing time.

本発明の第１の局面に係る画像形成装置は、画像処理を行なうための画像データを記憶する画像処理領域を含むメモリと、装置の電源投入後に、画像処理領域に記憶される画像データに対し、画像処理を行なうための画像処理部と、装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、画像処理終了後に、画像処理領域に記憶される画像データを自動的に消去するメモリ制御回路と、画像処理部及びメモリ制御回路の動作を制御する制御手段と、を含む。このように、画像形成装置は、メモリチェックと画像データの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及び画像データの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較して制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。 An image forming apparatus according to a first aspect of the present invention includes a memory including an image processing area for storing image data for performing image processing, and image data stored in the image processing area after the apparatus is turned on. An image processing unit for performing image processing and a memory check for confirming whether the memory operates normally when the apparatus is turned on are automatically performed and stored in the image processing area after the image processing is completed. A memory control circuit for automatically erasing the image data, and a control means for controlling operations of the image processing unit and the memory control circuit. As described above, since the image forming apparatus performs the memory check and the erasure of the image data using the same circuit, the circuit scale mounted on the circuit board can be reduced. Accordingly, it is possible to reduce the size of the apparatus. Further, since the memory check and the erasure of the image data are performed by hardware, the occupation time of the control means can be shortened and the time required for each process can be shortened as compared with the case where it is performed by software.

好ましくは、メモリ制御回路は、ライトデータを生成するデータ生成手段と、メモリに対し、ライトデータを書込む書込手段と、メモリに書込まれたライトデータをリードデータとして読出す読出手段と、ライトデータとリードデータとを比較して、両者が一致するか否かを判定することで、メモリチェックを行なう比較手段と、を含み、書込手段は、ライトデータを画像処理領域に上書きすることで、画像処理領域に記憶される画像データを消去する。このように、メモリ制御回路は、同一のデータ生成手段によって生成されたライトデータを使用して、メモリチェックと画像データの消去とを行なうので、より一層効率良く各処理を行なうことができる。 Preferably, the memory control circuit includes data generation means for generating write data, writing means for writing the write data to the memory, reading means for reading the write data written in the memory as read data, Comparing means for performing a memory check by comparing the write data with the read data and determining whether or not they match, and the writing means overwrites the image processing area with the write data. Thus, the image data stored in the image processing area is erased. As described above, the memory control circuit uses the write data generated by the same data generation means to perform the memory check and the image data erasure, so that each process can be performed more efficiently.

より好ましくは、データ生成手段は、装置の電源投入時に、乱数データ、固定データ、及び、巡回データからなるグループからいずれかのパターンを選択し、選択したパターンに基づいてライトデータを生成する。このように、データ生成手段は、メモリチェックに使用するライトデータのパターンを、例えば、所望されるメモリチェックのレベル等に応じて選択して生成できるので、メモリチェックをより一層効果的に行なうことができる。 More preferably, when the apparatus is powered on, the data generation means selects any pattern from the group consisting of random number data, fixed data, and cyclic data, and generates write data based on the selected pattern. As described above, the data generation means can select and generate the write data pattern used for the memory check in accordance with, for example, a desired level of the memory check, so that the memory check can be performed more effectively. Can do.

さらに好ましくは、データ生成手段は、装置の電源投入時に、８ビット幅を示すＢＹＴＥ、３２ビット幅を示すＷＯＲＤ、６４ビット幅を示すＤＯＵＢＬＥＷＯＲＤ、及び、１２８ビット幅を示すＱＷＤからなるグループからいずれかのデータ幅を選択し、選択したデータ幅に基づいて、ライトデータを生成する。このように、データ生成手段は、メモリチェックに使用するライトデータのデータ幅を、例えば、メモリチェックを行なうアドレス範囲等に応じて選択して生成できるので、メモリチェックをより一層効率良く行なうことができる。 More preferably, when the device is powered on, the data generating means is any of a group consisting of BYTE indicating 8-bit width, WORD indicating 32-bit width, DOUBLE WORD indicating 64-bit width, and QWD indicating 128-bit width. The data width is selected, and write data is generated based on the selected data width. In this way, the data generation means can select and generate the data width of the write data used for the memory check according to, for example, the address range where the memory check is performed, so that the memory check can be performed more efficiently. it can.

さらに好ましくは、書込手段は、ライトデータを書込むアドレス範囲を選択し、メモリにおける、選択したアドレス範囲に対し、ライトデータを書込む。このように、書込み手段は、ライトデータを書き込むアドレス範囲を選択して書込むことができるので、所望のアドレス範囲に対し、メモリチェック等の処理を行なうことができる。したがって、より効率良くメモリチェック及びデータの消去を行なうことができる。 More preferably, the writing means selects an address range in which the write data is written, and writes the write data in the selected address range in the memory. As described above, the writing means can select and write the address range in which the write data is written, so that a process such as a memory check can be performed on the desired address range. Therefore, the memory check and data erasure can be performed more efficiently.

さらに好ましくは、画像形成装置は、メモリ制御回路と接続され、メモリ制御回路の動作を制御する信号を受ける入力端子、をさらに含む。このように、画像形成装置は、メモリ制御回路の動作制御をソフトウェア的に実行する制御手段と、ハードウェア的に実行する入力端子とを含むので、装置の状況に応じていずれかの方法を選択できる。したがって、より一層効率良くメモリチェックを行なうことができる。 More preferably, the image forming apparatus further includes an input terminal connected to the memory control circuit and receiving a signal for controlling the operation of the memory control circuit. As described above, since the image forming apparatus includes a control unit that executes operation control of the memory control circuit in software and an input terminal that executes in hardware, one of the methods is selected according to the state of the apparatus. it can. Therefore, the memory check can be performed more efficiently.

さらに好ましくは、画像形成装置は、入力端子と接続される外部制御手段をさらに含み、外部制御手段は、入力端子の動作を制御するとともに、メモリチェックの終了後、制御手段を起動する。このように、制御手段の起動前に、外部制御手段の制御によってメモリチェックを実行し、メモリチェック終了後に、起動に時間を要する制御手段を起動するので、メモリチェックに要する時間をより一層短縮することができる。 More preferably, the image forming apparatus further includes an external control unit connected to the input terminal. The external control unit controls the operation of the input terminal and activates the control unit after the memory check is completed. In this way, the memory check is executed under the control of the external control means before the control means is started, and the control means that takes time to start up is started after the memory check is completed, thereby further reducing the time required for the memory check. be able to.

さらに好ましくは、画像形成装置は、各部に対する電力の供給状態を通常モード又は省エネモードに設定する電源制御手段と、省エネモードから通常モードへの復帰時に、メモリチェックを行なうようにメモリ制御回路を制御する手段と、をさらに含む。これによって、省エネルギーモード（以下「省エネモード」と記す。）から通常モードへの復帰時においても、メモリチェックを実行できるようになるので、ユーザの利便性がさらに向上する。 More preferably, the image forming apparatus controls the memory control circuit so as to perform a memory check when returning from the energy saving mode to the normal mode, and a power supply control unit that sets a power supply state to each unit to the normal mode or the energy saving mode. And means for performing. As a result, the memory check can be executed even when returning from the energy saving mode (hereinafter referred to as “energy saving mode”) to the normal mode, which further improves user convenience.

本発明の第２の局面に係るメモリ制御回路は、所定の処理を行なうためのデータを記憶する処理領域を含むメモリを含む装置に設けられ、装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、所定の処理終了後に、処理領域に記憶されるデータを自動的に消去する。これによって、メモリチェックとデータの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及びデータの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してメモリ制御回路の動作制御を行なう制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。 A memory control circuit according to a second aspect of the present invention is provided in a device including a memory including a processing area for storing data for performing predetermined processing, and whether the memory operates normally when the device is turned on. A memory check for confirming whether or not is performed is automatically performed, and data stored in the processing area is automatically deleted after a predetermined process is completed. As a result, the memory check and the data erasure are performed using the same circuit, so that the circuit scale mounted on the circuit board can be reduced. Accordingly, it is possible to reduce the size of the apparatus. In addition, since the memory check and data erasure are performed by hardware, the occupation time of the control means for controlling the operation of the memory control circuit can be shortened and the time required for each process can be shortened as compared with the case where it is performed by software. .

本発明の第３の局面に係るメモリ回路は、所定の処理を行なうためのデータを記憶する処理領域を含むメモリと、メモリを備える装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、所定の処理終了後に、処理領域に記憶されるデータを自動的に消去するメモリ制御回路と、を含む。これによって、メモリチェックとデータの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及びデータの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してメモリ制御回路の動作制御を行なう制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。 A memory circuit according to a third aspect of the present invention includes a memory including a processing area for storing data for performing predetermined processing, and whether or not the memory operates normally when a device including the memory is turned on. A memory control circuit that automatically performs a memory check to be confirmed and automatically erases data stored in the processing area after completion of a predetermined process. As a result, the memory check and the data erasure are performed using the same circuit, so that the circuit scale mounted on the circuit board can be reduced. Accordingly, it is possible to reduce the size of the apparatus. In addition, since the memory check and data erasure are performed by hardware, the occupation time of the control means for controlling the operation of the memory control circuit can be shortened and the time required for each process can be shortened as compared with the case where it is performed by software. .

本発明によれば、画像形成装置は、メモリチェックと画像データの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及び画像データの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較して制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。 According to the present invention, the image forming apparatus performs the memory check and the erasure of the image data by using the same circuit, so that the circuit scale mounted on the circuit board can be reduced. Accordingly, it is possible to reduce the size of the apparatus. Further, since the memory check and the erasure of the image data are performed by hardware, the occupation time of the control means can be shortened and the time required for each process can be shortened as compared with the case where it is performed by software.

複合機コントロール基板の構成を示すブロック図である。2 is a block diagram illustrating a configuration of a multifunction machine control board. FIG. ＣＰＵによって実行される、全メモリチェック処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。It is a figure which shows the control structure of the program for implement | achieving all the memory check processes performed by CPU in the format of a flowchart. 設定レジスタのレジスタマップを示す表である。It is a table | surface which shows the register map of a setting register. メモリコントローラの構成及びその動作の流れを示すブロック図である。It is a block diagram which shows the structure of a memory controller, and the flow of its operation | movement. 全メモリチェック処理時におけるメモリコントローラの動作の流れを示すタイミングチャートである。It is a timing chart which shows the flow of operation of a memory controller at the time of all memory check processing. プリント処理時におけるメモリコントローラの動作の流れを示すタイミングチャートである。6 is a timing chart showing a flow of operation of the memory controller during print processing. 実施の形態の変形例に係る複合機コントロール基板の構成を示すブロック図である。It is a block diagram which shows the structure of the multifunctional device control board which concerns on the modification of embodiment.

以下の説明及び図面においては、同一の部品には同一の参照符号及び名称を付してある。それらの機能も同様である。したがって、それらについての詳細な説明は繰返さない。なお、以下の説明では、各信号及び端子の状態について、アクティブの状態を「Ｈ（Ｈｉｇｈの頭文字）」で示し、非アクティブの状態を「Ｌ（Ｌｏｗの頭文字）」で示す。 In the following description and drawings, the same reference numerals and names are assigned to the same components. Their functions are also the same. Therefore, detailed description thereof will not be repeated. In the following description, for each signal and terminal state, the active state is indicated by “H (acronym for high)” and the inactive state is indicated by “L (acronym for low)”.

本実施の形態に係るデジタル複合機は、後述する複合機コントロール基板、原稿画像を読取るスキャナ部、画像データに基づいて画像を形成するプリンタ部、及び、液晶ディスプレイとタッチパネルとを重ねて構成される操作パネル等を含む。デジタル複合機は、上述した各部を動作させることによって、ユーザの入力操作による操作パネルからの指示に応じて、原稿画像を読取り記録用紙に画像を印刷するプリント処理、及び、原稿画像を読取り外部装置に画像データを送信するファクシミリ処理等を行なう。 The digital multi-function peripheral according to the present embodiment is configured by superposing a multi-function peripheral control board (to be described later), a scanner section for reading a document image, a printer section for forming an image based on image data, and a liquid crystal display and a touch panel. Including operation panel. The digital multi-function peripheral operates the above-described units to print a document image and print an image on a recording sheet according to an instruction from an operation panel by a user input operation, and an external device that reads the document image and reads the document image Facsimile processing for transmitting image data to the camera.

図１は、複合機コントロール基板１０の構成を示すブロック図である。図１を参照して、複合機コントロール基板１０は、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）２０、ＲＯＭ（Ｒｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）３０、メモリ４０、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）７０とのインターフェイスをとるＳＡＴＡ（ＳｅｒｉａｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）５０、及び、ＳＯＣ（ＳｙｓｔｅｍＯｎａＣｈｉｐ）６０を搭載する。 FIG. 1 is a block diagram showing a configuration of the multifunction machine control board 10. Referring to FIG. 1, an MFP control board 10 has an ASIC (Application Specific Integrated Circuit) 20, a ROM (Read-Only Memory) 30, a memory 40, and an HDD (Hard Disk Drive) 70 as an SATA (Serial Drive). An Advanced Technology Attachment (SOC) 50 and an SOC (System On a Chip) 60 are mounted.

ＡＳＩＣ２０は、デジタル複合機全体の動作を制御する制御システムを実行する。ＡＳＩＣ２０は、ＣＰＵ１００、メモリコントローラ２００、及び、複数の画像処理部３００を含む。以下の説明及び図面において、個々の画像処理部３００を区別する場合には、アルファベットを参照符号の末尾に付し、総称する場合は参照符号のみで表わす。また、図１には画像処理部３００を２つのみ図示するが、実際には多数存在する。 The ASIC 20 executes a control system that controls the operation of the entire digital multi-function peripheral. The ASIC 20 includes a CPU 100, a memory controller 200, and a plurality of image processing units 300. In the following description and drawings, when distinguishing individual image processing units 300, alphabets are added to the end of the reference numerals, and when referring collectively, only the reference numerals are used. Further, only two image processing units 300 are illustrated in FIG.

ＣＰＵ１００には、ＢＵＳライン（図示せず。）が接続されており、このＢＵＳラインには、ＲＯＭ３０、ＳＡＴＡ５０、メモリコントローラ２００、及び、画像処理部３００が電気的に接続される。ＣＰＵ１００は、操作パネル（図示せず。）等からの指示に応じて各種コンピュータプログラムを実行してデジタル複合機の各部の動作を制御することで、例えば、画像処理部３００に対する命令、メモリコントローラ２００へのアクセス、及び、ＨＤＤ７０からメモリ４０へのデータ転送等の所望の処理を実行する。上記の各種コンピュータプログラムは、予めＲＯＭ３０又はＨＤＤ７０に記憶されており、所望の処理の実行時において、当該ＲＯＭ３０又はＨＤＤ７０から読出されてメモリ４０に転送される。ＣＰＵ１００は、ＣＰＵ１００内のプログラムカウンタ（図示せず。）と呼ばれるレジスタに格納された値によって指定される、メモリ４０内のアドレスからプログラムの命令を読出し、解釈する。ＣＰＵ１００はまた、読出された命令によって指定されるアドレスから演算に必要なデータを読出し、そのデータに対し命令に対応する演算を実行する。実行の結果も、メモリ４０、ＨＤＤ７０及びＣＰＵ１００内のレジスタ等の、命令によって指定されるアドレスに格納される。 A BUS line (not shown) is connected to the CPU 100, and the ROM 30, the SATA 50, the memory controller 200, and the image processing unit 300 are electrically connected to the BUS line. The CPU 100 executes various computer programs in accordance with instructions from an operation panel (not shown) or the like to control the operation of each unit of the digital multi-function peripheral, for example, commands to the image processing unit 300, the memory controller 200, and the like. And a desired process such as data transfer from the HDD 70 to the memory 40 is executed. The various computer programs are stored in advance in the ROM 30 or the HDD 70, and are read from the ROM 30 or the HDD 70 and transferred to the memory 40 when a desired process is executed. The CPU 100 reads and interprets a program instruction from an address in the memory 40 specified by a value stored in a register called a program counter (not shown) in the CPU 100. CPU 100 also reads data necessary for the operation from the address specified by the read instruction, and executes an operation corresponding to the instruction on the data. The execution result is also stored at an address specified by the instruction, such as a register in the memory 40, the HDD 70, and the CPU 100.

ＲＯＭ３０は、デジタル複合機の一般的な動作を実現するためのコンピュータプログラムとともに、後述する全メモリチェック処理を実現するためのコンピュータプログラムを記憶する。ＨＤＤ７０は、各種コンピュータプログラムとともに、画像データ等を含む各種データを記憶する。 The ROM 30 stores a computer program for realizing a general operation of the digital multi-function peripheral and a computer program for realizing all memory check processing described later. The HDD 70 stores various data including image data together with various computer programs.

メモリコントローラ２００は、メモリ４０に対してアクセスを行ない、メモリ４０に対するライトデータの書込み及びリードデータの読出し等を行なう回路である。メモリコントローラ２００は、ＣＰＵ１００及びメモリ４０と、ＢＵＳライン（図示せず。）を介して電気的に接続されるとともに、メモリチェックスタート端子及びチェックモード端子と電気的に接続される。メモリコントローラ２００は、デジタル複合機の電源投入時に、対象のメモリの全てのアドレス範囲に対してメモリチェックを自動的に行なう全メモリチェック機能を有する。メモリチェックの結果は、全メモリチェック完了信号等の信号によって、ＣＰＵ１００又はＳＯＣ６０に対して通知される。メモリコントローラ２００はさらに、画像処理部３００による画像処理終了後に、メモリ４０の画像処理領域４０４に記憶される画像データを自動的に消去する画像領域データ消去機能を有する。メモリコントローラ２００の詳細な構成については後述する。 The memory controller 200 is a circuit that accesses the memory 40, writes write data to the memory 40, reads read data, and the like. The memory controller 200 is electrically connected to the CPU 100 and the memory 40 via a BUS line (not shown), and is electrically connected to a memory check start terminal and a check mode terminal. The memory controller 200 has an all memory check function that automatically performs a memory check for all address ranges of the target memory when the digital multifunction peripheral is turned on. The result of the memory check is notified to the CPU 100 or the SOC 60 by a signal such as an all memory check completion signal. The memory controller 200 further has an image area data erasing function for automatically erasing image data stored in the image processing area 404 of the memory 40 after the image processing by the image processing unit 300 is completed. A detailed configuration of the memory controller 200 will be described later.

画像処理部３００は、ＭＰＵ（図示せず。）を含む。画像処理部３００は、メモリ４０の画像処理領域４０４に記憶される画像データに対して、例えば、ＪＢＩＧ（ＪｏｉｎｔＢｉ−ｌｅｖｅｌＩｍａｇｅＥｘｐｅｒｔｓＧｒｏｕｐ）圧縮処理、ＪＰＥＧ（ＪｏｉｎｔＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔｓＧｒｏｕｐ）圧縮処理、画像回転処理、及び、変倍処理等の所定の画像処理を施して、所定の階調の出力画像データを生成する。そして、生成した出力画像データを、出力画像データに基づく画像形成を行なうプリンタ部（図示せず。）に対して出力する。 The image processing unit 300 includes an MPU (not shown). The image processing unit 300 performs, for example, JBIG (Joint Bi-level Image Experts Group) compression processing, JPEG (Joint Photographic Experts Group) compression processing, image rotation on the image data stored in the image processing area 404 of the memory 40. Predetermined image processing such as processing and scaling processing is performed to generate output image data of a predetermined gradation. The generated output image data is output to a printer unit (not shown) that performs image formation based on the output image data.

メモリ４０は、ＤＤＲメモリ等からなるメモリである。メモリ４０は、制御システムの実行に使用される各種データを記憶するシステム領域４０２、及び、画像処理を行なうための画像データを記憶する画像処理領域４０４を提供する。メモリ４０は、デジタル複合機の電源投入時に行なわれる全メモリチェック処理の対象となるメモリである。 The memory 40 is a memory composed of a DDR memory or the like. The memory 40 provides a system area 402 for storing various data used for execution of the control system, and an image processing area 404 for storing image data for performing image processing. The memory 40 is a memory that is a target of all memory check processing performed when the power of the digital multi-function peripheral is turned on.

ＳＯＣ６０は、ＡＳＩＣ２０外部からメモリコントローラ２００の制御を行なう。ＳＯＣ６０は、メモリチェックスタート端子及びチェックモード端子を介してメモリコントローラ２００と電気的に接続される。ＳＯＣ６０は、デジタル複合機の電源投入時であって、ＣＰＵ１００が起動していない場合（例えば、ＣＰＵ１００が省エネモードで待機している場合等）には、図３を参照して後述するモード設定レジスタのビット［１：０］（レジスタのビット１からビット０までの範囲を示す。以下同じ。）に設定される値に従って、所望の値をチェックモード端子に入力するとともに、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、例えば、全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、電気的に接続されるＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動する。 The SOC 60 controls the memory controller 200 from the outside of the ASIC 20. The SOC 60 is electrically connected to the memory controller 200 via a memory check start terminal and a check mode terminal. The SOC 60 is a mode setting register to be described later with reference to FIG. 3 when the power of the digital multi-function peripheral is turned on and the CPU 100 is not activated (for example, when the CPU 100 is waiting in the energy saving mode). In accordance with the value set in bits [1: 0] (indicating the range from bit 1 to bit 0 of the register; the same applies hereinafter), a desired value is input to the check mode terminal and the memory check start terminal is set to “ Set to “H”. In response to this, the memory controller 200 executes, for example, all memory check processing in accordance with the value input from the check mode terminal, and after the completion of all memory check processing, outputs the all memory check completion signal set to “H”. Output to the SOC 60. When an all memory check completion signal set to “H” is input, the SOC 60 outputs a reset signal to the electrically connected CPU 100. When the reset signal is input, the CPU 100 is reset and activated.

〈ソフトウェア構成〉
（全メモリチェック処理）
図２は、ＣＰＵ１００によって実行される、全メモリチェック処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。上記したように、ＲＯＭ３０に記憶されるコンピュータプログラムは、全メモリチェック処理を実行するようにプログラミングされている。ＣＰＵ１００によって実行される、全メモリチェック処理を実現するためのプログラムは、デジタル複合機の電源が投入されることによって起動される。 <Software configuration>
(All memory check processing)
FIG. 2 is a flowchart showing a control structure of a program for realizing the all memory check process executed by the CPU 100. As described above, the computer program stored in the ROM 30 is programmed to execute the entire memory check process. A program for executing the all-memory check process executed by the CPU 100 is activated when the power of the digital multi-function peripheral is turned on.

図２を参照して、このプログラムは、全メモリチェック処理及び画像領域データ消去処理の実行トリガとなる自動チェック開始信号を「Ｈ」に設定するステップＳ１０１と、全メモリチェック完了信号が「Ｈ」に設定されるまで待機するステップＳ１０２と、ステップＳ１０２において、全メモリチェック完了信号が「Ｈ」に設定されたと判定された場合（ＹＥＳの場合）に実行され、入力されたメモリチェックＮＧ信号が「Ｈ」に設定されているか否かを判定するステップＳ１０３と、を含む。ステップＳ１０３において、メモリチェックＮＧ信号が「Ｈ」に設定されていないと判定された場合（ＮＯの場合）、すなわち、メモリエラーが発生していない場合には、本プログラムは終了する。 Referring to FIG. 2, in this program, step S101 for setting an automatic check start signal as an execution trigger for all memory check processing and image area data erasing processing to “H” and all memory check completion signal “H” are set. In step S102 that waits until it is set to, and in step S102, when it is determined that all memory check completion signals are set to “H” (in the case of YES), the input memory check NG signal is “ Step S103 for determining whether or not “H” is set. If it is determined in step S103 that the memory check NG signal is not set to “H” (NO), that is, if a memory error has not occurred, the program ends.

このプログラムはさらに、ステップＳ１０３において、メモリチェックＮＧ信号が「Ｈ」に設定されていると判定された場合（ＹＥＳの場合）、すなわち、メモリエラーが発生した場合に実行され、操作パネル（図示せず。）に対してメモリエラーが発生した旨のエラーメッセージを表示することで、エラー処理を実行するステップＳ１０４を含む。 This program is further executed in step S103 when it is determined that the memory check NG signal is set to “H” (in the case of YES), that is, when a memory error occurs, and an operation panel (not shown) is executed. In step S104, an error message indicating that a memory error has occurred is displayed.

ここで、メモリコントローラ２００内の後述するレジスタ部２０５（図４参照）に含まれる、設定レジスタについて説明する。図３は、設定レジスタのレジスタマップを示す表である。図３を参照して、設定レジスタは、自動チェック開始設定レジスタ、モード設定レジスタ、書込みパターン設定レジスタ、メモリ領域スタートアドレスレジスタ、メモリ領域エンドアドレスレジスタ、及び、データ幅設定レジスタ、を含む。 Here, a setting register included in a later-described register unit 205 (see FIG. 4) in the memory controller 200 will be described. FIG. 3 is a table showing a register map of the setting register. Referring to FIG. 3, the setting register includes an automatic check start setting register, a mode setting register, a write pattern setting register, a memory area start address register, a memory area end address register, and a data width setting register.

自動チェック開始設定レジスタのアドレスは「００００００００Ｈ」であり、そのビット［０］の値は自動チェック開始信号である。すなわち、このビットの値が「０」であれば自動チェック開始信号は「Ｌ」であり、「１」であれば自動チェック開始信号は「Ｈ」である。 The address of the automatic check start setting register is “00000000H”, and the value of bit [0] is an automatic check start signal. That is, if the value of this bit is “0”, the automatic check start signal is “L”, and if it is “1”, the automatic check start signal is “H”.

モード設定レジスタはアドレス「０００００００４Ｈ」であり、メモリコントローラ２００の動作を設定する。モード設定レジスタのビット［１：０］の値が「００」であれば、ＣＰＵ１００又は画像処理部３００からの通常のメモリアクセスを制御する通常メモリアクセスモードであり、「０１」であれば、ＣＰＵ１００による制御システム起動前に全メモリチェック処理を行ない、制御システム起動後に画像領域データ消去処理を自動で行なうようにメモリコントローラ２００を制御する自動設定モードであり、「１０」であれば、メモリコントローラ２００の起動後に、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲のメモリチェックを実行するようにメモリコントローラ２００を制御するメモリチェックモードであり、「１１」であれば、メモリ４０の、メモリ領域スタートレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲にデータを書込むように、メモリコントローラ２００を制御するメモリ書込みモードである。 The mode setting register has an address “00000004H” and sets the operation of the memory controller 200. If the value of bit [1: 0] of the mode setting register is “00”, it is a normal memory access mode for controlling normal memory access from the CPU 100 or the image processing unit 300. If it is “01”, the CPU 100 This is an automatic setting mode in which the memory controller 200 is controlled so that the entire memory check process is performed before the control system is activated and the image area data erasure process is automatically performed after the control system is activated. Is the memory check mode in which the memory controller 200 is controlled to execute the memory check in the address range specified by the memory area start address register and the memory area end address register. Memory area start register To write the data at the address range specified by the data and a memory area end address register, a memory write mode for controlling the memory controller 200.

書込みパターン設定レジスタはアドレス「０００００００８Ｈ」であり、全メモリチェック処理時に、メモリ４０に書込むライトデータのパターンを規定する。パターン設定レジスタのビット［１：０］の値が「００」であれば、固定データをライトデータとして書込むことを指定する固定データ書込みモードであり、「０１」であれば、ランダムデータをライトデータとして書込むことを指定する乱数モードであり、「１０」であれば、巡回データをライトデータとして書込むことを指定する巡回データモードである。ここで、固定データとは、アドレス「０００６」に予め記憶されるデータである。ランダムデータとは、ランダムな数値からなるデータである。巡回データとは、１，２，３，４…等の、規則的に繰返される所定の数値からなるデータである。 The write pattern setting register has an address “00000008H” and defines a pattern of write data to be written in the memory 40 at the time of all memory check processing. If the value of bit [1: 0] of the pattern setting register is “00”, this is a fixed data write mode that specifies that fixed data is written as write data. If “01”, random data is written. This is a random number mode for designating writing as data, and if it is “10”, it is a cyclic data mode for designating writing cyclic data as write data. Here, the fixed data is data stored in advance at the address “0006”. Random data is data consisting of random numerical values. The cyclic data is data composed of predetermined numerical values such as 1, 2, 3, 4,.

メモリ領域スタートアドレスレジスタはアドレス「０００００００ＡＨ」であり、そのビット［３１：０］はデータの書込み又は読出しを開始するアドレスを指定する。メモリ領域エンドアドレスレジスタはアドレス「０００００００ＥＨ」であり、そのビット［３１：０］はデータの書込み又は読出しを終了するアドレスを指定する。メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって、メモリチェック及びデータ消去を行なうアドレス範囲が設定される。 The memory area start address register has an address “0000000AH”, and its bits [31: 0] designate an address at which data writing or reading is started. The memory area end address register has an address “0000000EH”, and its bit [31: 0] designates an address at which data writing or reading ends. An address range for performing memory check and data erasure is set by the memory area start address register and the memory area end address register.

データ幅設定レジスタはアドレス「００００００１２Ｈ」であり、全メモリチェック処理及び画像領域データ消去処理時等において生成されるライトデータのデータ幅を規定する。すなわち、データ幅設定レジスタのビット［１：０］の値が「００」であれば、３２ビット幅のライトデータの生成を指定するＷＯＲＤアクセスモードであり、「０１」であれば、８ビット幅のライトデータの生成を指定するＢＹＴＥアクセスモードであり、「１０」であれば、６４ビット幅のライトデータの生成を指定するＤＯＵＢＬＥＷＯＲＤアクセスモードであり、「１１」であれば、１２８ビット幅のライトデータの生成を指定するＱＷＤアクセスモードである。 The data width setting register has an address “00000012H”, and defines the data width of the write data generated during all memory check processing and image area data erasing processing. That is, if the value of the bit [1: 0] of the data width setting register is “00”, it is a WORD access mode for designating generation of 32-bit width write data, and if it is “01”, it is an 8-bit width. This is a BYTE access mode that specifies the generation of write data, and if it is “10”, it is a DOUBLE WORD access mode that specifies the generation of 64-bit width write data. If it is “11”, it is a 128-bit width. This is a QWD access mode for designating generation of write data.

設定レジスタの値は、デジタル複合機の起動時等に予め設定される。また、ＳＯＣ６０によるメモリコントローラ２００の制御時には、モード設定レジスタのビット［１：０］に対応する値が、チェックモード端子に入力される。 The value of the setting register is set in advance when the digital multi-function peripheral is started up. When the memory controller 200 is controlled by the SOC 60, a value corresponding to bits [1: 0] of the mode setting register is input to the check mode terminal.

図４は、メモリコントローラ２００の構成及びその動作の流れを示すブロック図である。図４を参照して、メモリコントローラ２００は、スタート信号生成部２０１、データ生成部２０２、メモリライト／リード部２０３、データ比較部２０４、及び、レジスタ部２０５を含む。 FIG. 4 is a block diagram showing the configuration of the memory controller 200 and the flow of its operation. Referring to FIG. 4, the memory controller 200 includes a start signal generation unit 201, a data generation unit 202, a memory write / read unit 203, a data comparison unit 204, and a register unit 205.

スタート信号生成部２０１は、通常は全メモリチェック処理の実行トリガとなる全メモリチェック開始信号を「Ｌ」レベルとしているが、自動チェック開始信号が「Ｈ」レベルに立ち上がったことに応答して、全メモリチェック開始信号を１クロックの間だけ「Ｈ」レベルに設定してデータ生成部２０２及びメモリライト／リード部２０３に対して出力する。スタート信号生成部２０１は、画像データ転送処理の実行トリガとなる画像処理開始信号を「Ｈ」又は「Ｌ」に設定してメモリライト／リード部２０３に対して出力する。スタート信号生成部２０１は、画像領域データ消去処理の実行トリガとなる画像領域データ消去開始信号を「Ｈ」又は「Ｌ」に設定してデータ生成部２０２及びメモリライト／リード部２０３に対して出力する。 The start signal generation unit 201 normally sets the all memory check start signal serving as an execution trigger for the all memory check processing to the “L” level, but in response to the automatic check start signal rising to the “H” level, All memory check start signals are set to the “H” level only for one clock and output to the data generation unit 202 and the memory write / read unit 203. The start signal generation unit 201 sets an image processing start signal serving as an execution trigger for image data transfer processing to “H” or “L” and outputs the signal to the memory write / read unit 203. The start signal generation unit 201 sets an image region data erasure start signal serving as an execution trigger for the image region data erasure processing to “H” or “L” and outputs the signal to the data generation unit 202 and the memory write / read unit 203. To do.

データ生成部２０２は、全メモリチェック開始信号が１クロック間「Ｈ」に設定されたことに応答して、書込みパターン設定レジスタ及びデータ幅設定レジスタにてそれぞれ設定されるパターン及びデータ幅に従って、乱数データ、固定データ、及び、巡回データのうちのいずれかのパターンのデータであって、ＢＹＴＥ、ＷＯＲＤ、ＤＯＵＢＬＥＷＯＲＤ及びＱＵＡＤＷＯＲＤのうちのいずれかのデータ幅を有する全メモリチェック用データをライトデータとして生成する。生成された全メモリチェック用データは、メモリライト／リード部２０３に対して出力されるとともに、メモリライト／リード部２０３が指示するタイミングに従って、データ比較部２０４に対して出力される。 In response to the all memory check start signal being set to “H” for one clock, the data generation unit 202 generates random numbers according to the patterns and data widths set in the write pattern setting register and the data width setting register, respectively. All memory check data having a data width of any one of BYTE, WORD, DOUBLEWORD, and QUADWORD are generated as write data, which is data in any pattern of data, fixed data, and cyclic data . The generated all memory check data is output to the memory write / read unit 203 and also output to the data comparison unit 204 in accordance with the timing instructed by the memory write / read unit 203.

データ生成部２０２は、また、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、消去用データをライトデータとして生成する。消去用データとしては、例えば、白の画像を表す白データを使用できる。生成された消去用データは、メモリライト／リード部２０３に対して出力される。 The data generation unit 202 also generates erasure data as write data in response to the image region data erasure start signal falling from “H” to “L”. As the erasure data, for example, white data representing a white image can be used. The generated erasure data is output to the memory write / read unit 203.

メモリライト／リード部２０３は、メモリライトイネーブル信号及びメモリリードイネーブル信号を「Ｈ」又は「Ｌ」に設定してメモリ４０に対して出力する。メモリライト／リード部２０３は、メモリ４０にデータを書込む際には、メモリライトイネーブル信号を「Ｈ」に設定するとともに、ライトデータ及びメモリアドレスデータをメモリ４０に対して出力することで、メモリ４０の所定のアドレス範囲にライトデータを書込む。上記したメモリアドレスデータとは、メモリ４０におけるデータの書込み又は読出しを行なう領域のアドレスを指定するデータであって、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲に基づいて生成されるデータである。メモリライト／リード部２０３は、メモリ４０からデータを読出す際には、メモリリードイネーブル信号を「Ｈ」に設定するとともに、メモリアドレスデータをメモリ４０に対して出力することで、メモリ４０の所定のアドレス範囲に書込まれたライトデータを、リードデータとして読出す。 The memory write / read unit 203 sets the memory write enable signal and the memory read enable signal to “H” or “L” and outputs them to the memory 40. When writing data to the memory 40, the memory write / read unit 203 sets the memory write enable signal to “H” and outputs the write data and the memory address data to the memory 40. Write data is written to 40 predetermined address ranges. The memory address data described above is data for designating the address of the area where data is written or read in the memory 40, and is generated based on the address range designated by the memory area start address register and the memory area end address register. Data. When reading data from the memory 40, the memory write / read unit 203 sets the memory read enable signal to “H” and outputs the memory address data to the memory 40, thereby Write data written in the address range is read as read data.

メモリライト／リード部２０３は、また、全メモリチェック完了信号、画像処理完了信号、及び、データ消去完了信号を「Ｈ」又は「Ｌ」に設定して、レジスタ部２０５に対して出力する。メモリライト／リード部２０３は、さらに、メモリ４０からリードデータを読出すタイミングの調整、及び、読出したリードデータを比較用データとしてデータ比較部２０４に与えるタイミングの調整等を行なう。 The memory write / read unit 203 also sets the all memory check completion signal, the image processing completion signal, and the data erasure completion signal to “H” or “L” and outputs them to the register unit 205. The memory write / read unit 203 further adjusts the timing of reading the read data from the memory 40, adjusts the timing of giving the read data read to the data comparison unit 204 as comparison data, and the like.

データ比較部２０４は、データ生成部２０２から入力される全メモリチェック用データと、メモリライト／リード部２０３から入力される比較用データであるリードデータとを比較して、両者が一致するか否かを判定するとともに、判定結果に基づいて、メモリチェックＮＧ信号をレジスタ部２０５に対して出力する。すなわち、データ比較部２０４は、全メモリチェック用データと対応するリードデータとが一致していれば何もせず、両者が一致していなければメモリチェックＮＧ信号を「Ｈ」に設定する。これによって、メモリ４０に異常がなければメモリチェックＮＧ信号は「Ｌ」のままとなり、メモリ４０に異常が発生していれば、メモリチェック信号は「Ｈ」となる。 The data comparison unit 204 compares all the memory check data input from the data generation unit 202 with the read data that is comparison data input from the memory write / read unit 203, and determines whether or not they match. And a memory check NG signal is output to the register unit 205 based on the determination result. In other words, the data comparison unit 204 does nothing if all the memory check data matches the corresponding read data, and sets the memory check NG signal to “H” if they do not match. Accordingly, if there is no abnormality in the memory 40, the memory check NG signal remains “L”, and if there is an abnormality in the memory 40, the memory check signal becomes “H”.

レジスタ部２０５は、各種処理結果を格納する記憶領域を提供するとともに、上記した設定レジスタを含む。レジスタ部２０５は、入力されたメモリチェックＮＧ信号及びデータ消去完了信号を格納する。レジスタ部２０５は、メモリライト／リード部２０３から入力される全メモリチェック完了信号及びメモリチェックＮＧ信号、画像処理完了信号、並びに、データ消去完了信号を、ＣＰＵ１００に対して与える。 The register unit 205 provides a storage area for storing various processing results and includes the above-described setting register. The register unit 205 stores the input memory check NG signal and data erasure completion signal. The register unit 205 provides the CPU 100 with all memory check completion signals, memory check NG signals, image processing completion signals, and data erasure completion signals input from the memory write / read unit 203.

〈動作〉
本実施の形態に係るデジタル複合機は、全メモリチェック処理及びプリント処理時において、以下のように動作する。なお、以下に示す動作を除く動作は、従来の一般的なデジタル複合機の動作と同じである。 <Operation>
The digital multi-function peripheral according to the present embodiment operates as follows during all memory check processing and print processing. The operations other than the operations described below are the same as those of a conventional general digital multi-function peripheral.

（全メモリチェック処理時の動作）
図５は、全メモリチェック処理時におけるメモリコントローラ２００の動作の流れを示すタイミングチャートである。図５を参照して、デジタル複合機の電源が投入されると、各信号は「Ｌ」に初期化される。 (Operation during all memory check processing)
FIG. 5 is a timing chart showing the operation flow of the memory controller 200 during the all-memory check process. Referring to FIG. 5, when the power of the digital multi-function peripheral is turned on, each signal is initialized to “L”.

電源投入直後の時刻Ｔ０において、ＣＰＵ１００は、自動チェック開始設定レジスタのビット［０］に「１」を書込む。この設定に応答して、スタート信号生成部２０１は、時刻Ｔ１において、全メモリチェック開始信号を「Ｈ」に設定し、時刻Ｔ２において再び「Ｌ」に設定する。すなわち、全メモリチェック開始信号は１クロック間だけ「Ｈ」に設定される。 At time T0 immediately after power-on, the CPU 100 writes “1” to bit [0] of the automatic check start setting register. In response to this setting, the start signal generation unit 201 sets the all memory check start signal to “H” at time T1 and sets it to “L” again at time T2. That is, all memory check start signals are set to “H” only for one clock.

データ生成部２０２は、全メモリチェック開始信号が「Ｈ」に設定されたことに応答して、書込みパターン設定レジスタ及びデータ幅設定レジスタにてそれぞれ設定されるパターン及びデータ幅に従って、乱数データ、固定データ、及び、巡回データのうちのいずれかのパターンのデータであって、ＢＹＴＥ、ＷＯＲＤ、ＤＯＵＢＬＥＷＯＲＤ及びＱＵＡＤＷＯＲＤのうちのいずれかのデータ幅を有する全メモリチェック用データＤ０〜ＤＮ…（以下の説明では、図及び説明を明りょうにするためＮ＝４として説明することとし、全メモリチェック用データを「チェック用データＤ０〜Ｄ４」と記す。なお、一度に書込むデータ量に応じてＮの値が定まることはいうまでもない。）をライトデータとして生成する。生成されたチェック用データＤ０〜Ｄ４は、メモリライト／リード部２０３に対して出力される。 In response to the all memory check start signal being set to “H”, the data generation unit 202 fixes the random number data according to the pattern and data width set in the write pattern setting register and the data width setting register, respectively. Data and cyclic data, all memory check data D0 to DN having a data width of BYTE, WORD, DOUBLEWORD, and QUADWORD (in the following description) In order to clarify the figure and explanation, it is assumed that N = 4, and all the memory check data is referred to as “check data D0 to D4.” Note that the value of N depends on the amount of data written at one time. Needless to say, is generated as write data. The generated check data D0 to D4 are output to the memory write / read unit 203.

メモリライト／リード部２０３は、全メモリチェック開始信号が「Ｈ」に設定されたことに応答して、時刻Ｔ２から時刻Ｔ７までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に設定するとともに、チェック用データＤ０〜Ｄ４、及び、メモリアドレスデータＡ０〜Ａ４をメモリ４０に対して出力する。このとき、生成されるメモリアドレスの範囲は、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタとは無関係であり、メモリ４０の全アドレス範囲にチェック用データが書込まれる。 The memory write / read unit 203 sets the memory write enable signal to “H” for 5 clocks from time T2 to time T7 in response to the all memory check start signal being set to “H”. At the same time, the check data D0 to D4 and the memory address data A0 to A4 are output to the memory 40. At this time, the range of the generated memory address is independent of the memory area start address register and the memory area end address register, and the check data is written in the entire address range of the memory 40.

チェック用データＤ０〜Ｄ４の書込終了後、ライトイネーブル信号は「Ｌ」に立下がり、予め定める所定時間（本実施の形態では、時刻Ｔ７から時刻Ｔ８までの１クロックの間）が経過した後、時刻Ｔ８から時刻Ｔ１３までの５クロックの間、メモリライト／リード部２０３は、今度はメモリリードイネーブル信号を「Ｈ」に設定するとともに、上記と同様の全アドレス範囲を示すメモリアドレスデータＡ０〜Ａ４をメモリ４０に対して出力する。これによって、メモリ４０の全アドレス範囲に書込まれたチェック用データＤ０〜Ｄ４が、リードデータＤ０〜Ｄ４として読出される。読出されたリードデータＤ０〜Ｄ４はデータ比較部２０４に与えられる。 After the writing of the check data D0 to D4, the write enable signal falls to “L” and after a predetermined time (in the present embodiment, one clock from time T7 to time T8) has elapsed. During the five clocks from time T8 to time T13, the memory write / read unit 203 sets the memory read enable signal to “H” this time, and the memory address data A0 to A0 indicating the entire address range as described above. A4 is output to the memory 40. As a result, the check data D0 to D4 written in the entire address range of the memory 40 are read as read data D0 to D4. The read data D0 to D4 read out is applied to the data comparison unit 204.

リードデータＤ０〜Ｄ４の読出しに同期して、データ生成部２０２は、チェック用データＤ０〜Ｄ４を比較用データとしてデータ比較部２０４に対して順次出力する。データ比較部２０４は、入力された、リードデータＤ０〜Ｄ４とチェック用データＤ０〜Ｄ４とを比較して、両者が一致するか否かを判定する。データ比較部２０４は、判定結果に基づいて、メモリチェックＮＧ信号をレジスタ部２０５に対して出力する。すなわち、データ比較部２０４は、リードデータ（例えばリードデータＤ２）と、対応する比較用データ（比較用データＤ２）とが一致していれば何もせず、両者が一致していなければメモリチェックＮＧ信号を「Ｈ」に設定する。これによって、メモリに異常がなければメモリチェックＮＧ信号は「Ｌ」のままとなり、メモリに異常が発生していれば、そのアドレス（例えばアドレスＡ２）での比較が行なわれるタイミング（例えば時刻Ｔ１０）でメモリチェックＮＧ信号が「Ｈ」となり、メモリエラーが発生したことが示される。レジスタ部２０５は、このメモリチェックＮＧ信号を格納し、ＣＰＵ１００に対して与える。 In synchronization with the reading of the read data D0 to D4, the data generation unit 202 sequentially outputs the check data D0 to D4 to the data comparison unit 204 as comparison data. The data comparison unit 204 compares the input read data D0 to D4 with the check data D0 to D4 and determines whether or not they match. The data comparison unit 204 outputs a memory check NG signal to the register unit 205 based on the determination result. That is, the data comparison unit 204 does nothing if the read data (for example, read data D2) and the corresponding comparison data (comparison data D2) match, and if they do not match, the memory check NG Set the signal to “H”. Thus, if there is no abnormality in the memory, the memory check NG signal remains “L”, and if there is an abnormality in the memory, the timing at which the comparison at that address (for example, address A2) is performed (for example, time T10) The memory check NG signal becomes “H”, indicating that a memory error has occurred. The register unit 205 stores the memory check NG signal and gives it to the CPU 100.

メモリの全アドレスに対するテストが完了すると（図５の例では時刻Ｔ１３において）、メモリライト／リード部２０３は、全メモリチェック完了信号を「Ｈ」に設定する。全メモリチェック完了信号も、ＣＰＵ１００に与えられる。 When the test for all addresses in the memory is completed (at time T13 in the example of FIG. 5), the memory write / read unit 203 sets the all memory check completion signal to “H”. An all memory check completion signal is also given to the CPU 100.

ＣＰＵ１００は、全メモリチェック完了信号が「Ｈ」に設定されるまで待機する（Ｓ１０２）。全メモリチェック信号が「Ｈ」であると判定すると（Ｓ１０２にてＹＥＳ）、メモリチェックＮＧ信号が「Ｈ」であるか否かを判定し（Ｓ１０３）、メモリチェックＮＧ信号が「Ｈ」に設定されていると判定する（Ｓ１０３にてＹＥＳ）と、操作パネルに対してメモリエラーが発生した旨のエラーメッセージを表示する等のエラー処理を実行して（Ｓ１０４）、初期化時の全メモリチェック処理を終了する。メモリチェックＮＧ信号が「Ｌ」に設定されていれば（Ｓ１０３にてＮＯ）何もせず、処理を終了する。 The CPU 100 waits until the all memory check completion signal is set to “H” (S102). If it is determined that all the memory check signals are “H” (YES in S102), it is determined whether or not the memory check NG signal is “H” (S103), and the memory check NG signal is set to “H”. If it is determined (YES in S103), error processing such as displaying an error message indicating that a memory error has occurred on the operation panel is executed (S104), and all memory checks at initialization are performed. The process ends. If the memory check NG signal is set to “L” (NO in S103), nothing is done and the process is terminated.

例えば、ユーザは、エラーメッセージが表示されている場合、そのメッセージを確認し、デジタル複合機の電源を切る。そして、メモリ４０の接続不良等の不良を取り除いた後、再度電源を投入する。電源の投入後、上記した全メモリチェック処理が再度行なわれる。 For example, if an error message is displayed, the user confirms the message and turns off the digital multifunction peripheral. Then, after removing defects such as connection failure of the memory 40, the power is turned on again. After the power is turned on, the above-described all memory check process is performed again.

メモリエラーが発生せず、上記したＳ１０３でメモリチェックＮＧ信号が「Ｌ」に設定されていると判定されれば、ＣＰＵ１００はメモリの初期化が正常に完了したと判定し、制御システムを起動させる。 If it is determined that no memory error occurs and the memory check NG signal is set to “L” in S103 described above, the CPU 100 determines that the initialization of the memory has been completed normally and activates the control system. .

なお、デジタル複合機の電源投入後、ＳＯＣ６０を用いた外部指示によりメモリチェック処理を行なうことができる。すなわち、ＳＯＣ６０は、図１に示すチェックモード端子に、図３に示すモード設定レジスタのビット［１：０］で表される値のうち、所望の値（例えば「０１」）を入力するとともに、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、上記した全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、ＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動するとともに、入力されるメモリチェックＮＧ信号に基づいて、エラー処理を行なうか、又は、制御システムを起動させる。 It should be noted that the memory check process can be performed by an external instruction using the SOC 60 after the digital multifunction peripheral is turned on. That is, the SOC 60 inputs a desired value (for example, “01”) among the values represented by the bits [1: 0] of the mode setting register shown in FIG. 3 to the check mode terminal shown in FIG. Set the memory check start terminal to “H”. In response to this, the memory controller 200 executes the above-described all-memory check process according to the value input from the check mode terminal, and after the all-memory check process is completed, outputs the all-memory check completion signal set to “H”. Output to the SOC 60. When an all memory check completion signal set to “H” is input, the SOC 60 outputs a reset signal to the CPU 100. When the reset signal is input, the CPU 100 is reset and activated, and performs error processing or activates the control system based on the input memory check NG signal.

（プリント処理後のメモリ消去時の動作）
図６は、プリント処理時におけるメモリコントローラ２００の動作の流れを示すタイミングチャートである。図６を参照して、制御システムの起動後、時刻Ｔ０にユーザによってプリントジョブ開始指示がなされたものとする。この前までは、自動チェック開始信号は「Ｈ」であるものとする。電源投入時に自動チェック開始信号が「Ｈ」であったため、初期化が行なわれ、その結果、全メモリチェック完了信号も「Ｈ」に設定されている。これ以外の各信号は時刻Ｔ０において「Ｌ」に設定されているものとする。 (Operation when erasing memory after print processing)
FIG. 6 is a timing chart showing an operation flow of the memory controller 200 during the print processing. Referring to FIG. 6, it is assumed that a print job start instruction is given by the user at time T0 after the control system is activated. Until this time, the automatic check start signal is assumed to be “H”. Since the automatic check start signal is “H” when the power is turned on, initialization is performed. As a result, the all memory check completion signal is also set to “H”. It is assumed that the other signals are set to “L” at time T0.

時刻Ｔ０において、プリントジョブ開始指示により画像処理部３００からのプリント処理信号が「Ｈ」となる。自動チェック開始信号が「Ｈ」、全メモリチェック完了信号も「Ｈ」の状態のときにプリント処理信号が「Ｈ」となったことに応答して、スタート信号生成部２０１は、時刻Ｔ０から時刻Ｔ１までの１クロック間、画像処理開始信号を「Ｈ」に設定する。 At time T0, the print processing signal from the image processing unit 300 becomes “H” in response to a print job start instruction. In response to the print processing signal becoming “H” when the automatic check start signal is “H” and the all memory check completion signal is also “H”, the start signal generation unit 201 starts from time T0 to time The image processing start signal is set to “H” for one clock until T1.

画像処理開始信号が「Ｌ」レベルに立下がると、メモリライト／リード部２０３は、時刻Ｔ１から時刻Ｔ６までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に設定するとともに、画像処理部３００から転送される画像データＤ_ｎ〜Ｄ_ｎ＋４、及び、メモリアドレスデータＡ_ｎ〜Ａ_ｎ＋４をメモリ４０に対して出力する。このとき、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによってメモリ４０の画像処理領域４０４内の所定のアドレス範囲が指定される。したがって、メモリ４０の画像処理領域４０４における所定のアドレス範囲に画像データＤ_ｎ〜Ｄ_ｎ＋４が順次書込まれる。 When the image processing start signal falls to the “L” level, the memory write / read unit 203 sets the memory write enable signal to “H” for 5 clocks from time T1 to time T6, and the image processing unit Image data D _{n to} D _{n + 4} and memory address data A _{n to} A _{n + 4} transferred from 300 are output to the memory 40. At this time, a predetermined address range in the image processing area 404 of the memory 40 is designated by the memory area start address register and the memory area end address register. Therefore, the image data D _{n to} D _{n + 4} are sequentially written in a predetermined address range in the image processing area 404 of the memory 40.

画像データＤ_ｎ〜Ｄ_ｎ＋４の書込終了後、メモリライトイネーブル信号が「Ｌ」に立ち下げられ、予め定める所定時間（本実施の形態では、時刻Ｔ６から時刻Ｔ８までの２クロックの間）、メモリ４０の画像処理領域４０４に書込まれた画像データＤ_ｎ〜Ｄ_ｎ＋４は保持される。このとき、画像処理部３００ａ，３００ｂは、画像データＤ_ｎ〜Ｄ_ｎ＋４に対して、例えば、ＪＢＩＧ圧縮処理、ＪＰＥＧ圧縮処理、画像回転処理、及び、変倍処理等の所定の画像処理を施して、所定の階調の出力画像データを生成する。そして、生成した出力画像データをプリンタ部に対して出力する。プリンタ部は、記録用紙上に出力画像データに基づく画像を形成する。 After the writing of the image data D _{n to} D _{n + 4} is finished, the memory write enable signal is lowered to “L” and predetermined time (in this embodiment, between two clocks from time T6 to time T8), The image data D _{n to} D _{n + 4} written in the image processing area 404 of the memory 40 is held. In this case, the image processing unit 300a, 300b, to the image data _{_D n ~D} n _{+ 4,} for example, JBIG compression, JPEG compression, image rotation processing, and performs predetermined image processing scaling process such Then, output image data of a predetermined gradation is generated. The generated output image data is output to the printer unit. The printer unit forms an image based on the output image data on the recording paper.

メモリライト／リード部２０３は、画像処理が終了すると、時刻Ｔ７から時刻Ｔ８までの１クロック間、画像処理完了信号を「Ｈ」に設定する。画像処理完了信号は、レジスタ部２０５に出力された後ＣＰＵ１００に与えられる。スタート信号生成部２０１は、全メモリチェック完了信号が「Ｈ」であり、かつ、自動チェック開始信号が「Ｈ」なので、時刻Ｔ７から時刻Ｔ８までの１クロック間、画像領域データを消去する処理のトリガとして画像領域データ消去開始信号を「Ｈ」とする。データ生成部２０２は、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、白データを消去用データとして生成し出力する処理を開始する。生成された消去用データは、メモリライト／リード部２０３に与えられる。 When the image processing is completed, the memory write / read unit 203 sets the image processing completion signal to “H” for one clock from time T7 to time T8. The image processing completion signal is supplied to the CPU 100 after being output to the register unit 205. The start signal generation unit 201 deletes the image area data for one clock from time T7 to time T8 because the all memory check completion signal is “H” and the automatic check start signal is “H”. The image area data erasure start signal is set to “H” as a trigger. In response to the image region data deletion start signal falling from “H” to “L”, the data generation unit 202 starts processing to generate and output white data as deletion data. The generated erasure data is given to the memory write / read unit 203.

メモリライト／リード部２０３は、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、時刻Ｔ８から時刻Ｔ１３までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に立ち上げ、データ生成部２０２から与えられる消去用データ、及び、画像が書き込まれたアドレスであるメモリアドレスデータＡ_ｎ〜Ａ_ｎ＋４をメモリ４０に順次出力する。これによって、メモリ４０の画像処理領域４０４内の、画像データが時刻Ｔ１−Ｔ６までに書込まれたアドレス範囲に消去用データが上書きされる。すなわち、メモリ４０内の画像データＤ_ｎ〜Ｄ_ｎ＋４は消去される。時刻Ｔ１３においてメモリライトイネーブル信号は「Ｌ」に立ち下げられる。 In response to the image region data erasure start signal falling from “H” to “L”, the memory write / read unit 203 sends the memory write enable signal “5” from time T8 to time T13. The data for erasure given from the data generation unit 202 and memory address data A _{n to} A _{n + 4} that are addresses where images are written are sequentially output to the memory 40. As a result, the erasure data is overwritten in the address range in which the image data is written by the time T1-T6 in the image processing area 404 of the memory 40. That is, the image data D _{n to} D _{n + 4} in the memory 40 is deleted. At time T13, the memory write enable signal falls to “L”.

１クロック後、時刻Ｔ１４において、メモリライト／リード部２０３は、データ消去完了信号を「Ｈ」に設定する。レジスタ部２０５は、このデータ消去処理完了信号を格納し、ＣＰＵ１００に対して与える。 After one clock, at time T14, the memory write / read unit 203 sets the data erase completion signal to “H”. The register unit 205 stores this data erasure processing completion signal and gives it to the CPU 100.

〈作用・効果〉
上記実施の形態によれば、デジタル複合機は、制御システムの実行に使用される各種データを記憶するシステム領域４０２、及び、画像処理を行なうための画像データを記憶する画像処理領域４０４を含むメモリ４０と、装置の電源投入後に、画像処理領域４０４に記憶される画像データに対し、画像処理を行なうための画像処理部３００と、装置の電源投入時に、メモリ４０が正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、画像処理終了後に、画像処理領域４０４に記憶される画像データを自動的に消去するメモリ制御回路であるメモリコントローラ２００と、画像処理部３００及びメモリコントローラ２００の動作を制御するＣＰＵ１００と、を含む。このように、デジタル複合機は、全メモリチェック処理と画像領域データ消去処理とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、全メモリチェック処理及び画像領域データ消去処理をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してＣＰＵ１００の占有時間を短縮でき、各処理に要する時間を短縮できる。本デジタル複合機によれば、メモリの初期化に要する時間を４０分から１分に短縮可能である。 <Action and effect>
According to the above embodiment, the digital multi-function peripheral includes a system area 402 that stores various data used for execution of the control system, and a memory that includes an image processing area 404 that stores image data for performing image processing. 40, an image processing unit 300 for performing image processing on image data stored in the image processing area 404 after the apparatus is turned on, and whether the memory 40 operates normally when the apparatus is turned on. A memory controller 200 that is a memory control circuit that automatically deletes image data stored in the image processing area 404 after the image processing is completed, an image processing unit 300, and a memory controller CPU 100 that controls the operation of 200. As described above, since the digital multi-function peripheral performs all memory check processing and image area data erasing processing using the same circuit, the circuit scale mounted on the circuit board can be reduced. Accordingly, it is possible to reduce the size of the apparatus. Further, since the all memory check process and the image area data erasing process are performed by hardware, the occupation time of the CPU 100 can be shortened compared with the case where it is performed by software, and the time required for each process can be shortened. According to this digital multi-function peripheral, the time required for memory initialization can be reduced from 40 minutes to 1 minute.

また上記実施の形態によれば、メモリコントローラ２００は、ライトデータを生成するデータ生成部２０２と、メモリ４０に対しライトデータを書込むとともに、メモリ４０に書込まれたライトデータをリードデータとして読出すメモリライト／リード部２０３と、ライトデータとリードデータとを比較して、両者が一致するか否かを判定することで、メモリチェックを行なうデータ比較部２０４と、を含み、メモリライト／リード部２０３は、消去用データを画像処理領域４０４に上書きすることで、画像処理領域４０４に記憶される画像データを消去する。このように、メモリコントローラ２００は、同一のデータ生成部２０２によって生成されたライトデータを使用して、全メモリチェック処理及び画像領域データ消去処理を行なうので、より一層効率良く各処理を行なうことができる。 Further, according to the above embodiment, the memory controller 200 writes the write data to the data generation unit 202 that generates the write data and the memory 40, and reads the write data written to the memory 40 as the read data. A memory write / read unit 203 that outputs data, and a data comparison unit 204 that performs a memory check by comparing the write data and the read data to determine whether or not they match. The unit 203 erases the image data stored in the image processing area 404 by overwriting the erasing data on the image processing area 404. In this way, the memory controller 200 uses the write data generated by the same data generation unit 202 to perform all memory check processing and image area data erasing processing, so that each processing can be performed more efficiently. it can.

また上記実施の形態によれば、データ生成部２０２は、装置の電源投入時に、乱数データ、固定データ、及び、巡回データからなるグループからいずれかのパターンを選択し、選択したパターンに基づいて全メモリチェック用データをライトデータとして生成する。このように、データ生成部２０２は、全メモリチェック用データのパターンを、例えば、所望されるメモリチェックのレベル等に応じて選択して生成できるので、全メモリチェック処理をより一層効果的に行なうことができる。 Further, according to the above embodiment, when the apparatus is turned on, the data generation unit 202 selects any pattern from the group consisting of random number data, fixed data, and cyclic data, and based on the selected pattern, Memory check data is generated as write data. In this way, the data generation unit 202 can select and generate a pattern of all memory check data according to, for example, a desired level of memory check, so that the all memory check process is performed more effectively. be able to.

また上記実施の形態によれば、データ生成部２０２は、装置の電源投入時に、８ビット幅を示すＢＹＴＥ、３２ビット幅を示すＷＯＲＤ、６４ビット幅を示すＤＯＵＢＬＥＷＯＲＤ、及び、１２８ビット幅を示すＱＷＤからなるグループからいずれかのデータ幅を選択し、選択したデータ幅に基づいて、全メモリチェック用データをライトデータとして生成する。このように、データ生成部２０２は、全メモリチェック用データのデータ幅を、例えば、メモリチェックを行なうアドレス範囲等に応じて選択して生成できるので、メモリチェックをより一層効率良く行なうことができる。 Further, according to the above embodiment, when the apparatus is powered on, the data generation unit 202 indicates BYTE indicating 8-bit width, WORD indicating 32-bit width, DOUBLE WORD indicating 64-bit width, and 128-bit width. One of the data widths is selected from the group consisting of QWDs, and all memory check data is generated as write data based on the selected data width. As described above, the data generation unit 202 can select and generate the data width of all the memory check data according to, for example, the address range where the memory check is performed, so that the memory check can be performed more efficiently. .

また上記実施の形態によれば、メモリライト／リード部２０３は、ライトデータを書込むアドレス範囲を選択し、メモリ４０における、選択したアドレス範囲に対し、ライトデータを書込む。このように、メモリライト／リード部２０３は、ライトデータを書込むアドレス範囲を選択して書込むことができるので、所望のアドレス範囲に対し、メモリチェック等の処理を行なうことができる。したがって、より効率良く全メモリチェック処理及び画像領域データ消去処理を行なうことができる。 According to the above embodiment, the memory write / read unit 203 selects an address range in which write data is written, and writes the write data in the selected address range in the memory 40. As described above, the memory write / read unit 203 can select and write the address range in which the write data is written, and therefore can perform processing such as memory check on the desired address range. Therefore, the entire memory check process and the image area data erasure process can be performed more efficiently.

また上記実施の形態によれば、デジタル複合機は、メモリコントローラ２００と接続され、ＣＰＵ１００がメモリコントローラ２００の動作制御を行なわない場合に、メモリコントローラ２００の動作を制御する信号を受けてメモリコントローラ２００に与えるメモリチェックスタート端子をさらに含む。このように、デジタル複合機は、メモリコントローラ２００の動作制御をソフトウェア的に実行するＣＰＵ１００と、ハードウェア的に実行するメモリチェックスタート端子とを含むので、装置の状況に応じていずれかの方法を選択できる。したがって、より一層効率良くメモリチェックを行なうことができる。 Further, according to the above embodiment, the digital multi-function peripheral is connected to the memory controller 200 and receives a signal for controlling the operation of the memory controller 200 when the CPU 100 does not control the operation of the memory controller 200. Further included is a memory check start terminal to be provided to. As described above, the digital multi-function peripheral includes the CPU 100 that executes the operation control of the memory controller 200 in software and the memory check start terminal that executes in hardware. You can choose. Therefore, the memory check can be performed more efficiently.

また上記実施の形態によれば、デジタル複合機は、メモリチェックスタート端子と接続されるＳＯＣ６０をさらに含み、ＳＯＣ６０は、メモリチェックスタート端子の動作を制御するとともに、全メモリチェック処理の終了後、ＣＰＵ１００を起動する。このように、ＣＰＵ１００の起動前に、ＳＯＣ６０の制御によって全メモリチェック処理を実行し、全メモリチェック処理終了後に、起動に時間を要するＣＰＵ１００を起動するので、メモリの初期化に要する時間をより一層短縮することができる。 According to the above embodiment, the digital multi-function peripheral further includes the SOC 60 connected to the memory check start terminal. The SOC 60 controls the operation of the memory check start terminal, and after the completion of the all memory check process, the CPU 100 Start up. As described above, the entire memory check process is executed under the control of the SOC 60 before the CPU 100 is activated, and the CPU 100 that requires a long time for activation is activated after the completion of the all memory check process. It can be shortened.

なお、上記実施の形態によれば、エラー処理として、操作パネルにエラーメッセージを表示する処理を行なったが、本発明はそのような実施の形態に限定されない。例えば、警告音を発生する処理等を行なってもよい。 According to the above embodiment, the error message is displayed on the operation panel as the error process, but the present invention is not limited to such an embodiment. For example, a process for generating a warning sound may be performed.

また、上記実施の形態によれば、チェックモード端子はＳＯＣ６０に対して電気的に接続される構成であったが、本発明はそのような実施の形態に限定されない。例えば、別のコントロール回路又はＤＩＰ（ＤｕａｌＩｎ−ｌｉｎｅＰａｃｋａｇｅ）スイッチ（以上いずれも図示せず。）に対して接続され、それらから値が入力される構成であってもよい。 Moreover, according to the said embodiment, although the check mode terminal was the structure electrically connected with respect to SOC60, this invention is not limited to such embodiment. For example, it may be configured to be connected to another control circuit or a DIP (Dual In-line Package) switch (none of which is shown), and a value is input from them.

［変形例］
図７は、上記実施の形態の変形例に係る複合機コントロール基板１０の構成を示すブロック図である。図７を参照して、本変形例に係るデジタル複合機は、ＳＯＣ６０及びチェックモード端子に接続される電源コントローラ５００が設けられる点を除いて、上記実施の形態に係るデジタル複合機と同一の構成である。 [Modification]
FIG. 7 is a block diagram showing a configuration of a multifunction machine control board 10 according to a modification of the above embodiment. Referring to FIG. 7, the digital multi-function peripheral according to the present modification has the same configuration as the digital multi-function peripheral according to the above embodiment except that a power supply controller 500 connected to the SOC 60 and the check mode terminal is provided. It is.

電源コントローラ５００は、デジタル複合機の各部に対する電力の供給を制御する。例えば、電源コントローラ５００は、所定期間デジタル複合機が使用されない場合等に、電力の供給状態を通常モードから省エネモードに移行する。この省エネモード時において、電源コントローラ５００は、デジタル複合機の各部に対する電力の供給を遮断し、省エネモードから通常モードへの復帰動作に関わる特定の電子回路のみに電力を供給する。上記特定の電子回路としては、ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）とインターフェイスをとり、外部装置から送信される印字用画像データを受付けるＮＩＣ（ＮｅｔｗｏｒｋＩｎｔｅｒｆａｃｅＣａｒｄ、図示せず。）、ユーザの手動操作による上記復帰動作を指示する命令を受付けるための復帰スイッチの検知回路（図示せず。）、及び、複合機コントロール基板１０等がある。省エネモード時において、ＮＩＣが印字用画像データを受付けた場合、又は、復帰スイッチが上記命令を受付けた場合には、電源コントローラ５００は、デジタル複合機の各部（例えば、プリンタ部）に対する電力の供給を復帰させる。 The power supply controller 500 controls the supply of power to each unit of the digital multifunction peripheral. For example, the power supply controller 500 shifts the power supply state from the normal mode to the energy saving mode when the digital multifunction peripheral is not used for a predetermined period. In this energy saving mode, the power supply controller 500 cuts off the supply of power to each part of the digital multi-function peripheral and supplies power only to specific electronic circuits involved in the return operation from the energy saving mode to the normal mode. The specific electronic circuit is a NIC (Network Interface Card, not shown) that interfaces with a LAN (Local Area Network) and receives image data for printing transmitted from an external device. There are a return switch detection circuit (not shown) for receiving a command for instructing an operation, a multifunction machine control board 10 and the like. In the energy saving mode, when the NIC accepts image data for printing or when the return switch accepts the above command, the power supply controller 500 supplies power to each part (for example, a printer part) of the digital multi-function peripheral. To return.

電源コントローラ５００は、上記復帰動作時において、チェックモード端子に、図３に示すモード設定レジスタのビット［１：０］で表される値のうち、所望の値（例えば「０１」）を入力するとともに、ＳＯＣ６０に対して復帰信号を入力する。復帰信号の入力に応答して、ＳＯＣ６０は、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、例えば、全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、ＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動するとともに、入力されるメモリチェックＮＧ信号に基づいて、エラー処理を行なうか、又は、制御システムを起動させる。 The power supply controller 500 inputs a desired value (for example, “01”) among the values represented by the bits [1: 0] of the mode setting register shown in FIG. 3 to the check mode terminal during the return operation. At the same time, a return signal is input to the SOC 60. In response to the input of the return signal, the SOC 60 sets the memory check start terminal to “H”. In response to this, the memory controller 200 executes, for example, all memory check processing in accordance with the value input from the check mode terminal, and after the completion of all memory check processing, outputs the all memory check completion signal set to “H”. Output to the SOC 60. When an all memory check completion signal set to “H” is input, the SOC 60 outputs a reset signal to the CPU 100. When the reset signal is input, the CPU 100 is reset and activated, and performs error processing or activates the control system based on the input memory check NG signal.

〈作用・効果〉
上記変形例によれば、デジタル複合機は、各部に対する電力の供給状態を通常モード又は省エネモードに設定するとともに、省エネモードから通常モードへの復帰時に、メモリチェック等の処理を行なうようにＳＯＣ６０及びメモリコントローラ２００を制御する電源コントローラ５００をさらに含む。これによって、省エネモードから通常モードへの復帰時においても、モード設定レジスタの設定に従った処理（例えば、全メモリチェック処理）を実行できるようになるので、ユーザの利便性がさらに向上する。 <Action and effect>
According to the above modification, the digital multi-function peripheral sets the power supply state to each unit to the normal mode or the energy saving mode, and performs processing such as memory check and the like when returning from the energy saving mode to the normal mode. A power controller 500 that controls the memory controller 200 is further included. As a result, even when returning from the energy saving mode to the normal mode, the process according to the setting of the mode setting register (for example, all memory check process) can be executed, so that the convenience for the user is further improved.

今回開示された実施の形態は単に例示であって、この発明が上記した実施の形態のみに制限されるわけではない。この発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内での全ての変更を含む。 The embodiment disclosed this time is merely an example, and the present invention is not limited to the embodiment described above. The scope of the present invention is indicated by each claim in the scope of claims after taking into account the description of the detailed description of the invention, and all modifications within the meaning and scope equivalent to the wording described therein are included. Including.

１０複合機コントロール基板
２０ＡＳＩＣ
３０ＲＯＭ
４０メモリ
５０ＳＡＴＡ
６０ＳＯＣ
７０ＨＤＤ
１００ＣＰＵ
２００メモリコントローラ
２０１スタート信号生成部
２０２データ生成部
２０３メモリライト／リード部
２０４データ比較部
２０５レジスタ部
３００画像処理部
４０２システム領域
４０４画像処理領域
５００電源コントローラ 10 MFP control board 20 ASIC
30 ROM
40 memory 50 SATA
60 SOC
70 HDD
100 CPU
DESCRIPTION OF SYMBOLS 200 Memory controller 201 Start signal generation part 202 Data generation part 203 Memory write / read part 204 Data comparison part 205 Register part 300 Image processing part 402 System area 404 Image processing area 500 Power supply controller

Claims

A memory including an image processing area for storing image data for performing image processing;
An image processing unit for performing image processing on image data stored in the image processing area after the apparatus is turned on;
When the apparatus is turned on, a memory check is automatically performed to confirm whether or not the memory operates normally, and the image data stored in the image processing area is automatically deleted after the image processing is completed. A memory control circuit to
And an image forming apparatus including a control unit that controls operations of the image processing unit and the memory control circuit.

The memory control circuit includes:
Data generation means for generating write data;
Writing means for writing the write data to the memory;
Reading means for reading the write data written in the memory as read data;
Comparing the write data and the read data, and determining whether or not both match, comparing means for performing a memory check,
The image forming apparatus according to claim 1, wherein the writing unit erases the image data stored in the image processing area by overwriting the write data on the image processing area.

The data generation means selects any one pattern from a group consisting of random number data, fixed data, and cyclic data when the apparatus is turned on, and generates the write data based on the selected pattern. The image forming apparatus according to 2.

When the apparatus is powered on, the data generation means is any data from the group consisting of BYTE indicating 8-bit width, WORD indicating 32-bit width, DOUBLE WORD indicating 64-bit width, and QWD indicating 128-bit width. The image forming apparatus according to claim 2, wherein a width is selected, and the write data is generated based on the selected data width.

5. The write unit according to claim 2, wherein the writing unit selects an address range in which the write data is written, and writes the write data in the selected address range in the memory. The image forming apparatus described.

The image forming apparatus according to claim 1, further comprising an input terminal connected to the memory control circuit and receiving a signal for controlling an operation of the memory control circuit.

Further comprising external control means connected to the input terminal;
The image forming apparatus according to claim 6, wherein the external control unit controls the operation of the input terminal and activates the control unit after completion of the memory check.

Power supply control means for setting the power supply state to each part to normal mode or energy saving mode;
8. The image formation according to claim 1, further comprising a unit that controls the memory control circuit to perform the memory check when returning from the energy saving mode to the normal mode. apparatus.

Provided in a device including a memory including a processing area for storing data for performing predetermined processing, and automatically checking a memory to check whether the memory operates normally when the device is powered on And a memory control circuit for automatically erasing the data stored in the processing area after completion of the predetermined processing.

A memory including a processing area for storing data for performing predetermined processing;
When a device including the memory is turned on, a memory check is automatically performed to confirm whether or not the memory operates normally, and the data stored in the processing area is automatically stored after the predetermined processing is completed. And a memory control circuit for erasing the memory.