JP2011003858A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP2011003858A JP2011003858A JP2009148000A JP2009148000A JP2011003858A JP 2011003858 A JP2011003858 A JP 2011003858A JP 2009148000 A JP2009148000 A JP 2009148000A JP 2009148000 A JP2009148000 A JP 2009148000A JP 2011003858 A JP2011003858 A JP 2011003858A
- Authority
- JP
- Japan
- Prior art keywords
- mask layer
- semiconductor wafer
- chip
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dicing (AREA)
Abstract
Description
本発明は、半導体ウェハーをスクライブ領域に沿ってダイシングすることにより半導体装置を製造する半導体装置の製造方法に関する。 The present invention relates to a semiconductor device manufacturing method for manufacturing a semiconductor device by dicing a semiconductor wafer along a scribe region.
半導体装置に用いられる半導体チップは、一般にスクライブ領域に囲まれる半導体ウェハーのチップ領域が同スクライブ領域に沿ってダイシングされることにより製造される。通常、半導体ウェハーのスクライブ領域には、上記チップ領域を構成する素子の基本的な特性を代用評価するための素子（ＴＥＧ：Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が形成されている。こうした半導体ウェハーでは、当該素子に接続され、かつスクライブ領域に配置されたテスト電極を介して当該素子の特性が取得され、その特性結果に基づいてチップ領域における各素子の評価が行われる。そして、チップ領域における素子の評価が終了すると、例えば特許文献１のように、回転するダイシングブレード（刃物）によりスクライブ領域に沿って半導体ウェハーが機械的にダイシングされ、これにより、半導体ウェハーがチップ領域毎の個片に分割されて半導体チップが製造される。この際、上述したＴＥＧやそれが有するテスト電極は、半導体ウェハーのダイシング時に切削除去される。
A semiconductor chip used in a semiconductor device is generally manufactured by dicing a chip region of a semiconductor wafer surrounded by a scribe region along the scribe region. Usually, an element (TEG: Test Element Group) for substituting evaluation of basic characteristics of the elements constituting the chip area is formed in the scribe area of the semiconductor wafer. In such a semiconductor wafer, the characteristics of the element are acquired through the test electrode connected to the element and arranged in the scribe area, and each element in the chip area is evaluated based on the characteristic result. When the evaluation of the elements in the chip area is completed, the semiconductor wafer is mechanically diced along the scribe area by a rotating dicing blade (blade), for example, as in
ところで、こうした半導体チップには、それが他の電子部品と電気的に接続されるための電極パッドが、半導体チップの表面に露出するように形成されている。この種の電極パッドは、まず第一段階として、一般的にアルミニウムおよびアルミニウムと銅の混合物等を構成材料として、真空成膜とフォトリソ法の組み合わせで形成される。その後、実装基板への実装形態により、必要に応じて第二段階のＮｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｔｉ／Ｃｕ／Ａｕ、Ｔｉ／Ｗ／Ｃｕ／Ａｕ等の金属からなる積層膜が、第一段階のアルミニウムおよびアルミニウムと銅の混合物により形成されたパッド上に、数μｍから数十μmの膜
厚で、めっき法により積層形成される。こうしためっき膜を形成するめっき処理は、上述した素子特性の評価結果について高い精度が得られるべく、素子特性の評価後の半導体ウェハーに対して施される。
By the way, in such a semiconductor chip, an electrode pad for electrically connecting it to another electronic component is formed so as to be exposed on the surface of the semiconductor chip. This type of electrode pad is formed by a combination of vacuum film formation and a photolithographic method as a first step, generally using aluminum and a mixture of aluminum and copper as a constituent material. After that, depending on the mounting form on the mounting substrate, a laminated film made of a metal such as Ni / Au, Ni / Pd / Au, Ti / Cu / Au, Ti / W / Cu / Au in the second stage, if necessary, On the pad formed of the first stage aluminum and the mixture of aluminum and copper, the film is formed by plating so as to have a film thickness of several μm to several tens of μm. The plating process for forming such a plating film is performed on the semiconductor wafer after the evaluation of the element characteristics so as to obtain high accuracy with respect to the above-described evaluation results of the element characteristics.
ところで、半導体ウェハーを機械的にダイシングする場合には、ダイシング時の切り屑の一部がチップ領域に飛散するため、チップ領域に何らの保護がなされていなければ、チップ領域の表面がこうした異物により汚染されることになる。ダイシングに起因する切り屑の中には、当然ながらＴＥＧの構成材料である導電性のものも含まれており、こうした切り屑が半導体チップの表面に付着すると、ダイシング後に形成される配線間の短絡や電極パッド同士の短絡などといった問題が招来してしまう。特に、上述したような半導体ウェハーにめっき処理が施される場合は、半導体チップの電極パッドだけでなく、ＴＥＧが有するテスト電極にもめっき膜が形成されることとなり、ＴＥＧに形成されためっき膜の分だけダイシング時に導電性の異物が増加することとなる。そのため、半導体チップならびに同半導体チップが実装される電子装置の信頼性が一層低下することになる。 By the way, when the semiconductor wafer is mechanically diced, a part of the chips at the time of dicing scatters to the chip area. Therefore, if the chip area is not protected at all, the surface of the chip area is caused by such foreign matter. It will be contaminated. Of course, some of the chips resulting from dicing include a conductive material that is a constituent material of the TEG. When such chips adhere to the surface of the semiconductor chip, a short circuit between the wirings formed after dicing is performed. And problems such as short circuit between electrode pads. In particular, when the above-described semiconductor wafer is plated, a plating film is formed not only on the electrode pad of the semiconductor chip but also on the test electrode of the TEG, so that the plating film formed on the TEG is formed. As a result, conductive foreign matter increases during dicing. Therefore, the reliability of the semiconductor chip and the electronic device on which the semiconductor chip is mounted further decreases.
なお、ダイシングに起因するこうした異物の付着は、例えば特許文献１に記載されるように、半導体ウェハーの表面に予め保護シートが貼り付けられて、この状態から半導体ウ
ェハーがダイシングされることにより軽減も可能である。ただし、半導体ウェハーの表面に保護シートが貼り付けられたとしても、半導体ウェハーの表面にはそもそも形状が異なる多数の凹凸パターンが形成されているため、半導体ウェハーと保護シートとの間には、上述する切り屑が入り込むのに十分な隙間が形成されてしまう。そのため、こうした保護シートが利用される態様であっても、ダイシングに起因する異物の付着に対しては、さらなる抑制技術が切望されている。
The adhesion of such foreign matters due to dicing can be reduced by affixing a protective sheet in advance to the surface of the semiconductor wafer and dicing the semiconductor wafer from this state, as described in
本発明は、上記課題を解決するためになされたものであり、その目的は、めっき処理が施された半導体ウェハーを切断することによって製造される半導体装置の信頼性を向上させる半導体装置の製造方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device manufacturing method that improves the reliability of a semiconductor device manufactured by cutting a semiconductor wafer that has been plated. Is to provide.
本発明の半導体装置の製造方法は、チップ領域に露出するパッド電極と前記チップ領域を囲むスクライブ領域に露出する導電性の評価パターンとが形成されてなる半導体ウェハーに対して、前記評価パターンを用いて前記スクライブ領域の特性を評価する工程と、導電性を有する部分にめっき膜が形成されるめっき処理を前記半導体ウェハーに施して前記パッド電極にめっき膜を形成する工程と、前記めっき膜が形成された前記半導体ウェハーをそのスクライブ領域に沿って切削することにより前記チップ領域を切り出す工程とを備えた半導体装置の製造方法において、前記評価後の半導体ウェハーに対して前記めっき膜を形成する前に、前記パッド電極が露出され、かつ、前記評価パターンが覆われるかたちで絶縁性のマスク層を形成する。 The method for manufacturing a semiconductor device of the present invention uses the evaluation pattern for a semiconductor wafer in which a pad electrode exposed in a chip region and a conductive evaluation pattern exposed in a scribe region surrounding the chip region are formed. A step of evaluating the characteristics of the scribe region, a step of forming a plating film on the pad electrode by performing a plating process for forming a plating film on a portion having conductivity, and forming the plating film And cutting the chip region by cutting the semiconductor wafer along the scribe region, before forming the plating film on the semiconductor wafer after the evaluation. An insulating mask layer is formed in such a manner that the pad electrode is exposed and the evaluation pattern is covered.
この半導体装置の製造方法によれば、パッド電極にめっき膜を形成するに先立って、当該パッド電極が露出され、かつ、スクライブ領域の評価パターンが覆われるかたちで絶縁性のマスク層が形成される。そして、絶縁性のマスク層により評価パターンが覆われることから、当該半導体ウェハーをめっき液へ浸漬しても、スクライブ領域の評価パターンへの、めっき膜析出を防止することが可能となる。また、絶縁性のマスク層がパッド電極を避けるかたちに形成されるため、当該半導体ウェハーがめっき液に浸漬されれば、チップ領域のパッド電極には、所望のめっき膜が析出されることになる。 According to this method for manufacturing a semiconductor device, an insulating mask layer is formed in such a manner that the pad electrode is exposed and the evaluation pattern of the scribe region is covered before the plating film is formed on the pad electrode. . Since the evaluation pattern is covered with the insulating mask layer, it is possible to prevent the plating film from being deposited on the evaluation pattern in the scribe region even if the semiconductor wafer is immersed in the plating solution. In addition, since the insulating mask layer is formed so as to avoid the pad electrode, when the semiconductor wafer is immersed in the plating solution, a desired plating film is deposited on the pad electrode in the chip region. .
それゆえ、半導体ウェハーが切削される際には、こうした絶縁性のマスク層が無い構成と比較して、めっき膜の切り屑が低減されることになり、導電性の異物に起因する表面の汚染が半導体装置にて抑制可能になる。そのうえ、評価パターンを用いた評価工程の後にマスク層が形成されるため、つまり、評価パターンに要求されるチップ領域の評価機能が同評価工程にて発現された後にマスク層が形成されるため、半導体ウェハーの評価過程に何らの障害を来すことなく、上述する効果が得られることになる。よって、半導体装置の信頼性が向上可能になる。 Therefore, when the semiconductor wafer is cut, the chip of the plating film is reduced as compared with the configuration without the insulating mask layer, and the surface contamination due to the conductive foreign matter is reduced. Can be suppressed in the semiconductor device. Moreover, since the mask layer is formed after the evaluation process using the evaluation pattern, that is, the mask layer is formed after the evaluation function of the chip area required for the evaluation pattern is expressed in the evaluation process, The above-described effects can be obtained without causing any obstacle to the evaluation process of the semiconductor wafer. Therefore, the reliability of the semiconductor device can be improved.
この半導体装置の製造方法は、前記チップ領域を切り出す工程では、前記マスク層に覆われた状態で前記評価パターンを切削することが好ましい。
この半導体装置の製造方法によれば、マスク層に覆われた状態で評価パターンが切削されるため、先行して飛散するマスク層の切り屑と後続する評価パターンの切り屑とが衝突して、評価パターンの切り屑のチップ領域への飛散が阻害されることになる。それゆえ、チップ領域の表面に導電性の異物が付着することがより抑制され、半導体装置の信頼性がより向上可能になる。
In this method of manufacturing a semiconductor device, in the step of cutting out the chip region, it is preferable that the evaluation pattern is cut while being covered with the mask layer.
According to the method for manufacturing a semiconductor device, since the evaluation pattern is cut in a state covered with the mask layer, the chips of the mask layer that are scattered in advance and the chips of the subsequent evaluation pattern collide, Scattering of chips of the evaluation pattern to the chip area is hindered. Therefore, the adhesion of conductive foreign matter to the surface of the chip region is further suppressed, and the reliability of the semiconductor device can be further improved.
この半導体装置の製造方法は、前記マスク層を形成する工程は、前記チップ領域の周縁部に表面が露出するガードリングをさらに覆うかたちに前記マスク層を形成することが好ましい。 In this method of manufacturing a semiconductor device, it is preferable that in the step of forming the mask layer, the mask layer is formed so as to further cover a guard ring whose surface is exposed at a peripheral portion of the chip region.
通常、チップ領域の周縁部には、例えば静電気による半導体装置の不具合などを抑制する目的で導電性のガードリングが設けられている。この表面に何らの処理が施されなければ、上述するめっき処理を施したときに、こうしたガードリングにもめっき膜が形成されることになる。このようにしてガードリングにめっき膜が形成されると、そのめっき膜の分だけガードリングが大型化してしまう。切り出された半導体チップが実装される際、チップ領域に接続される配線は、チップ領域の周縁であるガードリングを避けてパッド電極に接続されなければならない。それゆえ、上述するようなガードリングの大型化は、こうした配線が占有する空間そのものの大型化を招いてしまう。 In general, a conductive guard ring is provided at the peripheral portion of the chip region for the purpose of suppressing problems of the semiconductor device due to static electricity, for example. If no treatment is performed on the surface, a plating film is also formed on such a guard ring when the above-described plating treatment is performed. When the plating film is formed on the guard ring in this way, the guard ring is enlarged by the amount of the plating film. When the cut-out semiconductor chip is mounted, the wiring connected to the chip region must be connected to the pad electrode while avoiding the guard ring that is the periphery of the chip region. Therefore, the increase in the size of the guard ring as described above leads to an increase in the size of the space itself occupied by such wiring.
これに対して、この半導体装置の製造方法によれば、こうしたガードリングをマスク層で覆った上で半導体ウェハーへのめっき処理が施されることから、ガードリングからのめっき膜の形成が回避される。そのため、配線が占有する空間の大型化、ひいては半導体チップの実装サイズの大型化が抑えられることにもなる。 On the other hand, according to this method of manufacturing a semiconductor device, since the plating process is performed on the semiconductor wafer after covering the guard ring with the mask layer, the formation of the plating film from the guard ring is avoided. The For this reason, an increase in the space occupied by the wiring and, in turn, an increase in the mounting size of the semiconductor chip can be suppressed.
この半導体装置の製造方法は、前記マスク層を形成する工程は、前記マスク層の構成材料を含む液状体を前記マスク層が形成される領域に吐出して当該液状体を固化させることにより前記マスク層を形成することが好ましい。 In the method of manufacturing the semiconductor device, in the step of forming the mask layer, the mask is formed by ejecting a liquid containing a constituent material of the mask layer to a region where the mask layer is formed to solidify the liquid. It is preferable to form a layer.
この半導体装置の製造方法によれば、液状体が吐出される領域のみに選択的にマスク層が形成されるため、所望の領域のみにマスク層が確実に形成可能になる。こうしたマスク層は、半導体ウェハーの表面全体に形成されたマスク膜をマスク層の領域にあわせてエッチングすることによっても実現可能である。だが、このような方法でマスク層を形成すると、マスク膜を形成する工程と、同マスク膜をエッチングする工程とが少なくとも必要とされてしまう。この点、液状体を利用する成膜方法であれば、マスク膜を形成する工程と同じくして、マスク層が形成可能になるため、エッチングする工程が不要となる分だけ、上記の方法と比較して、その製造工程の工程数が低減可能にもなる。 According to this method for manufacturing a semiconductor device, the mask layer is selectively formed only in the region where the liquid material is discharged, so that the mask layer can be reliably formed only in the desired region. Such a mask layer can also be realized by etching a mask film formed on the entire surface of the semiconductor wafer in accordance with the area of the mask layer. However, when the mask layer is formed by such a method, at least a step of forming a mask film and a step of etching the mask film are required. In this regard, if a film forming method using a liquid material is used, a mask layer can be formed in the same manner as the process of forming a mask film, so that the etching process is unnecessary and compared with the above method. Thus, the number of manufacturing steps can be reduced.
この半導体装置の製造方法は、前記評価する工程は、前記スクライブ領域に形成されたテスト素子に接続される前記評価パターンを介して前記テスト素子の特性を評価することにより、前記チップ領域が有する素子の代用評価を行ってもよい。 In this method of manufacturing a semiconductor device, the evaluating step includes evaluating the characteristics of the test element via the evaluation pattern connected to the test element formed in the scribe region, thereby providing an element included in the chip region. Substituting evaluation may be performed.
この半導体装置の製造方法によれば、スクライブ領域にテスト素子が形成される場合であっても、導電性を有した切り屑の飛散が抑制され、こうした異物に起因した半導体装置の表面の汚染が低減される。 According to this method of manufacturing a semiconductor device, even when a test element is formed in the scribe region, scattering of conductive chips is suppressed, and contamination of the surface of the semiconductor device due to such foreign matter is prevented. Reduced.
この半導体装置の製造方法は、前記めっき膜を形成する工程は、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕのうち少なくとも１種類を用いて前記めっき膜を形成することが好ましく、更に大気と接する最表層は、Ａｕであることが望ましい。この半導体装置の製造方法によれば、例えば半導体チップの表面に露出しているパッド電極の酸化が抑制可能になる。 In this method of manufacturing a semiconductor device, the step of forming the plating film preferably forms the plating film using at least one of Ni, Cu, Pd, and Au, and the outermost layer in contact with the atmosphere is It is desirable to be Au. According to this semiconductor device manufacturing method, for example, the oxidation of the pad electrode exposed on the surface of the semiconductor chip can be suppressed.
以下、本発明にかかる半導体装置の製造方法を具体化した一実施形態について図１〜図５を参照して説明する。図１は半導体ウェハー１０の平面構造を示すとともに、その一部を拡大して示した平面図である。図２は、図１における２−２線の断面図である。 Hereinafter, an embodiment embodying a semiconductor device manufacturing method according to the present invention will be described with reference to FIGS. FIG. 1 is an enlarged plan view showing a part of the planar structure of the semiconductor wafer 10. 2 is a cross-sectional view taken along line 2-2 in FIG.
まず、本実施形態にかかる半導体ウェハーについて説明する。図１に示されるように、円盤状の半導体ウェハー１０には、矩形状の複数のチップ領域１１が格子状のスクライブ領域１２によって囲まれるかたちで形成されている。半導体ウェハー１０は素子基板１３を有しており、この素子基板１３には図示しない能動素子や受動素子などからなる電子回路が形成されている。この電子回路は、シリコン基板を用いた各種の半導体製造プロセスを介して形成され、各チップ領域１１及びスクライブ領域１２にそれぞれ形成されている。
First, the semiconductor wafer according to the present embodiment will be described. As shown in FIG. 1, a disk-shaped semiconductor wafer 10 is formed with a plurality of
図２に示されるように、チップ領域１１には素子基板１３に積層された層間絶縁部１４が形成されている。この層間絶縁部１４の上面には素子基板１３内の電子回路と電気的に接続されたアルミ電極パッド１５が、各チップ領域１１の２辺に沿って複数形成されている。このアルミ電極パッド１５は、半導体ウェハー１０のダイシング後に例えば外部に設けられた電源などと接続する際に使用される。層間絶縁部１４には、アルミ電極パッド１５を囲うかたちで絶縁層１６が積層されている。また絶縁層１６には、チップ領域１１の表面を保護する絶縁層であるパッシベーション層１７がアルミ電極パッド１５の上面を露出させるかたちで積層されている。
As shown in FIG. 2, an
また、各チップ領域１１の層間絶縁部１４の周縁部には、絶縁層１６とパッシベーション層１７とを取り囲むようにガードリング１８が形成されている。このガードリング１８は、例えば、半導体チップの製造過程において素子基板１３に形成された素子に対し、電界集中等による素子の静電破壊を防止するためのものである。また例えば、水分やイオンが外部から配線の層間絶縁膜を通じてチップ領域１１に浸入するのを防止するためのものである。なお、上述した各絶縁層の構成材料としては、可撓性あるいは非可撓性の各種絶縁材料を用いることができる。可撓性を有する具体的な材料としては、ポリイミド系樹脂、エポキシ系樹脂、ポリエステル系樹脂、フェノール系樹脂、フッ素系樹脂などの合成樹脂を用いることが可能である。また非不可撓性を有する具体的な材料としては、リンやボロンを含有するシリコン酸化膜やシリコン窒化膜等の無機絶縁材料などを用いることが可能である。一方、スクライブ領域１２には、素子基板１３に積層されて隣接する層間絶縁部１４よりも薄い層間絶縁部１９が形成されている。チップ領域１１と層間絶縁部１９とに囲まれた凹部には、素子基板１３に形成された電子回路の電気的特性の評価を行うテスト素子であるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）２０や、各種工程において半導体ウェハー１０の位置ずれを検出するための目安となるバーニア２１（図１参照）がこれらの上面を層間絶縁部１９から露出させるかたちに形成されている。このＴＥＧ２０の上面を構成するＴＥＧパッド電極（評価パターン）は、素子基板１３のスクライブ領域１２に形成された評価用の電子回路と電気的に接続されており、スクライブ領域１２の電子回路はチップ領域１１に対して各種素子や配線などを形成する工程と同じ工程で形成される。そして、このＴＥＧ２０の上面を構成するＴＥＧパッド電極にテスターのプローブ２２（図４（ａ）参照）を接触させることにより、能動素子のスイッチング特性や整流特性等の電気的特性の評価が行われて、チップ領域１１に形成された電子回路の代用評価がなされる。
A
そして、こうした半導体ウェハー１０をスクライブ領域１２に沿って、図示しないダイシングブレード（刃物）などを用いてダイシングすることにより、各チップ領域１１が分割されて半導体装置に搭載される半導体チップが製造される。
Then, by dicing the semiconductor wafer 10 along the
次に、本実施形態にかかる半導体チップの製造方法について図３及び図４を参照しなが
ら説明する。図３は半導体チップの製造工程を示すフローチャートであり、図４は半導体チップの製造過程を示す図である。
Next, the semiconductor chip manufacturing method according to the present embodiment will be described with reference to FIGS. FIG. 3 is a flowchart showing a semiconductor chip manufacturing process, and FIG. 4 is a diagram showing a semiconductor chip manufacturing process.
本実施形態の半導体チップの製造方法においては、まず各種の半導体プロセスがシリコン基板に対して施されることにより、チップ領域１１及びスクライブ領域１２における電子回路や各絶縁層が形成される（図１及び図２の状態）。そして、図３に示されるように、評価工程（ステップＳ１１）、マスク層形成工程（ステップＳ１２）、無電解めっき処理工程（ステップＳ１３）、ダイシング工程（ステップＳ１４）がこの順に実施される。
In the semiconductor chip manufacturing method of the present embodiment, first, various semiconductor processes are performed on the silicon substrate, thereby forming electronic circuits and respective insulating layers in the
評価工程（ステップＳ１１）は、図４（ａ）に示されるように、スクライブ領域１２に形成されたＴＥＧ２０の上面（ＴＥＧパッド電極）に対して、テスターのプローブ２２を接触させて、ＴＥＧ２０を構成する各種素子とテスターの内部回路とを電気的に接続することにより、スクライブ領域１２に形成された電子回路の電気的特性を評価し、この評価結果に基づいて、チップ領域１１（半導体チップ２９）の電気的特性を代用評価する工程である。
In the evaluation process (step S11), as shown in FIG. 4A, the
マスク層形成工程（ステップＳ１２）は、後述する無電解めっき処理工程（ステップＳ１３）においてＴＥＧ２０及びガードリング１８にめっき膜が析出（形成）されることを防止すべく、これらを絶縁性のマスク層２３で覆う工程である。このマスク層２３は、インクジェット法を用いて形成される。詳述すると、図４（ｂ）に示されるように、半導体ウェハー１０と液滴吐出ヘッド２５とを相対移動させながら、絶縁材料を溶媒中に分散させた絶縁性インクからなる液滴Ｄを、スクライブ領域１２及び層間絶縁部１４の周縁部の各位置に吐出して、ＴＥＧ２０の上面及びガードリング１８の上面を絶縁性インクで覆う。なお、マスク層２３を構成する絶縁性材料としては、エポキシ系の熱硬化性樹脂やアクリル系の光硬化性樹脂、あるいはこれらを混合させたものを用いることが可能である。その中でも本実施形態では、マスク層２３を形成する際に加熱による半導体ウェハー１０への熱的な影響を回避すべく、所定波長の紫外光を一定時間照射することにより硬化される紫外光硬化性樹脂を用いている。そして、半導体ウェハー１０に紫外光２６を照射して上記絶縁性インクを硬化させることにより、隣接するチップ領域１１間を埋めるかたちに、ＴＥＧ２０及びガードリング１８を覆うマスク層２３が形成される。
In the mask layer forming step (step S12), in order to prevent plating films from being deposited (formed) on the
ここで、紫外光２６の照射の態様としては、液滴Ｄが着弾するタイミングで同液滴Ｄに紫外光２６を照射し、その吐出毎に硬化させながら液滴Ｄを積層していくことでマスク層２３を形成することも可能ではあるが、こうした場合には、マスク層２３の表面が凹凸状に形成されてしまう。そのため、こうしたマスク層２３は、半導体ウェハー１０のダイシング時に、ダイシングブレードの刃先を表面の凹凸で受けることになるため、その切削力がマスク層２３の表面に不均一に加わりその切り屑が飛散しやすくなる。そこで、本実施形態においては、上述したように、ＴＥＧ２０及びガードリング１８を覆うように複数の液滴Ｄを吐出して、これらが結合した状態にて紫外光２６を照射する。つまり、吐出された複数の液滴Ｄが絶縁性インクからなる１つの液状体として硬化されることになる。こうすることにより、マスク層２３の表面に凹凸が形成されることを低減することが可能になり、ダイシングにともなうマスク層２３の切り屑の飛散量を低減することが可能である。
Here, as a mode of irradiation with the
また、インクジェット法はその吐出位置や吐出量を高い精度の下で制御することが可能であることから、インクジェット法を用いてマスク層２３を形成することで、たとえスクライブ領域１２が複雑に形成された半導体ウェハー１０であったとしても、所定の範囲にマスク層２３を確実に、かつ、容易に形成することが可能になる。また、マスク層２３の膜厚も容易に制御することが可能になり、より精度の高いマスク層２３を形成することが可能になる。
Further, since the ejection position and the ejection amount can be controlled with high accuracy in the ink jet method, the
無電解めっき処理工程（ステップＳ１３）は、アルミ電極パッド１５にＡｕからなるめっき膜を析出（形成）する工程である。この工程ではまず、半導体ウェハー１０を硝酸に浸漬して各アルミ電極パッド１５の表面に形成されている酸化膜が硝酸のエッチング作用により除去される。そして、マスク層２３が形成された半導体ウェハー１０をめっき浴に浸けて無電解めっきを施すことにより、図４（ｃ）に示されるように、アルミ電極パッド１５にＡｕからなるめっき膜２８が形成される。このとき、導電性を有するＴＥＧ２０の上面及びガードリング１８の上面はマスク層２３によって覆われていることから、これらに対してはめっき膜の形成が回避される。こうして各チップ領域１１のアルミ電極パッド１５に対してＡｕからなるめっき膜２８が形成されることにより、アルミ電極パッド１５の表面における酸化膜の形成が、これ以後、回避される。
The electroless plating treatment step (step S13) is a step of depositing (forming) a plated film made of Au on the
ダイシング工程（ステップＳ１３）では、半導体ウェハー１０の表面に図示しない保護シートを張り付けた上で、図４（ｄ）に示されるように、ダイシングブレードを用いてスクライブ領域１２に沿って半導体ウェハー１０をダイシングすることで、各チップ領域１１からなる半導体チップ２９が形成される工程である。本実施形態では、マスク層形成工程（ステップＳ１２）で形成されたマスク層２３が形成されたままの状態で半導体ウェハー１０のダイシングが行われる。
In the dicing step (step S13), a protective sheet (not shown) is pasted on the surface of the semiconductor wafer 10, and then the semiconductor wafer 10 is moved along the
ここで、上記マスク層２３を設けずに半導体ウェハー１０に無電解めっき処理を施した場合には、上述したように導線性を有するＴＥＧ２０の表面にもめっき膜が形成される。ＴＥＧ２０を構成する導電層は、チップ領域１１を構成する導電層と同じく、非常に膜厚の薄いものが一般的ではあるが、こうしためっき膜が形成されることによりその容積が増大することになる。そして、めっき膜によって容積が増大したＴＥＧ２０を有するスクライブ領域１２に沿って半導体ウェハー１０をダイシングすると、そのめっき膜が形成された分だけ導電性の切り屑の量が増加することになり、ダイシング時におけるその飛散量も自ずと増加することになる。この結果、半導体チップ２９の表面に付着する導電性異物が増加することになる。
Here, when the electroless plating process is performed on the semiconductor wafer 10 without providing the
これに対して本実施形態では、無電解めっき処理工程（ステップＳ１２）においてＴＥＧ２０にめっき膜が形成されることがないことから、ダイシング時におけるＴＥＧ２０の切り屑の量を低減することが可能になる。しかも、マスク層２３でＴＥＧ２０を覆った状態でダイシングすることにより、ＴＥＧ２０の切り屑が飛散しようとしても、先行して切削されるマスク層２３の切り屑と後続して切削されるＴＥＧ２０の切り屑との衝突によって、ＴＥＧ２０の切り屑の飛散が抑制されることになる。そのうえ、チップ領域１１の表面とマスク層２３の表面とが図４（ｃ），（ｄ）に示されるように略面一であれば、これらを覆う保護シートとチップ領域１１との間の隙間がマスク層２３によって略充填されることにもなり、チップ領域１１への異物の入り込みそのものが抑制されることになる。つまり、半導体チップ２９の表面にＴＥＧ２０の切り屑、すなわち導電性の異物が付着することを抑制することが可能になる。それゆえ半導体チップ２９の信頼性を向上させることが可能になり、ひいては半導体チップ２９が搭載される半導体装置の信頼性をも向上させることが可能になる。
On the other hand, in this embodiment, since no plating film is formed on the
ちなみに、このようにして製造された半導体チップ２９は、例えば図５に示されるように、所定の電子回路が形成された実装基板３１の実装面３１ａに図示しない接着層などを介して実装されて半導体装置３０を構成する。こうした半導体装置３０において、実装基板３１の電極パッド３２と半導体チップ２９のアルミ電極パッド１５とを電気的に接続する配線を形成する方法として、インクジェット法を用いて配線を形成する技術が知られている。インクジェット法を用いた配線形成においては、実装基板３１と半導体チップ２９とによって形成される段差に、その段差を緩和するための絶縁性スロープ３３が形成される。そして、例えば銀からなる金属微粒子を溶媒中に分散させた導電性インクからなる液
滴を、絶縁性スロープ３３の上面を介して、実装基板３１の電極パッド３２と半導体チップ２９のアルミ電極パッド１５とをつなぐ態様で連続的に吐出したのち、この導電性インクを乾燥・焼成することにより上記配線が形成される。
Incidentally, the
こうした絶縁性スロープ３３は、通常、配線とガードリング１８との短絡を防止すべく、ガードリング１８を覆うかたちで形成される。ここで、ガードリング１８をマスク層２３で覆わずして無電解めっき処理を半導体ウェハー１０に施した場合には、ガードリング１８にめっき膜が形成されてしまい、そのめっき膜の分だけガードリング１８が大型化してしまう。こうしたガードリング１８にあっては、絶縁性スロープ３３の膜厚が薄くなってしまうとガードリング１８と配線とが短絡してしまう虞もあるため、絶縁性スロープを厚膜化せざるを得なくなり、絶縁性スロープ３３を形成する上での自由度が制限されてしまうばかりか、半導体装置３０の薄型化が阻害されてしまう。
Such an insulating
これに対して本実施形態では、図５に示されるように、ガードリング１８をマスク層２３で覆った状態で半導体ウェハー１０に無電解めっき処理を施すことから、ガードリング１８にめっき膜が形成されることがなく、ガードリング１８の大型化を回避することが可能になる。しかも本実施形態では、このマスク層２３を除去することなくダイシング工程が行われることで、半導体チップ２９にはガードリング１８を覆うマスク層２３が残されていることになる。つまり、絶縁性スロープ３３を形成する前段階でガードリング１８が絶縁性のマスク層２３で覆われていることから、絶縁性スロープ３３を形成する際の絶縁性インクの消費量を抑制することが可能である。これに加え、マスク層２３に積層されるかたちで絶縁性スロープ３３が形成されることになり、ガードリング１８と配線とを確実に絶縁させることも可能になる。そのうえ、ガードリング１８付近における絶縁性スロープ３３の薄膜化を図ることも可能であり、絶縁性スロープ３３を形成する上での自由度が拡大することに加えて、半導体装置３０の薄型化を実現することが可能になる。
In contrast, in the present embodiment, as shown in FIG. 5, the electroless plating process is performed on the semiconductor wafer 10 in a state where the
以上説明したように本実施形態の半導体装置の製造方法によれば、以下のような効果を得ることができる。
（１）上記実施形態によれば、半導体ウェハー１０の電気的特性を評価する評価工程（ステップＳ１１）と、半導体ウェハー１０に無電解めっき処理を施す無電解めっき処理工程（ステップＳ１３）との間に、スクライブ領域１２のＴＥＧ２０を覆うマスク層２３を形成するマスク層形成工程（ステップＳ１２）が実行される。こうすることにより、半導体ウェハー１０に対して無電解めっき処理を施したとしても、ＴＥＧ２０にめっき膜が析出（形成）することがない。これにより、半導体ウェハー１０をスクライブ領域１２に沿ってダイシングするダイシング工程（ステップＳ１４）においては、導電性を有するＴＥＧ２０の切り屑の量が低減されるとともに、その切り屑の飛散量も低減されることになる。それゆえ半導体チップ２９の表面に導電性異物が付着することが抑制されて、半導体チップ２９の信頼性、ひいてはこの半導体チップ２９が搭載された半導体装置３０の信頼性をも向上させることが可能である。
As described above, according to the semiconductor device manufacturing method of the present embodiment, the following effects can be obtained.
(1) According to the above embodiment, between the evaluation step (step S11) for evaluating the electrical characteristics of the semiconductor wafer 10 and the electroless plating treatment step (step S13) for performing the electroless plating treatment on the semiconductor wafer 10. Then, a mask layer forming step (step S12) for forming the
（２）上記実施形態のダイシング工程（ステップＳ１４）では、マスク層２３が形成されている状態の半導体ウェハー１０に対してダイシングを行った。こうすることにより、ＴＥＧ２０の切り屑が飛散しようとしてもマスク層２３によってその飛散を抑制することが可能である。それゆえ、半導体チップ２９の表面に導電性異物が付着することをさらに抑制することが可能になる。
(2) In the dicing process (step S14) of the above embodiment, dicing was performed on the semiconductor wafer 10 in which the
（３）上記実施形態によれば、ＴＥＧ２０だけでなく、チップ領域１１の層間絶縁部１４の周縁部に形成されたガードリング１８も覆う態様でマスク層２３を形成した。こうすることにより、半導体ウェハー１０に無電解めっき処理を施したとしても、このガードリング１８にめっき膜が形成されることがないことから、ガードリング１８の大型化が回避
される。これにより、絶縁性スロープ３３の薄膜化を図ることが可能になるばかりか、絶縁性スロープ３３を形成する上での自由度が拡大されることに加えて、半導体装置３０の薄型化を図ることも可能になる。
(3) According to the above embodiment, the
（４）上記実施形態によれば、インクジェット法を用いてマスク層２３を形成した。インクジェット法は、その吐出位置や吐出量などを高い精度の下で制御することが可能であることから、マスク層２３の形成位置やその膜厚なども容易に制御することが可能になり、より精度の高いマスク層２３を形成することが可能になる。
(4) According to the said embodiment, the
（５）上記実施形態によれば、アルミ電極パッド１５にＡｕからなるめっき膜２８を形成した。こうすることにより、アルミ電極パッド１５の表面に酸化膜が形成されることを確実に抑制することが可能になり、後に形成される配線との密着力を高めることが可能になる。
(5) According to the above embodiment, the plated
（６）上記実施形態によれば、絶縁材料として紫外光硬化樹脂を用いてマスク層２３を形成した。こうすることにより、マスク層２３を形成する際の加熱処理が回避されることとなり、マスク層２３を形成する上での半導体ウェハー１０への熱的な影響を回避することが可能となる。
(6) According to the embodiment, the
なお、上記実施形態は以下のように変更して実施することもできる。
・上記実施形態では、無電解めっき処理工程（ステップＳ１３）においてＡｕからなるめっき膜を形成したが、めっき膜を形成する金属はＡｕに限らず、例えばＮｉ、Ｃｕ、Ｐｄなどであってもよい。また、例えば、無電解Ｎｉめっき処理、無電解Ｐｄめっき処理、無電解Ａｕめっき処理を連続して行うことにより、これらを積層した積層構造（Ｎｉ／Ｐｄ／Ａｕ）のめっき膜であってもよい。こうしためっき膜であってもアルミ電極パッド１５の表面の酸化を回避することが可能になる。
In addition, the said embodiment can also be changed and implemented as follows.
In the above embodiment, the plating film made of Au is formed in the electroless plating process (step S13). However, the metal forming the plating film is not limited to Au, and may be Ni, Cu, Pd, or the like, for example. . Further, for example, a plating film having a laminated structure (Ni / Pd / Au) in which an electroless Ni plating process, an electroless Pd plating process, and an electroless Au plating process are continuously performed may be used. . Even with such a plating film, oxidation of the surface of the
・上記実施形態のマスク層形成工程（ステップＳ１２）では、絶縁性インクをスクライブ領域１２のＴＥＧ２０及びチップ領域１１のガードリング１８を覆う態様で吐出した。これに限らず、半導体チップ２９の表面に導電性異物が付着することを低減する上では、スクライブ領域１２にのみ絶縁性インクを吐出してマスク層を形成するようにしてもよい。こうした構成であっても、ダイシング工程におけるＴＥＧ２０の切り屑の飛散量が低減され、半導体チップ２９の表面に導電性異物が付着することを低減することが可能である。
In the mask layer forming step (step S12) of the above embodiment, the insulating ink was discharged in a manner covering the
・上記実施形態では、印刷法としてインクジェット法を用いてマスク層２３を形成した。これに限らず、例えばスクリーン印刷法などを用いてマスク層を形成するようにしてもよい。また、印刷法に限らず、例えばディスペンサ法などを用いてマスク層を形成してもよい。
In the above embodiment, the
・上記実施形態では、スクライブ領域１２に形成されたマスク層２３を除去することなく、半導体ウェハー１０のダイシングを行った。これに限らず、マスク層２３を除去してからダイシング工程を行ってもよい。こうした構成であっても、ＴＥＧ２０にはめっき膜が形成されていないことから、その分だけダイシング時におけるＴＥＧ２０の切り屑の飛散量を低減することができ、半導体チップ２９の表面に導電性異物が付着することを低減することが可能になる。また、ガードリング１８にもめっき膜が形成されていないことから、その分だけ絶縁性スロープ３３の薄膜化を図ることが可能であり、絶縁性スロープ３３を形成する上での自由度が拡大されることになる。
In the above embodiment, the semiconductor wafer 10 is diced without removing the
・上記実施形態では、ＴＥＧ２０及びガードリング１８を覆うように絶縁性インクを吐
出した後に、同絶縁性インクを硬化させてマスク層２３を形成した。これに限らず、マスク層２３を形成する上では、絶縁性インクの液滴Ｄをその吐出毎に硬化させる態様でマスク層２３を形成してもよい。
In the above embodiment, after the insulating ink is ejected so as to cover the
・上記実施形態では、マスク層２３を形成する絶縁性インクには、絶縁材料として紫外光硬化性樹脂を用いた。これに限らず、例えば赤外線光硬化性樹脂などの他の光硬化性樹脂であってもよいし、熱硬化性樹脂を用いてもよい。熱硬化性樹脂を用いた場合には、本実施形態の紫外光２６に代えて例えば素子基板１３を加熱するようにするとよい。
In the above embodiment, an ultraviolet curable resin is used as the insulating material for the insulating ink for forming the
Ｄ…液滴、１０…半導体ウェハー、１１…チップ領域、１２…スクライブ領域、１３…素子基板、１４…層間絶縁部、１５…アルミ電極パッド、１６…絶縁層、１７…パッシベーション層、１８…ガードリング、１９…層間絶縁部、２０…ＴＥＧ、２１…バーニア、２２…プローブ、２３…マスク層、２５…液滴吐出ヘッド、２６…紫外光、２８…膜、２９…半導体チップ、３０…半導体装置、３１…実装基板、３１ａ…実装面、３２…電極パッド、３３…絶縁性スロープ。
D ... Droplet, 10 ... Semiconductor wafer, 11 ... Chip region, 12 ... Scribe region, 13 ... Element substrate, 14 ... Interlayer insulating part, 15 ... Aluminum electrode pad, 16 ... Insulating layer, 17 ... Passivation layer, 18 ... Guard Ring, 19 ... Interlayer insulating part, 20 ... TEG, 21 ... Vernier, 22 ... Probe, 23 ... Mask layer, 25 ... Droplet ejection head, 26 ... Ultraviolet light, 28 ... Film, 29 ... Semiconductor chip, 30 ...
Claims (6)
導電性を有する部分にめっき膜が形成されるめっき処理を前記半導体ウェハーに施して前記パッド電極にめっき膜を形成する工程と、
前記めっき膜が形成された前記半導体ウェハーをそのスクライブ領域に沿って切削することにより前記チップ領域を切り出す工程と
を備えた半導体装置の製造方法において、
前記評価後の半導体ウェハーに対して前記めっき膜を形成する前に、前記パッド電極が露出され、かつ、前記評価パターンが覆われるかたちで絶縁性のマスク層を形成する
ことを特徴とする半導体装置の製造方法。 A step of evaluating characteristics of the scribe region using the evaluation pattern for a semiconductor wafer in which a pad electrode exposed in the chip region and a conductive evaluation pattern exposed in a scribe region surrounding the chip region are formed. When,
Forming a plating film on the pad electrode by subjecting the semiconductor wafer to a plating treatment in which a plating film is formed on the conductive portion; and
Cutting the chip region by cutting the semiconductor wafer on which the plating film is formed along the scribe region.
Before forming the plating film on the semiconductor wafer after the evaluation, an insulating mask layer is formed so that the pad electrode is exposed and the evaluation pattern is covered Manufacturing method.
前記マスク層に覆われた状態で前記評価パターンを切削する
請求項１に記載の半導体装置の製造方法。 In the step of cutting out the chip region,
The method for manufacturing a semiconductor device according to claim 1, wherein the evaluation pattern is cut while being covered with the mask layer.
前記チップ領域の周縁部に表面が露出するガードリングをさらに覆うかたちに前記マスク層を形成する
請求項１又は２に記載の半導体装置の製造方法。 The step of forming the mask layer includes:
3. The method of manufacturing a semiconductor device according to claim 1, wherein the mask layer is formed so as to further cover a guard ring whose surface is exposed at a peripheral portion of the chip region.
前記マスク層の構成材料を含む液状体を前記マスク層が形成される領域に吐出して当該液状体を固化させることにより前記マスク層を形成する
請求項１〜３のいずれか一項に記載の半導体装置の製造方法。 The step of forming the mask layer includes:
4. The mask layer according to claim 1, wherein the mask layer is formed by discharging a liquid containing the constituent material of the mask layer to a region where the mask layer is formed to solidify the liquid. A method for manufacturing a semiconductor device.
前記スクライブ領域に形成されたテスト素子に接続される前記評価パターンを介して前記テスト素子の特性を評価することにより、前記チップ領域が有する素子の代用評価を行う
請求項１〜４のいずれか一項に記載の半導体装置の製造方法。 The step of evaluating includes
The substitution evaluation of the element which the said chip area has is performed by evaluating the characteristic of the said test element via the said evaluation pattern connected to the test element formed in the said scribe area | region. A method for manufacturing the semiconductor device according to the item.
Ｎｉ、Ｃｕ、Ｐｄ、Ａｕのうち少なくとも１種類を用いて前記めっき膜を形成する
請求項１〜５のいずれか一項に記載の半導体チップの製造方法。 The step of forming the plating film includes:
The method for manufacturing a semiconductor chip according to claim 1, wherein the plating film is formed using at least one of Ni, Cu, Pd, and Au.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009148000A JP2011003858A (en) | 2009-06-22 | 2009-06-22 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009148000A JP2011003858A (en) | 2009-06-22 | 2009-06-22 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011003858A true JP2011003858A (en) | 2011-01-06 |
Family
ID=43561549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009148000A Pending JP2011003858A (en) | 2009-06-22 | 2009-06-22 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011003858A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233593A (en) * | 2010-04-23 | 2011-11-17 | Toyota Motor Corp | Method of manufacturing semiconductor device |
| JP2012156258A (en) * | 2011-01-25 | 2012-08-16 | Toshiba Corp | Method of manufacturing semiconductor chip and semiconductor device |
| JP2013247151A (en) * | 2012-05-23 | 2013-12-09 | Sumitomo Electric Device Innovations Inc | Semiconductor device and method for manufacturing the same |
| JP6494899B1 (en) * | 2017-11-16 | 2019-04-03 | Ｊｘ金属株式会社 | Semiconductor substrate and method of manufacturing the same |
| WO2019097979A1 (en) * | 2017-11-16 | 2019-05-23 | Ｊｘ金属株式会社 | Semiconductor substrate and manufacturing method therefor |
| WO2019123826A1 (en) * | 2017-12-19 | 2019-06-27 | Ｊｘ金属株式会社 | Semiconductor wafer and method for producing same |
-
2009
- 2009-06-22 JP JP2009148000A patent/JP2011003858A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233593A (en) * | 2010-04-23 | 2011-11-17 | Toyota Motor Corp | Method of manufacturing semiconductor device |
| JP2012156258A (en) * | 2011-01-25 | 2012-08-16 | Toshiba Corp | Method of manufacturing semiconductor chip and semiconductor device |
| JP2013247151A (en) * | 2012-05-23 | 2013-12-09 | Sumitomo Electric Device Innovations Inc | Semiconductor device and method for manufacturing the same |
| JP6494899B1 (en) * | 2017-11-16 | 2019-04-03 | Ｊｘ金属株式会社 | Semiconductor substrate and method of manufacturing the same |
| WO2019097979A1 (en) * | 2017-11-16 | 2019-05-23 | Ｊｘ金属株式会社 | Semiconductor substrate and manufacturing method therefor |
| US11251145B2 (en) | 2017-11-16 | 2022-02-15 | Jx Nippon Mining & Metals Corporation | Semiconductor substrate and manufacturing method therefor |
| WO2019123826A1 (en) * | 2017-12-19 | 2019-06-27 | Ｊｘ金属株式会社 | Semiconductor wafer and method for producing same |
| CN111492093A (en) * | 2017-12-19 | 2020-08-04 | Ｊｘ金属株式会社 | Semiconductor wafer and method for manufacturing the same |
| JPWO2019123826A1 (en) * | 2017-12-19 | 2020-10-22 | Ｊｘ金属株式会社 | Semiconductor wafers and their manufacturing methods |
| US11114399B2 (en) | 2017-12-19 | 2021-09-07 | Jx Nippon Mining & Metals Coproration | Semiconductor wafer with void suppression and method for producing same |
| CN111492093B (en) * | 2017-12-19 | 2022-03-15 | Ｊｘ金属株式会社 | Semiconductor wafer and method for manufacturing the same |
| JP7046047B2 (en) | 2017-12-19 | 2022-04-01 | Ｊｘ金属株式会社 | Semiconductor wafers and their manufacturing methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI400784B (en) | Semiconductor device and manufacturing method thereof | |
| US20190279951A1 (en) | Chip package with antenna element | |
| US8129259B2 (en) | Manufacturing method of preparing a substrate with forming and removing the check patterns in scribing regions before dicing to form semiconductor device | |
| US8053337B2 (en) | Method of manufacturing semiconductor device | |
| KR100595889B1 (en) | Semiconductor device having conducting portion of upper and lower conductive layers, and method of fabricating the same | |
| KR100730707B1 (en) | Method of manufacturing semiconductor device | |
| KR20230034994A (en) | Semiconductor device and manufacturing method thereof | |
| JP2011003858A (en) | Manufacturing method of semiconductor device | |
| EP3211661A2 (en) | Method for manufacturing a flip-chip type semiconductor apparatus using a photosensitive adhesive layer and corresponding flip-chip type semiconductor apparatus | |
| JP2009043857A (en) | Semiconductor device and manufacturing method thereof | |
| US20050218473A1 (en) | Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both | |
| EP2580776A1 (en) | Method of redistributing functional element | |
| TWI390696B (en) | Semiconductor device and manufacturing method thereof | |
| CN110648930A (en) | Packaging method, panel assembly, wafer package and chip package | |
| JP4055015B2 (en) | Manufacturing method of semiconductor device | |
| US8883627B2 (en) | Method for chip packaging | |
| JPH11354560A (en) | Manufacture of semiconductor device | |
| JP4135390B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2011114133A (en) | Semiconductor device, and method of manufacturing the same | |
| US20090194888A1 (en) | Semiconductor device including wiring and manufacturing method thereof | |
| JP2010056266A (en) | Method of manufacturing semiconductor apparatus | |
| US7323778B2 (en) | Semiconductor device with improved design freedom of external terminal | |
| JP2011134821A (en) | Semiconductor device, semiconductor wafer, and method of manufacturing semiconductor wafer | |
| JP2005260120A (en) | Semiconductor device | |
| JP2008288481A (en) | Semiconductor device and method for manufacturing the same |