JP2010503304A - タイムトリガ型ネットワーク、及びこのネットワーク内のクラスタのクロック同期方法 - Google Patents

Abstract

本発明は、タイムスロットを使用するタイムトリガ型プロトコル上で動作するネットワークに関するものであり、少なくとも２つのクラスタがこのネットワーク内に含まれ、各クラスタは少なくとも１つのノードを含む。さらに、本発明は、タイムトリガ型ネットワーク内のクロック同期の方法に関するものである。複数のクラスタを整合するために必要な時間をできる限り低減するネットワーク及び方法を提供するために、タイムスロットを使用するタイムトリガ型プロトコル上で動作するネットワークを提案し、少なくとも２つのクラスタ(A,B,X)がこのネットワーク内に含まれ、各クラスタ(A,B,X)は少なくとも１つのノード(11)を含み、このノード(11)は、ノード(11)のタイミングを決定するためのノードクロック源(18)を有する通信コントローラ(15)を含み、クラスタ(A,B,X)は、ノードクロック源(18)より正確な結合装置クロック源(21)を備えたクロックアラインメント制御論理回路(20)を有する結合装置(10)に接続され、結合装置のクロック源(21)は、少なくとも２つのクラスタ(A,B,X)間のタイミングを整合するために使用する。さらに、タイムスロットを使用し、少なくとも２つのクラスタ(A,B,X)を有するタイムトリガ型ネットワーク内のクロック同期の方法を提案し、各クラスタは少なくとも１つのノード(11)を含み、各ノード(11)は、ノードクロック源(18)及び通信コントローラ(15)を備え、これらのクラスタ(A,B,X)は、ノードクロック源(18)より正確な結合装置のクロック源(21)を備えたクロックアラインメント制御論理回路(20)を有する結合装置(10)に接続され、この方法は、上記接続されたクラスタ(A,B,X)のタイミングを結合装置(10)内で監視するステップと、結合装置のクロック源(21)の使用によってクラスタ内のタイミングのサイクル長λを増加または減少させるステップとを備えている。

Description

本発明は、タイムスロットを使用するタイムトリガ型プロトコル上で動作するネットワークに関するものであり、少なくとも２つのクラスタがこのネットワーク内に含まれ、各クラスタは少なくとも１つのノードを含む。さらに、本発明は、タイムトリガ型ネットワーク内でのクロック同期の方法に関するものである。

現代の通信システムは一般に、単一の通信ドメイン（領域）では構成されない。その代わりに、場合によっては各々が異なる通信プロトコルを用いる複数のこうした通信ドメインが接続される。

現在の車載ネットワークは一般に、ゲートウェイノードによって相互接続された複数のＣＡＮ（Controller Area Network：車内ＬＡＮ規格の１つ）及びＬＩＮ（Local Interconnect Network：車内ＬＡＮ規格の１つ）クラスタで構成される。これらのプロトコルは、安全関係の情報をリアルタイムで交換する用意ができていない。車内で実現される安全関係の機能に対する需要が増加するので、安全関係のノードをネットワークで接続する必要性はさらに増加する。従って、安全性に関わるプロトコルをネットワークに組み込む必要がある。特に、複数の安全関係の通信クラスタを相互接続しなければならない。複数の通信クラスタを同じ環境内で追加的な相互間の調整なしに用いると、各通信クラスタは各自のタイミングを有し、このことは、各サイクル長が異なり、サイクルの始点が同期しないことを意味する。通信クラスタが同一に構成されている際でも、分散した起動及びクラスタの内部クロック同期の性質により、あるいは発振器の不正確さにより、これらのパラメータが互いに乖離していき、互いに非同期のクラスタを生じさせる。しかし、安全関係の情報のリアルタイムでの伝送は、厳密に同期したクラスタを必要とする。

欧州特許出願公開第１２８００２４号明細書

従って、すべてのこうした通信クラスタにアクセスするゲートウェイまたはクラスタカプラ（クラスタ結合器）の形態の通信装置を使用することが知られている。こうした結合装置は、通信クラスタを連携させるための情報を自然に分散させることができるが、これらのメカニズムは、継続中の通信を妨害しないように低速で動作する。特許文献１(欧州特許出願公開第１２８００２４号明細書)は、分散型のタイムトリガ型ネットワーク内のクロック同期の方法を記載している。ノードのローカルクロックを、オフセット補正値及びクロックレート補正値を用いることによって調整する。このクロックレート補正値は、ローカルクロックと他のノードのクロックとの間のクロックレートの偏差の集合に基づいて計算する。

従って、本発明の目的は、複数の通信クラスタを連携させるために必要な時間を可能な限り低減するネットワーク及び方法を提供することにある。

この目的は、独立請求項に記載の特徴によって解決される。

本発明は、ノード内のクロック源の精度より高い精度を有するクロック源を有する中心クロックアラインメント（クロック整合）制御論理回路を用いることによって、複数クラスタのサイクル長及びタイミングのオフセットが、クラスタ内のノードをタイミングの限度外に出す恐れなしに、実際により高速に調整される、という思想に基づくものである。結合装置のクロック源は、クラスタ内のノードより正確な標準的なクロック長を見積もっているので、クラスタ内の（クロックの）レート及び／またはオフセットを、最も可能なステップの使用によって変化させることができる。これにより、クラスタ内のすべてのノードの動作を保証する。

本発明によれば、ネットワークはタイムスロットを使用するタイムトリガ型プロトコル上で動作し、このことは、時間が反復的サイクルに細分され、各サイクルはいくつかのセグメントから成ることを意味する。各サイクルはサイクル長、サイクルの始点、及びサイクルの終点を有する。ネットワークは少なくとも２つのクラスタで構成され、各クラスタは少なくとも１つのノードを含む。ノードは、ネットワーク内の特定タスクを有するアプリケーション（応用）、例えば車内の状態を測定するセンサとして実現することができる。各ノードは、当該ノードのタイミングを決定するための自ノードクロック源を有する通信コントローラを含む。ネットワークのクラスタは、結合装置の使用によって結合される。結合装置は、ゲートウェイまたはクラスタカプラとして実現することができる。各結合装置は、ノードのクロック源より正確な結合装置クロック源を備えたクロックアラインメント制御論理回路を含み、結合装置クロック源は、少なくとも２つのクラスタ間のタイミングを整合するために用いる。

複数のタイムトリガ型通信クラスタ間にあるゲートウェイまたはクラスタカプラを用いて、これらのネットワークを同期させて、小さい伝搬遅延を達成し、必要メモリ量を最小化する。タイムトリガ型フレックスレイ（Ｆｌｅｘｒａｙ）（登録商標）プロトコルのようなプロトコルを用いることによって、外部または中心部のクロック補正手段を用いて、より高速の同期を達成することができる。本発明は、複数の通信クラスタ間の同期を大幅に、１０倍以上加速し、従って、まず、こうした環境内で、２ｍｓより長い通信サイクルの時間の使用を可能にするアーキテクチャ及びアルゴリズムを提案する。

本発明の他の有利な実現及び好適例は、それぞれの従属請求項中に記載する。

好適例では、上記結合装置が、この結合装置に接続されるクラスタと同数のプロトコルエンジンを含む。各プロトコルエンジンは、接続されたクラスタのタイミングを、クロックアラインメント制御論理回路に提供する。従って、クロックアラインメント制御論理回路は、接続されたクラスタ内のタイミングのサイクル長またはオフセットを変化させることができる。この変化は、接続されたクラスタ内のサイクル長λを、プロトコルエンジンによって提供される情報に応じて増加または減少させ、接続されたクラスタ内のサイクルの始点及び／または終点を、プロトコルエンジンによって提供される情報に応じてシフトすることによって達成される。中心アラインメント（整合）制御論理回路内のより正確なクロック源を用いることによって、ノードのタイミングを所定限度外に出すことなしに、クラスタ内のサイクルのレート（速度）を整合してオフセット補正を行うことができる。

正確なクロック源に基づき、プロトコルエンジンによって提供される情報に応じて、接続されたクラスタ内のサイクル長λを増加または減少させることと、サイクルの始点及び／またはサイクルの終点をシフトすることとを組み合わせることによって、接続されたクラスタ内のタイミングのより高速のアラインメント（整合）を実現することができる。この速度向上は特に、オフセットを補正するための速度アラインメントを用いることによって達成される。正確なクロック源により、中心アラインメント制御論理回路の速度アラインメントは、クラスタ内の連続するサイクルを、クラスタのサイクル長を、所定限度を外れることによりノードが動作終了するほど乱すことなしに効率的に補正する。

他の好適例によれば、上記クラスタカプラが、サイクル長を所定最大時間ρ_cumだけ延長することのみ許容される。所定最大時間ρ_cumは、結合装置の正確なクロック源の精度に依存する。より正確な結合装置クロック源のみにより、上記所定最大時間量ρ_cumが０より大きくなり、これにより、サイクル長をオフセット補正に適応させることが可能になる。従ってクラスタカプラは、サイクル長の増加または減少を、例えば公称サイクル長付近の範囲内、及びノードの限度内で制御することができる。

タイムトリガ型プロトコルの制約により、上記クロックアラインメント制御論理は、接続されたクラスタ内のサイクル長λを、２つのサイクル間のサイクル長修正の所定最大量ρだけしか増加または減少させることができない。こうして、タイミングを過度に一方向にすることによって進行中のトラフィックを妨害しないことが保証される。

接続されたクラスタ内のサイクルの始点及び／またはサイクルの終点をシフトすることにも、同じことが当てはまる。また、プロトコルエンジンによって提供される情報のみに応じて、サイクルの始点及び／またはサイクルの終点を最大オフセット量σだけシフトすることができる。

特に、結合装置のより正確なクロック源信号を、非常に正確なクロックを有する外部クロック装置またはＧＰＳ装置から受信すれば好適である。従って、高価な発振器を結合装置に内蔵させる必要はない。

上記目的は、タイムスロットを用いるタイムトリガ型ネットワーク内のクロック同期方法によっても解決され、このネットワークは少なくとも２つのクラスタを有し、各クラスタは少なくとも１つのノードを含み、各ノードは、ノードクロック源及び通信コントローラを備え、これらのクラスタは、上記ノードクロック源より正確な結合装置クロック源を備えたクロックアラインメント制御論理回路を有する結合装置に接続され、この方法は、上記接続されたクラスタのタイミングを上記結合装置内で監視するステップと、上記結合装置クロック源の使用によって、上記クラスタ内のタイミングのサイクル長λを増加または減少させるステップとを備えている。

好適例では、上記クロック同期方法がさらに、それぞれのクラスタ内のタイミングを各ノードによって監視するステップを備え、このタイミングが所定限度内にある限り、当該ノードの通信コントローラの動作を必要とせず、当該クラスタ内のタイミングが上記タイミング限度外である場合は、ノードが動作終了する。従って、クラスタ内のタイミングが過度に一方向にされる場合は、ノードはこの偏りを認識して、トラフィックを妨害しないために動作終了することが達成される。

以下、本発明を、概略的な図面を参照しながら詳細に説明する。

複数のノードを有する複数のクラスタを含むネットワークを示す図である。 フレックスレイ環境内で使用されるノードの構成を示す図である。 本発明による結合装置の概略ブロック図である。 アラインメントに必要なダブルサイクルの最大数を示す図である。 本発明による方法またはネットワークを用いることによって達成可能な速度向上を示す図表である。 本発明による方法またはネットワークを用いることによる補正長を示す図である。 本発明による方法またはネットワークを用いることによる補正長を示す図表である。 本発明による方法またはネットワークを用いることによる補正長を示す図表である。

図１に示す代表的なフォールトトラレント（耐障害性、障害許容）のタイムトリガ型ネットワークは、通信ノード１１が接続された２つ以上の通信チャネルであるチャネルＡ及びチャネルＢから成る。図２に、タイムトリガ型ネットワーク内で使用されるノード１１を示す。各ノード１１は、バスドライバ１７、通信コントローラ１５、バスドライバ１７毎のバスガーディアン（バス監視装置）１４、及びアプリケーションホスト（コンピュータ）１３を備えている。バスドライバ１７は、通信コントローラ１５が供給するビット及びバイトを、当該バスドライバに接続されたチャネル上に送信すると共に、このチャネル上で受信した情報を通信コントローラ１５に提供する。通信コントローラ１５は両チャネルに接続され、アプリケーションホスト１３に関係データを送信し、アプリケーションホスト１３からデータを受信し、フレームにアセンブルし（組み立て）てバスドライバ１７に送信する。通信コントローラ１５は主に、プロトコルエンジン及びコントローラ−ホスト・インタフェース（図示せず）で構成される。コントローラ−ホスト・インタフェースは、バッファ管理、及びアプリケーションホスト１３と通信コントローラ１５との間のデータ転送に関与する。

これらのネットワークシステムは少なくとも部分的にタイムトリガ型であり、このことは、時間が反復的サイクルに細分され、各サイクルはいくつかのセグメントから成ることを意味する。各ノード１１は、自分の内蔵クロック１８により新たなサイクルの始点を決定する。少なくとも１つのセグメントは固定数のタイムスロットに分割され、各タイムスロットは、最大１つの通信コントローラ１５に割り当てられ、この通信コントローラ１５が、そしてこの通信コントローラ１５のみが送信権を有する。サイクルの他のセグメント（部分）は、動的なアービトレーション（調停）方式用に、あるいは他の目的に用いることができる。

バスガーディアン１４は、独立した一組の設定データを有する装置であり、この設定データは、当該設定データによって指定されるタイムスロット中のみにバス上での送信を可能にする。

アプリケーションホスト１３は、データソース（データ源）及びデータシンクを含み、そして一般にプロトコルの働きに関係しない。通信コントローラ１５が単独で行うことのできない決定のみ、アプリケーションホスト１３によって行われる。

コールドスタートノード１１と称する単一のノード１１は、起動／同期情報、即ちフレックスレイ用のスタートアップフレームをバスに送信することによって、通信スケジュールを開始する。このノード１１は、設定または何らかのアルゴリズムのいずれかによって選択し、このアルゴリズムは、いくつかの可能なノード１１のどれが起動を実行するかを決定する。このアルゴリズムは一般に、既存のスケジュールを見つけることができない際にいつも、フレームまたは類似の構成を接続されたチャネル上で送信することから成る。

従って、（可能な）コールドスタートノード１１の通信コントローラ１５は接続されたすべてのチャネルを受信（リッスン）しなければならず、そしてその起動データを、接続された（冗長な可能性のある）すべてのチャネル上に同時に送信しなければならない。接続されたすべてのチャネル用の通信コントローラ１５の内部には、起動用の単一の制御論理回路のみが存在する。

クラスタ内の他のノード１１の各々は、これに接続されたチャネルを受信する。このノード１１が、起動を示す特定のフレームまたは類似の構成を受信した場合は、観測される通信からのタイミング方式を採用してネットワーク内に統合される。

２つの好適なシステムがこの説明に合い、例えばＴＴＰ（Time Triggered Protocol：タイムトリガ型プロトコル）及びフレックスレイ・プロトコルである。

ノードクロック源１８は、発振器の品質に依存した所定精度を有する。各ノードは、異なる精度を有する自分のノードクロック源を有するので、各ノード内のサイクル長は異なる。従って、ノード間の同期は、同期アルゴリズムによって維持する必要がある。

図３に、複数のクラスタＡ〜Ｘに接続された本発明の結合装置１０またはゲートウェイを示す。それぞれクラスタＡ、Ｂ、Ｘに接続された３つのプロトコルエンジン１２が存在する。プロトコルエンジン１２は、各クラスタのタイミングを監視する。これらのタイミングは、中心クロックアラインメント制御論理回路２０に供給される。結合装置１０は、クラスタＡ、Ｂ、Ｘ内のノード１１内のクロック源１８より高い精度を有する結合装置クロック源２１も含む。

以下、結合装置１０に接続された複数のクラスタの中心部での同期をより詳細に説明する。

複数の通信クラスタＡ、Ｂ、Ｘを同期させる必要のある状況では、結合装置１０はすべての通信クラスタにアクセスする。本発明は、独立して起動した接続された通信クラスタの同期を大幅に加速にするように、こうした結合装置１０を修正することのできる方法を説明する。

複数の通信クラスタの同期は、異なる値：即ちクロックレート及びクロックオフセットを含む。クロックレートはサイクル長に影響を与え、クロックオフセットはサイクルの位相差に影響を与える。同期を安定にするためには、両方を厳密に整合する必要がある。クロックレートまたはサイクル長が厳密に合っていなければ、オフセットまたは位相をチェックし続けることは困難であると共に、通信クラスタ間の相互通信の伝搬遅延、及びゲートウェイ構成要素内のメッセージ記憶に必要なメモリを低減するためには、オフセットが小さい必要がある。

本発明の説明は、フレックスレイ・プロトコルに関して行う。しかし、本発明はフレックスレイ・プロトコルに限定されない。クロックレートの差は一般にクロックオフセットより小さく、クロックオフセットより容易に補償される。フレックスレイ・プロトコルについては、±１５００ｐｐｍの固定のサイクル長の最大偏差が存在する。他のプロトコルについても、同様の上限を容易に見出すか規定することができる。λを理想的なサイクル長とすれば、２λ（１５００／１００００００）がフレックスレイに必要な最大レート補正値であり、オフセットについては、λ／２が最大値である。これからわかるように、必要なレート補正値は数桁小さく、従って無視される。

特に、サイクルを短くすることに関しては、サイクル当たりの可能なオフセット補正の量も一般に限定される。また、長くすることも一般に限定される、というのは、さもなければ、メッセージの規則的な伝送が歪むからである。従って、サイクル長に影響を与える可能性を利用してオフセットを補正することを手助けすることが実用的である。

ρを、任意の２サイクル間で修正することのできるサイクル長の最大値とし、σを、任意のサイクルの終点で修正することのできるオフセットの最大値とする。サイクル長に影響を与える２つの方法の間の基本的な相違に留意されたい。レート補正は、サイクル内のすべてのタイムスロットに比例的に影響を与えるのに対し、オフセット補正は、サイクル中の専用の時間間隔のみを変化させ、他のタイムスロットはそのままにする。従って、レート補正は、オフセット補正に従うタイムスロットだけでなく、すべてのタイムスロットの厳密なアラインメントを可能にする。

フレックスレイについては、その仕様は、ρ及びσの両方について７「マイクロチック」の最大値を規定し、ここでマイクロチックは２５ｎｓの時間として定義されている。クラスタ内のアラインメントについては、サイクル長のより大きなシフトは可能であるが、レート補正及び／またはオフセットの補正についてのρとσは、中心アラインメント制御論理回路２１によってより上層から導出される追加的補正値を与える。従って、中心アラインメント制御論理回路２１は、７マイクロチック単位の値を用いて、クラスタ間のレート及び／またはオフセットを補正することしかできない。

サイクル長は、各補正期間中に１回影響を与えられることができ、累積するのに合わせて変化する。従って、サイクル長を用いて、オフセット補正を単独で用いるよりもずっと高速にオフセットをシフトすることができる。

２つの通信クラスタをλ／２だけシフトするために、オフセット補正は明らかに、各クラスタをλ／４サイクルだけずらすためのλ／（４＊σ）の補正期間を必要とする。

レート補正のみを用い、かつ式を簡略化するためにサイクル長は既に最初に同期しているものと仮定すれば、このことは、およそ：

サイクルのみを用いて達成することができる。従って、サイクル毎に、一方のクラスタのレートを拡大し、他方のクラスタのレートは、オフセットの半分が補正されるまで縮小する。そして、再びレートを整合する。従って、サイクル長が

である際にいつも、制限なしのレート補正がより効果的である。

オフセットσの最大補正値は一般に、サイクル長λに比べて非常に小さいので、レート補正を用いることはほぼ常に、オフセット補正を用いることより効果的であり、例えばフレックスレイについては、λは６４００００μＴ（マイクロチック）であるのに対し、σは７μＴ以下に制限される。

しかし、オフセット補正は追加的に用いることができ、サイクルを

に低減することができる。

しかし、後の２つのアルゴリズムの一方を用いることによって、サイクル長が公称値から過大に変化することに対する予防策の問題が存在し得る。クラスタの中心部でのタイミングのアラインメント中には、当該ノードのローカルクロックに対してサイクル長を測定するノードが、当該ノードを故障と見なすほど大きい公称サイクル長からの偏差を検出してしまうほど、複数クラスタ内のサイクル長を大きく変化させることはできない。特定プロトコルに基づいて動作する各ノードは、サイクル長の偏差についての所定限度を有する。フレックスレイについては、これらの限度は±３０００ｐｐｍ（公称クロック周波数の偏差の２倍）である。これらの限度内では、ノードは動作し、中心部の結合装置のアラインメントを採用する。しかし、中心部の結合装置がノードのサイクル長をこれらの限度外に出す場合は、ノードが動作終了する。

次の例はこのことを説明する。２つのノード及びゲートウェイを仮定する。一方のノードは＋１５００ｐｐｍの偏差を有し、他方のノードは−１５００ｐｐｍの偏差を有し、クラスタカプラは公称サイクル長から−１５００ｐｐｍの偏差を有する。クラスタカプラがサイクル長に−１００ｐｐｍだけ追加的影響を与える場合は、＋１５００ｐｐｍの偏差を有するノードは３１００ｐｐｍのサイクル長偏差を測定し、当該ノードが故障であるものと見なすのに対し、−１５００ｐｐｍの偏差を有するノードは１００ｐｐｍを測定し、当該ノードが良好であるものと見なす。

このことを考慮に入れることは、指摘することの有効性を少し減らす。一般に、各ノード、特に通信コントローラ１５は、自分のレートまたはサイクル長を観測し、このレートまたはサイクル長が特定範囲から出る場合に、当該ノードが故障であることを判定する。この範囲は通常、使用する発振器または類似のクロック源の品質についての推定値を用いて決定する。本発明なしでは、この問題は通常、レート補正を用いてオフセット補正を加速することを妨げていた、というのは、レートに手を加えることは、クラスタのいずれかのノードがその目標範囲を超えることを生じさせ得るからである。

しかし、この時点で本発明を用いる。中心アラインメント制御論理回路２０内のより正確なクロック源２１を用いることによって、この問題を解決することができる、というのは、クロックアラインメントを取り仕切る中心部のノード１０は、高品質のクロック源２１にアクセスするからである。この結合装置のクロック源２１は、より小さい偏差が保証されたより高価な水晶発振器とするか、または例えばＧＰＳから外部的に導出したクロック源とするか、あるいは特定クロック源の幅広い測定及び特性化によるものかのいずれかとすることができ、従って、その偏差は既知の環境下では正確に推定することができる。本発明の開示は、高品質のクロック源がこのリストからのものであるという限定を加えない。

クラスタの実際のサイクル長は常に、発振器の最大許容偏差（例えばフレックスレイについては±１５００ｐｐｍ）まで外れることができなければならない。これらの極値をλ_max及びλ_minと定義する。現在のサイクル長がこれらの境界内に留まる限り、例外を発生して動作終了するノードはない。クロックアラインメント制御論理回路２０を含む結合装置１０は一般に、クラスタのすべてサイクル長を、公称サイクル長λ’と見るものに整合しようとする。結合装置ノード１０は故障でない限り、λ_min≦λ’≦λ_maxに従う。

従って、オフセット補正を加速するためにレート補正を用いることのできる度合いは、クロックを整合するノードの推定がλ’付近であることの精度に依存する。θをこの推定の精度とすれば、次式となる：

従って、このノードは、上述したサイクル長の許容範囲または限度から出ることなしに、通信クラスタのレートをρ_{cum_dec}＝λ−θ−λ_minまで低減することができ、そしてρ_{cum_inc}＝λ_max−λ−θまで増加することができ、ここにρ_{cum_inc}は、クロックを整合するノード１０が、これに接続されたクラスタのサイクル長をλ_maxより大きくならないように延長することのできる最大時間長であり、ρ_{cum_dec}は、クロックを整合するノードが、これに接続されたクラスタのサイクル長をλ_minより小さくならないように短縮することのできる最大時間長である。

ρ_{cum_dec}＝ρ_{cum_inc}＝ρ_cumであり、かつρ_cum＜λ／８であるものと仮定すれば、レート補正は：

サイクルで実行することができる。

追加的オフセット補正を用いることによって、レート補正は：

サイクルで実行することができる。

従って、より正確なクロック源２１を結合装置１０内で使用することによって、上記限度から出ることなしに、オフセット補正のためのより効果的なレート補正を用いることができる。従って、クラスタ内のタイミングのアラインメントを大幅に加速することができる。

ノード１１内のクロック源１８もより正確である場合は、本発明は機能しない、というのは、レート補正がノードのタイミングを上記限度外に出すからである。

このことは非常に有利である、というのは、結合装置１０のクロック源のみがより高いコストを必要とするからである。さらなる修正を実行する必要はない。非常に正確なクロック源を外部、例えばＧＰＳから供給することによって、中心部の結合装置は、こうした自分の正確なクロック源を有する必要がない。

図４〜８に基づいて、従来の中心部でのアラインメントと比べた本発明の効果を例示する。

図４に、アラインメントに必要なダブル（２倍）サイクルの最大数を示す。レートとオフセットには、ダブルサイクル当たり１７５ｎｓ（２５ｎｓのマイクロチック長に対し７マイクロチック）まで影響を与えることができ、クロックを整合する結合装置１０のクロックは、他のノードの±１５００ｐｐｍに比べれば、最悪の場合でも±７５０ｐｐｍしか偏差を有しないものと仮定する。さらにより正確なクロックを使用すれば、性能が向上することは当然である。従来のオフセット補正を用いることにより明らかにわかるように、従来のオフセット補正を用いるならば、接続されたクラスタのタイミングを整合するためにずっと多数のダブルサイクルが必要である。図４に、より正確なクロック源の適用を例示する２つの曲線を示す。オフセット補正のためのレート補正の適用を例示する制限なしの曲線も存在する。これらの制限なしの曲線は第１組の式について有効であり、これらの曲線は、ノードの自己チェックによって課せられるサイクル長の制限が見られない。さらに、サイクル長の制限、及びノード内でのこの制限のチェックを用いることによるレート補正を例示する制限付きの曲線が存在する。制限付きのレート補正を用いることによって、サイクル長の調整はクラスタカプラのクロックの改善による制限を受ける。

次の図５に、レート補正とオフセット補正の組合せを用いた制限なし及び制限付き曲線を、従来のオフセット補正と比較して示す。制限なしのレート及びオフセット補正を用いることによれば、ダブルサイクルの数が最小であることが示されている。なお、制限なしのレート及びオフセット補正については、監視されるノード内に制限が設定されていない。従って、サイクル長を調整する際に制限を考慮する必要がないので、より高速のアラインメントが可能である。

図６に、通信クラスタを同期させる前に経過した時間を示す。図からわかるように、制限付きのレート補正が制限なしの最適値より低速である場合でも、実際の時間経過の点での差はそれほど大きくない。本質的に、本発明が提案する方法のみで、１ｍｓより大きいサイクル時間が実現可能になる。

図７及び８に、同じ基礎パラメータについて達成可能な速度向上率を示す。図８に示すように、制限なしのレート補正とオフセット補正の組合せを用いることによって、最高の速度向上が達成される。この場合は、７「マイクロチック」のρ及びσの値は使用していない。７「マイクロチック」のρ及びσの値は、フレックスレイ・プロトコル中に、いくつかの理由で規定されている。しかし、単に速度向上のために、クラスタカプラ内のより正確なクロック源２１の使用によるクラスタのアラインメントは、ρ及びσの値を７「マイクロチック」にするこうした限定なしに可能である。それにもかかわらず、従来のオフセット補正に比べれば、その利益は容易に認識することができる。

次に、上記で用いた式の導出をより詳細に説明する。λ／２のオフセット差を補償するために、両方の通信クラスタをλ／４だけシフトする必要がある。上述したように、レート補正は累積的である。ｍを探索したサイクル数（簡単のため２で割り切れるものと仮定する）とすれば、次式のようになる：

オフセットアラインメントのためのサイクル長の最大補正値がρ_cumによって制限される場合は、次式が必要な補正期間の数を与える：

これらの変数を用いれば、補正のための時間は次式のようになる：

そして、オフセット補正を含めれば、次式のようになる：

従って、本発明を用いることによって、クラスタカプラ内の１つのより正確なクロック源により、タイムトリガ型ネットワーク内の異なるクラスタを同期させるための時間の非常に強度な低減を達成することができる。

Claims (11)

1. タイムスロットを使用するタイムトリガ型プロトコル上で動作するネットワークにおいて、
   少なくとも２つのクラスタが前記ネットワーク内に含まれ、前記クラスタの各々が少なくとも１つのノードを含み、前記ノードが、当該ノードのタイミングを決定するためのノードクロック源を有する通信コントローラを含み、前記クラスタが、前記ノードクロック源より正確な結合装置クロック源を備えたクロックアラインメント制御論理回路を有する結合装置に接続され、前記結合装置クロック源を用いて、前記少なくとも２つのクラスタ間のタイミングを整合することを特徴とするネットワーク。
2. 請求項１に記載のネットワークにおいて、前記結合装置が、当該結合装置に接続されたクラスタと同数のプロトコルエンジンを含み、前記プロトコルエンジンの各々が、前記接続されたクラスタのタイミングを前記クロックアラインメント制御論理回路に提供することを特徴とするネットワーク。
3. 請求項１または２に記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、前記プロトコルエンジンが提供する情報に応じて、前記接続されたクラスタ内のサイクル長λを増加または減少させることを特徴とするネットワーク。
4. 請求項１または２に記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、前記プロトコルエンジンが提供する情報に応じて、前記接続されたクラスタ内のサイクルの始点及び／または終点をシフトすることを特徴とするネットワーク。
5. 請求項３または４に記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、前記プロトコルエンジンが提供する情報に応じて、前記接続されたクラスタ内のサイクル長λを増加または減少させ、かつ前記接続されたクラスタのサイクルの始点及び／または終点をシフトすることを特徴とするネットワーク。
6. 請求項１〜５のいずれかに記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、前記プロトコルエンジンが提供する情報に応じて、前記接続されたクラスタ内のサイクル長λを増加または減少させるが、当該クロックアラインメント制御論理回路のより正確なクロック源によって規定される公称サイクル長付近の所定範囲内に保つことを特徴とするネットワーク。
7. 請求項１〜６のいずれかに記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、前記プロトコルエンジンが提供する情報に応じて、前記接続されたクラスタ内のサイクル長λを、２つのサイクル間のサイクル長修正の所定最大量ρだけ増加または減少させ、及び／または、前記接続されたクラスタ内のサイクルの始点及び／または終点を最大オフセット量σだけシフトすることを特徴とするネットワーク。
8. 請求項１〜７のいずれかに記載のネットワークにおいて、前記クロックアラインメント制御論理回路が、オフセット補正のためにレート補正を用いることを特徴とするネットワーク。
9. 請求項１〜８のいずれかに記載のネットワークにおいて、前記結合装置クロック源が、前記外部クロック装置またはＧＰＳ装置から非常に正確なクロックを受信することを特徴とするネットワーク。
10. タイムスロットを使用し、少なくとも２つのクラスタを含むタイムトリガ型ネットワークのクロック同期の方法であって、前記クラスタの各々が少なくとも１つのノードを含み、前記ノードがノードクロック源及び通信コントローラを備え、前記クラスタが、前記ノードクロック源より正確な結合装置クロック源を備えたクロックアラインメント制御論理回路を有する結合装置に接続されているクロック同期方法において、
    前記結合装置に接続された前記クラスタのタイミングを、前記結合装置内で監視するステップと；
    前記結合装置クロック源の使用によって、前記クラスタ内のタイミングのサイクル長λを増加または減少させるステップと
    を備えていることを特徴とするクロック同期方法。
11. 請求項１０に記載のクロック同期方法において、さらに
    前記ノードの各々によって、それぞれの前記クラスタ内のタイミングを監視するステップを備え、
    前記タイミングが所定限度内にある限り、当該ノードの前記通信コントローラの動作を必要とせず、前記クラスタ内のタイミングが前記所定限度外である場合は、前記ノードが動作終了することを特徴とするクロック同期方法。

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