JP2010500559A - Nanowire sensor, nanowire sensor array, and method of forming the sensor and sensor array - Google Patents

Nanowire sensor, nanowire sensor array, and method of forming the sensor and sensor array Download PDF

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Abstract

支持基板の上にナノワイヤを含むセンサであって、第1半導体層が該支持基板上に配置されたセンサ、を形成する方法が開示されている。該方法は、第1半導体層からなり、かつ少なくとも2つの支持部と、該支持部の間に配置されるフィン部と、を含むフィン構造を形成する工程と;フィン構造の少なくともフィン部を酸化することにより第1酸化膜層によって取り囲まれるナノワイヤを形成する工程と;絶縁層を該支持部の上に形成する工程と、を含み、支持部及び第1絶縁層はマイクロ流体チャネルを構成する。ナノワイヤセンサも開示されている。ナノワイヤセンサは、支持基板と;支持基板の上に配置され、かつ少なくとも2つの半導体支持部と、該支持部の間に配置されるフィン部と、を含む半導体フィン構造と;支持部のコンタクト表面の上の第1絶縁層と、を備え、支持部及び第1絶縁層はマイクロ流体チャネルを構成する。A method of forming a sensor comprising nanowires on a support substrate, wherein the first semiconductor layer is disposed on the support substrate is disclosed. The method includes the step of forming a fin structure comprising a first semiconductor layer and including at least two support portions and a fin portion disposed between the support portions; and oxidizing at least the fin portion of the fin structure; Forming a nanowire surrounded by the first oxide film layer; and forming an insulating layer on the supporting portion, wherein the supporting portion and the first insulating layer constitute a microfluidic channel. Nanowire sensors are also disclosed. A nanowire sensor includes: a support substrate; a semiconductor fin structure disposed on the support substrate and including at least two semiconductor support portions and a fin portion disposed between the support portions; and a contact surface of the support portion And the support and the first insulating layer constitute a microfluidic channel.

Description

本発明はセンサの分野に関し、特にナノワイヤを支持基板上に、かつ当該支持基板の上に半導体層が配置される状態で備えるセンサを形成する方法に関する。本発明は更に、ナノワイヤセンサ及びナノワイヤセンサアレイに関する。   The present invention relates to the field of sensors, and more particularly to a method of forming a sensor comprising nanowires on a support substrate and a semiconductor layer disposed on the support substrate. The invention further relates to nanowire sensors and nanowire sensor arrays.

ナノワイヤ及びカーボンナノチューブのような一次元ナノ構造は、非常に感度の高い超小型化された分子センサの有望な候補であると認識されている。詳細には、カーボンナノチューブ、シリコン(Si)ナノワイヤ、酸化錫(SnO)ナノワイヤ、及び酸化インジウム(In)ナノワイヤのような半導体ナノ構造を利用するセンサは、センサによる検出において、分子種が存在する状態の、または分子種が存在しない状態のナノ構造の表面電荷の変化の原理を利用するので特に有望である。 One-dimensional nanostructures such as nanowires and carbon nanotubes are recognized as promising candidates for very sensitive ultra-miniaturized molecular sensors. Specifically, sensors utilizing semiconductor nanostructures, such as carbon nanotubes, silicon (Si) nanowires, tin oxide (SnO 2 ) nanowires, and indium oxide (In 2 O 3 ) nanowires, have molecular species in detection by the sensor. This is particularly promising because it utilizes the principle of surface charge change in nanostructures in the presence of or in the absence of molecular species.

ナノワイヤの表面対容積比が大きいことによって、該ナノワイヤの導電性が表面付着種によって大きく変化するので、単一分子の検出が可能になる。しかしながら、「ボトムアップ」ナノ構造を利用する既存の研究のほとんどは、オーミックコンタクトの信頼性を高め、かつドーピング濃度の制御の信頼性を高める個々のナノ構造の移動及び位置決めを必要とする複雑な集積化によって制約を受けている。更に、検体の検出に使用することができる酵素、抗体、タンパク質、または生体高分子のような生物学的受容体の送達は、ナノ構造センサデバイスにおける困難な解決課題として残っている。同じ課題が、検出されるべく検体の送達に当てはまる。現在、送達は通常、シリンジポンプ、マイクロピペット、または原子間力顕微鏡(atomic force microscopy:AFM)チップ先端(ディップペン)を使用することにより行なわれ、この操作は、ナノワイヤの位置を高精度で正確に特定する必要があるので、精度の悪い長時間を要する試行錯誤の作業になる。従って、このような送達方法は、研究所における実験にしか用いることができず、製品実現の観点からは有用ではない。   The large surface-to-volume ratio of the nanowire allows the single molecule to be detected because the conductivity of the nanowire varies greatly depending on the surface-attached species. However, most of the existing work that utilizes “bottom-up” nanostructures is a complex that requires the movement and positioning of individual nanostructures to increase the reliability of ohmic contacts and the reliability of doping concentration control. Limited by integration. Furthermore, the delivery of biological receptors such as enzymes, antibodies, proteins, or biopolymers that can be used for analyte detection remains a difficult solution in nanostructured sensor devices. The same challenge applies to the delivery of analytes to be detected. Currently, delivery is usually performed by using a syringe pump, micropipette, or atomic force microscope (AFM) tip tip (dip pen), which can be used to accurately and accurately position the nanowire. Therefore, it becomes a trial and error work that requires a long time with low accuracy. Therefore, such a delivery method can be used only for laboratory experiments, and is not useful from the viewpoint of product realization.

これらの問題を解決しようとする幾つかの試みが為されており、ナノワイヤを利用することによって流動環境における検出を可能にしようとしている。これらの試みの中でもとりわけ、種々の流体を供給して表面改質、固定化、検出、及び検査を行なう機能を搭載したバイオセンサがある。一つのアプローチが、特許文献1に記載されている。この出願には、サンプル露出領域と、そしてナノワイヤまたは官能化されたナノワイヤと、を有することにより、サンプルに含まれると疑われる検体の有無を検出するナノスケールデバイス、及び当該デバイスを使用する方法が開示されている。特許文献1では、ナノワイヤはセンサとして機能し、そしてナノワイヤが検体を含むと疑われるサンプルに接触すると特性変化を起こすことができる。この特許出願によれば、ナノワイヤは、金属被覆を触媒とする化学的気相成長(CVD)及びレーザ蒸着による触媒薄膜成長により形成される。   Several attempts have been made to solve these problems and attempt to enable detection in a flowing environment by utilizing nanowires. Among these attempts, there are biosensors equipped with functions for surface modification, immobilization, detection, and inspection by supplying various fluids. One approach is described in US Pat. The application includes a nanoscale device for detecting the presence or absence of an analyte suspected of being included in a sample by having a sample exposed region, and a nanowire or functionalized nanowire, and a method of using the device It is disclosed. In Patent Document 1, the nanowire functions as a sensor, and a characteristic change can occur when the nanowire comes into contact with a sample suspected of containing an analyte. According to this patent application, nanowires are formed by catalytic vapor deposition (CVD) catalyzed by metallization and catalytic thin film growth by laser deposition.

特許文献1では、サンプル露出領域は、ナノワイヤに非常に近接するいずれの領域とすることもでき、この場合、サンプル露出領域のサンプルはナノワイヤの少なくとも一部に作用する。サンプル露出領域の一例が流体流動チャネルであり、そしてこの流体流動チャネルはポリジメチルシロキサン(PDMS)溶液を鋳型に塗布することにより形成することができる。チャネルを作製し、そして表面に取り付けることができ、そして鋳型を取り外すことができる。別の構成として、チャネルは、マスターモデルをフォトリソグラフィを使用して製作し、そしてPDMSをマスターモデルに流し込むことにより形成することができる。ナノワイヤ及び流体チャネルは、上述の方法によって、同じデバイスに一緒に組み込まれる前に個別に形成される。   In Patent Document 1, the sample exposure region can be any region that is very close to the nanowire, in which case the sample in the sample exposure region acts on at least a portion of the nanowire. An example of a sample exposed area is a fluid flow channel, which can be formed by applying a polydimethylsiloxane (PDMS) solution to a mold. Channels can be created and attached to the surface, and the mold can be removed. Alternatively, the channel can be formed by fabricating the master model using photolithography and pouring PDMS into the master model. The nanowires and fluid channels are formed separately before being incorporated together in the same device by the method described above.

別のアプローチが、特許文献2に記載されている。この出願には、分子及び細胞を含む標的生体物質の検出に使用されるマイクロスケールのバイオセンサが開示されている。バイオセンサは、集積電子機能、流入−流出ポート、及び界面構造、病原体特異性の高感度検出機能を有するマイクロ流体システムであり、そして半導体界面での生体材料の処理を可能にする。詳細には、バイオセンサは検出チャンバを有し、検出チャンバは微小ウェルまたは微小キャビティであり、微小ウェルまたは微小キャビティは、マイクロ加工技術によってウェハ内に形成され、かつ微小ウェルまたは微小キャビティには標的微生物種の存在に起因するチャンバにおける電気特性または電気パラメータ(抵抗または位相のような)の変化を検出する電極のような検出素子が配設される。検出を行なうために、特許文献2では、集積化金属電極を利用し、これらの金属電極はインピーダンス測定の原理に基づいて動作する。センサを作製するために、特許文献2では、上面−側面処理を利用して、集積化金属電極を形成する。流体チャネルは、Si内に、水酸化カリウム(KOH)溶液を用いた異方性エッチングを使用して形成される。センサは、約2マイクロメートルの寸法の病原性バクテリアの形態の微生物材料を検出するために効果的であると考えられる。   Another approach is described in US Pat. This application discloses a microscale biosensor used for the detection of target biological material including molecules and cells. A biosensor is a microfluidic system with integrated electronic functions, inflow-outflow ports, and interface structure, pathogen-specific sensitive detection capabilities, and allows processing of biomaterials at the semiconductor interface. Specifically, the biosensor has a detection chamber, the detection chamber is a microwell or microcavity, the microwell or microcavity is formed in the wafer by microfabrication technology, and the microwell or microcavity is targeted A sensing element, such as an electrode, is provided that detects changes in electrical properties or electrical parameters (such as resistance or phase) in the chamber due to the presence of microbial species. In order to perform the detection, in Patent Document 2, integrated metal electrodes are used, and these metal electrodes operate based on the principle of impedance measurement. In order to fabricate a sensor, in Patent Document 2, an integrated metal electrode is formed using top-side processing. The fluid channel is formed in Si using anisotropic etching with potassium hydroxide (KOH) solution. The sensor is believed to be effective for detecting microbial material in the form of pathogenic bacteria having dimensions of about 2 micrometers.

米国特許出願公開第2002/0117659号明細書US Patent Application Publication No. 2002/0117659 米国特許出願公開第2001/0053535号明細書US Patent Application Publication No. 2001/0053535

上に説明した先行技術によるデバイスの作製は、非常に面倒であり、かつ高コストである。従って、本発明の目的は、先行技術によるデバイスにおける上記した不具合の幾つかを有利に回避する、または軽減する、従来のセンサに取って代わるセンサを容易かつ低コストで提供することにある。   Fabricating the devices according to the prior art described above is very cumbersome and expensive. Accordingly, it is an object of the present invention to provide an easy and low cost sensor that replaces a conventional sensor that advantageously avoids or mitigates some of the aforementioned deficiencies in prior art devices.

本発明は、ナノワイヤを支持基板の上に備えるセンサであって、第一の半導体層が支持基板上に配置されたセンサ、を形成する方法を提供する。本発明の方法は、第1半導体層からなり、かつ少なくとも2つの支持部と、そしてこれらの支持部の間に配置されるフィン部と、を含むフィン構造を形成する工程と;フィン構造の少なくともフィン部を酸化することにより、第1酸化膜層によって取り囲まれるナノワイヤを形成する工程と;そして第1絶縁層を支持部の上に形成する工程と、を含み;支持部及び第1絶縁層はマイクロ流体チャネルを構成する。本発明の方法は、センサを形成する簡単であり、かつコスト効率の高い方法となり得るが、これは、本発明の方法が従来のSi(CMOS)技術に完全に対応することができ、かつ標準のSi関連製造設備において実行することができるからである。これは、他のCMOS回路を一緒に形成することにより信号処理を行なうことができるので、規模の縮小が可能になり、かつ生産コストの低減が可能であることを意味する。   The present invention provides a method for forming a sensor comprising nanowires on a support substrate, wherein the first semiconductor layer is disposed on the support substrate. The method of the present invention comprises the step of forming a fin structure comprising a first semiconductor layer and including at least two support portions and a fin portion disposed between the support portions; Forming a nanowire surrounded by a first oxide film layer by oxidizing the fin portion; and forming a first insulating layer on the support portion; the support portion and the first insulating layer include: Configure the microfluidic channel. The method of the present invention can be a simple and cost-effective method of forming a sensor, but this allows the method of the present invention to be fully compatible with conventional Si (CMOS) technology and is standard. This is because it can be executed in the Si-related manufacturing facility. This means that signal processing can be performed by forming other CMOS circuits together, so that the scale can be reduced and the production cost can be reduced.

CMOSとの相性が良いこのタイプのナノワイヤは、IEEE Conference on Emerging Technologies−Nanoelectronicsに掲載されたAjay Agarwalらによる「バルクシリコン及びSOIウェハにおけるSiナノワイヤの輸送特性」と題する刊行物、及びIEEE Conference on Emerging Technologies−Nanoelectronicsに掲載されたN. Singhらによる「ゲートで完全に囲まれたシリコンナノワイヤn−MOSFETsにおける室温クーロンブロッケード発振」と題する刊行物に開示されている。「バルクシリコン及びSOIウェハにおけるSiナノワイヤの輸送特性」と題する刊行物には、n型シリコンナノワイヤをバルク及びSOIウェハ上に、標準のCMOS対応技術を使用して形成する方法が開示され、そして当該刊行物は、ナノワイヤをマイクロ流体チャネルと一緒に集積化して、生体分子検出に適用することができることを示唆している。   This type of nanowire, which is compatible with CMOS, has been published by Ajay Agalwal et al., Published by IEEE Conference on Emergence Technologies-Nanoelectronics, in the publication entitled "Transport characteristics of Si nanowires in bulk silicon and SOI wafers" N. published in Technologies-Nanoelectronics. Singh et al. Discloses in a publication entitled “Room Temperature Coulomb Blockade Oscillation in Silicon Nanowire n-MOSFETs Fully Surrounded by Gates”. A publication entitled “Transportation Properties of Si Nanowires in Bulk Silicon and SOI Wafers” discloses a method of forming n-type silicon nanowires on bulk and SOI wafers using standard CMOS-compatible techniques, and The publication suggests that nanowires can be integrated with microfluidic channels and applied to biomolecule detection.

CMOSとの相性が良い別のタイプのナノワイヤが、「ゲートで完全に囲まれたシリコンナノワイヤn−MOSFETsにおける室温クーロンブロッケード発振」と題する刊行物に開示されている。この刊行物には、ゲートで完全に囲まれたシリコンナノワイヤNMOSを半導体オンインシュレータ(SOI)ウェハの上に形成するフルCMOS対応製造方法が記載されている。   Another type of nanowire that is compatible with CMOS is disclosed in a publication entitled “Room Temperature Coulomb Blockade Oscillation in Silicon Nanowire n-MOSFETs Fully Enclosed by Gates”. This publication describes a full CMOS compatible manufacturing method in which a silicon nanowire NMOS completely surrounded by a gate is formed on a semiconductor on insulator (SOI) wafer.

本発明の一の実施形態では、本発明の方法は更に、第1絶縁層を形成する前に、第2酸化膜層を支持部のコンタクト表面の上に形成する工程を含む。第2酸化膜層は通常、酸化シリコンであるが、酸化シリコンに制限されない。第2酸化膜層は約0.2ミクロン〜約1ミクロンの膜厚とすることができ、そしてナノワイヤを取り囲む第1酸化膜層よりも厚い。第2酸化膜層は、支持部を、後続の堆積工程を行なうために保護するように作用する。   In one embodiment of the present invention, the method of the present invention further includes forming a second oxide film layer on the contact surface of the support before forming the first insulating layer. The second oxide film layer is usually silicon oxide, but is not limited to silicon oxide. The second oxide layer can be about 0.2 microns to about 1 micron thick and is thicker than the first oxide layer surrounding the nanowire. The second oxide layer acts to protect the support for subsequent deposition processes.

本発明の別の実施形態では、本発明の方法は更に、流体チャネルを含む第1絶縁層を形成する前に、第1導電層を第2酸化膜層のコンタクト表面の上に形成する工程を含む。
本発明の更に別の実施形態では、本発明の方法は更に、第1絶縁層を平坦化する工程と、そして第1絶縁層の一部を除去して、マイクロ流体チャネルの一部を形成することにより、ナノワイヤを取り囲む第1酸化膜層のコンタクト表面に対する処理を可能にする工程と、を含む。第1絶縁層の例として、これらには制限されないが、酸化シリコン、他のいずれかの誘電体材料、または例えばSU8、ポリジメチルシロキサン(PDMS)、アセテート、Riston(リストン),Kapton(カプトン)、ポリイミド、及びポリエステルのようなポリマーを挙げることができる。第1絶縁層の一部を除去する工程では、例えば、これらには制限されないが、選択的にエッチングするか、または例えば現像液のような化学薬品の中で溶解させる。本発明の方法は更に、ナノワイヤを取り囲む第1酸化膜層を除去してナノワイヤを露出させる工程と、そしてマイクロ流体チャネルをキャップ層で閉じる工程と、を含む。
In another embodiment of the present invention, the method of the present invention further comprises the step of forming a first conductive layer on the contact surface of the second oxide layer before forming the first insulating layer including the fluid channel. Including.
In yet another embodiment of the present invention, the method further includes planarizing the first insulating layer and removing a portion of the first insulating layer to form a portion of the microfluidic channel. Thereby enabling a treatment on the contact surface of the first oxide layer surrounding the nanowire. Examples of the first insulating layer include, but are not limited to, silicon oxide, any other dielectric material, or, for example, SU8, polydimethylsiloxane (PDMS), acetate, Riston, Kapton, Mention may be made of polymers such as polyimide and polyester. In the step of removing a part of the first insulating layer, for example, but not limited to, the etching is selectively performed or dissolved in a chemical such as a developer. The method of the present invention further includes removing the first oxide layer surrounding the nanowire to expose the nanowire and closing the microfluidic channel with a cap layer.

本発明の別の実施形態では、本発明の方法は更に、フィン部に少なくとも一つのドーパントをドーピングする工程を含む。少なくとも一つのドーパントはp型またはn型のいずれかとすることができる。p型ドーパントの例として、これらには制限されないが、ホウ素、アルミニウム、ガリウム、及びインジウムを挙げることができ、そしてn型ドーパントの例として、これらには制限されないが、リン及び砒素を挙げることができる。フィン部にn型ドーパントをドーピングすることにより、n型ナノワイヤが得られ、そしてフィン部にp型ドーパントをドーピングすることにより、p型ナノワイヤを形成することができる。p型ドーパント及びn型ドーパントからなる複合ドーパントをフィン部の個別部分にドーピングすることにより、P/Nダイオード接合を有するナノワイヤが得られる。ナノワイヤに異なるドーパントをドーピングした結果として得られる異なるナノワイヤセンサは異なる用途に使用することができる。P型ナノワイヤセンサ及びN型ナノワイヤセンサは互いに相補的である。特定の生物種がナノワイヤと接触してP型ナノワイヤの導電率を高めるように作用する場合、当該生物種はN型ナノワイヤの導電率を低くするように作用する。これは、信号が真正であり、ノイズではないことを示唆することになる。また、信号処理を容易にするためには、導電率の増加または減少が必要であり、この増減は、2つの導電型のナノワイヤセンサの内の一方の導電型のナノワイヤセンサを生物種または生物試料の特定の電荷に用いることにより実現する。更に、P/Nダイオード接合ナノワイヤセンサを使用して、温度変化を、生物活動または生物反応の位置で局部的に測定することができる。   In another embodiment of the present invention, the method of the present invention further comprises doping the fin with at least one dopant. The at least one dopant can be either p-type or n-type. Examples of p-type dopants include, but are not limited to, boron, aluminum, gallium, and indium, and examples of n-type dopants include, but are not limited to, phosphorus and arsenic. it can. An n-type nanowire can be obtained by doping the fin portion with an n-type dopant, and a p-type nanowire can be formed by doping the fin portion with a p-type dopant. A nanowire having a P / N diode junction is obtained by doping a composite portion consisting of a p-type dopant and an n-type dopant into individual portions of the fin portion. Different nanowire sensors obtained as a result of doping nanowires with different dopants can be used for different applications. The P-type nanowire sensor and the N-type nanowire sensor are complementary to each other. When a specific species acts to increase the conductivity of a P-type nanowire when in contact with the nanowire, the species acts to reduce the conductivity of the N-type nanowire. This will suggest that the signal is authentic and not noise. Further, in order to facilitate signal processing, it is necessary to increase or decrease the conductivity. This increase / decrease changes one of the two conductivity type nanowire sensors to a biological species or biological sample. This is realized by using for a specific charge. In addition, temperature changes can be measured locally at the location of biological activity or biological reaction using a P / N diode junction nanowire sensor.

本発明の別の実施形態では、本発明の方法は更に、フィン部の一部を除去することによりギャップをフィン部に形成する工程を含む。本発明の別の実施形態では、本発明の方法は更に、フィン部の一部を誘電体材料で被覆する工程と、そしてシリサイド化プロセスをフィン部に対して行なう工程と、を含む。これらの工程を行なうことにより、本発明の方法によって、異なる導電型のナノワイヤをセンサに設けることができる。センサにおけるこれらナノワイヤの例として、ギャップを有するシリコンナノワイヤ及びギャップを有するシリサイド化ナノワイヤを挙げることができる。これらは、ナノギャップ型センサ(nano−gap types of sensor)とも呼ばれる。ナノワイヤセンサがギャップを有するシリコンナノワイヤを含む場合、これは、2つのシリコン電極の間にナノギャップを設けることができることを意味する。ナノワイヤセンサがギャップを有するシリサイド化ナノワイヤを含む場合、ギャップとして機能する半導体部分を2つの金属電極の間に設けることができる。ギャップよりも高い導電率を有する分子であればどのような分子でもこの場合、2つの電極を短絡させることにより検出することができる。この検出動作はオフモードまたはオンモードとして表現することができる。シリサイド化ナノギャップセンサは、センサが逆並列接続ダイオード構成になっているので、局部温度を記録または検出するために生物学的分析において使用することもできる。   In another embodiment of the present invention, the method of the present invention further includes forming a gap in the fin portion by removing a portion of the fin portion. In another embodiment of the present invention, the method further includes the steps of coating a portion of the fin portion with a dielectric material and performing a silicidation process on the fin portion. By performing these steps, nanowires of different conductivity types can be provided in the sensor by the method of the present invention. Examples of these nanowires in the sensor can include silicon nanowires with gaps and silicidated nanowires with gaps. These are also referred to as nano-gap types of sensors. If the nanowire sensor includes a silicon nanowire with a gap, this means that a nanogap can be provided between the two silicon electrodes. If the nanowire sensor includes a silicided nanowire with a gap, a semiconductor portion that functions as a gap can be provided between the two metal electrodes. Any molecule that has a conductivity higher than the gap can be detected by shorting the two electrodes in this case. This detection operation can be expressed as an off mode or an on mode. Silicided nanogap sensors can also be used in biological analysis to record or detect local temperatures, since the sensors are in an anti-parallel diode configuration.

本発明の別の実施形態では、第2絶縁層は、支持基板と第1半導体層との間に配置される。これによって、SOI構造が得られるが、これは、SOI構造を、絶縁層が支持基板と第1半導体層との間に配置される構造により構成することができるからである。支持基板は、これらには制限されないが、シリコン、サファイア、ポリシリコン、酸化シリコン、及び窒化シリコンを含むことができる。第1半導体層は、これらには制限されないが、シリコン、砒化ガリウム及びシリコン−ゲルマニウムからなる群から選択される材料を含むことができる。第2絶縁層は、これらには制限されないが、酸化シリコン、ポリマー、及び誘電体材料を含むことができる。   In another embodiment of the present invention, the second insulating layer is disposed between the support substrate and the first semiconductor layer. As a result, an SOI structure can be obtained because the SOI structure can be constituted by a structure in which the insulating layer is disposed between the support substrate and the first semiconductor layer. The support substrate can include, but is not limited to, silicon, sapphire, polysilicon, silicon oxide, and silicon nitride. The first semiconductor layer can include a material selected from the group consisting of, but not limited to, silicon, gallium arsenide, and silicon-germanium. The second insulating layer can include, but is not limited to, silicon oxide, polymer, and dielectric material.

本発明の別の実施形態では、本発明の方法は更に、少なくとも2つの開口部をキャップ層に形成する工程を含み、キャップ層の各開口部は、各支持部から離れた或る距離に位置する。本発明の方法は更に、各開口部を第1導電層で充填することにより、各開口部から支持部のコンタクト表面に達する電気接続を形成する工程を含む。   In another embodiment of the present invention, the method of the present invention further includes the step of forming at least two openings in the cap layer, each opening of the cap layer being located at a distance away from each support. To do. The method of the present invention further includes forming an electrical connection from each opening to the contact surface of the support by filling each opening with a first conductive layer.

本発明の別の実施形態では、本発明の方法は更に、フィン構造全体を酸化する工程を含む。これにより、第1酸化膜層が支持部の周りに形成される。
本発明の別の実施形態では、本発明の方法は更に、第1半導体層を堆積させる前に第2半導体層を支持基板の上に堆積させる工程を含む。次に、第2半導体層からなる電極を形成し、そして電極はナノワイヤの下に位置する。本発明の方法は更に、フィン構造を形成する前に第3絶縁層を電極の上に堆積させる工程を含む。第2半導体層は、これらには制限されないが、シリコン、砒化ガリウム及びシリコン−ゲルマニウムを含むことができる。第3絶縁層は、これらには制限されないが、酸化シリコンまたは誘電体材料を含むことができる。
In another embodiment of the invention, the method of the invention further includes oxidizing the entire fin structure. Thereby, the first oxide film layer is formed around the support portion.
In another embodiment of the invention, the method of the invention further comprises depositing a second semiconductor layer on the support substrate prior to depositing the first semiconductor layer. Next, an electrode composed of a second semiconductor layer is formed, and the electrode is located under the nanowire. The method of the present invention further includes depositing a third insulating layer on the electrode prior to forming the fin structure. The second semiconductor layer can include, but is not limited to, silicon, gallium arsenide, and silicon-germanium. The third insulating layer can include, but is not limited to, silicon oxide or a dielectric material.

本発明の別の実施形態では、本発明の方法は更に、第1絶縁層を形成する前にパッシベーション層を第1導電層の上に形成する工程を含む。パッシベーション層は、これらには制限されないが、窒化シリコン、酸化シリコン、または酸化アルミニウムを含むことができる。   In another embodiment of the present invention, the method of the present invention further includes forming a passivation layer on the first conductive layer prior to forming the first insulating layer. The passivation layer can include, but is not limited to, silicon nitride, silicon oxide, or aluminum oxide.

本発明は更に、ナノワイヤセンサを提供し、ナノワイヤセンサは、支持基板と、支持基板の上に配置される半導体フィン構造と、を備える。フィン構造は、少なくとも2つの半導体支持部と、そしてこれらの支持部の間に配置されるナノワイヤと;更に支持部のコンタクト表面の上の第1絶縁層と、を含む。支持部及び第1絶縁層はマイクロ流体チャネルを構成する。   The present invention further provides a nanowire sensor, the nanowire sensor comprising a support substrate and a semiconductor fin structure disposed on the support substrate. The fin structure includes at least two semiconductor supports and nanowires disposed between the supports; and a first insulating layer over the contact surface of the support. The support portion and the first insulating layer constitute a microfluidic channel.

ナノワイヤセンサの一実施形態では、ナノワイヤセンサは更に、第1酸化膜層を支持部のコンタクト表面の上であって該支持部のコンタクト表面と絶縁層との間に備える。
ナノワイヤセンサの別の実施形態では、ナノワイヤセンサは更に、第1導電層を第1酸化膜層のコンタクト表面の上であって該第1酸化膜層のコンタクト表面と絶縁層との間に備える。
In one embodiment of the nanowire sensor, the nanowire sensor further comprises a first oxide layer on the contact surface of the support and between the contact surface of the support and the insulating layer.
In another embodiment of the nanowire sensor, the nanowire sensor further comprises a first conductive layer on the contact surface of the first oxide layer and between the contact surface of the first oxide layer and the insulating layer.

ナノワイヤセンサの別の実施形態では、ナノワイヤは支持基板の上に位置し、これは、フィン部と支持基板との間に空間が存在するので、検体をナノワイヤ全体と全表面上で接触させることが可能であることを意味する。代替的に、ナノワイヤは支持基板の上に直接配置することができる。   In another embodiment of the nanowire sensor, the nanowire is located on a support substrate, which allows a specimen to contact the entire nanowire and the entire surface because there is a space between the fins and the support substrate. It means that it is possible. Alternatively, the nanowires can be placed directly on the support substrate.

ナノワイヤセンサの別の実施形態では、ナノワイヤはn型ドーパントまたはp型ドーパントにより構成される。ナノワイヤは、P/Nダイオード接合として形成することもできる。上述のように、ナノワイヤにn型ドーパントをドーピングすることによりn型ナノワイヤが得られ、そしてナノワイヤにp型ドーパントをドーピングすることによりp型ナノワイヤを形成することができる。p型ドーパント及びn型ドーパントからなる複合ドーパントをナノワイヤの個別部分にドーピングすることにより、P/Nダイオード接合を有するナノワイヤが得られる。   In another embodiment of the nanowire sensor, the nanowire is composed of an n-type dopant or a p-type dopant. Nanowires can also be formed as P / N diode junctions. As described above, an n-type nanowire can be obtained by doping the nanowire with an n-type dopant, and a p-type nanowire can be formed by doping the nanowire with a p-type dopant. Doping a composite portion consisting of a p-type dopant and an n-type dopant into individual portions of the nanowire results in a nanowire having a P / N diode junction.

ナノワイヤセンサの別の実施形態では、ナノワイヤはギャップを含む。
ナノワイヤセンサの別の実施形態では、ナノワイヤはシリサイド化される。
ナノワイヤセンサの別の実施形態では、ナノワイヤの少なくとも表面を、当該表面に捕捉分子を結合させるように適合させ、捕捉分子は、注目検体と結合可能となり、該注目検体とともに複合体を形成することができる。注目検体は、結合パートナー(binding partner)を含む、または生成することができるいずれかの化学化合物または生物化合物であり得る。ナノワイヤセンサを使用して(捕捉分子を使用して、または使用せずに)検出することができる生体高分子の例として、これらには制限されないが、デオキシリボ核酸(DNA)分子、リボ核酸(RNA)分子、ペプチド核酸(PNA)、cDNA分子、または例えば10〜50個の塩基対(bp)を含む非常に短いオリゴヌクレオチドを挙げることができる。検出対象の核酸は2本鎖とすることができるが、1本鎖領域を少なくとも有することもできる、または、核酸が検出されるために、1本鎖として、例えば前の熱変性(鎖分離)の結果として存在する。この点に関して、検出対象の核酸の配列は、少なくとも部分的に、または全てを予め求めることができる、すなわち公知である。本発明のセンサを使用して検出することができる他の生体高分子は、タンパク質、ペプチド、または炭水化物分子である。タンパク質は、タンパク質中で通常の方法で観察される20個のアミノ酸により構成することができるが、タンパク質は、非天然由来のアミノ酸を含むこともできるか、例えば糖残基(オリゴ糖)で修飾され得るものか、或いは翻訳後修飾体を含むことができる。更に、幾つかの異なる生体高分子ポリマーにより構成される複合体、例えば核酸及びタンパク質により構成される複合体を検出することもできる。タンパク質またはペプチドの例示的な例(本発明は勿論、この時点ではこれらの例に制限される)として、心筋梗塞の特定マーカである心筋トロポニンIまたはTのような生理学的状態を示唆するマーカータンパク質、または脳性ナトリウム利尿ペプチド(brain natriuretic peptide:BNP)のようなナトリウム利尿ペプチドを挙げることができ、ナトリウム利尿ペプチドは、急性冠不全症候群または急性脳卒中を診断するためのマーカとして使用することができる。検体の他の例として、ヒト免疫不全ウィルス、肝炎ウィルス(例えば、A型肝炎ウィルス,B型肝炎ウィルス,またはC型肝炎ウィルス)、デング熱ウィルスのようなウィルス類、または任意の生命系の細胞(例えば、哺乳類細胞、バクテリア細胞)といった生命体、または薬剤候補のような小型有機分子、或いはダイオキシンまたはDDTのような環境毒素を、多数の注目検体の内のほんの幾つかの例として挙げることができる。適切な捕捉分子は、検体に応じて選択され、検体の有無、または状態が検査されることになる。例えば、検体が核酸である場合、捕捉分子は核酸分子とすることができ、核酸分子として、例えばこれらには制限されないが、約10〜50個の塩基対(bp)を含む短いオリゴヌクレオチドを挙げることができ、このオリゴヌクレオチドは、検出されるべき核酸の大部分相補的な、または該核酸と完全に相補的な配列部分を含む。検体がタンパク質、生命体、または小型有機分子である場合、捕捉分子は、(モノクロナールまたはポリクロナール)抗体のような免疫グロブリン、または所定の検体自体との特異的な結合親和性を有するそのフラグメントであり得る。代替的に、捕捉分子は、検体に付着されている標識物質と特異的結合親和性を有し得る。例えば、タンパク質のような検体を、通常に使用される、ジゴキシゲニンまたはビオチンのような標識基で標識することができ、そして捕捉分子は、ジゴキシゲニンと特異的な結合をする抗体、またはストレプトアビジン、或いはビオチンと特異的な結合をするアビジン、のようなタンパク質とすることができる。対応する捕捉分子の選択は、この技術分野において通常の技量を備える当業者の知識の範囲内で行なわれる。
In another embodiment of the nanowire sensor, the nanowire includes a gap.
In another embodiment of the nanowire sensor, the nanowire is silicided.
In another embodiment of the nanowire sensor, at least the surface of the nanowire is adapted to bind a capture molecule to the surface, the capture molecule can bind to the analyte of interest and form a complex with the analyte of interest. it can. The analyte of interest can be any chemical or biological compound that contains or can produce a binding partner. Examples of biopolymers that can be detected using nanowire sensors (with or without capture molecules) include, but are not limited to, deoxyribonucleic acid (DNA) molecules, ribonucleic acid (RNA ) Molecules, peptide nucleic acids (PNA), cDNA molecules, or very short oligonucleotides containing for example 10-50 base pairs (bp). The nucleic acid to be detected can be double-stranded, but can also have at least a single-stranded region, or as a single strand for detection of the nucleic acid, for example, previous heat denaturation (strand separation) Exist as a result of In this regard, the sequence of the nucleic acid to be detected can be determined in advance at least in part or all, ie known. Other biopolymers that can be detected using the sensors of the present invention are proteins, peptides, or carbohydrate molecules. Proteins can be composed of 20 amino acids that are observed in proteins in the usual way, but proteins can also contain non-naturally occurring amino acids, for example modified with sugar residues (oligosaccharides) Can be included, or can include post-translational modifications. Furthermore, complexes composed of several different biopolymers such as complexes composed of nucleic acids and proteins can also be detected. Marker proteins suggesting physiological conditions such as cardiac troponin I or T, which are specific markers of myocardial infarction, as illustrative examples of proteins or peptides (the present invention is of course limited to these examples at this point) Or a natriuretic peptide such as brain natriuretic peptide (BNP), which can be used as a marker for diagnosing acute coronary syndrome or acute stroke. Other examples of specimens include human immunodeficiency virus, hepatitis virus (eg, hepatitis A virus, hepatitis B virus, or hepatitis C virus), viruses such as dengue virus, or any living cell ( For example, living organisms such as mammalian cells, bacterial cells), or small organic molecules such as drug candidates, or environmental toxins such as dioxin or DDT can be cited as just a few examples of many analytes of interest. . Appropriate capture molecules are selected depending on the analyte, and the presence or absence or condition of the analyte will be examined. For example, if the analyte is a nucleic acid, the capture molecule can be a nucleic acid molecule, such as, but not limited to, a short oligonucleotide containing about 10-50 base pairs (bp). The oligonucleotide can comprise a sequence portion that is largely complementary to or completely complementary to the nucleic acid to be detected. If the analyte is a protein, organism, or small organic molecule, the capture molecule is an immunoglobulin, such as an antibody (monoclonal or polyclonal), or a fragment thereof that has specific binding affinity for a given analyte itself. possible. Alternatively, the capture molecule may have a specific binding affinity with a labeling substance attached to the analyte. For example, an analyte such as a protein can be labeled with a commonly used labeling group such as digoxigenin or biotin and the capture molecule can be an antibody that binds specifically to digoxigenin, or streptavidin, or It can be a protein such as avidin that specifically binds to biotin. The selection of the corresponding capture molecule is made within the knowledge of a person skilled in the art having ordinary skill in the art.

ナノワイヤの表面は、例えば国際特許出願第WO2005/066343号に記載されているプラズマエッチングによって修飾して、当該表面を結合に適する表面とすることができる。核酸分子の場合、検出されるべき核酸分子または捕捉分子のいずれかを、プラズマエッチングの後に固定することができる(国際特許出願第WO2005/066343号を参照)。第1の事例では、捕捉分子は全く必要ではない。ナノワイヤの表面を修飾する他のアプローチでは、このような修飾が捕捉分子の固定に必要である場合には、当該表面を、エポキシ基またはアミン基のような反応基を有するシラン化合物によりシラン化し、この反応基を介して、対応する基(例えば、活性化カルボキシル基、ヒドロキシル基、またはチオール基)との共有結合が誘起され得る。適切なシラン分子は、一般化学式X−(CH−SiR(I)で表わされるアルキルシリル化合物であることが好ましく、化学式(I)では、pは1〜20の整数を表わし、そして1〜10であることが好ましく、XはNHまたはエポキシドのような反応性結合基であり、そしてシラン分子はナノワイヤの表面に、残基R,R,及びRの内の少なくとも一つの残基によって固定され、これらの残基は、それぞれ独立して水素、ハロゲン、OR’,NHR’,NR’R”とすることができ、R’及びR”はアルキルである(通常、メチル、エチル、プロピル、ブチルなどであり、n=0〜5であることが好ましく、n=0〜2であることが特に好ましい)。これらのような化合物は、例えばABCR/Gelestから市販されている(もっと簡単な化合物もFlukaまたはAldrichから市販されている)。これらの化合物は、シリコンに基づくナノワイヤを使用する場合に特に有利である。この場合、共有結合がシラン分子群の間にナノワイヤの表面のフリーのヒドロキシ基を介して形成される。適切なシラン化合物の他の例示的な例として、(3−アミノプロピル)トリメトキシシラン−テトラメトキシシラン(APTMS)または(3−アミノプロピル)トリエトキシシラン−テトラメトキシシランをほんのわずかな例として挙げることができる。APTMSシラン化を使用する対応するアプローチは、Pharmaceutical Discovery,Oct 1,2005に掲載されたDi Pietroらによる「シリコン表面へのオリゴヌクレオチドの固定」と題する論文に記載されている。ナノワイヤ表面をこのようなシラン化合物によって修飾する手法は、抗体のような捕捉分子を抗体上のビオチンのような小さいリガンドに固定する方法にも適している。例えば、エポキシド基を有するシラン化合物が最初にN−ヒドロキシスクシニミド(NHS)活性化二官能性エステルと反応し、次にこのエステルが、従来の結合を介して(例えば、カーボジイミドを用いて)、1−エチル−3−(3−ジメチルアミノプロピル)−カーボジイミド(EDC)により、所望の検体の捕捉分子として機能する抗体と反応し得る。これらの結合方法は当該技術分野では公知であり、かつ当該技術分野において通常の技量を備える当業者の能力の範囲に含まれる。ナノワイヤの表面はまた生体親和性を有する結合層によって被覆することができ、生体親和性を有する結合層は、捕捉分子をナノワイヤの表面に結合させることが可能である。使用することができ、かつ生体親和性を有する層の例として、コラーゲン(タイプI、IIIまたはV)、キトサン、ヘパリンだけでなく、フィブロネクチン、デコリン、ヒアルロン酸、コンドロイチン硫酸、ヘパラン硫酸、及び成長因子(TGFβ,bFGF)のような更に別の成分を挙げることができる。生体親和性を有する結合層の別の例としてアミノシラン膜を挙げることができ、アミノシラン膜には、捕捉分子として機能するチオール修飾されたデオキシリボ核酸(DNA)オリゴマーを、例えばチオール反応性成分及びアミノ反応性成分の両方を含むヘテロ二官能性架橋分子を介して固定することができる。 The surface of the nanowire can be modified, for example, by plasma etching as described in International Patent Application No. WO2005 / 066343 to make the surface suitable for bonding. In the case of nucleic acid molecules, either the nucleic acid molecule to be detected or the capture molecule can be immobilized after plasma etching (see International Patent Application No. WO 2005/066343). In the first case, no capture molecules are required. In another approach to modifying the surface of the nanowire, if such modification is necessary for immobilization of the capture molecule, the surface is silanized with a silane compound having a reactive group such as an epoxy group or an amine group, Through this reactive group, a covalent bond with the corresponding group (eg activated carboxyl group, hydroxyl group, or thiol group) can be induced. A suitable silane molecule is preferably an alkylsilyl compound represented by the general chemical formula X— (CH 2 ) p —SiR 1 R 2 R 3 (I), where p is an integer of 1 to 20 And is preferably 1-10, X is a reactive linking group such as NH 2 or epoxide, and the silane molecule is attached to the surface of the nanowire on the residues R 1 , R 2 , and R 3 . Fixed by at least one of the residues, each of which can independently be hydrogen, halogen, OR ′, NHR ′, NR′R ″, and R ′ and R ″ are alkyl. (Normally, methyl, ethyl, propyl, butyl, etc., preferably n = 0-5, particularly preferably n = 0-2). Compounds such as these are commercially available, for example from ABCR / Gelest (simpler compounds are also commercially available from Fluka or Aldrich). These compounds are particularly advantageous when using silicon-based nanowires. In this case, a covalent bond is formed between the silane molecules via free hydroxy groups on the surface of the nanowire. Other exemplary examples of suitable silane compounds include (3-aminopropyl) trimethoxysilane-tetramethoxysilane (APTMS) or (3-aminopropyl) triethoxysilane-tetramethoxysilane as just a few examples. be able to. A corresponding approach using APTMS silanization is described in a paper entitled “Immobilization of oligonucleotides to silicon surfaces” by Di Pietro et al., Published in Pharmaceutical Discovery, Oct 1, 2005. The technique of modifying the nanowire surface with such a silane compound is also suitable for a method of immobilizing a capture molecule such as an antibody to a small ligand such as biotin on the antibody. For example, a silane compound having an epoxide group first reacts with an N-hydroxysuccinimide (NHS) activated bifunctional ester, which is then converted via conventional linkage (eg, using carbodiimide). 1-ethyl-3- (3-dimethylaminopropyl) -carbodiimide (EDC) can react with an antibody that functions as a capture molecule for the desired analyte. These coupling methods are known in the art and are within the ability of those skilled in the art with ordinary skill in the art. The surface of the nanowire can also be coated with a biocompatible binding layer, which can bind capture molecules to the surface of the nanowire. Examples of layers that can be used and have biocompatibility include collagen (type I, III or V), chitosan, heparin, as well as fibronectin, decorin, hyaluronic acid, chondroitin sulfate, heparan sulfate, and growth factor Still other components such as (TGFβ, bFGF) can be mentioned. Another example of a biocompatible binding layer is an aminosilane film, in which a thiol-modified deoxyribonucleic acid (DNA) oligomer that functions as a capture molecule, for example, a thiol-reactive component and an amino reaction. It can be immobilized via a heterobifunctional cross-linking molecule containing both sex components.

ナノワイヤセンサの別の実施形態では、ナノワイヤセンサは更に、マイクロ流体チャネルを閉じるキャップ層を絶縁層の上に備える。
ナノワイヤセンサの別の実施形態では、キャップ層は少なくとも2つの開口部を含み、各開口部は各支持部から離れた或る距離に位置する。
In another embodiment of the nanowire sensor, the nanowire sensor further comprises a cap layer over the insulating layer that closes the microfluidic channel.
In another embodiment of the nanowire sensor, the cap layer includes at least two openings, each opening being located at a distance away from each support.

ナノワイヤセンサの別の実施形態では、ナノワイヤセンサは更に、支持基板と半導体フィン構造との間に配置される第2絶縁層を備える。
ナノワイヤセンサの更に別の実施形態では、ナノワイヤセンサは、第1導電層の上であって該第1導電層と第1絶縁層との間にパッシベーション層を備える。
In another embodiment of the nanowire sensor, the nanowire sensor further comprises a second insulating layer disposed between the support substrate and the semiconductor fin structure.
In yet another embodiment of the nanowire sensor, the nanowire sensor comprises a passivation layer over the first conductive layer and between the first conductive layer and the first insulating layer.

ナノワイヤセンサの別の実施形態では、ナノワイヤセンサは更に電極を備える。当該電極は、ナノワイヤの下であって支持基板と該ナノワイヤとの間に位置する。
ナノワイヤセンサの別の実施形態では、ナノワイヤセンサは更に、電極とナノワイヤとの間に配置される第3絶縁層を備える。
In another embodiment of the nanowire sensor, the nanowire sensor further comprises an electrode. The electrode is located under the nanowire and between the support substrate and the nanowire.
In another embodiment of the nanowire sensor, the nanowire sensor further comprises a third insulating layer disposed between the electrode and the nanowire.

本発明は更に、ナノワイヤセンサを複数備えるナノワイヤセンサアレイを提供し、各ナノワイヤセンサは支持部を介して個々に指定することができる。
ナノワイヤセンサアレイの一実施形態では、アレイは複数のマイクロ流体チャネルを備える。
The present invention further provides a nanowire sensor array comprising a plurality of nanowire sensors, wherein each nanowire sensor can be individually designated via a support.
In one embodiment of the nanowire sensor array, the array comprises a plurality of microfluidic channels.

ナノワイヤセンサアレイの別の実施形態では、アレイは、各ナノワイヤセンサを個々に指定する制御ユニットを備える。
ナノワイヤセンサアレイの更に別の実施形態においては、アレイでは、一つのナノワイヤセンサが基準として使用され、そして別のナノワイヤセンサが測定のために使用される。
In another embodiment of the nanowire sensor array, the array comprises a control unit that individually designates each nanowire sensor.
In yet another embodiment of the nanowire sensor array, in the array, one nanowire sensor is used as a reference and another nanowire sensor is used for measurement.

本発明は更に、ナノワイヤセンサアレイを使用する検出方法を提供する。当該方法では、一つのナノワイヤセンサを基準として使用し、そして別のナノワイヤセンサを測定のために使用する。   The present invention further provides a detection method using a nanowire sensor array. The method uses one nanowire sensor as a reference and another nanowire sensor for measurement.

本発明は更に、検体を検出する方法を提供する。当該方法は、ナノワイヤセンサの第1電気信号を測定する工程と、ナノワイヤセンサを、注目検体を含むと疑われるサンプルに接触させて検体をナノワイヤに固定する工程と、ナノワイヤの第2電気信号を測定し、そして測定した第1電気信号を第2電気信号と比較することにより、検体の有無を検出する工程と、を含む。   The present invention further provides a method for detecting an analyte. The method includes measuring a first electrical signal of the nanowire sensor, contacting the nanowire sensor with a sample suspected of containing an analyte of interest, fixing the analyte to the nanowire, and measuring a second electrical signal of the nanowire. And detecting the presence or absence of the specimen by comparing the measured first electrical signal with the second electrical signal.

検体を検出する方法の別の実施形態では、当該方法は更に、ナノワイヤの表面に、検体を結合する捕捉分子を設ける工程と;そして次に、注目検体を含むと疑われるサンプルを捕捉分子に接触させて、検体と捕捉分子との間での複合体形成を可能にする工程と、を含む。   In another embodiment of the method for detecting an analyte, the method further comprises providing a capture molecule that binds the analyte on the surface of the nanowire; and then contacting the sample suspected of containing the analyte of interest with the capture molecule. Allowing the formation of a complex between the analyte and the capture molecule.

検体を検出する方法の別の実施形態では、第1電気信号と第2電気信号との差が閾値を超える場合、検体の存在が検出される。
検体を検出する方法の別の実施形態では、検体は生体高分子、生命体、または小型有機分子である。
In another embodiment of the method for detecting an analyte, the presence of the analyte is detected when the difference between the first electrical signal and the second electrical signal exceeds a threshold.
In another embodiment of the method for detecting an analyte, the analyte is a biopolymer, a living organism, or a small organic molecule.

本発明の第1の実施形態によるナノワイヤセンサの上面図を示す。1 shows a top view of a nanowire sensor according to a first embodiment of the invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 2B−1及び2B−2は、本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2B-1 and 2B-2 show cross-sectional views of the nanowire sensor in various formation steps according to the first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサの断面図を示す。2 shows cross-sectional views of a nanowire sensor in various forming steps according to a first embodiment of the present invention. FIG. 本発明の第1の実施形態による、支持基板上に配置される第1半導体層を有する支持基板の上にナノワイヤを備えるセンサを形成する方法のフローチャートを示す。2 shows a flowchart of a method for forming a sensor comprising nanowires on a support substrate having a first semiconductor layer disposed on the support substrate, according to a first embodiment of the present invention. 本発明の第2の実施形態による貫通ビアをキャップ層の上に有するナノワイヤセンサの上面図を示す。FIG. 6 shows a top view of a nanowire sensor having a through via on a cap layer according to a second embodiment of the present invention. 本発明の第2の実施形態によるナノワイヤセンサの断面図を示す。FIG. 3 shows a cross-sectional view of a nanowire sensor according to a second embodiment of the present invention. 本発明の第3の実施形態によるボンディングパッド開口部をキャップ層の上に有するナノワイヤセンサの上面図を示す。FIG. 6 shows a top view of a nanowire sensor having bonding pad openings on a cap layer according to a third embodiment of the present invention. 本発明の第3の実施形態によるナノワイヤセンサの断面図を示す。FIG. 4 shows a cross-sectional view of a nanowire sensor according to a third embodiment of the present invention. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 配置が構造的に異なるナノワイヤを示す。Fig. 4 shows nanowires that are structurally different. 異なる機能タイプのナノワイヤを示す。2 shows different functional types of nanowires. 異なる機能タイプのナノワイヤを示す。2 shows different functional types of nanowires. 異なる機能タイプのナノワイヤを示す。2 shows different functional types of nanowires. 異なる機能タイプのナノワイヤを示す。2 shows different functional types of nanowires. ナノワイヤセンサアレイを模式的に示す。1 schematically illustrates a nanowire sensor array. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 本発明の第1の実施形態による種々の形成工程におけるナノワイヤセンサアレイのそれぞれの上面図及び断面図を示す。FIG. 2 shows a top view and a cross-sectional view of a nanowire sensor array in various forming steps according to a first embodiment of the present invention. 流体チャネル形成の異なるプロトタイプを示す。2 shows different prototypes of fluid channel formation. キャップ層で覆われる流体チャネルの上面図を示す。FIG. 4 shows a top view of a fluid channel covered with a cap layer. 基準ナノワイヤアレイ及び流体チャネルを有する異なる多重化ナノワイヤセンサアレイ方式を示す。Fig. 6 illustrates different multiplexed nanowire sensor array schemes with a reference nanowire array and a fluid channel. 基準ナノワイヤアレイ及び流体チャネルを有する異なる多重化ナノワイヤセンサアレイ方式を示す。Fig. 6 illustrates different multiplexed nanowire sensor array schemes with a reference nanowire array and a fluid channel. 4つの異なる表面修飾法を異なる流体チャネルに適用する多重化ナノワイヤアレイ、及び単一の基準ナノワイヤアレイを示す。4 shows a multiplexed nanowire array applying four different surface modification methods to different fluid channels, and a single reference nanowire array. 4つの異なる表面修飾法を単一の流体チャネルに適用する多重化ナノワイヤアレイ、及び多重化基準ナノワイヤアレイを示す。4 shows a multiplexed nanowire array that applies four different surface modification methods to a single fluid channel, and a multiplexed reference nanowire array. ナノワイヤセンサアレイ方式の他の実施形態を示す。4 shows another embodiment of a nanowire sensor array system. ナノワイヤセンサアレイ方式の他の実施形態を示す。4 shows another embodiment of a nanowire sensor array system. 本発明の第1の実施形態に従って形成される解放された単一のナノワイヤセンサを示す。Fig. 2 shows a released single nanowire sensor formed in accordance with a first embodiment of the present invention. 三角形断面を示すSiナノワイヤの高分解能透過型電子顕微鏡(HRTEM)像を示す。The high resolution transmission electron microscope (HRTEM) image of Si nanowire which shows a triangular cross section is shown. 円形断面を示すSiナノワイヤのHRTEM像を示す。3 shows an HRTEM image of a Si nanowire showing a circular cross section. 100本のナノワイヤを有するシリコンナノワイヤアレイの全体図を示す。1 shows an overall view of a silicon nanowire array having 100 nanowires. 流体チャネルを形成する前のシリコンナノワイヤアレイの走査電子顕微鏡(SEM)写真を示す。Figure 2 shows a scanning electron microscope (SEM) photograph of a silicon nanowire array before forming a fluid channel. 垂直方向及び水平方向に配置されるSiナノワイヤのアレイの異なる図を示す。Fig. 3 shows different views of an array of Si nanowires arranged vertically and horizontally. 垂直方向及び水平方向に配置されるSiナノワイヤのアレイの異なる図を示す。Fig. 3 shows different views of an array of Si nanowires arranged vertically and horizontally. ナノワイヤセンサアレイのナノワイヤの電気特性を示す。3 shows the electrical properties of nanowires in a nanowire sensor array. 異なる寸法を有し、かつ流体チャネルに一体化される形成済みのシリコンナノワイヤアレイを示す。Fig. 2 shows a pre-formed silicon nanowire array having different dimensions and integrated into a fluid channel. 異なる寸法を有し、かつ流体チャネルに一体化される形成済みのシリコンナノワイヤアレイを示す。Fig. 2 shows a pre-formed silicon nanowire array having different dimensions and integrated into a fluid channel. 異なる寸法を有し、かつ流体チャネルに一体化される形成済みのシリコンナノワイヤアレイを示す。Fig. 2 shows a pre-formed silicon nanowire array having different dimensions and integrated into a fluid channel. 異なる寸法を有し、かつ流体チャネルに一体化される形成済みのシリコンナノワイヤアレイを示す。Fig. 2 shows a pre-formed silicon nanowire array having different dimensions and integrated into a fluid channel. SiOに埋め込まれたn型シリコンナノワイヤを示す。 2 shows n-type silicon nanowires embedded in SiO 2 . SiOに埋め込まれたn型シリコンナノワイヤに関して測定される導電率変化対pHのグラフを示す。Figure 7 shows a graph of conductivity change versus pH measured for n-type silicon nanowires embedded in SiO2. 導電率変化対シリコンナノワイヤ幅のグラフを示す。Figure 7 shows a graph of conductivity change versus silicon nanowire width. 別のSiO層によって被覆されるSiOに埋め込まれたn型シリコンナノワイヤを示す。An n-type silicon nanowire buried in SiO 2 to be coated by another SiO 2 layer. 別のSiO層によって被覆されるSiOに埋め込まれたn型シリコンナノワイヤに関して測定される、異なるpHの緩衝溶液の有無の状態でのナノワイヤの導電率対ゲート電圧(Vg)の変化のグラフを示す。It measured about n-type silicon nanowire buried in SiO 2 to be coated by another SiO 2 layer, a graph of the change in the nanowire conductivity versus gate voltage (Vg) in the state of the presence or absence of buffer solutions of different pH Show. DNA付着前後のナノワイヤセンサに関して測定される電流(A)−電圧(V)のグラフを示す。Figure 3 shows a graph of current (A)-voltage (V) measured for nanowire sensors before and after DNA attachment. プローブDNAの官能化及びDNAハイブリダイゼーションを図式的に示す。The functionalization and DNA hybridization of probe DNA is shown schematically. ssDNAとハイブリダイズするDNAプローブがp型及びn型シリコンナノワイヤアレイに固定されるときの導電率変化のボックスプロットを示す。The box plot of the electrical conductivity change when the DNA probe which hybridizes with ssDNA is fixed to p-type and n-type silicon nanowire arrays is shown. n型シリコンナノワイヤアレイに付着するプローブDNAの異なる濃度に対応する導電率変化のボックスプロットを示し;差し込み図は、1pMの濃度を有する相補的なDNAがハイブリダイズするときの導電率変化のボックスプロットを示す。Shown is a box plot of conductivity change corresponding to different concentrations of probe DNA attached to an n-type silicon nanowire array; inset shows box plot of conductivity change when complementary DNA having a concentration of 1 pM hybridizes Indicates.

以下の図は、本発明の種々の例示的な実施形態を示している。しかしながら、本発明は、次の図に示される例示的な実施形態に制限されず、そして以下の記述において更に説明されることに留意されたい。   The following figures illustrate various exemplary embodiments of the present invention. However, it should be noted that the present invention is not limited to the exemplary embodiments shown in the following figures and is further described in the following description.

ナノワイヤを支持基板の上に備えるセンサであって半導体層が該支持基板上に配置されたセンサの例示的な実施形態について、添付の図を参照しながら以下に詳細に記載する。更に、以下に記載される例示的な実施形態は種々の態様において、本発明の趣旨を変えない限り変更することができる。   Exemplary embodiments of a sensor comprising nanowires on a support substrate with a semiconductor layer disposed on the support substrate are described in detail below with reference to the accompanying figures. Furthermore, the exemplary embodiments described below can be modified in various ways without changing the spirit of the present invention.

図1は、本発明の第1の実施形態にしたがって、半導体材料から作製され、かつ流体チャネル106に一体化される単一のナノワイヤ104を備えるナノワイヤセンサ102の上面図を示す。ナノワイヤセンサ102は、スタンドアローン型デバイス用の、または他のラブオンチップ(lab−on−a−chip:LOC)アプリケーション用のブロックソリューション(block solution)として機能することができる。図1によれば、ナノワイヤ104は流体チャネル106を跨いで配置され、かつ2つの対応する端部を有する。ナノワイヤ104の各端部は、半導体材料により作製される対応する支持部(図示せず)に接続され、かつ支持部によって支持される。ナノワイヤ104の各端部は更に、対応する電気コンタクトパッド110に支持部を介して接続される。流体チャネル106は流入ポート112及び流出ポート114を有し、これらのポートのいずれか、または両方は、LOCの他のブロックとの接続を行ない、そして他のブロックからの接続を行なうことができる。   FIG. 1 shows a top view of a nanowire sensor 102 comprising a single nanowire 104 made from a semiconductor material and integrated into a fluid channel 106 according to a first embodiment of the present invention. The nanowire sensor 102 can function as a block solution for a stand-alone device or for other lab-on-a-chip (LOC) applications. According to FIG. 1, the nanowire 104 is placed across the fluid channel 106 and has two corresponding ends. Each end of the nanowire 104 is connected to and supported by a corresponding support (not shown) made of a semiconductor material. Each end of the nanowire 104 is further connected to a corresponding electrical contact pad 110 via a support. The fluid channel 106 has an inflow port 112 and an outflow port 114, either or both of which can connect to and make connections from other blocks in the LOC.

次に、種々の形成工程におけるセンサ102の図1に示すラインX−Xに沿った断面を図2A〜2Iに示す。図1に関して既に説明した特徴をここで再度説明することはしない。再度説明はしないが、同じ参照記号は同じ構成要素を指す。   Next, cross sections along line XX shown in FIG. 1 of the sensor 102 in various forming steps are shown in FIGS. The features already described with respect to FIG. 1 will not be described again here. Although not described again, the same reference symbols refer to the same components.

図2Aは、開始構造であるSOI構造116を示している。SOI構造116は、支持基板122から垂直方向に絶縁層または埋め込み酸化膜(buried oxide:BOX)層120によって離間される半導体素子層118を含む。BOX層120は素子層118を支持基板122から電気的に絶縁する。SOI構造116は、ウェハ接合法、または酸素イオン注入分離(separation by implantation of oxygen:SIMOX)法のようないずれかの標準的な方法により形成することができる。   FIG. 2A shows the SOI structure 116 as the starting structure. The SOI structure 116 includes a semiconductor device layer 118 that is separated from the support substrate 122 by an insulating layer or a buried oxide (BOX) layer 120 in a vertical direction. The BOX layer 120 electrically insulates the element layer 118 from the support substrate 122. The SOI structure 116 can be formed by any standard method, such as a wafer bonding method or a separation by implantation of oxygen (SIMOX) method.

図2Aの本発明の例示的な実施形態では、素子層118は通常Si(シリコン)であるが、いずれかの適切な半導体材料により形成することができ、適切な半導体材料として、これらには制限されないが、ポリシリコン、砒化ガリウム(GaAs)、ゲルマニウムまたはシリコンゲルマニウム(SiGe)を挙げることができる。素子層118に最初にn型ドーパントをドーピングして、当該素子層をn型層にする、またはp型ドーパントをドーピングして、当該素子層をp型層にすることができる。素子層118の膜厚は通常、約2ナノメートル〜約1マイクロメートルの範囲である。支持基板122はいずれかの適切な半導体材料により形成することができ、適切な半導体材料として、これらには制限されないが、Si、サファイア、多結晶シリコン(ポリシリコン)、酸化シリコン(SiO)または窒化シリコン(Si)を挙げることができる。BOX層120は通常、絶縁層である。BOX層120として通常、約2ナノメートル〜約数マイクロメートルの範囲の膜厚を有するSiO系のテトラエチルオルソシリケート(TEOS)、シラン(SiH)、またはSi熱酸化物、ガラス、窒化シリコン(Si)、或いはシリコンカーバイドを挙げることができるが、これらの材料に制限されない。 In the exemplary embodiment of the present invention of FIG. 2A, device layer 118 is typically Si (silicon), but can be formed of any suitable semiconductor material, and as a suitable semiconductor material, these are limited. Although not mentioned, mention may be made of polysilicon, gallium arsenide (GaAs), germanium or silicon germanium (SiGe). The element layer 118 can be initially doped with an n-type dopant to make the element layer an n-type layer, or doped with a p-type dopant to make the element layer a p-type layer. The film thickness of the element layer 118 is typically in the range of about 2 nanometers to about 1 micrometer. The support substrate 122 can be formed of any suitable semiconductor material, including but not limited to Si, sapphire, polycrystalline silicon (polysilicon), silicon oxide (SiO 2 ) or Examples thereof include silicon nitride (Si 3 N 4 ). The BOX layer 120 is usually an insulating layer. The BOX layer 120 is typically SiO 2 -based tetraethylorthosilicate (TEOS), silane (SiH 4 ), or Si thermal oxide, glass, silicon nitride (with a film thickness in the range of about 2 nanometers to about several micrometers. Si 3 N 4 ) or silicon carbide can be mentioned, but is not limited to these materials.

Si素子層118を含むSOIウェハ116を開始材料として提供した後の中間工程では、フォトレジスト層(図示せず)をSi素子層118の上面に塗布する、またはコーティングする。次に、フォトレジスト層をパターニングして、2つの支持部の間に配置されるFIN部を標準のフォトリソグラフィ法により形成する。次に、パターニング済みのフォトレジスト層をマスクとして使用して、Si素子層118の内、マスクによって被覆されない部分を、反応性イオンエッチング(RIE)のような異方性エッチングプロセスによりエッチング除去する。   In an intermediate step after providing the SOI wafer 116 including the Si element layer 118 as a starting material, a photoresist layer (not shown) is applied or coated on the upper surface of the Si element layer 118. Next, the photoresist layer is patterned to form a FIN portion disposed between the two support portions by a standard photolithography method. Next, using the patterned photoresist layer as a mask, a portion of the Si element layer 118 that is not covered with the mask is etched away by an anisotropic etching process such as reactive ion etching (RIE).

図2B−1では、対応するSi支持部108の間に配置され、かつ対応するSi支持部108に各端部で接続されるシリコン(Si)FIN部126により構成されるシリコンFIN構造128がBOX層120の上に形成されている。シリコンFIN部126は、対応するSi支持部108を連結するブリッジとして機能する。図2B−2は、FIN構造の上面図を示している。Si支持部108は通常、シリコンFIN部126と比較すると、相対的に広い幅寸法のブロックである。図2B−2は、シリコンFIN部126が2つのSi支持部108の間の中央に配置される様子を示している。別の構成として、シリコンFIN部126は、2つのSi支持部108のいずれかの側に偏って配置することもできる。結果として得られるFIN構造128は、FINFET構造におけるソース領域とドレイン領域とを接続するFIN部に類似する。この種類のFINFET構造は、例えば米国特許第6,764,884号明細書及び米国特許第6,885,055号明細書に記載されている。FINFET構造128を形成した後、フォトレジスト層をフォトレジスト剥離装置(PRS)によって除去するか、または剥離する。フォトレジスト剥離または単に「レジスト剥離」とは、ウェハからの不要なフォトレジスト層の除去である。フォトレジスト剥離の目的は、使用する化学物質によりフォトレジスト下の表面材料が攻撃を受けないように、当該フォトレジスト材料をウェハから出来る限り迅速に除去することにある。この点に関して、他のいずれかの適切な技術またはプロセスを使用することにより、BOX層120上の2つのSi支持部108の間に配置されるシリコンFIN部126を含むFIN構造128の形成に関する柔軟性を高めることもできる。   In FIG. 2B-1, a silicon FIN structure 128 composed of a silicon (Si) FIN portion 126 disposed between the corresponding Si support portions 108 and connected at each end to the corresponding Si support portion 108 is BOX. Formed on layer 120. The silicon FIN portion 126 functions as a bridge that connects the corresponding Si support portions 108. FIG. 2B-2 shows a top view of the FIN structure. The Si support portion 108 is generally a block having a relatively wide width as compared with the silicon FIN portion 126. FIG. 2B-2 shows a state in which the silicon FIN portion 126 is disposed at the center between the two Si support portions 108. As another configuration, the silicon FIN portion 126 may be disposed so as to be biased to either side of the two Si support portions 108. The resulting FIN structure 128 is similar to the FIN portion connecting the source and drain regions in the FINFET structure. This type of FINFET structure is described, for example, in US Pat. No. 6,764,884 and US Pat. No. 6,885,055. After forming the FINFET structure 128, the photoresist layer is removed or stripped by a photoresist stripper (PRS). Photoresist stripping or simply “resist stripping” is the removal of unwanted photoresist layers from a wafer. The purpose of photoresist stripping is to remove the photoresist material from the wafer as quickly as possible so that the chemical material used does not attack the surface material under the photoresist. In this regard, the flexibility of forming a FIN structure 128 including a silicon FIN portion 126 disposed between two Si supports 108 on the BOX layer 120 by using any other suitable technique or process. It can also improve sex.

次に、2つのSi支持部108の間に配置されるシリコンFIN部126を含む構造128に、自己制限酸化処理(self−limiting oxidation process)を施す。J.Vac.Sci.Technol.B 15(6),Nov/Dec 1997に掲載されたJakub Kedzierski及びJeffery Bokorによって説明されているように、自己制限酸化は、これらに制限されないが、Si、シリコンゲルマニウム、ゲルマニウム、多結晶シリコン、及び多結晶ゲルマニウムのような半導体材料を乾燥酸素(O)雰囲気中で約800℃〜約1200℃の概略温度範囲で、かつ約2時間〜約10時間の処理時間に亘って酸化して、SiO部またはSiO膜によって取り囲まれるSiコアを形成する処理である。自己制限酸化処理の間、Siが酸化されてSiOとなる。SiOはSiよりも大きい容積を占有するので、酸化が進行するにつれて、新たに形成される内側酸化膜層が、既に形成されている酸化膜層を外側に押し出すようになる。SiOの粘性が高いことによって、外側酸化膜層の半径方向の塑性変形が起こり難くなり、その結果、大きな法線応力がSi−SiO界面に戻る方向に発生する。Si界面での法線応力は、SiからSiOへの遷移がエネルギー的に有利ではなくなることにより酸化速度を遅くするように作用する。最終的に、所定の半径では、酸化が非常に遅い速度で行なわれるようになって、SiO膜またはSiO部によって取り囲まれる一つ以上の薄いSiコアにより構成される酸化を受けた構造が得られる。Siコアの数及び寸法は、酸化の温度及び時間によって変わり、そして対応する実験条件及び初期構造のアスペクト比を設定することにより制御することができる。 Next, a self-limiting oxidation process is performed on the structure 128 including the silicon FIN portion 126 disposed between the two Si support portions 108. J. et al. Vac. Sci. Technol. As described by Jakub Kedzierski and Jeffer Bokor, published in B 15 (6), Nov / Dec 1997, self-limiting oxidation is not limited to these, but Si, silicon germanium, germanium, polycrystalline silicon, and A semiconductor material such as polycrystalline germanium is oxidized in a dry oxygen (O 2 ) atmosphere at an approximate temperature range of about 800 ° C. to about 1200 ° C. and for a processing time of about 2 hours to about 10 hours to form SiO 2 This is a process of forming a Si core surrounded by two parts or a SiO 2 film. During the self-limiting oxidation process, Si is oxidized to SiO 2 . Since SiO 2 occupies a larger volume than Si, as the oxidation proceeds, the newly formed inner oxide layer pushes the already formed oxide layer outward. Due to the high viscosity of SiO 2 , the outer oxide film layer hardly undergoes plastic deformation in the radial direction, and as a result, a large normal stress is generated in the direction of returning to the Si—SiO 2 interface. The normal stress at the Si interface acts to slow down the oxidation rate by making the transition from Si to SiO 2 less energetically favorable. Eventually, at a given radius, oxidation will occur at a very slow rate, resulting in an oxidized structure comprised of one or more thin Si cores surrounded by a SiO 2 film or SiO 2 portion. can get. The number and size of the Si cores varies with the temperature and time of oxidation and can be controlled by setting the corresponding experimental conditions and the aspect ratio of the initial structure.

図2Cでは、別のSiO部またはSiO膜138によって取り囲まれる2つの厚いSiコア134の間に配置されるSiO部またはSiO膜136によって取り囲まれる薄いSiコア132により構成される酸化済み構造130が、自己制限酸化処理が構造128全体に施された後に形成される。この処理によって、2つのSi支持部108の間に配置されるシリコンFIN部126を含む構造128を、別のSiO部またはSiO膜138によって取り囲まれる2つの厚いSiコア134の間に配置されるSiO部またはSiO膜136によって取り囲まれる薄いSiコア132により構成される酸化済み構造130に変化させる。SiO部またはSiO膜136によって取り囲まれるSiコア132は、シリコンFIN部126を酸化した結果として形成される。SiO部またはSiO膜138によって取り囲まれる2つの厚いSiコア134は、2つのSi支持部108を酸化した結果として形成される。 In FIG. 2C, the oxidized is constituted by a thin Si core 132 surrounded by a SiO 2 part or SiO 2 film 136 disposed between two thick Si cores 134 surrounded by another SiO 2 part or SiO 2 film 138. Structure 130 is formed after self-limiting oxidation treatment is applied to entire structure 128. With this process, a structure 128 including a silicon FIN portion 126 disposed between two Si supports 108 is disposed between two thick Si cores 134 surrounded by another SiO 2 portion or SiO 2 film 138. The structure is changed to the oxidized structure 130 constituted by the thin Si core 132 surrounded by the SiO 2 portion or the SiO 2 film 136. The Si core 132 surrounded by the SiO 2 part or the SiO 2 film 136 is formed as a result of oxidizing the silicon FIN part 126. Two thick Si cores 134 surrounded by the SiO 2 part or SiO 2 film 138 are formed as a result of oxidizing the two Si supports 108.

しかしながら、酸化はシリコンFIN部126のみに限定することもできる(図2Cには示されない)。シリコンFIN部126のみに酸化を施すことにより、SiO部またはSiO膜136によって取り囲まれる薄いSiコア132の寸法が小さくなる。薄いSiコア132は対応する端部で、酸化されない2つのSi支持部108によって支持される。これらの実施形態のいずれも、要求条件に依存して実現され得る。 However, the oxidation can also be limited to the silicon FIN portion 126 only (not shown in FIG. 2C). By oxidizing only the silicon FIN portion 126, the dimension of the thin Si core 132 surrounded by the SiO 2 portion or the SiO 2 film 136 is reduced. The thin Si core 132 is supported at the corresponding end by two non-oxidized Si supports 108. Any of these embodiments can be implemented depending on the requirements.

自己制限酸化処理が行なわれる上述の両実施形態では、薄いSiコア132は、box層120の上に、または上方に、かつ未酸化Si支持部108の間の、またはSi支持部108の結果として得られるSiコア134の間のいずれかの高さに位置させることができる。薄いSiコア132は最終的に、本発明におけるナノワイヤ104を構成する。   In both embodiments described above where a self-limiting oxidation process is performed, the thin Si core 132 is on or above the box layer 120 and between the unoxidized Si support 108 or as a result of the Si support 108. It can be located at any height between the resulting Si cores 134. The thin Si core 132 ultimately constitutes the nanowire 104 in the present invention.

自己制限酸化処理の後、SiO層124が、図2Dに示されるように、酸化済み構造130の上に堆積している。このSiO層124は、薄いSiコア132を取り囲むSiO部またはSiO膜136、及び厚いSiコア134を取り囲むSiO部またはSiO膜138と同じとすることができる。しかしながら、SiO層124は、対応するSiO部またはSiO膜136,138と比較して相対的に厚く、かつ2つの厚いSiコア134を、後続の金属堆積またはエッチングプロセスの影響を受けないように保護するべく機能する。SiO層124及びそれぞれのSiO部またはSiO膜136,138は、これらのSiOが同じ材料により構成される場合には融合させることができる。 After the self-limiting oxidation process, a SiO 2 layer 124 is deposited on the oxidized structure 130, as shown in FIG. 2D. This SiO 2 layer 124 can be the same as the SiO 2 part or SiO 2 film 136 surrounding the thin Si core 132 and the SiO 2 part or SiO 2 film 138 surrounding the thick Si core 134. However, the SiO 2 layer 124 is relatively thick compared to the corresponding SiO 2 portion or SiO 2 film 136, 138, and the two thick Si cores 134 are not affected by subsequent metal deposition or etching processes. Function to protect. SiO 2 layer 124 and the respective SiO 2 parts or SiO 2 film 136, 138 may be those of SiO 2 is fused in the case composed of the same material.

中間工程では、SiO層124を堆積させた後、フォトレジスト層(図示せず)をSiO層124上に堆積させる。標準のフォトリソグラフィ法により、コンタクト開口部またはコンタクト凹部をフォトレジスト層に形成して、Si支持部108の対応する上面を覆うSiO層124に対する処理、または2つの厚いSiコア134を取り囲むSiO138を覆うSiO層124に対する処理を可能にする。SiO層124の一部、及び2つの厚いSiコア134を取り囲むSiO部またはSiO膜138を更にエッチングして、2つの厚いSiコア134の一部を露出させる。 In the intermediate step, after the SiO 2 layer 124 is deposited, a photoresist layer (not shown) is deposited on the SiO 2 layer 124. Contact openings or contact recesses are formed in the photoresist layer by standard photolithographic methods to treat the SiO 2 layer 124 covering the corresponding upper surface of the Si support 108, or SiO 2 surrounding the two thick Si cores 134. Allows processing of the SiO 2 layer 124 covering 138. A part of the SiO 2 layer 124 and the SiO 2 part or the SiO 2 film 138 surrounding the two thick Si cores 134 are further etched to expose a part of the two thick Si cores 134.

次に、図2Eでは、約1000〜15000オングストロームの導電層140をコンタクト開口部に入り込むように堆積させ、導電層140の一部を2つの厚いSiコア134と接触させる。例示的な実施形態では、導電層140の内、厚いSiコア134と接触する部分の各々は、0.18μm(ミクロン)のビアまたはホールとすることができる。導電層140は通常、金属または金属合金である。金属としては、これらには制限されないが、例えばアルミニウム、種々の比率のSi、銅(Cu)で合金化されたアルミニウム、タンタル、窒化タンタル、チタン、窒化チタン、またはこれらの金属の組み合わせを挙げることができる。導電層140を堆積させた後、コンタクトライン(図2Eには示さず)が更に、コンタクト開口部から電気コンタクトパッド110(図1に示す)に達するように、標準のフォトリソグラフィ法及び金属エッチング法を使用して画定される。次に、フォトレジスト層をフォトレジスト剥離装置によって除去するか、または剥離する。   Next, in FIG. 2E, approximately 1000-15000 angstroms of conductive layer 140 is deposited so as to enter the contact openings and a portion of conductive layer 140 is contacted with two thick Si cores 134. In the exemplary embodiment, each portion of conductive layer 140 that contacts thick Si core 134 may be a 0.18 micron via or hole. The conductive layer 140 is typically a metal or metal alloy. Examples of metals include, but are not limited to, aluminum, various proportions of Si, aluminum alloyed with copper (Cu), tantalum, tantalum nitride, titanium, titanium nitride, or combinations of these metals. Can do. After the conductive layer 140 is deposited, standard photolithography and metal etching methods are performed so that the contact lines (not shown in FIG. 2E) further reach the electrical contact pads 110 (shown in FIG. 1) from the contact openings. Is defined using Next, the photoresist layer is removed by a photoresist stripping apparatus or stripped.

導電層140をコンタクト開口部の中に入り込むように堆積させた後、パッシベーション層141を導電層140の上に図2Eに示すように堆積させる。パッシベーション層141は、いずれかの適切な半導体材料により形成することができ、適切な半導体材料として、Si、サファイア、多結晶シリコン(ポリシリコン)、酸化シリコン(SiO)または窒化シリコン(Si)を挙げることができる。パッシベーション層は、金属ラインとテスト溶液とが、いかなる反応をも起こらないように保護し、更に薄いSiコアまたはナノワイヤ以外の領域における検体または分子の非特異的な結合の低減を助ける。 After the conductive layer 140 is deposited so as to enter the contact opening, the passivation layer 141 is deposited on the conductive layer 140 as shown in FIG. 2E. The passivation layer 141 can be formed of any suitable semiconductor material, and suitable semiconductor materials include Si, sapphire, polycrystalline silicon (polysilicon), silicon oxide (SiO 2 ), or silicon nitride (Si 3 N). 4 ). The passivation layer protects the metal lines and the test solution from any reaction and helps to reduce non-specific binding of analytes or molecules in regions other than the thin Si core or nanowire.

次に、図2Fでは、約1マイクロメートル〜約数百マイクロメートルの範囲の膜厚の絶縁層142をパッシベーション層141の上であって、かつ薄いSiOコア132を取り囲むSiO部136の上面を覆うSiO層124の上に堆積させる。絶縁層142は、例えば酸化膜層(SiOのような)、SU8、ポリジメチルシロキサン(PDMS)、アセテート、Riston(リストン),Kapton(カプトン)、ポリイミド、及びポリエステルのようなポリマー、または他の誘電体材料とすることができる。絶縁層142の膜厚は、この工程の後にチャネルを形成するためのいくらかの深さを提供する。堆積後、絶縁層142は、研磨プロセスを使用して更に平坦化することができ、研磨プロセスとしては、化学的機械研磨(CMP)、化学的研磨、機械的研磨、またはイオンミリングを挙げることができる。研磨プロセスによって平坦な表面が得られるのでキャップ層を更に堆積させることができる。しかしながら、SU8のようなポリマーの場合、平坦化は必要ではない。 Next, in FIG. 2F, an insulating layer 142 having a thickness in the range of about 1 micrometer to about several hundreds of micrometers is formed on the passivation layer 141 and the upper surface of the SiO 2 portion 136 surrounding the thin SiO 2 core 132. Is deposited on the SiO 2 layer 124 overlying. Insulating layer 142 may be, for example, an oxide layer (such as SiO 2 ), SU8, polydimethylsiloxane (PDMS), acetate, Riston, Kapton, a polymer such as polyimide and polyester, or other It can be a dielectric material. The thickness of the insulating layer 142 provides some depth for forming the channel after this step. After deposition, the insulating layer 142 can be further planarized using a polishing process, which can include chemical mechanical polishing (CMP), chemical polishing, mechanical polishing, or ion milling. it can. Since the polishing process provides a flat surface, a cap layer can be further deposited. However, for polymers such as SU8, planarization is not necessary.

別の中間工程では、更なるフォトレジスト層(図示せず)を絶縁層142の上に堆積させる。フォトレジスト層を標準のフォトリソグラフィ法によりパターニングさせ、チャネル106が絶縁層142内に形成される予定の領域の上に開口部を形成する。図2Gでは、フォトレジスト層をマスクとして使用して、絶縁層142の一部を、ドライエッチングのようなエッチングプロセスによってエッチング除去してチャネル106を形成することにより、薄いSiコア132を取り囲むSiO部136の上面に対する処理が可能になるが、SiO部136は薄いSiコア132の位置に残る。ドライエッチングは、いずれの液体化学物質またはエッチャントも利用することなく材料をウェハから除去して、揮発性の副生成物のみが処理において生成されるようなエッチングプロセスである。ドライエッチングは、次の処理のいずれの処理によっても行なうことができる:1)材料を化学反応ガスまたはプラズマを用いて除去する化学反応を利用する処理;2)材料を通常、運動量伝達によって物理的に除去する処理;または3)物理的除去及び化学反応の両方を組み合わせた処理。例示的な実施形態では、絶縁層142が、例えばSU8のようなポリマーの場合、別のフォトレジスト層を堆積させることにより、またはコーティングすることにより、開口部を形成した後の工程でチャネル106を形成するという必要はなくなるが、これは、SU8がある種のフォトレジストであるという理由による。紫外(UV)光または電子ビームを、マスクを介して照射することができ、そして現像及び焼き締め後、チャネル106を絶縁層142内に形成することができる。 In another intermediate step, a further photoresist layer (not shown) is deposited on the insulating layer 142. The photoresist layer is patterned by standard photolithography to form an opening over the area where the channel 106 is to be formed in the insulating layer 142. In FIG. 2G, a portion of the insulating layer 142 is etched away by an etching process such as dry etching to form a channel 106 using the photoresist layer as a mask to form a SiO 2 surrounding the thin Si core 132. The upper surface of the part 136 can be processed, but the SiO 2 part 136 remains at the position of the thin Si core 132. Dry etching is an etching process in which material is removed from the wafer without utilizing any liquid chemicals or etchants, and only volatile byproducts are produced in the process. Dry etching can be performed by any of the following processes: 1) a process utilizing a chemical reaction that removes the material using a chemical reaction gas or plasma; 2) the material is usually physically transferred by momentum transfer. Or 3) a combination of both physical removal and chemical reaction. In the exemplary embodiment, if the insulating layer 142 is a polymer such as SU8, the channel 106 is formed in a step after forming the opening by depositing or coating another photoresist layer. Although it is not necessary to form it, this is because SU8 is a type of photoresist. Ultraviolet (UV) light or an electron beam can be irradiated through the mask, and after development and baking, the channel 106 can be formed in the insulating layer 142.

ドライエッチング工程の後、フォトレジスト層(フォトレジスト層が前の時点で堆積している場合)を次に、フォトレジスト剥離装置によって全て除去する、または剥離する。薄いSiコア132を周囲のSiO部136から解放するために、ウェットエッチングのようなエッチングプロセスを使用する。ドライエッチングとは異なり、ウェットエッチングは、化学エッチャントを入れた液槽にウェハを浸すことによる材料の除去である。化学エッチャントは、例えば希フッ酸、緩衝酸化物エッチャント(Buffered Oxide Etch:BOE)のような緩衝フッ酸、(HF)、及びフッ酸蒸気を含むフッ化水素酸(HF)とすることができるが、SiOを除去する他のいずれかの適切なエッチャントを使用することができる。しかしながら、薄いSiコア132の周りのSiO部136はエッチングプロセスによって完全に除去しなくてもよいことに注目されたい。SiO部136は、薄いSiコア132の上で数ナノメートルに薄くすることができる、または薄いSiコア132の表面から、例えば上面から、薄いSiコア132の底面がSiO部136と接触したままの状態で部分的に除去することができる。この構造は、物理的強度を薄いSiコア132に付与するように作用することができる。エッチング工程の後、図2Hから、結果として得られる構造が薄いSiコア132(このコアがナノワイヤ104を構成する)を含み、薄いSiコア132はチャネル106に収容されるSiO部136によって被覆することができる、または被覆しなくてもよいことが分かる。 After the dry etching step, the photoresist layer (if the photoresist layer has been deposited at a previous time) is then completely removed or stripped by a photoresist stripper. An etching process such as wet etching is used to release the thin Si core 132 from the surrounding SiO 2 portion 136. Unlike dry etching, wet etching is the removal of material by immersing the wafer in a liquid bath containing a chemical etchant. The chemical etchant may be, for example, dilute hydrofluoric acid, buffered hydrofluoric acid such as Buffered Oxide Etch (BOE), (HF), and hydrofluoric acid (HF) containing hydrofluoric acid vapor. Any other suitable etchant that removes SiO 2 can be used. However, it should be noted that the SiO 2 portion 136 around the thin Si core 132 may not be completely removed by the etching process. The SiO 2 part 136 can be thinned to several nanometers on the thin Si core 132, or the bottom surface of the thin Si core 132 is in contact with the SiO 2 part 136 from the surface of the thin Si core 132, for example, from the top surface. It can be partially removed as is. This structure can act to impart physical strength to the thin Si core 132. After the etching step, from FIG. 2H, the resulting structure includes a thin Si core 132 (which constitutes the nanowire 104), and the thin Si core 132 is covered by the SiO 2 portion 136 housed in the channel 106. It will be appreciated that it may or may not be coated.

図2Iでは、薄いSiコア132またはナノワイヤ104を解放した後に更に、キャップ層144を絶縁層142の上面に堆積させる。キャップ層144はいずれかの適切な材料により形成することができ、適切な材料としては、これらには制限されないが、シリコン、ガラス、シリカ、有機ポリマー、またはPDMSを挙げることができる。キャップ層144は、流体入力ポート及び出力ポートを含むことができ、かつ薄いSiコア132またはナノワイヤ104を収容するチャネル106を閉じ込めるように機能することができる。別の実施形態では、キャップ層144は、絶縁層142内の流体チャネル106を補完する開口部またはチャネルを有することにより、相対的に大きなチャネルを実現して、相対的に多くの量の流体がチャネルを流れることができるようにすることもできる。この工程によって、薄いSiコア132またはナノワイヤ104、及び流体チャネル106を含む集積センサデバイスが完成する。   In FIG. 2I, after releasing the thin Si core 132 or nanowire 104, a cap layer 144 is further deposited on the top surface of the insulating layer 142. The cap layer 144 can be formed of any suitable material, which can include, but is not limited to, silicon, glass, silica, organic polymer, or PDMS. The cap layer 144 can include a fluid input port and an output port and can function to confine the channel 106 that houses the thin Si core 132 or nanowire 104. In another embodiment, the cap layer 144 has an opening or channel that complements the fluid channel 106 in the insulating layer 142 to provide a relatively large channel so that a relatively large amount of fluid is present. It can also be allowed to flow through the channel. This process completes an integrated sensor device that includes a thin Si core 132 or nanowire 104 and a fluid channel 106.

支持基板上にナノワイヤを含むセンサであって、半導体層が図2A〜2Iに示す支持基板の上に配置された状態で備えるセンサを形成する方法300のフローチャートを図3に示す。方法300は、SOI構造116を開始材料として提供する工程302から始まり、SOI構造116はSi素子層118を含み、Si素子層118は、支持基板122から埋め込み酸化膜(BOX)層120によって垂直方向に分離される。次に、工程304では、フォトレジスト層を素子層118の上面にコーティングする。次に、フォトレジスト層をパターニングして、2つの支持部の間に配置されるFIN部を標準のフォトリソグラフィ法により形成する。FINパターンフォトレジスト層をマスクとして使用して、Si素子層118の内、マスクによって被覆されない部分をエッチング除去することにより、BOX層120上の2つのSi支持部108の間に配置されるシリコンFIN126により構成される構造128が実現する。工程306では、シリコンFIN126を2つのSi支持部220の間に含む構造128に更なる自己制限酸化処理を施すことにより、2つの厚いSiコア134を、これらのコアの間に薄いSiコア132が配置された状態で含む酸化済み構造130が得られ、この場合、全てのコアがSiO部136,138によって取り囲まれる。次に、工程308では、酸化膜層124を酸化済み構造130の上に堆積させる。次に、工程310では、コンタクト開口部を形成して、金属層140を、2つの厚いSiコア134を取り囲むSiO部138の対応する上面を覆うSiO層124の上に更に堆積させ、この場合、金属層140の一部が2つの厚いSiコア134と接触する。更に別のパッシベーション層141を金属層140の上に堆積させる。次に、工程312では、絶縁層142をパッシベーション層141の上に、かつ薄いSiコア132を取り囲むSiO部136の上面を覆うSiO層124の上に堆積させる。絶縁層142を更に平坦化させる。しかしながら、絶縁層142がSU8のようなポリマーを含む場合、平坦化は必要ではない。工程314では、絶縁層142の一部を、ドライエッチングによりエッチングしてチャネル106を形成することにより、薄いSiコア132を取り囲むSiO部136の上面に対する処理が可能になるが、SiO部136は薄いSiコア132の位置に残る。次に、工程316では、薄いSiコア132を取り囲むSiO部136をウェットエッチングによりエッチングして、ナノワイヤ104またはセンサ素子を解放する。最後に、工程318では、チャネル106に、例えばガラスまたはPDMSのような適切なキャップ基板を使用して蓋をする。 A flow chart of a method 300 for forming a sensor comprising nanowires on a support substrate with the semiconductor layer disposed on the support substrate shown in FIGS. The method 300 begins at step 302 with providing an SOI structure 116 as a starting material, the SOI structure 116 including a Si device layer 118 that is vertically oriented by a buried oxide (BOX) layer 120 from a support substrate 122. Separated. Next, in step 304, a photoresist layer is coated on the upper surface of the element layer 118. Next, the photoresist layer is patterned to form a FIN portion disposed between the two support portions by a standard photolithography method. Using the FIN patterned photoresist layer as a mask, the portion of the Si element layer 118 that is not covered by the mask is etched away to provide a silicon FIN 126 disposed between the two Si supports 108 on the BOX layer 120. A structure 128 constituted by is realized. In step 306, the structure 128 including the silicon FIN 126 between the two Si supports 220 is further subjected to a self-limiting oxidation process to form two thick Si cores 134 between the two cores. Oxidized structure 130 is provided that is included in the disposed state, where all cores are surrounded by SiO 2 portions 136,138. Next, in step 308, an oxide layer 124 is deposited on the oxidized structure 130. Next, in step 310, a contact opening is formed, and a metal layer 140 is further deposited on the SiO 2 layer 124 covering the corresponding upper surface of the SiO 2 portion 138 surrounding the two thick Si cores 134, In some cases, a portion of the metal layer 140 contacts two thick Si cores 134. Yet another passivation layer 141 is deposited on the metal layer 140. Next, in step 312, an insulating layer 142 is deposited on the passivation layer 141 and on the SiO 2 layer 124 covering the top surface of the SiO 2 portion 136 surrounding the thin Si core 132. The insulating layer 142 is further planarized. However, if the insulating layer 142 includes a polymer such as SU8, planarization is not necessary. In step 314, a part of the insulating layer 142 is etched by dry etching to form the channel 106, thereby enabling processing on the upper surface of the SiO 2 portion 136 surrounding the thin Si core 132, but the SiO 2 portion 136. Remains at the position of the thin Si core 132. Next, in step 316, the SiO 2 portion 136 surrounding the thin Si core 132 is etched by wet etching to release the nanowire 104 or sensor element. Finally, in step 318, the channel 106 is capped using a suitable cap substrate such as glass or PDMS.

種々のキャップ構造がチャネルを閉じるために提案されている。図4Aは、本発明の第2の実施形態によるキャップ構造を用いるセンサ102の上面図を示し、そして図4Bは、図4Aのセンサ102をラインX−Xで切断したときの断面を示している。本発明の第2の実施形態による図4A及び図4Bに示すキャップ構造は、本発明の第1の実施形態による図1に示すキャップ構造とは異なる。図4Aに示すセンサ102では、ナノワイヤ104が流体チャネル106を跨いで配置され、そして2つの端部を有する。ナノワイヤ104の各端部は導電層140を介して貫通ウェハビア146に接続される。流体チャネル106は流入ポート112及び流出ポート114を有し、これらのポートのいずれかのポート、または両方のポートはLOCの他のブロックとの接続を行ない、そして他のブロックからの接続を行なうことができる。図4Bでは、キャップ層144は大きいサイズの貫通ウェハビア146を有する薄型ウェハとすることができる。貫通ウェハビア146は、標準のフォトリソグラフィ法及びエッチング法により形成することができる。その後、貫通ウェハビア146に導電層140を充填することにより、各ビア146から対応する厚い各Siコア134への電気接続を形成する。ナノワイヤ104の各端部は対応する厚いSiコア134によって支持される。図4A及び図4Bでは、キャップ層144の各貫通ウェハビア146は対応する厚い各Siコア134から、従ってナノワイヤ104から所定の距離だけ離間して位置する。この配置の一つの利点は、導電層140を堆積させる前に貫通ウェハビア146を形成している間に生じ得る位置合わせのずれを排除することができる点にある。これらのビア146がナノワイヤ104に極めて近く位置する場合、位置合わせのわずかなずれが生じただけでも、導電層140がナノワイヤ104の上に堆積してしまう。   Various cap structures have been proposed to close the channel. 4A shows a top view of a sensor 102 using a cap structure according to a second embodiment of the present invention, and FIG. 4B shows a cross-section when the sensor 102 of FIG. 4A is cut along line XX. . The cap structure shown in FIGS. 4A and 4B according to the second embodiment of the present invention is different from the cap structure shown in FIG. 1 according to the first embodiment of the present invention. In the sensor 102 shown in FIG. 4A, a nanowire 104 is placed across the fluid channel 106 and has two ends. Each end of the nanowire 104 is connected to the through-wafer via 146 via the conductive layer 140. The fluid channel 106 has an inflow port 112 and an outflow port 114, either or both of these ports making connections to and from other blocks in the LOC. Can do. In FIG. 4B, the cap layer 144 can be a thin wafer with large sized through-wafer vias 146. The through-wafer via 146 can be formed by standard photolithography and etching methods. The through wafer vias 146 are then filled with the conductive layer 140 to form electrical connections from each via 146 to the corresponding thick Si core 134. Each end of the nanowire 104 is supported by a corresponding thick Si core 134. In FIGS. 4A and 4B, each through-wafer via 146 in the cap layer 144 is located at a predetermined distance from each corresponding thick Si core 134 and thus from the nanowire 104. One advantage of this arrangement is that it can eliminate misalignment that can occur during formation of the through-wafer via 146 prior to depositing the conductive layer 140. If these vias 146 are located very close to the nanowires 104, the conductive layer 140 will be deposited on the nanowires 104 even with a slight misalignment.

図5Aは、本発明の第3の実施形態による別のキャップ構造を用いるセンサ102の上面図を示し、そして図5Bは、図5Aのナノワイヤセンサ102をラインX−Xで切断したときの断面を示している。本発明の第3の実施形態による図5A及び図5Bに示すキャップ構造は、本発明の第1の実施形態による図1に示すキャップ構造、及び本発明の第2の実施形態による図4A及び図4Bに示すキャップ構造とは異なる。図5Aに示すセンサ102では、ナノワイヤ104が流体チャネル106を跨いで配置され、そして2つの対応する端部を有する。ナノワイヤ104の各端部は導電層140を介してボンディングパッド開口部148に接続される。流体チャネル106は流入ポート112及び流出ポート114を有し、これらのポートのいずれかのポート、または両方のポートはLOCの他のブロックとの接続を行ない、そして他のブロックからの接続を行なうことができる。図5Bでは、キャップ層144は、対応する厚いSiコア134を接続する導電層140との接続を行なうための対応するボンディングパッド開口部148により構成される。ナノワイヤ104の各端部は対応する厚いSiコア134によって支持される。図5A及び図5Bの第3の実施形態は、図4A及び図4Bの第2の実施形態とは、キャップ層144の一部がエッチング除去されてボンディングパッド開口部148を形成した後にボンディングパッド開口部に導電層140が充填されない点で異なっている。しかしながら、図4A及び図4Bと同様に、これらのボンディングパッド開口部148の各ボンディングパッド開口部は、対応する厚い各Siコア134から、従ってナノワイヤ104から所定の距離だけ離間して位置する。この配置によって、ボンディングパッド開口部148を形成している間に位置合わせのずれが生じる問題を防止する。図4A及び図4Bの実施形態、及び図5A及び図5Bの実施形態のいずれにおいても、信号は、図4Bの貫通ウェハビア146のそれぞれの導電層140に電位を印加する、または図5Bのそれぞれのボンディングパッド開口部148に電位を印加し、そしてこれらの導電層または開口部の間を流れる電流を測定することにより測定することができる。   FIG. 5A shows a top view of a sensor 102 using another cap structure according to a third embodiment of the present invention, and FIG. 5B shows a cross-section when the nanowire sensor 102 of FIG. 5A is cut along line XX. Show. The cap structure shown in FIGS. 5A and 5B according to the third embodiment of the present invention is the same as the cap structure shown in FIG. 1 according to the first embodiment of the present invention and FIGS. 4A and 4B according to the second embodiment of the present invention. It is different from the cap structure shown in 4B. In the sensor 102 shown in FIG. 5A, a nanowire 104 is placed across the fluid channel 106 and has two corresponding ends. Each end of the nanowire 104 is connected to the bonding pad opening 148 through the conductive layer 140. The fluid channel 106 has an inflow port 112 and an outflow port 114, either or both of these ports making connections to and from other blocks in the LOC. Can do. In FIG. 5B, the cap layer 144 is constituted by a corresponding bonding pad opening 148 for making a connection with the conductive layer 140 connecting the corresponding thick Si core 134. Each end of the nanowire 104 is supported by a corresponding thick Si core 134. The third embodiment of FIGS. 5A and 5B differs from the second embodiment of FIGS. 4A and 4B in that a bonding pad opening is formed after a portion of the cap layer 144 is etched away to form a bonding pad opening 148. The difference is that the conductive layer 140 is not filled in the portion. However, similar to FIGS. 4A and 4B, each bonding pad opening of these bonding pad openings 148 is located a predetermined distance away from each corresponding thick Si core 134 and thus nanowire 104. This arrangement prevents the problem of misalignment while the bonding pad opening 148 is being formed. In either the embodiment of FIGS. 4A and 4B and the embodiment of FIGS. 5A and 5B, the signal applies a potential to the respective conductive layer 140 of the through-wafer via 146 of FIG. 4B, or the respective of FIG. 5B. It can be measured by applying a potential to the bonding pad opening 148 and measuring the current flowing between these conductive layers or openings.

本発明によるナノワイヤセンサは、異なる構造的配置のナノワイヤを備えることができる。これらの配置の内の幾つかの配置を図6A〜図6Fに示す。図6Aは、2つの支持部108の間に配置される単一のナノワイヤ104により構成されるナノワイヤセンサ102を示し、そして図6Bは、2つの支持部108の間に単一のナノワイヤ104を2本配置することにより構成されるナノワイヤセンサ150を示している。必要に応じて、2つの支持部108の間に配置される単一のナノワイヤ104を複数本(少なくとも3本のナノワイヤ)配置することにより構成されるナノワイヤセンサ152を、図6Cに示すように実現することもできる。図6Dは、単一のナノワイヤセンサ102を2つ平行に配置することにより構成されるナノワイヤアレイ154を示している。単一の各ナノワイヤセンサ102は図6Aに示すナノワイヤセンサと同様に、2つの支持部108の間に配置される単一のナノワイヤ104を備える。単一のナノワイヤセンサ102を2つよりも多くの個数だけ平行に配置する、または要求条件に応じて流体流の方向に沿って配置することができる。更に、図6Bに示す「ダブル(ナノワイヤを2本有する)」ナノワイヤセンサ150、図6Cに示す「マルチ(ナノワイヤを複数本有する)」ナノワイヤセンサ152、またはこれらのナノワイヤセンサの両方の組み合わせは平行に配置することもできる。図6Eは、2つの支持部108の間に配置される幾つかのSiブロックまたはSiOブロック158を通り抜ける長い単一のナノワイヤ104により構成されるナノワイヤセンサ156を示している。しかしながら、いずれかの適切な本数のナノワイヤを、要求条件に応じて利用することもできる。更に、ナノワイヤはいずれかの適切な配置で、またはいずれかの所望パターンに配置することもできる。図6Fは、2つの支持部108の間に配置される幾つかのSiブロックまたはSiOブロック158を通り抜ける単一のナノワイヤ104を複数本備えるナノワイヤセンサアレイ160を示している。必要に応じて、例えばサイズを小さく抑える必要があり、かつ標的分子の濃度が低いということを考慮して、ジグザグ配置または他のいずれかの配置を用いることにより、そのような配置によってサンプルと接触する表面積を大きくすることができるので、ナノワイヤセンサによる検出機能を高めることができる。基本的に、異なる要求条件を満たすために、非常に多くのナノワイヤ構造配置が存在する。 The nanowire sensor according to the present invention can comprise nanowires with different structural arrangements. Some of these arrangements are shown in FIGS. 6A-6F. FIG. 6A shows a nanowire sensor 102 composed of a single nanowire 104 disposed between two supports 108, and FIG. 6B shows two single nanowires 104 between two supports 108. The nanowire sensor 150 comprised by this arrangement | positioning is shown. As shown in FIG. 6C, a nanowire sensor 152 configured by arranging a plurality of (at least three nanowires) single nanowires 104 disposed between two support portions 108 as required is realized. You can also FIG. 6D shows a nanowire array 154 constructed by placing two single nanowire sensors 102 in parallel. Each single nanowire sensor 102 comprises a single nanowire 104 disposed between two supports 108, similar to the nanowire sensor shown in FIG. 6A. More than two single nanowire sensors 102 can be placed in parallel or along the direction of fluid flow depending on requirements. Further, the “double (having two nanowires)” nanowire sensor 150 shown in FIG. 6B, the “multi (having multiple nanowires)” nanowire sensor 152 shown in FIG. 6C, or a combination of both of these nanowire sensors are parallel. It can also be arranged. FIG. 6E shows a nanowire sensor 156 composed of a long single nanowire 104 that passes through several Si blocks or SiO 2 blocks 158 disposed between two supports 108. However, any suitable number of nanowires can be utilized depending on the requirements. Furthermore, the nanowires can be arranged in any suitable arrangement or in any desired pattern. FIG. 6F shows a nanowire sensor array 160 comprising a plurality of single nanowires 104 that pass through several Si blocks or SiO 2 blocks 158 disposed between two supports 108. If necessary, contact the sample by such an arrangement, for example by using a zigzag arrangement or any other arrangement, taking into account that the size must be kept small and the concentration of the target molecule is low Since the surface area to be increased can be increased, the detection function by the nanowire sensor can be enhanced. Basically, there are a large number of nanowire structure arrangements to meet different requirements.

本発明によるナノワイヤセンサは、機能の異なるナノワイヤを備えることもでき、これら異なる機能のもののうちの幾つかを図7A〜図7Dに示す。図7Aに示す実施形態では、高精度のドーピングをナノワイヤに対して行なって、n型またはp型ナノワイヤ162を備えるセンサを形成することができる。n型またはp型ナノワイヤ162は、2つの支持部108の間に配置することができる。これらには制限されないが、ホウ素、アルミニウム、ガリウム、インジウムを含むp型ドーパントを使用してp型ナノワイヤを形成することができ、そしてこれらには制限されないが、リン、砒素、アンチモンを含むn型ドーパントは、n型ナノワイヤを形成するためのドーパントとして使用することができる。ナノワイヤに対するドーピングは、図2Cの自己制限酸化工程の後に行なうことができる、または当該ドーピングは、ナノワイヤセンサの形成前のいずれの工程においても行なうことができる。好ましいイオン注入工程は自己制限酸化工程の前に行なわれる。   Nanowire sensors according to the present invention can also comprise nanowires with different functions, some of which have different functions are shown in FIGS. 7A-7D. In the embodiment shown in FIG. 7A, highly precise doping can be performed on the nanowire to form a sensor comprising an n-type or p-type nanowire 162. The n-type or p-type nanowire 162 can be disposed between the two supports 108. P-type nanowires can be formed using p-type dopants including, but not limited to, boron, aluminum, gallium, and indium, and n-type including, but not limited to, phosphorus, arsenic, and antimony The dopant can be used as a dopant for forming the n-type nanowire. The doping on the nanowire can be performed after the self-limiting oxidation step of FIG. 2C, or the doping can be performed at any step prior to the formation of the nanowire sensor. A preferred ion implantation step is performed before the self-limiting oxidation step.

図7Bに示す別の実施形態では、P/Nダイオード接合164を有するナノワイヤを備えるセンサを実現することができる。P/Nダイオード接合164を有するナノワイヤは、2つの支持部108の間に配置することができる。P/Nダイオード接合164を有するナノワイヤは、ナノワイヤの一方の部分にn型ドーパントを部分的にドーピングし、そしてナノワイヤの他方の部分にp型ドーパントを部分的にドーピングすることにより実現する。複数のP/Nダイオード接合を、同じナノワイヤの上に実現することもできる。p型ドーパント及びn型ドーパントからなる複合ドーパントをナノワイヤにドーピングしてP/Nダイオード接合164を有するナノワイヤを形成する工程は、図2Cの自己制限酸化工程の後に行なうこともできる、またはナノワイヤセンサを形成する前のいずれの工程でも行なうこともできる。   In another embodiment shown in FIG. 7B, a sensor comprising a nanowire having a P / N diode junction 164 can be realized. A nanowire having a P / N diode junction 164 can be placed between the two supports 108. A nanowire having a P / N diode junction 164 is realized by partially doping one portion of the nanowire with an n-type dopant and partially doping another portion of the nanowire with a p-type dopant. Multiple P / N diode junctions can also be realized on the same nanowire. The step of doping the nanowire with a composite dopant comprising a p-type dopant and an n-type dopant to form a nanowire having a P / N diode junction 164 can also be performed after the self-limiting oxidation step of FIG. It can also be performed in any step prior to formation.

図7Cに示す更に別の実施形態では、一つ以上のナノギャップ168を有するシリサイド化ナノワイヤ166を備えるセンサを実現することができる。シリサイド化ナノワイヤ166は2つの支持部108の間に配置することができる。この実施形態では、Siナノワイヤの内、ナノギャップ168を画定する部分または複数の部分は、誘電体層、通常はSiO層、または他のいずれかの適切な誘電体材料層によって被覆される。Siナノワイヤの内の残りの部分は導電層によって被覆され、当該導電層として、これらには制限されないが、タングステン及びニッケルのような金属、及び金属合金を挙げることができる。次に、Siナノワイヤを熱処理してSiのうちの金属層に接触する部分を金属シリサイドに変化させる。次に、未反応金属を硫酸のような酸性溶液中で除去する。誘電体材料層も除去される。 In yet another embodiment shown in FIG. 7C, a sensor comprising a silicided nanowire 166 having one or more nanogap 168 can be realized. Silicided nanowire 166 can be disposed between two supports 108. In this embodiment, the portion or portions of the Si nanowire that define the nanogap 168 are covered by a dielectric layer, typically a SiO 2 layer, or any other suitable dielectric material layer. The remaining portion of the Si nanowire is covered by a conductive layer, which can include, but is not limited to, metals such as tungsten and nickel, and metal alloys. Next, the Si nanowire is heat-treated to change the portion of Si that contacts the metal layer into metal silicide. The unreacted metal is then removed in an acidic solution such as sulfuric acid. The dielectric material layer is also removed.

図7Dに示す更に別の実施形態では、一つ以上のナノギャップ168を有するSiナノワイヤ170を実現することができる。Siナノワイヤ170は、2つの支持部108の間に配置することができる。Siナノワイヤ170の一部または複数の部分は、選択マスクを使用して選択的にエッチングすることにより、ナノギャップまたはナノギャップ群168を形成することができる。エッチングは適切なプロセス工程の内のいずれかの一つの工程において、例えば図2B−1のフィン部126が形成される時点の後に、図2Cの自己制限酸化工程の後に、または図2Iのナノワイヤが解放された後に行なうことができる。ドライエッチングまたはウェットエッチングのような他のエッチング方法、リソグラフィまたは集光イオンビームエッチングを使用することもできる。   In yet another embodiment shown in FIG. 7D, Si nanowires 170 having one or more nanogap 168 can be realized. The Si nanowire 170 can be disposed between the two support portions 108. Part or portions of the Si nanowire 170 can be selectively etched using a selection mask to form a nanogap or nanogap group 168. Etching is performed in any one of the appropriate process steps, for example after the time when the fin 126 of FIG. 2B-1 is formed, after the self-limiting oxidation step of FIG. 2C, or when the nanowire of FIG. Can be done after being released. Other etching methods such as dry etching or wet etching, lithography or focused ion beam etching can also be used.

複数のナノワイヤをアレイ状に形成して標的生体分子または分子種の付着(attachment)確率を高めることもできる。この構成は、低濃度での検出にも非常に有用である。第2に、アレイの各ナノワイヤを、当該ワイヤの導電性について個々に測定することができる。これにより本質的に、ナノワイヤアレイの感度を高めることができるが、これは、一つのナノワイヤに電流の大部分が流れて別のナノワイヤにほとんど流れなくなり、これによって導電率の変化が小さくなってしまう、ということがないからである。第3に、各ナノワイヤをマイクロ流体チャネルと一体化して、標的生体分子を検出用ナノワイヤに送達することができる。第4に、アレイ内のナノワイヤ群を官能基化して、特異的な結合または原因を誘引することにより多重分析を行なうことができる。第5に、適切な流体設計を利用して、異なる一連のナノワイヤアレイを生体分子の種々の分析に並列に使用することができる。最後に、更に別のバックゲート電極をアレイ毎に対応して、または個々のナノワイヤにも対応して、或いはナノワイヤ群に対応して組み込んで、表面結合特性を選択的に修飾することができる。この構成は魅力的な手段となり得るものであり、この手段によって、分子を選択的に結合させることができるので、この手段は特異的な分子を同定する方法となり得る。従って、ナノワイヤセンサアレイは、或る範囲の新しい現象を分析するための有用な手段となり得る。   A plurality of nanowires may be formed in an array to increase the probability of attachment of target biomolecules or molecular species. This configuration is also very useful for detection at low concentrations. Second, each nanowire in the array can be individually measured for the conductivity of that wire. This essentially increases the sensitivity of the nanowire array, but this means that most of the current flows through one nanowire and hardly flows into another nanowire, which reduces the change in conductivity. Because there is no such thing. Third, each nanowire can be integrated with a microfluidic channel to deliver a target biomolecule to the detection nanowire. Fourth, multiplex analysis can be performed by functionalizing the group of nanowires in the array to induce specific binding or causes. Fifth, using a suitable fluid design, a different series of nanowire arrays can be used in parallel for various analyzes of biomolecules. Finally, additional back gate electrodes can be incorporated for each array, for individual nanowires, or for nanowire groups to selectively modify surface binding properties. This configuration can be an attractive means, and by this means molecules can be selectively bound, so this means can be a way to identify specific molecules. Thus, nanowire sensor arrays can be a useful tool for analyzing a range of new phenomena.

図8は、多重ナノワイヤセンサアレイ192を模式的に示しており、複数のナノワイヤセンサアレイ182が、共通の検体入力194及び出力196を有する並列流体チャネル190に接続される。拡大図では、各ナノワイヤセンサアレイ182は2つのナノワイヤアレイを有することができ、一方のナノワイヤアレイが検体または生体分子を分析するためのナノワイヤアレイであり、「センサアレイ」184と呼ばれ、そして他方のナノワイヤアレイが基準緩衝溶液用のナノワイヤアレイであり、「基準アレイ」186と呼ばれる。各ナノワイヤセンサアレイ182を個別に流体チャネル190、入力ポート194、及び出力ポート196と一体化することにより、流体を流すことができる。アレイの各ナノワイヤセンサは、当該センサの導電率変化について個々に測定することができ、そしてナノワイヤ群の全てを回路と、オンチップまたはオフチップで電気的にインターフェース接続することができる。この導電率変化は、図8に示す制御電子回路ブロック188によって測定することができる。一旦、各アレイ182のセンサ群を適切な化学試薬で識別可能に修飾すると、これらのセンサは種々の生体分子群またはマーカ群を同時に検出することができる。各ナノワイヤセンサアレイ182は導電率変化に基づいて動作することができ、導電率変化は、生体分子がナノワイヤセンサ素子上に適切な表面修飾によって固定されるときの電荷または質量に起因する応力によって起こり得る。更に、2つのナノワイヤアレイを全ての適用モードに対応して設ける必要はない。適用形態によって変わるが、一つの、または2つよりも多くのナノワイヤアレイが適切である。また、個別の「基準アレイ」を設ける必要はない。アレイ自体が測定前の基準として機能することができる。この場合、両方のアレイが個別アレイとして動作することができる。   FIG. 8 schematically illustrates a multiple nanowire sensor array 192, where a plurality of nanowire sensor arrays 182 are connected to a parallel fluid channel 190 having a common analyte input 194 and output 196. In the enlarged view, each nanowire sensor array 182 can have two nanowire arrays, one nanowire array being a nanowire array for analyzing an analyte or biomolecule, referred to as a “sensor array” 184, and the other Is a nanowire array for a reference buffer solution and is referred to as a “reference array” 186. By integrating each nanowire sensor array 182 individually with a fluid channel 190, an input port 194, and an output port 196, fluid can flow. Each nanowire sensor in the array can be individually measured for the change in conductivity of the sensor, and all of the nanowire groups can be electrically interfaced with the circuit on-chip or off-chip. This change in conductivity can be measured by the control electronics block 188 shown in FIG. Once the sensor groups of each array 182 are identifiably modified with an appropriate chemical reagent, these sensors can detect various biomolecule groups or marker groups simultaneously. Each nanowire sensor array 182 can operate based on a change in conductivity, which is caused by stress due to charge or mass when a biomolecule is immobilized on the nanowire sensor element by appropriate surface modification. obtain. Furthermore, it is not necessary to provide two nanowire arrays corresponding to all application modes. Depending on the application, one or more than two nanowire arrays are suitable. Also, there is no need to provide a separate “reference array”. The array itself can serve as a pre-measurement reference. In this case, both arrays can operate as separate arrays.

図9A〜図9Nは、本発明の一の実施形態による種々の形成工程におけるナノワイヤセンサアレイの上面図及び断面図をそれぞれ示している。これらの形成工程は、図2A〜図2Iに示す形成工程と同様であるが、図9C,図9D,及び図9Eに示す3つの工程が追加されている点が異なっており、これらの工程では、ナノワイヤを形成する前にバックゲート電極を形成する。   9A-9N show top and cross-sectional views, respectively, of a nanowire sensor array in various formation steps according to one embodiment of the present invention. These forming steps are the same as the forming steps shown in FIGS. 2A to 2I except that three steps shown in FIGS. 9C, 9D, and 9E are added. The back gate electrode is formed before forming the nanowire.

図9Aは、開始材料である支持基板122を示している。図9Bは、絶縁層または埋め込み酸化膜(BOX)層120が支持基板122上に堆積する様子を示している。バックゲート電極を形成するために、第2半導体素子層119を絶縁層またはBOX層120の上に図9Cに示すように堆積させる。第2半導体素子層119は第1半導体素子層118(図2Aに既に示している)と同じ材料により形成することができ、そして通常Siであるが、いずれかの適切な半導体材料により形成することができ、適切な半導体材料として、これらには制限されないが、ポリシリコン、砒化ガリウム(GaAs)、ゲルマニウムまたはシリコンゲルマニウム(SiGe)を挙げることができる。   FIG. 9A shows the support substrate 122 as the starting material. FIG. 9B shows how an insulating or buried oxide (BOX) layer 120 is deposited on the support substrate 122. In order to form the back gate electrode, the second semiconductor element layer 119 is deposited on the insulating layer or the BOX layer 120 as shown in FIG. 9C. The second semiconductor element layer 119 can be formed of the same material as the first semiconductor element layer 118 (already shown in FIG. 2A) and is typically Si, but should be formed of any suitable semiconductor material. Suitable semiconductor materials can include, but are not limited to, polysilicon, gallium arsenide (GaAs), germanium, or silicon germanium (SiGe).

第2半導体素子層119を堆積させた後、フォトレジスト層(図示せず)をSi素子層119の上面に塗布する、またはコーティングする。次に、フォトレジスト層をパターニングして、少なくとも2つの電極を標準のフォトリソグラフィ法により形成する。次に、パターニング済みのフォトレジスト層をマスクとして使用して、第2半導体素子層119の内、マスクによって被覆されない部分を、反応性イオンエッチング(RIE)のような異方性エッチングプロセスによりエッチング除去する。結果として得られる少なくとも2つの電極121がBOX層120の上に、図9Dに示すように形成される。   After the second semiconductor element layer 119 is deposited, a photoresist layer (not shown) is applied or coated on the upper surface of the Si element layer 119. Next, the photoresist layer is patterned to form at least two electrodes by standard photolithography. Next, using the patterned photoresist layer as a mask, the portion of the second semiconductor element layer 119 that is not covered by the mask is etched away by an anisotropic etching process such as reactive ion etching (RIE). To do. The resulting at least two electrodes 121 are formed on the BOX layer 120 as shown in FIG. 9D.

次に、第2絶縁層123をそれぞれの電極121の上に、かつBOX層120の上に図9Eに示すように堆積させる。次に、別の半導体層または第1半導体素子層118(図2Aに表示されているような)を第2絶縁層123の上に図9Fに示すように堆積させる。フォトレジスト層(図示せず)を第1半導体素子層118の上面に塗布する、またはコーティングする。次に、フォトレジスト層をパターニングして、2つの支持部の間に配置されるFIN部を標準のフォトリソグラフィ法により形成する。   Next, a second insulating layer 123 is deposited on each electrode 121 and on the BOX layer 120 as shown in FIG. 9E. Next, another semiconductor layer or first semiconductor element layer 118 (as shown in FIG. 2A) is deposited on the second insulating layer 123 as shown in FIG. 9F. A photoresist layer (not shown) is applied or coated on the upper surface of the first semiconductor element layer 118. Next, the photoresist layer is patterned to form a FIN portion disposed between the two support portions by a standard photolithography method.

次に、パターニング済みのフォトレジスト層をマスクとして使用して、第1半導体素子層118の内、マスクによって被覆されない部分を、反応性イオンエッチング(RIE)のような異方性エッチングプロセスによりエッチング除去する。対応するSi支持部108の間に配置され、かつ対応するSi支持部108に各端部で接続されるシリコンFIN部126を備え、かつ結果として得られるシリコンFIN構造128が第2絶縁層123の上に図9Gに示すように形成される。   Next, using the patterned photoresist layer as a mask, a portion of the first semiconductor element layer 118 that is not covered by the mask is etched away by an anisotropic etching process such as reactive ion etching (RIE). To do. A silicon FIN structure 126 is provided between the corresponding Si support portions 108 and connected at each end to the corresponding Si support portion 108, and the resulting silicon FIN structure 128 includes the second insulating layer 123. It is formed as shown in FIG. 9G.

次に、2つのSi支持部108の間に配置されるシリコンFIN部126を備える構造128に自己制限酸化処理を施す。この処理によって、2つのSi支持部108の間に配置されるシリコンFIN部126を備える構造128を、図9Hに示す第2絶縁層123の上の別のSiO部またはSiO膜(寸法上の理由によりこの図9Hには示されず)によって取り囲まれる2つの厚いSiコア134の間に配置されるSiO部またはSiO膜(寸法上の理由によりこの図9Hには示されず)によって取り囲まれる薄いSiコア132により構成される酸化済み構造130に変化させる。SiO部またはSiO膜によって取り囲まれるSiコア132は、シリコンFIN部126を酸化した結果として形成される。SiO部またはSiO膜によって取り囲まれる2つの厚いSiコア134は、2つのSi支持部108を酸化した結果として形成される。薄いSiコア132が最終的に本発明におけるナノワイヤを構成する。 Next, the structure 128 including the silicon FIN portion 126 disposed between the two Si support portions 108 is subjected to self-limiting oxidation treatment. By this process, the structure 128 including the silicon FIN portion 126 disposed between the two Si support portions 108 is converted into another SiO 2 portion or SiO 2 film (on the dimension basis) on the second insulating layer 123 shown in FIG. 9H. (Not shown in FIG. 9H for this reason) and surrounded by a SiO 2 portion or SiO 2 film (not shown in FIG. 9H for dimensional reasons) disposed between two thick Si cores 134. Change to an oxidized structure 130 composed of a thin Si core 132. The Si core 132 surrounded by the SiO 2 part or the SiO 2 film is formed as a result of oxidizing the silicon FIN part 126. Two thick Si cores 134 surrounded by SiO 2 parts or SiO 2 films are formed as a result of oxidizing the two Si supports 108. The thin Si core 132 finally constitutes the nanowire in the present invention.

自己制限酸化処理の後、SiO層124が酸化済み構造130の上に図9Iに示すように堆積している。このSiO層124は、薄いSiコア132を取り囲むSiO部またはSiO膜、及び2つの厚いSiコア134を取り囲むSiO部またはSiO膜と同じとすることができる。しかしながら、SiO層124は、それぞれのSiO部またはSiO膜と比較して相対的に厚く、そして2つの厚いSiコア134を引き続く堆積の影響を受けないように保護するべく機能する。SiO層124及びそれぞれのSiO部またはSiO膜は、これらのSiOが同じ材料により構成される場合には融合させることができる。 After the self-limiting oxidation process, a SiO 2 layer 124 is deposited on the oxidized structure 130 as shown in FIG. 9I. The SiO 2 layer 124 may be a thin Si core 132 surrounds SiO 2 parts or SiO 2 film, and surrounding the two thicker Si core 134 SiO 2 parts or the same and the SiO 2 film. However, SiO 2 layer 124 is relatively thick compared to the respective SiO 2 parts or SiO 2 film, and the two thicker Si core 134 functions to protect the not affected by subsequent deposition. The SiO 2 layer 124 and the respective SiO 2 part or SiO 2 film can be fused if these SiO 2 are composed of the same material.

中間工程では、SiO層124を堆積させた後、フォトレジスト層(図示せず)をSiO層124上に堆積させる。コンタクト開口部またはコンタクト凹部を標準のフォトリソグラフィ法によりフォトレジスト層に形成し、2つの厚いSiコア134を取り囲むSiO部の上のSiO層124に対する処理を可能にする。SiO層124の一部、及び2つの厚いSiコア134を取り囲むSiO部またはSiO膜を更にエッチングして、2つの厚いSiコア134の一部を露出させる。次に、導電層140をコンタクト開口部の中に入り込むように堆積させ、導電層140の一部は図9Jに示すように、2つの厚いSiコア134と接触する。次に、フォトレジスト層をフォトレジスト剥離装置によって除去するか、または剥離する。 In the intermediate step, after the SiO 2 layer 124 is deposited, a photoresist layer (not shown) is deposited on the SiO 2 layer 124. Contact openings or contact recess by standard photolithography to form a photoresist layer, to enable processing on SiO 2 layer 124 on the SiO 2 parts surrounding the two thicker Si core 134. A portion of the SiO 2 layer 124 and the SiO 2 portion or SiO 2 film surrounding the two thick Si cores 134 are further etched to expose a portion of the two thick Si cores 134. Next, a conductive layer 140 is deposited so as to enter the contact opening, and a portion of the conductive layer 140 contacts the two thick Si cores 134 as shown in FIG. 9J. Next, the photoresist layer is removed by a photoresist stripping apparatus or stripped.

導電層140をコンタクト開口部の中に入り込むように堆積させた後、パッシベーション層141を図9Kに示すように、導電層140の上に堆積させる。
次に、絶縁層142を図9Lに示すように、パッシベーション層141の上に、そして薄いSiコア132を取り囲むSiO部の上面を覆うSiO層124の上に堆積させる。堆積させた後、絶縁層142は更に、既に述べた複数の研磨プロセスの内の一つの研磨プロセスを使用して平坦化することができる。研磨プロセスによって、キャップ層を更に堆積させるための平滑な表面を提供する。しかしながら、絶縁層がSU8のようなポリマーの場合、平坦化は必要ではない。
After the conductive layer 140 is deposited so as to enter the contact opening, a passivation layer 141 is deposited on the conductive layer 140 as shown in FIG. 9K.
Next, as shown in FIG. 9L, an insulating layer 142 is deposited on the passivation layer 141 and on the SiO 2 layer 124 covering the upper surface of the SiO 2 portion surrounding the thin Si core 132. After being deposited, the insulating layer 142 can be further planarized using one of the polishing processes already described. The polishing process provides a smooth surface for further deposition of the cap layer. However, if the insulating layer is a polymer such as SU8, planarization is not necessary.

別の中間工程では、更に別のフォトレジスト層(図示せず)を絶縁層142の上に堆積させる。フォトレジスト層を標準のフォトリソグラフィ法によりパターニングすることによって、図9Mに示すように、チャネル106が絶縁層142内に形成される予定の領域の上に開口部を形成する。フォトレジスト層をマスクとして使用して、絶縁層142の一部を、ドライエッチングのようなエッチングプロセスによってエッチング除去してチャネル106を形成し、薄いSiコア132を取り囲むSiO部の上面に対する処理を可能にするが、SiO部は薄いSiコア132の位置に残る。 In another intermediate step, another photoresist layer (not shown) is deposited on the insulating layer 142. By patterning the photoresist layer by standard photolithography techniques, an opening is formed over the region where the channel 106 is to be formed in the insulating layer 142, as shown in FIG. 9M. Using the photoresist layer as a mask, a part of the insulating layer 142 is etched away by an etching process such as dry etching to form the channel 106, and the upper surface of the SiO 2 portion surrounding the thin Si core 132 is processed. Although possible, the SiO 2 part remains at the position of the thin Si core 132.

ドライエッチング工程の後、フォトレジスト層を次に、剥離装置によって除去するか、または剥離する。薄いSiコア132を周りのSiO部から解放するために、エッチングプロセスを使用する。例示的な実施形態では、絶縁層142が、例えばSU8のようなポリマーの場合、SU8がある種のフォトレジストでもあるので、別のフォトレジスト層を堆積させて、またはコーティングして、チャネル106を後の時点で形成するための開口部を形成するという必要はない。 After the dry etching process, the photoresist layer is then removed or stripped by a stripper. An etching process is used to release the thin Si core 132 from the surrounding SiO 2 part. In an exemplary embodiment, if the insulating layer 142 is a polymer such as SU8, for example, SU8 is also a type of photoresist, so another layer of photoresist is deposited or coated to form the channel 106. It is not necessary to form an opening for forming at a later time.

薄いSiコア132またはナノワイヤを解放した後に更に、キャップ層144を図9Nに示すように、絶縁層142の上面に堆積させる。キャップ層144は流体入力ポート及び流体出力ポートを含むことができ、そして薄いSiコア132またはナノワイヤを収容するチャネル106を封じ込めるように機能することができる。   After releasing the thin Si core 132 or nanowire, a cap layer 144 is further deposited on top of the insulating layer 142, as shown in FIG. 9N. The cap layer 144 can include a fluid input port and a fluid output port and can function to contain a channel 106 that houses a thin Si core 132 or nanowire.

要約すると、これらの形成工程は、図2A〜図2Iに示す形成工程と同様であるが、図9C,図9D,及び図9Eに示す3つの工程が追加されている点が異なっており、これらの工程では、ナノワイヤを形成する前にバックゲート電極を形成する。バックゲート構造を有するセンサアレイを形成する目的は、バックゲート電圧を使用して各ナノワイヤアレイの導電率を個々に変化させることができる点にある。この構造は、ナノワイヤの表面結合特性または触媒特性を外部電界によって修飾することができる魅力的な選択肢となり得る。   In summary, these forming steps are the same as the forming steps shown in FIGS. 2A to 2I except that three steps shown in FIGS. 9C, 9D, and 9E are added. In this step, the back gate electrode is formed before forming the nanowire. The purpose of forming a sensor array having a back gate structure is that the conductivity of each nanowire array can be varied individually using a back gate voltage. This structure can be an attractive option that can modify the surface binding or catalytic properties of the nanowires by an external electric field.

図10は、流体チャネル形成の異なるプロトタイプを示している。プロトタイプ1の図(a)は、2つのチャネルに分割される入力流体チャネルを示している。これらの2つのチャネルの各チャネルは更に、更に別の2つのチャネルに細分割される。これらのチャネルの全てを続いて融合させる。プロトタイプ1の図(b)及び図(c)は、プロトタイプ1の図(a)の流体チャネルの一部を徐々に拡大した図を示している。プロトタイプ1の図(c)では、シリコンナノワイヤがチャネル内に収容される。しかしながら、複数のナノワイヤを、これらの検出用チャネルの各チャネルの異なる部分に、要求条件に応じて配置することもできる。プロトタイプ2の図(a)は、4つの個別の流体チャネルを示し、これらの流体チャネルは一つの共通の流体チャネルに融合する。プロトタイプ2の図(b)は、複数のナノワイヤを各流体チャネル内に配置することができる様子を示しているが、この構成に制限されることはない。   FIG. 10 shows different prototypes of fluid channel formation. Diagram (a) of prototype 1 shows an input fluid channel that is split into two channels. Each channel of these two channels is further subdivided into another two channels. All of these channels are subsequently fused. Figures (b) and (c) of Prototype 1 show progressively enlarged views of a portion of the fluid channel of Prototype 1 (a). In figure (c) of prototype 1, silicon nanowires are accommodated in the channel. However, a plurality of nanowires can also be arranged in different parts of each of these detection channels according to requirements. Diagram (a) of prototype 2 shows four separate fluid channels that merge into one common fluid channel. Figure 2 (b) of prototype 2 shows how a plurality of nanowires can be placed in each fluid channel, but is not limited to this configuration.

図11は、キャップ層144で覆われる流体チャネル190の上面図を示している。キャップ層144はガラス層とすることができ、そして流体チャネル190はキャップ層144で、例えば約50℃の低温接合プロセスを使用して覆うことができる。図11から、漏れが発生することがなく、かつキャップ技術を用いることができ、そしてナノワイヤアレイに適用することができることが分かる。   FIG. 11 shows a top view of the fluid channel 190 covered with the cap layer 144. The cap layer 144 can be a glass layer and the fluid channel 190 can be covered with the cap layer 144 using, for example, a low temperature bonding process of about 50 ° C. From FIG. 11, it can be seen that no leakage occurs and that the capping technique can be used and applied to the nanowire array.

図12A及び図12Bは、ナノワイヤアレイ構造における異なる多重流体チャネル構成を示している。図12Aは2つの異なる流体チャネル構成を示し、一方の流体チャネル構成はセンサアレイ184に関連し、そして他方の流体チャネル構成は基準アレイ186に関連する。センサアレイ184に関連する構成の場合、単一の流体が流体流入口194を通って単一の流体チャネル190に流入し、そして4つの個別の流体チャネル190を有する流体流出口196を通って流出する。単一の流体チャネル190は2つの流体チャネル190に分割され、そしてこれらの2つの流体チャネル190の各流体チャネルは更に、2つの更に別の流体チャネル190に細分割されて、4つの個別の流体チャネル190が形成されるが、この構成に制限されることはない。同じ流体がこれらの流体チャネル190の全てを通過して流れ、そしてナノワイヤ104が4つの流体チャネル190の各流体チャネル内にそれぞれ収容されて、異なる分析目的または検出目的に利用される。それぞれの流体チャネル190内のナノワイヤ104がセンサアレイ184を構成する。基準アレイ186に関連する構成の場合、流体が流体流入口194を通って単一の流体チャネル190に流入し、そして更に別の流体チャネル190に分割されることがない。ナノワイヤ104がこの場合もこの単一の流体チャネル190に収容され、そして単一の流体チャネル190内のナノワイヤ104が基準アレイ186を構成する。結果はセンサアレイ184及び基準アレイ186によってそれぞれ検出することができ、そして対応する信号を制御電子回路ブロック188によって読み取ることができる。   Figures 12A and 12B show different multi-fluid channel configurations in a nanowire array structure. FIG. 12A shows two different fluid channel configurations, one fluid channel configuration associated with sensor array 184 and the other fluid channel configuration associated with reference array 186. In the configuration associated with sensor array 184, a single fluid enters fluid channel 190 through fluid inlet 194 and exits through fluid outlet 196 having four individual fluid channels 190. To do. A single fluid channel 190 is divided into two fluid channels 190, and each fluid channel of these two fluid channels 190 is further subdivided into two further fluid channels 190 to provide four individual fluid channels. A channel 190 is formed, but is not limited to this configuration. The same fluid flows through all of these fluid channels 190, and the nanowire 104 is housed within each of the four fluid channels 190 for use in different analytical or detection purposes. The nanowires 104 in each fluid channel 190 constitute a sensor array 184. In the configuration associated with the reference array 186, fluid flows through the fluid inlet 194 into a single fluid channel 190 and is not further divided into other fluid channels 190. The nanowires 104 are again received in this single fluid channel 190 and the nanowires 104 in the single fluid channel 190 constitute the reference array 186. The results can be detected by sensor array 184 and reference array 186, respectively, and the corresponding signals can be read by control electronics block 188.

図12Bも、2つの異なる流体チャネル構成を示している。これらの構成の両方では、単一の流体が流体流入口194を通って単一の流体チャネル190に流入し、そして4つの個別の流体チャネル190を有する流体流出口196を通って流出する。単一の流体チャネル190は2つの流体チャネル190に分割され、そしてこれらの2つの流体チャネル190の各流体チャネルは更に、2つの別の更の流体チャネル190に細分割されて、4つの個別の流体チャネル190が形成されるが、この構成に制限されることはない。同じ流体がこれらの流体チャネル190の全てを通過して流れる。ナノワイヤ104は、異なる分析または検出を行なうために4つのチャネル190の各チャネル内にそれぞれ収容されて、センサアレイ184及び基準アレイ186をそれぞれ構成する。ナノワイヤアレイ構造における異なる多重流体チャネル構成を使用して、要求条件に応じて異なる分析を行なうことができる。   FIG. 12B also shows two different fluid channel configurations. In both of these configurations, a single fluid enters the single fluid channel 190 through the fluid inlet 194 and exits through the fluid outlet 196 having four individual fluid channels 190. A single fluid channel 190 is divided into two fluid channels 190, and each fluid channel of these two fluid channels 190 is further subdivided into two other further fluid channels 190 to provide four individual channels. A fluid channel 190 is formed, but is not limited to this configuration. The same fluid flows through all of these fluid channels 190. The nanowires 104 are housed in each of the four channels 190 to perform different analysis or detection, respectively, and constitute a sensor array 184 and a reference array 186, respectively. Different analyzes can be performed depending on requirements using different multi-fluidic channel configurations in the nanowire array structure.

本発明のナノワイヤセンサアレイは、センサ用途のような非常に多くの用途に、または薬物発見の用途に利用することができる。センサ用途の場合、ナノワイヤセンサアレイは、図13A及び13Bに示すように、センサアレイ184及び基準アレイ186の複合アレイを含むことができる。図13Aでは、一連のナノワイヤ104には複数の異なる表面修飾法(surface modification schemes)を適用することができ、かつこれらのナノワイヤ104は、センサアレイ184を構成する複数の流体チャネル190にそれぞれ収容することができる。別の一連のナノワイヤ104は基準アレイ186を構成する単一の流体チャネル190に収容することができ、かつ対照として機能することができる。センサアレイ184及び基準アレイ186は共に、対応する流入口194及び流出口196を有することにより流体を流すことができる。流入口194及び流出口196は、センサアレイ184及び基準アレイ186の両方に共通するように、または個別に設けることができる。結果はセンサアレイ184及び基準アレイ186によってそれぞれ検出することができ、そして対応する信号は制御電子回路ブロック188によって読み取ることができる。表面修飾は用途特定型の修飾とすることができ、かつユーザによって定義することができる。例えば、第1アレイを修飾して抗ウサギIgG抗体を、当該アレイで検出し/当該アレイに結合させ、そして第2アレイを修飾して抗ネズミIgG抗体を、当該アレイで検出し/当該アレイに結合させる場合、それぞれのアレイは、対応する抗ウサギIgG抗体及び抗ネズミIgG抗体のみを捕捉することになる。   The nanowire sensor array of the present invention can be utilized for numerous applications, such as sensor applications, or for drug discovery applications. For sensor applications, the nanowire sensor array can include a composite array of sensor array 184 and reference array 186, as shown in FIGS. 13A and 13B. In FIG. 13A, a series of different surface modification schemes can be applied to the series of nanowires 104, and these nanowires 104 are each housed in a plurality of fluid channels 190 that make up the sensor array 184. be able to. Another series of nanowires 104 can be accommodated in a single fluid channel 190 that constitutes the reference array 186 and can serve as a control. Both the sensor array 184 and the reference array 186 can have fluid flow by having corresponding inlets 194 and outlets 196. The inlet 194 and outlet 196 can be common to both the sensor array 184 and the reference array 186 or can be provided separately. The results can be detected by sensor array 184 and reference array 186, respectively, and the corresponding signals can be read by control electronics block 188. The surface modification can be an application specific type of modification and can be defined by the user. For example, a first array may be modified to detect / rabine anti-rabbit IgG antibodies on the array, and a second array may be modified to detect anti-murine IgG antibodies on the array / to the array. When bound, each array will capture only the corresponding anti-rabbit IgG antibody and anti-murine IgG antibody.

図13Bでは、一連のナノワイヤには複数の異なる表面修飾法を適用することができ、かつセンサアレイ184を構成する単一の流体チャネル190に収容することができる。別の一連のナノワイヤ104は基準アレイ186を構成する別の単一の流体チャネル190に収容することができ、かつ対照として機能することができる。一つの基準アレイを、異なる修飾法を用いる各センサアレイに対応するように設けることができる。図13A及び図13Bの両方では、それぞれのナノワイヤを複数のチャネルに収容することもでき、基準アレイ186内の各チャネルはセンサアレイ184内の各チャネルに対応する。   In FIG. 13B, a series of nanowires can be applied to a plurality of different surface modification methods and can be accommodated in a single fluid channel 190 that comprises a sensor array 184. Another series of nanowires 104 can be housed in another single fluid channel 190 that constitutes the reference array 186 and can serve as a control. One reference array can be provided to correspond to each sensor array using different modification methods. In both FIGS. 13A and 13B, each nanowire may be accommodated in multiple channels, with each channel in the reference array 186 corresponding to each channel in the sensor array 184.

薬物発見の用途では、図14A及び図14Bに示す2つの実施形態のいずれをも利用することができる。図14Aでは、ナノワイヤセンサアレイは、センサアレイ184及び基準アレイ186の複合アレイを含むことができる。センサアレイ184は、対応する流入口194及び流出口196を有する複数の流体チャネル190に設けることができ、そして基準アレイ186は、対応する流入口194及び流出口196を有する単一の流体チャネル190に設けることができる。異なる化合物198、または同じ化合物を異なる用量または濃度で、センサアレイ184の異なるそれぞれの流体チャネル190に注入することができる。注入される化合物198は標的の病変と反応することになる。結果はそれぞれ、下流側のセンサアレイ184及び基準アレイ186によって検出することができ、そして対応する信号は制御電子回路ブロック188によって読み取ることができる。流入口194及び流出口196は図14B示すように、センサアレイ184及び基準アレイ186の両方に個別に設けることができるが、流入口194及び流出口196は、要求条件に基づいて、センサアレイ184及び基準アレイ186の両方に共通して設けることもできる。   For drug discovery applications, either of the two embodiments shown in FIGS. 14A and 14B can be utilized. In FIG. 14A, the nanowire sensor array can include a composite array of sensor array 184 and reference array 186. The sensor array 184 may be provided in a plurality of fluid channels 190 having corresponding inlets 194 and outlets 196, and the reference array 186 is a single fluid channel 190 having corresponding inlets 194 and outlets 196. Can be provided. Different compounds 198, or the same compound, can be injected into different respective fluid channels 190 of sensor array 184 at different doses or concentrations. The injected compound 198 will react with the target lesion. The results can each be detected by the downstream sensor array 184 and the reference array 186 and the corresponding signals can be read by the control electronics block 188. The inlet 194 and outlet 196 can be provided separately in both the sensor array 184 and the reference array 186 as shown in FIG. 14B, but the inlet 194 and outlet 196 are based on the requirements of the sensor array 184. And the reference array 186 may be provided in common.

図14Bでは、ナノワイヤセンサアレイは、センサアレイ184及び基準アレイ186の複合アレイを含むことができる。センサアレイ184は、対応する流入口194及び流出口196を有する複数の流体チャネル190に設けることができ、そして基準アレイ186は、対応する流入口194及び流出口196を有する単一の流体チャネル190に設けることができる。異なる化合物198は、センサアレイ184の上流側に位置する異なるチャネル190の表面に固定される。標的病変は、流体が流れると、これらの固定された化合物198と反応することになる。結果は、下流側のセンサアレイ184及び基準アレイ186によってそれぞれ検出されることになり、そして対応する信号は制御電子回路ブロック188によって読み取ることができる。流入口194及び流出口196は図14Bに示されるように、センサアレイ184及び基準アレイ186の両方に個別に設けることができるが、流入口194及び流出口196は、必要条件に基づいて、センサアレイ184及び基準アレイ186の両方に共通して設けることもできる。   In FIG. 14B, the nanowire sensor array can include a composite array of sensor array 184 and reference array 186. The sensor array 184 may be provided in a plurality of fluid channels 190 having corresponding inlets 194 and outlets 196, and the reference array 186 is a single fluid channel 190 having corresponding inlets 194 and outlets 196. Can be provided. Different compounds 198 are immobilized on the surface of different channels 190 located upstream of the sensor array 184. The target lesion will react with these immobilized compounds 198 as fluid flows. The result will be detected by the downstream sensor array 184 and the reference array 186, respectively, and the corresponding signal can be read by the control electronics block 188. The inlet 194 and outlet 196 can be provided separately in both the sensor array 184 and the reference array 186, as shown in FIG. 14B, but the inlet 194 and outlet 196 are based on sensor requirements. It can also be provided in common for both the array 184 and the reference array 186.

実験例
本発明の一実施形態による、支持基板の上にナノワイヤを含むセンサであって、半導体層が支持基板の上に配置された状態で備えるセンサ、を形成する方法を以下に次の実験例に基づいて示す。しかしながら、これらの実験例は本発明の範囲を制限するものとして捉えられるべきではない。
Experimental Example A method for forming a sensor including nanowires on a support substrate and having a semiconductor layer disposed on the support substrate according to an embodiment of the present invention is described below. Based on. However, these experimental examples should not be taken as limiting the scope of the present invention.

実験例1:Siナノワイヤを形成する場合、200nm厚さのSi素子層、及び支持基板上の150nm厚さのBOXからなる直径が200mmのSOIウェハを利用した。トレンチをSi素子層中に、BOXに達するまでリソグラフィ及びエッチングにより形成して、幅が80nmのシリコンFINを得た。次に、ウェハを900℃の乾燥酸素雰囲気中で6時間に亘って酸化して図15に示すナノワイヤ104を形成した。単一のナノワイヤは、図6Aにおいて述べたナノワイヤ構造配置群の内の一つのナノワイヤ構造配置である。n型ドーパント、p型ドーパント、またはn型ドーパント及びp型ドーパントの複合ドーパントをドーピングすることにより、異なる官能基タイプのナノワイヤを図7A及び7Bにおいて述べたように実現することができる。   Experimental Example 1: When forming a Si nanowire, an SOI wafer having a diameter of 200 mm made of a Si element layer having a thickness of 200 nm and a BOX having a thickness of 150 nm on a supporting substrate was used. A trench was formed in the Si element layer by lithography and etching until reaching the BOX, thereby obtaining a silicon FIN having a width of 80 nm. Next, the wafer was oxidized in a dry oxygen atmosphere at 900 ° C. for 6 hours to form nanowires 104 shown in FIG. A single nanowire is one of the nanowire structure arrangements described in FIG. 6A. By doping with an n-type dopant, a p-type dopant, or a composite dopant of an n-type dopant and a p-type dopant, different functional group type nanowires can be realized as described in FIGS. 7A and 7B.

実験例2:Siナノワイヤの高分解能透過型電子顕微鏡(HRTEM)像を図16A及び図16Bに示す。図16Aは、底辺200が約10ナノメートル、及び高さ202が約12.3ナノメートルの三角形断面を有するナノワイヤ172を示している。三角形になるのは、異なる酸化フロントが種々の結晶方位に沿って進行するからである。SiOの粘弾性特性、及びSi−SiO界面でのSi原子移動を使用することにより、円形変形を、ウェハに約1200℃で1時間に亘って窒素(N)アニールを施すことによって生じさせることもできる。直径が約7.7ナノメートルの円形断面を有するナノワイヤ174を図16Bに示す。従って、ナノワイヤの断面は三角形または円形とすることができ、いずれの形状になるかはプロセス条件によって変わる。 Experimental Example 2: High resolution transmission electron microscope (HRTEM) images of Si nanowires are shown in FIGS. 16A and 16B. FIG. 16A shows a nanowire 172 having a triangular cross section with a base 200 of about 10 nanometers and a height 202 of about 12.3 nanometers. The reason for the triangle is that different oxidation fronts travel along different crystal orientations. By using the viscoelastic properties of SiO 2, and Si atoms move in Si-SiO 2 interface, caused by applying a circular deformation, the nitrogen (N 2) annealing for one hour at about 1200 ° C. to the wafer It can also be made. A nanowire 174 having a circular cross section with a diameter of about 7.7 nanometers is shown in FIG. 16B. Therefore, the cross section of the nanowire can be triangular or circular, and the shape depends on the process conditions.

各ナノワイヤセンサを個々に本発明の一の実施形態による支持部を介して指定することができる構成の複数のナノワイヤセンサを備えるナノワイヤセンサアレイも以下に、次の実験例に基づいて示す。しかしながら、これらの実験例も本発明の範囲を制限するものとして捉えられるべきではない。   A nanowire sensor array including a plurality of nanowire sensors having a configuration in which each nanowire sensor can be individually designated via a support according to an embodiment of the present invention is also described below based on the following experimental example. However, these experimental examples should not be taken as limiting the scope of the present invention.

図17は、各ナノワイヤの長さが約200マイクロメートルである100本のナノワイヤを有するシリコンナノワイヤアレイの全体図を示している。
図18は、流体チャネルを形成する前のシリコンナノワイヤアレイの走査電子顕微鏡(SEM)写真を示している。差し込み図はナノワイヤアレイの拡大部分を示している。
FIG. 17 shows an overall view of a silicon nanowire array having 100 nanowires, each nanowire having a length of about 200 micrometers.
FIG. 18 shows a scanning electron microscope (SEM) photograph of the silicon nanowire array before forming the fluid channel. The inset shows an enlarged portion of the nanowire array.

Siナノワイヤ176のアレイは、図19A及び19Bに示すように、垂直に、または水平に(互いに対して平行かつ垂直に)配置する、或いは垂直及び水平を組み合わせて配置することができる。図19A及び図19Bは、Siナノワイヤ176のアレイを異なる視点から眺めた図を示している。   The array of Si nanowires 176 can be arranged vertically, horizontally (parallel and perpendicular to each other), or a combination of vertical and horizontal, as shown in FIGS. 19A and 19B. 19A and 19B show views of the array of Si nanowires 176 from different perspectives.

図20は、ナノワイヤセンサアレイのナノワイヤの電気特性を示している。シリコンナノワイヤの電流(I)をアンペア(A)で測定し、電圧(V)をボルト(V)で測定し、そして導電率を測定してナノジーメンス(nanosiemens:nS)で表示する。導電率対電圧のプロットを符号212で示し、そして電流対電圧のプロットを符号214で示す。ナノワイヤの電流−電圧特性を測定するために、可変電位(−0.5V〜+0.5V)をナノワイヤの両端に印加し、そして対応する電流を測定する。この電流対電圧プロットをI−V曲線214と称する。導電率は、電圧に対する電流の比として計算される。電流を測定する場合、いずれかの標準型電流計を、電圧を電圧発生器によって印加しながら使用することができる。導電率対電圧プロット212は、センサの導電率が約100nSで非常に安定していることを示している。電流対電圧プロット214は、電流が電位とともに直線的に変化することを示している。   FIG. 20 shows the electrical properties of the nanowires of the nanowire sensor array. The current (I) of the silicon nanowire is measured in amps (A), the voltage (V) is measured in volts (V), and the conductivity is measured and expressed in nanosiemens (nS). A conductivity vs. voltage plot is shown at 212 and a current vs. voltage plot is shown at 214. To measure the current-voltage characteristics of the nanowire, a variable potential (−0.5 V to +0.5 V) is applied across the nanowire and the corresponding current is measured. This current vs. voltage plot is referred to as the IV curve 214. Conductivity is calculated as the ratio of current to voltage. When measuring current, any standard ammeter can be used while the voltage is applied by a voltage generator. Conductivity versus voltage plot 212 shows that the conductivity of the sensor is very stable at about 100 nS. Current vs. voltage plot 214 shows that current varies linearly with potential.

図21A〜21Dは、形成済みの異なる寸法のシリコンナノワイヤアレイが流体チャネルに一体化される様子を示している。2つの流体チャネルは互いに平行であり、シリコンナノワイヤアレイは各流体チャネル内にそれぞれ収容される。シリコンナノワイヤアレイは約100μm〜約1000μmの範囲の寸法を有する。図21Aは、約100μmの寸法を有するシリコンナノワイヤアレイが流体チャネルに収容される様子を示している。図21Bは、約200μmの寸法を有するシリコンナノワイヤアレイが流体チャネルに収容される様子を示している。図21Cは、約500μmの寸法を有するシリコンナノワイヤアレイが流体チャネルに収容される様子を示している。図21Dは、約1000μmの寸法を有するシリコンナノワイヤアレイが流体チャネルに収容される様子を示している。ナノワイヤアレイは他のいずれかの適切な寸法とすることもできる。   FIGS. 21A-21D show how different shaped silicon nanowire arrays that have been formed are integrated into a fluid channel. The two fluid channels are parallel to each other, and the silicon nanowire array is housed in each fluid channel. Silicon nanowire arrays have dimensions in the range of about 100 μm to about 1000 μm. FIG. 21A shows how a silicon nanowire array having a dimension of about 100 μm is received in a fluid channel. FIG. 21B shows how a silicon nanowire array having a dimension of about 200 μm is received in a fluid channel. FIG. 21C shows how a silicon nanowire array having a dimension of about 500 μm is received in a fluid channel. FIG. 21D shows how a silicon nanowire array having a dimension of about 1000 μm is received in a fluid channel. The nanowire array can be any other suitable dimension.

pH、すなわち水素イオン指数(potential hydrogen)は溶液中の水素イオン(H)の活動度の指標であるので、当該イオンの酸性度である。水性系では、水素イオンの活動度は、水の解離定数(25℃では、K=1.011x10−14)、及び溶液中の他のイオンとの相互作用によって決定される。この解離定数に起因して、中性溶液(水素イオンの活動度が水酸化物イオンの活動度に等しい)は約7のpHを有する。7未満のpH値を有する水溶液は酸性であると考えられ、7超のpH値を有する水溶液は塩基性であると考えられる。pH検出はシリコンナノワイヤを用いて行なうことができる。図22Aは、SiOに埋め込まれたn型シリコンナノワイヤを示している。図22Aでは、n型シリコンナノワイヤは、n型ドーパントがドープされているナノワイヤである。図22Bは、SiOに埋め込まれたn型シリコンナノワイヤを使用して測定される導電率変化対pHのグラフを示している。導電率変化はパーセント(%)で測定される。シラン化(silanation)プロセスによって、n型シリコンナノワイヤへの溶液中のHの付着性が増加する。これによって正のゲート電圧が大きくなって、n型シリコンナノワイヤへのHの堆積が起こるので、導電率が高くなる。シランによる表面修飾が行なわれた後のプロットを符号202で示し、そしてシランによる表面修飾が行なわれる前のプロットを符号204で示す。従って、これらの実験は、ナノワイヤセンサを、例えば捕捉分子をナノワイヤに固定することなく流体の分析に使用することができることを示している。 Since pH, ie, hydrogen ion index, is an indicator of the activity of hydrogen ions (H + ) in solution, it is the acidity of the ions. In aqueous systems, the activity of hydrogen ions is determined by the dissociation constant of water (K W = 1.011 × 10 −14 M 2 at 25 ° C.) and interactions with other ions in solution. Due to this dissociation constant, the neutral solution (hydrogen ion activity equals hydroxide ion activity) has a pH of about 7. An aqueous solution having a pH value of less than 7 is considered acidic, and an aqueous solution having a pH value greater than 7 is considered basic. The pH detection can be performed using silicon nanowires. FIG. 22A shows an n-type silicon nanowire embedded in SiO 2 . In FIG. 22A, the n-type silicon nanowire is a nanowire doped with an n-type dopant. FIG. 22B shows a graph of conductivity change vs. pH measured using n-type silicon nanowires embedded in SiO 2 . The change in conductivity is measured in percent (%). The silanation process increases the adhesion of H + in solution to the n-type silicon nanowires. This increases the positive gate voltage and causes the deposition of H + on the n-type silicon nanowire, thus increasing the conductivity. The plot after the surface modification with silane is shown at 202 and the plot before the surface modification with silane is shown at 204. Thus, these experiments show that nanowire sensors can be used for fluid analysis without, for example, immobilizing capture molecules on the nanowire.

図23は、ナノワイヤ長を100μmに固定し、かつpHを約1.95とした場合のシリコンナノワイヤの導電率変化対幅のグラフを示している。シリコンナノワイヤの幅はナノメートル(nm)で測定され、そして導電率変化はパーセント(%)で測定される。図23は、ナノワイヤの幅が狭くなると導電率変化が大きくなるので、感度が高くなることを示している。これは、ゲートに対する静電的制御性が高まることに起因する。従って、ナノワイヤ幅を狭くし、かつゲート酸化膜厚を薄くすることにより、感度を更に高めることができる。   FIG. 23 shows a graph of conductivity versus width for silicon nanowires when the nanowire length is fixed at 100 μm and the pH is about 1.95. The width of the silicon nanowire is measured in nanometers (nm) and the change in conductivity is measured in percent (%). FIG. 23 shows that the sensitivity increases because the conductivity change increases as the nanowire width decreases. This is because the electrostatic controllability to the gate is increased. Therefore, sensitivity can be further enhanced by narrowing the nanowire width and reducing the gate oxide film thickness.

ナノワイヤ応答に対するバックゲート効果の分析も行なわれる。図24Aは、別のSiO層によって被覆されるSiOに埋め込まれたn型シリコンナノワイヤを示し、そして図24Bは、別のSiO層によって被覆されるSiOに埋め込まれたn型シリコンナノワイヤを測定したときのn型シリコンナノワイヤの導電率対ゲート電圧(Vg)のグラフを示している。ゲート電圧をボルトで測定し、そして導電率を測定してナノジーメンス(nS)で表示する。図24Bでは、n型シリコンナノワイヤを約pH4の、または約pH10の溶液に浸すことができる、または溶液には全く浸さない。n型シリコンナノワイヤをいずれの溶液にも浸すことがない場合のプロットを符号206で示し、n型シリコンナノワイヤを約pH4の溶液に浸す場合のプロットを符号208で示し、そしてn型シリコンナノワイヤを約pH10の溶液に浸す場合のプロットを符号210で示す。溶液のpHが高くなると所定電圧での導電率が低くなる。この現象は、バイアスを印加することによるイオン溶液への影響によって現われるので、感度を高めるために利用することができる。 An analysis of the backgate effect on the nanowire response is also performed. FIG. 24A shows an n-type silicon nanowire embedded in SiO 2 covered by another SiO 2 layer, and FIG. 24B shows an n-type silicon nanowire embedded in SiO 2 covered by another SiO 2 layer. 3 shows a graph of conductivity versus gate voltage (Vg) of n-type silicon nanowires when measured. The gate voltage is measured in volts and the conductivity is measured and displayed in nanosiemens (nS). In FIG. 24B, n-type silicon nanowires can be immersed in a solution of about pH 4, or about pH 10, or not at all. A plot when the n-type silicon nanowire is not immersed in any solution is shown at 206, a plot when the n-type silicon nanowire is immersed in a solution of about pH 4 is shown at 208, and the n-type silicon nanowire is about A plot when immersed in a pH 10 solution is indicated by reference numeral 210. As the pH of the solution increases, the conductivity at a given voltage decreases. Since this phenomenon appears due to the influence on the ion solution by applying a bias, it can be used to increase sensitivity.

本発明のナノワイヤセンサは生物学的用途にも適するが、これは、生体高分子がフィン部に固定されるときの電荷または質量に起因する応力によって生じる導電率変化に基づいてセンサが動作するからである。生体高分子はFIN部に直接、または捕捉分子を介して結合させることができる。FIN部への生体高分子の結合を容易にするために、少なくともFIN部の表面を前に述べたように適合させて、DNAのような生体高分子の結合が更に容易になるようにすることができる。DNA付着前後の例示的なナノワイヤセンサのそれぞれの電流−電圧(I−V)電気特性を図25に示す。DNA付着後のプロットを符号178で示し、そしてDNA付着前のプロットを符号180で示す。DNA付着後、同じ所定電圧での電流はDNA付着前よりも大きくなる。   The nanowire sensor of the present invention is also suitable for biological applications, because the sensor operates based on a change in conductivity caused by stress due to charge or mass when the biopolymer is fixed to the fin portion. It is. The biopolymer can be bound directly to the FIN moiety or via a capture molecule. In order to facilitate the binding of biopolymers to the FIN part, at least the surface of the FIN part should be adapted as previously described to further facilitate the binding of biopolymers such as DNA. Can do. The current-voltage (IV) electrical characteristics of each exemplary nanowire sensor before and after DNA attachment are shown in FIG. The plot after DNA attachment is shown at 178 and the plot before DNA attachment is shown at 180. After DNA attachment, the current at the same predetermined voltage becomes larger than before DNA attachment.

DNAプローブは図26Aに示すように固定される。固定される過程では、SiOがシリコンナノワイヤ上に形成され、続いてシラン化が行なわれ、そして捕捉分子が以下に詳細に説明されるように、NHS−ビオチン及びストレプトアビジンを使用する結合を介して固定される。捕捉分子は、TTA ACT TTA CTC CCT TCC(配列番号:1)という配列を有し、かつE.coli K12から入手可能なEc18cと表記される1本鎖の18bpオリゴヌクレオチドであった。ヌクレオチド配列GGA AGG GAG TAA AGT TAA TAC CTT TGC TCA TTG ACG (配列番号:2)を有し、かつEc36Tと表記されるE.coli K12由来のオリゴヌクレオチドが例示的な標的ssDNA配列として使用された。 The DNA probe is immobilized as shown in FIG. 26A. In the immobilization process, SiO 2 is formed on the silicon nanowires, followed by silanization, and the capture molecules are coupled via linkage using NHS-biotin and streptavidin, as described in detail below. Fixed. The capture molecule has the sequence TTA ACT TTA CTC CCT TCC (SEQ ID NO: 1) and It was a single stranded 18 bp oligonucleotide designated Ec18c available from E. coli K12. E. nucleotide having the nucleotide sequence GGA AGG GAG TAA AGT TAA TAC CTT TGC TCA TTG ACG (SEQ ID NO: 2) and denoted Ec36T. An oligonucleotide from E. coli K12 was used as an exemplary target ssDNA sequence.

図26Aは、本発明のセンサを用いて行なった例示的な結合実験の設定を示している。まず、ナノワイヤの表面に形成される二酸化シリコンの反応性水酸基を適切なアミノシランと反応させて、フリーのアミノ末端基を有するシラン層を形成し、続いて所望の捕捉分子を固定した。次に、ビオチン−N−スクシニミジルエステルを、シラン層との従来のNHSの結合を介して反応させた。ビオチンとのストレプトアビジン(または、アビディン)の特異的な結合を利用して、ストレプトアビジンを添加することにより固定化剤を供給して、それぞれの捕捉分子を特異的に固定し、これによってバックグランドが小さくなり、かつセンサの感度が更に高くなった。ストレプトアビジンはこの目的に極めて適する(しかしながら、本発明は決して、このような固定化剤の使用に制限されない)が、これは、ストレプトアビジンが、ビオチン結合サイトがストレプトアビジン分子の反対側表面に配置された状態のホモ四量体であるからである(ストレプトアビジンが4個の同じサブユニットを有し、これらのサブユニットの各々が一つのビオチン結合サイトを有することを意味する)。従って、シラン層に一つの、または2つのビオチン結合サイトを介して非共有結合しながら、他の2つのビオチン結合サイトを、ビオチニル化された捕捉分子を結合させるために利用することができる。   FIG. 26A shows an exemplary binding experiment setup performed using the sensor of the present invention. First, the reactive hydroxyl group of silicon dioxide formed on the surface of the nanowire was reacted with an appropriate aminosilane to form a silane layer having free amino end groups, and then a desired capture molecule was immobilized. The biotin-N-succinimidyl ester was then reacted via conventional NHS binding to the silane layer. Utilizing the specific binding of streptavidin (or avidin) to biotin, an immobilizing agent is supplied by adding streptavidin to specifically immobilize each capture molecule, thereby providing background And the sensitivity of the sensor was further increased. Streptavidin is very suitable for this purpose (however, the present invention is in no way limited to the use of such immobilizing agents), which means that streptavidin is located on the opposite surface of the streptavidin molecule with a biotin binding site. (Streptavidin has four identical subunits, meaning that each of these subunits has one biotin binding site). Thus, the other two biotin binding sites can be utilized to bind biotinylated capture molecules while non-covalently bound to the silane layer via one or two biotin binding sites.

ここに記載される実験例では、配列番号1の配列を有するオリゴヌクレオチドが捕捉分子として使用された。しかしながら、その存在が研究対象となる所望のリガンドに対する親和性を有する他のいずれかの捕捉分子を本発明のセンサと組み合わせて使用することができることは明らかである。例えば、このような捕捉分子は、ビオチニル化され、かつDDTのような環境毒素等の小型有機分子と結合する抗体、またはヒト免疫不全(HIV)ウィルス若しくはC型肝炎ウィルスのようなウィルスに結合する抗体(または、更に正確には、ウィルスの表面構造に結合する抗体)とすることができる。従って、このような捕捉分子を使用して、本発明のセンサを環境目的または診断目的に使用することができる。   In the experimental example described here, an oligonucleotide having the sequence of SEQ ID NO: 1 was used as the capture molecule. However, it is clear that any other capture molecule whose presence has an affinity for the desired ligand to be studied can be used in combination with the sensor of the present invention. For example, such capture molecules bind to antibodies that are biotinylated and bind to small organic molecules such as environmental toxins such as DDT, or viruses such as human immunodeficiency (HIV) virus or hepatitis C virus. It can be an antibody (or more precisely an antibody that binds to the surface structure of the virus). Thus, using such capture molecules, the sensor of the present invention can be used for environmental or diagnostic purposes.

更に、本発明のセンサは薬剤スクリーニングに使用することもできる。このような実施形態では、捕捉分子は、例えば血管内皮増殖因子(VEGF)のような薬剤標的であるタンパク質とすることができる。この薬剤標的はビオチニル化することができるので、ナノワイヤ表面に固定することができる。次に、ナノワイヤ表面を、ファージミド(phagemids)を含む溶液に接触させ、ファージミドによって、ファージミド表面にVEGFとの結合親和性があると疑われる抗体フラグメントが沈着する。これらのファージミドは、例えば従来のいずれかの「ファージディスプレイ」法に従って調製することができ、「ファージディスプレイ」法については、Curr.Opin.Struct.Biol.3(1993),572−579に掲載されたHoessによる論文;Curr.Opin.Struct.Biol.2(1992),597−604に掲載されたWells及びLowmanによる論文;または「コロニースクリーニング」法(Anal.Biochem.196(1991),151−155に掲載されたSkerraらによる論文);または「リボソームディスプレイ」(例えば、Curr.Opin.Chem.Biol.3(1999),268−273に掲載されたRobertsによる論文)に記載されている。次に、VEGFに実際に結合するこれらのVEGF抗体の間の複合体形成は、ナノワイヤセンサの導電率の変化によって検出することができる。   Furthermore, the sensor of the present invention can also be used for drug screening. In such embodiments, the capture molecule can be a protein that is a drug target, such as, for example, vascular endothelial growth factor (VEGF). Since this drug target can be biotinylated, it can be immobilized on the nanowire surface. Next, the nanowire surface is brought into contact with a solution containing phagemids, and the phagemid deposits antibody fragments suspected of having binding affinity for VEGF on the phagemid surface. These phagemids can be prepared, for example, according to any conventional “phage display” method, see Curr. Opin. Struct. Biol. 3 (1993), 572-579, a paper by Hoess; Curr. Opin. Struct. Biol. 2 (1992), 597-604, a paper by Wells and Lowman; or the “colony screening” method (Anal. Biochem. 196 (1991), a paper by Skerra et al. Published in 151-155); Display "(for example, a paper by Roberts published in Curr. Opin. Chem. Biol. 3 (1999), 268-273). The complex formation between these VEGF antibodies that actually bind to VEGF can then be detected by a change in the conductivity of the nanowire sensor.

複合体形成(または、検出対象の捕捉分子及びリガンドの両方が核酸である場合のハイブリダイゼーション)がナノワイヤの電気特性の変化によって検出される様子が図26Bに示される。図26Bは、配列番号1の核酸分子を付着させたセンサを、配列番号2のDNA分子を含む溶液に接触させた場合のp型及びn型シリコンナノワイヤアレイのそれぞれに対応する導電率変化のボックスプロットを示している。導電率変化はパーセント(%)で測定される。図26Bのボックスプロットは、p型及びn型シリコンナノワイヤアレイのそれぞれに対応する1μM(マイクロモル)の1本鎖DNA(ssDNA)の緩衝溶液に関する導電率変化を示している。ビオチニル化されず、かつ負に帯電した捕捉DNAプローブは、緩衝溶液で測定される導電率に関して、p型シリコンナノワイヤの導電率を高くし、そしてn型シリコンナノワイヤの導電率を低くするように作用する。   FIG. 26B shows how complex formation (or hybridization when both the capture molecule to be detected and the ligand to be detected is a nucleic acid) is detected by a change in the electrical properties of the nanowire. FIG. 26B shows conductivity change boxes corresponding to each of the p-type and n-type silicon nanowire arrays when the sensor to which the nucleic acid molecule of SEQ ID NO: 1 is attached is contacted with the solution containing the DNA molecule of SEQ ID NO: 2. The plot is shown. The change in conductivity is measured in percent (%). The box plot of FIG. 26B shows the change in conductivity for a buffer solution of 1 μM (micromolar) single-stranded DNA (ssDNA) corresponding to each of the p-type and n-type silicon nanowire arrays. A non-biotinylated and negatively charged capture DNA probe acts to increase the conductivity of p-type silicon nanowires and lower the conductivity of n-type silicon nanowires with respect to the conductivity measured in a buffer solution. To do.

図27は、n型シリコンナノワイヤアレイに付着する配列番号1のプローブDNAの異なる濃度に対応する導電率変化のボックスプロットを示している。プローブDNAの濃度はナノモル(nano−Molar:nM)単位で測定され、そして導電率変化はパーセント(%)で測定される。ボックスプロットから、n型シリコンナノワイヤアレイの導電率は、プローブDNAの濃度が高くなるとともに小さくなることが分かる。   FIG. 27 shows a box plot of the conductivity change corresponding to different concentrations of the probe DNA of SEQ ID NO: 1 attached to the n-type silicon nanowire array. The concentration of probe DNA is measured in nanomolar (nM) units, and the change in conductivity is measured in percent (%). From the box plot, it can be seen that the conductivity of the n-type silicon nanowire array decreases with increasing probe DNA concentration.

種々の実施形態についてのこれまでの記述は例示及び説明のために行なわれた。本発明について網羅的に説明するのではなく、または本発明を、開示される正確な形態に限定するものではなく、そして明らかに多くの変形及び変更を開示される示唆に基づいて加え得る。本発明の範囲は、本明細書に添付される特許請求の範囲によって規定されるものである。   The foregoing descriptions of various embodiments have been made for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form disclosed, and obviously many variations and modifications may be made based on the disclosed teachings. The scope of the invention is defined by the claims appended hereto.

Claims (68)

支持基板の上にナノワイヤを含むセンサであって、第1半導体層が前記支持基板上に配置されたセンサ、を形成する方法であって:
前記第1半導体層からなるフィン構造であって、少なくとも2つの支持部と前記支持部の間に配置されるフィン部とを含むフィン構造、を形成する工程と;
前記フィン構造の少なくともフィン部を酸化することにより、第1酸化膜層によって取り囲まれるナノワイヤを形成する工程と;
第1絶縁層を前記支持部の上に形成する工程と、を含み、
前記支持部及び前記第1絶縁層はマイクロ流体チャネルを構成する、
方法。
A method of forming a sensor comprising nanowires on a support substrate, wherein the first semiconductor layer is disposed on the support substrate:
Forming a fin structure comprising the first semiconductor layer, the fin structure including at least two support portions and a fin portion disposed between the support portions;
Forming a nanowire surrounded by the first oxide film layer by oxidizing at least the fin portion of the fin structure;
Forming a first insulating layer on the support, and
The support and the first insulating layer constitute a microfluidic channel;
Method.
前記第1絶縁層を形成する前に、第2酸化膜層を前記支持部のコンタクト表面の上に形成する工程を更に含む、請求項1に記載の方法。 The method according to claim 1, further comprising forming a second oxide layer on the contact surface of the support before forming the first insulating layer. 前記第1絶縁層を形成する前に、第1導電層を前記第2酸化膜層のコンタクト表面の上に形成する工程を更に含む、請求項1又は2に記載の方法。 The method according to claim 1, further comprising forming a first conductive layer on a contact surface of the second oxide film layer before forming the first insulating layer. 前記第1絶縁層を平坦化する工程を更に含む、請求項1乃至3のいずれか一項に記載の方法。 The method according to any one of claims 1 to 3, further comprising the step of planarizing the first insulating layer. 前記第1絶縁層を平坦化する工程は、化学的機械平坦化、化学的研磨、機械的研磨、及びイオンミリングのうちの一つを含むプロセスによって行なわれる、請求項4に記載の方法。 The method of claim 4, wherein the step of planarizing the first insulating layer is performed by a process including one of chemical mechanical planarization, chemical polishing, mechanical polishing, and ion milling. 前記第1絶縁層の一部を除去して、マイクロ流体チャネルの一部を形成することにより、前記ナノワイヤを取り囲む前記第1酸化膜層のコンタクト表面に対する処理を可能にする工程を更に含む、請求項1乃至5のいずれか一項に記載の方法。 The method further comprises removing a portion of the first insulating layer to form a portion of a microfluidic channel, thereby enabling processing of the contact surface of the first oxide layer surrounding the nanowire. Item 6. The method according to any one of Items 1 to 5. 前記第1絶縁層の一部の除去はドライエッチングにより行なわれる、請求項6に記載の方法。 The method according to claim 6, wherein a part of the first insulating layer is removed by dry etching. 前記ナノワイヤを取り囲む前記第1酸化膜層を除去してナノワイヤを露出させる工程を更に含む、請求項1乃至7のいずれか一項に記載の方法。 The method according to claim 1, further comprising removing the first oxide layer surrounding the nanowires to expose the nanowires. 前記ナノワイヤを取り囲む前記第1酸化膜層の除去はウェットエッチングにより行なわれる、請求項8に記載の方法。 The method according to claim 8, wherein the removal of the first oxide film layer surrounding the nanowire is performed by wet etching. 前記マイクロ流体チャネルをキャップ層で閉じる工程を更に含む、請求項1乃至9のいずれか一項に記載の方法。 10. A method according to any one of the preceding claims, further comprising the step of closing the microfluidic channel with a cap layer. 前記フィン部を少なくとも一つのドーパントでドーピングする工程を更に含む、請求項1乃至10のいずれか一項に記載の方法。 The method according to claim 1, further comprising doping the fin portion with at least one dopant. 前記少なくとも一つのドーパントはp型またはn型のいずれかである、請求項11に記載の方法。 The method of claim 11, wherein the at least one dopant is either p-type or n-type. 前記p型ドーパントは、ホウ素、アルミニウム、ガリウム、及びインジウムからなる群から選択される一つ以上の元素である、請求項12に記載の方法。 The method of claim 12, wherein the p-type dopant is one or more elements selected from the group consisting of boron, aluminum, gallium, and indium. 前記n型ドーパントは、リン及び砒素からなる群から選択される一つ以上の元素である、請求項12に記載の方法。 The method of claim 12, wherein the n-type dopant is one or more elements selected from the group consisting of phosphorus and arsenic. 前記ナノワイヤの一部を除去することにより該ナノワイヤにギャップを形成する工程を更に含む、請求項1乃至10のいずれか一項に記載の方法。 The method according to claim 1, further comprising forming a gap in the nanowire by removing a part of the nanowire. 前記ナノワイヤの一部の除去は選択エッチングにより行なわれる、請求項15に記載の方法。 The method according to claim 15, wherein the removal of a part of the nanowire is performed by selective etching. 前記ナノワイヤの一部を誘電体材料で被覆する工程を更に含む、請求項1乃至10のいずれか一項に記載の方法。 The method according to claim 1, further comprising the step of coating a part of the nanowire with a dielectric material. シリサイド化プロセスを前記ナノワイヤに対して行なう工程を更に含む、請求項17に記載の方法。 The method of claim 17, further comprising performing a silicidation process on the nanowires. 前記シリサイド化プロセスを行なう工程は:
第2導電層を前記ナノワイヤの上に形成する工程と;
第1熱処理を行なうことにより前記ナノワイヤと前記第2導電層との間で化学反応を起こして該ナノワイヤをシリサイド化する工程と;
残留する第2導電層を除去する工程と、
を含む、請求項18に記載の方法。
The steps of performing the silicidation process are:
Forming a second conductive layer on the nanowire;
Performing a chemical reaction between the nanowire and the second conductive layer by performing a first heat treatment to silicide the nanowire;
Removing the remaining second conductive layer;
The method of claim 18 comprising:
前記第2導電層は金属または金属合金を含む、請求項19に記載の方法。 The method of claim 19, wherein the second conductive layer comprises a metal or metal alloy. 前記支持基板と前記第1半導体層との間に第2絶縁層が配置される、請求項1乃至20のいずれか一項に記載の方法。 21. The method according to any one of claims 1 to 20, wherein a second insulating layer is disposed between the support substrate and the first semiconductor layer. 前記第2絶縁層は、酸化シリコン、ポリマー及び誘電体材料からなる群から選択される材料を含む、請求項21に記載の方法。 The method of claim 21, wherein the second insulating layer comprises a material selected from the group consisting of silicon oxide, polymer, and dielectric material. 前記支持基板は、シリコン、サファイア、ポリシリコン、酸化シリコン及び窒化シリコンからなる群から選択される材料を含む、請求項1乃至22のいずれか一項に記載の方法。 23. A method according to any one of the preceding claims, wherein the support substrate comprises a material selected from the group consisting of silicon, sapphire, polysilicon, silicon oxide and silicon nitride. 前記第1半導体層は、シリコン、砒化ガリウム及びシリコン−ゲルマニウムからなる群から選択される材料を含む、請求項1乃至23のいずれか一項に記載の方法。 24. The method of any one of claims 1 to 23, wherein the first semiconductor layer comprises a material selected from the group consisting of silicon, gallium arsenide, and silicon-germanium. 前記ナノワイヤはシリコンを含むか、または該シリコンから作製される、請求項1乃至24のいずれか一項に記載の方法。 25. A method according to any one of the preceding claims, wherein the nanowire comprises or is made from silicon. 前記フィン構造の少なくともフィン部を酸化する工程は、自己制限酸化プロセスにより行なわれる、請求項1乃至25のいずれか一項に記載の方法。 26. A method according to any one of claims 1 to 25, wherein the step of oxidizing at least the fin portion of the fin structure is performed by a self-limiting oxidation process. 前記第1酸化膜層は前記第2酸化膜層と同じである、請求項1乃至26のいずれか一項に記載の方法。 27. A method according to any one of claims 1 to 26, wherein the first oxide layer is the same as the second oxide layer. 前記第1酸化膜層は酸化シリコンである、請求項1乃至27のいずれか一項に記載の方法。 28. A method according to any one of claims 1 to 27, wherein the first oxide layer is silicon oxide. 前記第2酸化膜層は酸化シリコンである、請求項1乃至28のいずれか一項に記載の方法。 The method according to any one of claims 1 to 28, wherein the second oxide layer is silicon oxide. 前記第1導電層は金属または金属合金を含む、請求項1乃至29のいずれか一項に記載の方法。 30. The method of any one of claims 1 to 29, wherein the first conductive layer comprises a metal or metal alloy. 前記第1絶縁層は、酸化シリコン、ポリマー及び誘電体材料からなる群から選択される材料を含む、請求項1乃至30のいずれか一項に記載の方法。 31. A method according to any one of claims 1 to 30, wherein the first insulating layer comprises a material selected from the group consisting of silicon oxide, polymer and dielectric material. 前記キャップ層は、シリコン、ガラス、シリカ、有機ポリマー及びポリジメチルシロキサンからなる群から選択される材料により形成される、請求項10に記載の方法。 The method of claim 10, wherein the cap layer is formed of a material selected from the group consisting of silicon, glass, silica, organic polymer, and polydimethylsiloxane. 前記キャップ層に少なくとも2つの開口部を形成する工程を更に含む、請求項10又は32に記載の方法。 33. A method according to claim 10 or 32, further comprising forming at least two openings in the cap layer. 前記キャップ層の各開口部は、各支持部から離間した所定の距離に位置する、請求項33に記載の方法。 34. The method of claim 33, wherein each opening of the cap layer is located at a predetermined distance away from each support. 各開口部を前記第1導電層で充填することにより、各開口部から前記支持部のコンタクト表面に達する電気接続を形成する工程を更に含む、請求項33又は34に記載の方法。 35. A method according to claim 33 or 34, further comprising filling each opening with the first conductive layer to form an electrical connection from each opening to the contact surface of the support. フィン構造を酸化することにより、第1酸化膜層を前記支持部の周りに形成する工程を更に含む、請求項1乃至35のいずれか一項に記載の方法。 36. The method according to any one of claims 1 to 35, further comprising forming a first oxide layer around the support by oxidizing a fin structure. 前記第1半導体層を堆積させる前に前記支持基板の上に第2半導体層を堆積させる更に工程を含む、請求項1乃至36のいずれか一項に記載の方法。 37. The method according to any one of claims 1 to 36, further comprising depositing a second semiconductor layer on the support substrate prior to depositing the first semiconductor layer. 前記第2半導体層からなる電極を形成する工程を更に含む、請求項37に記載の方法。 38. The method of claim 37, further comprising forming an electrode comprising the second semiconductor layer. フィン構造を形成する前に第3絶縁層を前記電極の上に堆積させる工程を更に含む、請求項38に記載の方法。 40. The method of claim 38, further comprising depositing a third insulating layer over the electrode prior to forming a fin structure. 前記電極はナノワイヤの下に位置する、請求項38又は39に記載の方法。 40. A method according to claim 38 or 39, wherein the electrode is located under the nanowire. 前記第1絶縁層を形成する前にパッシベーション層を前記第1導電層の上に形成する工程を更に含む、請求項3乃至40のいずれか一項に記載の方法。 41. The method according to any one of claims 3 to 40, further comprising forming a passivation layer on the first conductive layer prior to forming the first insulating layer. 前記パッシベーション層は、窒化シリコン、酸化シリコンまたは酸化アルミニウムからなる群から選択される材料を含む、請求項41に記載の方法。 42. The method of claim 41, wherein the passivation layer comprises a material selected from the group consisting of silicon nitride, silicon oxide, or aluminum oxide. 前記第2半導体層は、シリコン、砒化ガリウム及びシリコン−ゲルマニウムからなる群から選択される材料を含む、請求項37乃至42のいずれか一項に記載の方法。 43. A method according to any one of claims 37 to 42, wherein the second semiconductor layer comprises a material selected from the group consisting of silicon, gallium arsenide and silicon-germanium. 前記第3絶縁層は、酸化シリコン及び誘電体材料からなる群から選択される材料を含む、請求項39乃至43のいずれか一項に記載の方法。 44. A method according to any one of claims 39 to 43, wherein the third insulating layer comprises a material selected from the group consisting of silicon oxide and a dielectric material. 支持基板と;
前記支持基板の上に配置される半導体フィン構造であって、少なくとも2つの半導体支持部と該支持部の間に配置されるナノワイヤとを含む、半導体フィン構造と;
前記支持部のコンタクト表面の上の第1絶縁層と、を備え、
前記支持部及び前記第1絶縁層はマイクロ流体チャネルを構成する、
ナノワイヤセンサ。
A support substrate;
A semiconductor fin structure disposed on the support substrate, the semiconductor fin structure including at least two semiconductor support portions and nanowires disposed between the support portions;
A first insulating layer on a contact surface of the support portion,
The support and the first insulating layer constitute a microfluidic channel;
Nanowire sensor.
第1酸化膜層を、前記支持部のコンタクト表面の上であって該支持部のコンタクト表面と前記絶縁層との間に更に備える、請求項45に記載のナノワイヤセンサ。 46. The nanowire sensor according to claim 45, further comprising a first oxide film layer on the contact surface of the support portion and between the contact surface of the support portion and the insulating layer. 第1導電層を、前記第1酸化膜層のコンタクト表面の上であって該第1酸化膜層のコンタクト表面と前記絶縁層との間に更に備える、請求項46に記載のナノワイヤセンサ。 47. The nanowire sensor according to claim 46, further comprising a first conductive layer on the contact surface of the first oxide film layer and between the contact surface of the first oxide film layer and the insulating layer. 前記ナノワイヤは前記支持基板の上に位置する、請求項45乃至47のいずれか一項に記載のナノワイヤセンサ。 48. The nanowire sensor according to any one of claims 45 to 47, wherein the nanowire is located on the support substrate. 前記ナノワイヤはn型ドーパントまたはp型ドーパントにより構成される、請求項45乃至48のいずれか一項に記載のナノワイヤセンサ。 49. The nanowire sensor according to any one of claims 45 to 48, wherein the nanowire is composed of an n-type dopant or a p-type dopant. 前記ナノワイヤはP/Nダイオード接合として形成される、請求項45乃至48のいずれか一項に記載のナノワイヤセンサ。 49. A nanowire sensor according to any one of claims 45 to 48, wherein the nanowire is formed as a P / N diode junction. 前記ナノワイヤはギャップを含む、請求項45乃至50のいずれか一項に記載のナノワイヤセンサ。 51. The nanowire sensor according to any one of claims 45 to 50, wherein the nanowire includes a gap. 前記ナノワイヤはシリサイド化される、請求項45乃至51のいずれか一項に記載のナノワイヤセンサ。 52. The nanowire sensor according to any one of claims 45 to 51, wherein the nanowire is silicided. 前記ナノワイヤの少なくとも表面を生体高分子を拘束するように適合させる、請求項45乃至52のいずれか一項に記載のナノワイヤセンサ。 53. A nanowire sensor according to any one of claims 45 to 52, wherein at least a surface of the nanowire is adapted to constrain a biopolymer. 前記マイクロ流体チャネルを閉じるキャップ層を前記絶縁層の上に更に備える、請求項45乃至53のいずれか一項に記載のナノワイヤセンサ。 54. A nanowire sensor according to any one of claims 45 to 53, further comprising a cap layer on the insulating layer that closes the microfluidic channel. 前記キャップ層は少なくとも2つの開口部を含み、各開口部は各支持部から離間した所定の距離に位置する、請求項54に記載のナノワイヤセンサ。 55. The nanowire sensor of claim 54, wherein the cap layer includes at least two openings, each opening being located at a predetermined distance away from each support. 前記支持基板と前記半導体フィン構造との間に配置される第2絶縁層を更に備える、請求項45乃至55のいずれか一項に記載のナノワイヤセンサ。 56. The nanowire sensor according to any one of claims 45 to 55, further comprising a second insulating layer disposed between the support substrate and the semiconductor fin structure. パッシベーション層を、前記第1導電層の上であって、該第1導電層と前記第1絶縁層との間に更に備える、請求項47乃至56のいずれか一項に記載のナノワイヤセンサ。 57. The nanowire sensor according to any one of claims 47 to 56, further comprising a passivation layer on the first conductive layer and between the first conductive layer and the first insulating layer. ナノワイヤの下であって、前記支持基板と該ナノワイヤとの間に位置する電極を更に備える、請求項45乃至57のいずれか一項に記載のナノワイヤセンサ。 58. The nanowire sensor according to any one of claims 45 to 57, further comprising an electrode located under the nanowire and between the support substrate and the nanowire. 前記電極と前記ナノワイヤとの間に配置される第3絶縁層を更に備える、請求項58に記載のナノワイヤセンサ。 59. The nanowire sensor of claim 58, further comprising a third insulating layer disposed between the electrode and the nanowire. 請求項45乃至59のいずれか一項に記載のナノワイヤセンサを複数備え、
各ナノワイヤセンサは支持部を介して個々に指定することができる、
ナノワイヤセンサアレイ。
A plurality of nanowire sensors according to any one of claims 45 to 59,
Each nanowire sensor can be individually specified via the support,
Nanowire sensor array.
複数のマイクロ流体チャネルを更に備える、請求項60に記載のナノワイヤセンサアレイ。 61. The nanowire sensor array of claim 60 further comprising a plurality of microfluidic channels. 各ナノワイヤセンサを個々に指定する制御ユニットを更に備える、請求項60又は61に記載のナノワイヤセンサアレイ。 62. The nanowire sensor array according to claim 60 or 61, further comprising a control unit that individually designates each nanowire sensor. 一つのナノワイヤセンサが基準として使用され、そして別のナノワイヤセンサが測定のために使用される、請求項60乃至62のいずれか一項に記載のナノワイヤセンサアレイ。 63. A nanowire sensor array according to any one of claims 60 to 62, wherein one nanowire sensor is used as a reference and another nanowire sensor is used for measurement. 請求項60乃至63のいずれか一項に記載のナノワイヤセンサアレイを使用する検出方法であって、前記方法では、一つのナノワイヤセンサを基準として使用し、そして別のナノワイヤセンサを測定のために使用する、方法。 64. A detection method using a nanowire sensor array according to any one of claims 60 to 63, wherein one method uses one nanowire sensor as a reference and another nanowire sensor for measurement. how to. 検体を検出する方法であって、前記方法は:
請求項45乃至63のいずれか一項に記載のナノワイヤセンサの第1電気信号を測定する工程と;
前記ナノワイヤセンサを注目検体を含むと疑われるサンプルに接触させて前記検体を前記ナノワイヤに固定する工程と;
前記ナノワイヤの第2電気信号を測定し、測定した第1電気信号を第2電気信号と比較することにより、検体の有無を検出する工程と、
を含む、方法。
A method for detecting an analyte, the method comprising:
Measuring the first electrical signal of the nanowire sensor according to any one of claims 45 to 63;
Contacting the nanowire sensor with a sample suspected of containing an analyte of interest to fix the analyte to the nanowire;
Measuring the second electrical signal of the nanowire and comparing the measured first electrical signal with the second electrical signal to detect the presence or absence of the specimen;
Including a method.
前記ナノワイヤの表面に、前記検体に結合する捕捉分子を設ける工程と;
次いで注目検体を含むと疑われるサンプルを前記捕捉分子に接触させて、前記検体と前記捕捉分子との間での複合体形成を可能にする工程と、を更に含む、請求項65に記載の方法。
Providing a capture molecule that binds to the analyte on the surface of the nanowire;
66. The method of claim 65, further comprising contacting a sample suspected of containing an analyte of interest with the capture molecule to allow complex formation between the analyte and the capture molecule. .
前記第1電気信号と前記第2電気信号との差が閾値を超える場合、検体の存在が検出される、請求項65又は66に記載の方法。 67. A method according to claim 65 or 66, wherein the presence of an analyte is detected if the difference between the first electrical signal and the second electrical signal exceeds a threshold. 前記検体は生体高分子、生命体、または小型有機分子である、請求項65乃至67のいずれか一項に記載の方法。 68. The method according to any one of claims 65 to 67, wherein the specimen is a biopolymer, a living organism, or a small organic molecule.
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