JP2010287997A - Amplifier and oscillator - Google Patents
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Abstract
Description
本発明は、低消費電力を必要とする各種のアプリケーションに好適である増幅器などに関する。 The present invention relates to an amplifier suitable for various applications that require low power consumption.
従来、ＭＯＳトランジスタからなる増幅器の一例としては、図４に示すものが知られている（例えば非特許文献１の５９頁参照）。
この増幅器は、図４に示すように、ＭＯＳトランジスタＱ１とその負荷抵抗ＲＤとが直列に接続され、負荷抵抗ＲＤの一端に電源電圧ＶＤＤが印加され、ＭＯＳトランジスタのソースがグランドに接続されている。そして、入力信号ＶｉｎはＭＯＳトランジスタＱ１のゲートに入力され、出力信号ＶｏｕｔはＭＯＳトランジスタのドレインから出力されるようになっている。
図４に示す増幅器おいて、ＭＯＳトランジスタＱ１が飽和領域で動作し、ＭＯＳトランジスタＱ１のバルクがグランド（ＧＮＤ）に接続されている場合には、ＭＯＳトランジスタＱ１のトランスコンダクタンスｇｍは（１）式のように表される。
Conventionally, an amplifier shown in FIG. 4 is known as an example of an amplifier composed of a MOS transistor (see, for example, page 59 of Non-Patent Document 1).
In this amplifier, as shown in FIG. 4, the MOS transistor Q1 and its load resistor RD are connected in series, the power supply voltage VDD is applied to one end of the load resistor RD, and the source of the MOS transistor is connected to the ground. . The input signal Vin is input to the gate of the MOS transistor Q1, and the output signal Vout is output from the drain of the MOS transistor.
In the amplifier shown in FIG. 4, when the MOS transistor Q1 operates in the saturation region and the bulk of the MOS transistor Q1 is connected to the ground (GND), the transconductance gm of the MOS transistor Q1 is expressed by the equation (1). It is expressed as follows.
ここで、Ｉｄはドレイン電流、Ｖｇｓはゲート・ソース間電圧、μはキャリア移動度、Ｃはゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。なお、（１）式では、簡易化するためにＭＯＳトランジスタのチャネル長変調効果を無視している。
ところで、図４に示す従来の増幅器では、ＭＯＳトランジスタのトランスコンダクタンスｇｍは（１）式で表されるため、利得（ゲイン）を維持したままドレイン電流Ｉｄを減らすと、Ｗ／Ｌを大きくする必要がある。チャネル長Ｌが最小値でさらにドレイン電流Ｉｄを減らそうとすると、チャネル幅Ｗを大きくすることになるが、そうするとゲート容量Ｃが大きくなり、ＭＯＳトランジスタの高周波領域におけるトランスコンダクタンスｇｍの劣化を招くことになる。
Here, Id is the drain current, Vgs is the gate-source voltage, μ is the carrier mobility, C is the gate capacitance, W is the channel width, and L is the channel length. In the equation (1), the channel length modulation effect of the MOS transistor is ignored for simplification.
By the way, in the conventional amplifier shown in FIG. 4, since the transconductance gm of the MOS transistor is expressed by the equation (1), if the drain current Id is reduced while maintaining the gain, it is necessary to increase W / L. There is. If the channel length L is the minimum value and the drain current Id is further reduced, the channel width W is increased. However, if this is done, the gate capacitance C is increased and the transconductance gm in the high frequency region of the MOS transistor is deteriorated. become.
そこで、本発明の目的は、ＭＯＳトランジスタの高周波領域におけるトランスコンダクタンスの劣化を招くことなく、低消費電力化を図ることが可能な増幅器などを提供することにある。 Accordingly, an object of the present invention is to provide an amplifier or the like that can reduce power consumption without causing deterioration of transconductance in a high frequency region of a MOS transistor.
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第１の発明は、ＭＯＳトランジスタを含む増幅器であって、前記ＭＯＳトランジスタのゲートには第１の入力信号が入力され、前記ＭＯＳトランジスタのバルクには第２の入力信号が入力され、前記ＭＯＳトランジスタのドレインまたは前記ソースから出力信号が出力され、前記第１の入力信号と前記第２の入力信号とは同相の信号である。
In order to solve the above-described problems and achieve the object of the present invention, each invention has the following configuration.
A first invention is an amplifier including a MOS transistor, wherein a first input signal is input to a gate of the MOS transistor, a second input signal is input to a bulk of the MOS transistor, and the MOS transistor An output signal is output from the drain or the source, and the first input signal and the second input signal are in-phase signals.
第２の発明は、第１の発明において、第１のキャパシタと、第２のキャパシタとを、さらに備え、前記ゲートには前記第１のキャパシタを介して前記第１の入力信号が入力され、前記バルクには前記第２のキャパシタを介して前記第２の入力信号が入力される。
第３の発明は、第１または第２の発明において、前記バルクに印加させる所定のバイアスを生成する第１のバイアス回路を、さらに備える。
A second invention further comprises a first capacitor and a second capacitor in the first invention, and the gate receives the first input signal via the first capacitor, The second input signal is input to the bulk via the second capacitor.
According to a third invention, in the first or second invention, the semiconductor device further includes a first bias circuit that generates a predetermined bias to be applied to the bulk.
第４の発明は、第１乃至第３の発明のうちの何れにおいて、前記ゲートに印加させる所定のバイアスを生成する第２のバイアス回路を、さらに備える。
第５の発明は、所定の周波数で発振する発振器であって、前記所定の周波数の発振信号を生成する共振部と、前記共振部で生成する発振信号を一定の振幅に調整して出力するＭＯＳトランジスタを含む増幅器と、を備え、前記ＭＯＳトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにした。
According to a fourth invention, in any one of the first to third inventions, the semiconductor device further includes a second bias circuit that generates a predetermined bias to be applied to the gate.
A fifth invention is an oscillator that oscillates at a predetermined frequency, a resonance unit that generates an oscillation signal of the predetermined frequency, and a MOS that adjusts and outputs the oscillation signal generated by the resonance unit to a constant amplitude And an amplifier including a transistor, and a capacitor is provided between the gate and the bulk of the MOS transistor, and an input signal of the gate is input to the bulk through the capacitor.
第６の発明は、制御電圧に応じて発振周波数を変更できる発振器であって、前記制御電圧に応じた発振信号を生成する共振部と、前記共振部で生成する発振信号を一定の振幅に調整して出力するＭＯＳトランジスタを含む増幅器と、を備え、前記ＭＯＳトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにした。
第７の発明は、第５または第６の発明において、前記ＭＯＳトランジスタのバルクに印加させる所定のバイアスを生成するバイアス回路をさらに含む。
6th invention is an oscillator which can change an oscillation frequency according to control voltage, Comprising: The resonance part which generates the oscillation signal according to the control voltage, and adjusts the oscillation signal generated in the resonance part to fixed amplitude And an amplifier including a MOS transistor to be output. A capacitor is provided between the gate and the bulk of the MOS transistor, and an input signal of the gate is input to the bulk via the capacitor.
A seventh invention further includes a bias circuit for generating a predetermined bias to be applied to the bulk of the MOS transistor in the fifth or sixth invention.
このような構成の本発明によれば、ＭＯＳトランジスタの高周波領域におけるトランスコンダクタンスの劣化を招くことなく、低消費電力化を図ることが可能となる。 According to the present invention having such a configuration, it is possible to reduce power consumption without causing deterioration of transconductance in the high frequency region of the MOS transistor.
以下、本発明の実施形態について、図面を参照して説明する。
（増幅器の実施形態）
図１は、本発明の増幅器の実施形態の回路例を示す回路図である。
この増幅器に係る実施形態の概要を図１を参照して説明すると、Ｎ型のＭＯＳトランジスタＱ１と、抵抗またはインダクタなどからなる負荷ＲＬとを備え、ＭＯＳトランジスタＱ１のゲート端子には入力信号Ｖｉｎ１が入力され、ＭＯＳトランジスタＱ１のバルク端子には入力信号Ｖｉｎ２が入力され、入力信号Ｖｉｎ１と入力信号Ｖｉｎ２とは同位相の信号からなる。そして、ＭＯＳトランジスタＱ１のドレイン端子からは、出力信号Ｖｏｕｔを出力する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Amplifier Embodiment)
FIG. 1 is a circuit diagram showing a circuit example of an embodiment of an amplifier according to the present invention.
An outline of an embodiment according to this amplifier will be described with reference to FIG. 1. An N-type MOS transistor Q1 and a load RL made of a resistor or an inductor are provided. An input signal Vin1 is applied to the gate terminal of the MOS transistor Q1. The input signal Vin2 is input to the bulk terminal of the MOS transistor Q1, and the input signal Vin1 and the input signal Vin2 are in-phase signals. An output signal Vout is output from the drain terminal of the MOS transistor Q1.
ここで、入力信号Ｖｉｎ１と入力信号Ｖｉｎ２は、位相が同じ信号であれば良いので、同一の信号または異なる信号の何れでも良い。また、入力信号Ｖｉｎ１と入力信号Ｖｉｎ２は、位相が同じであれば良いので、その波形の形状は問わない。
さらに詳述すると、この実施形態は、ＭＯＳトランジスタＱ１および負荷ＲＬの他に、第１入力端子１と、第２入力端子２と、出力端子３と、電源端子４と、第１キャパシタＣ１と、第２キャパシタＣ２と、第１バイアス回路５と、第２バイアス回路６と、をさらに備えている。
Here, the input signal Vin1 and the input signal Vin2 may be either the same signal or different signals as long as they have the same phase. Further, the input signal Vin1 and the input signal Vin2 only have to have the same phase.
More specifically, in this embodiment, in addition to the MOS transistor Q1 and the load RL, the first input terminal 1, the
ＭＯＳトランジスタＱ１は、ゲート端子、ソース端子、ドレイン端子、およびバルク端子（基板端子）を有している。ＭＯＳトランジスタＱ１と負荷ＲＬとは直列に接続され、負荷ＲＬの一端は電源端子４に接続され、ＭＯＳトランジスタＱ１のソース端子はグランドに接続されている。電源端子４には、電源電圧ＶＤＤが印加される。
入力端子１とＭＯＳトランジスタＱ１のゲート端子の間には、交流成分を通過させるための第１キャパシタＣ１が接続されている。従って、入力端子１に供給される入力信号Ｖｉｎ１は、第１キャパシタＣ１を介してＭＯＳトランジスタＱ１のゲート端子に供給されるようになっている。
The MOS transistor Q1 has a gate terminal, a source terminal, a drain terminal, and a bulk terminal (substrate terminal). The MOS transistor Q1 and the load RL are connected in series, one end of the load RL is connected to the power supply terminal 4, and the source terminal of the MOS transistor Q1 is connected to the ground. A power supply voltage VDD is applied to the power supply terminal 4.
A first capacitor C1 for passing an AC component is connected between the input terminal 1 and the gate terminal of the MOS transistor Q1. Therefore, the input signal Vin1 supplied to the input terminal 1 is supplied to the gate terminal of the MOS transistor Q1 via the first capacitor C1.
入力端子２とＭＯＳトランジスタＱ１のバルク端子の間には、交流成分を通過させるための第２キャパシタＣ２が接続されている。従って、入力端子２に供給される入力信号Ｖｉｎ２は、第２キャパシタＣ２を介してＭＯＳトランジスタＱ１のバルク端子に供給されるようになっている。
出力端子３は、ＭＯＳトランジスタＱ１のドレイン端子に接続されて出力信号Ｖｏｕｔを出力するようになっている。
A second capacitor C2 for passing an AC component is connected between the
The
第１バイアス回路５は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がＭＯＳトランジスタＱ１のゲート端子に印加されるように構成される。このため、第１バイアス回路５は、抵抗Ｒ１とバイアス電源ＶＢ１とが直列に接続され、抵抗Ｒ１の一端側がＭＯＳトランジスタＱ１のゲート端子に接続され、バイアス電源ＶＢ１の一端側がグランドに接続されている。 The first bias circuit 5 is configured to generate a predetermined bias voltage, and this generated bias voltage is applied to the gate terminal of the MOS transistor Q1. Therefore, in the first bias circuit 5, the resistor R1 and the bias power source VB1 are connected in series, one end side of the resistor R1 is connected to the gate terminal of the MOS transistor Q1, and one end side of the bias power source VB1 is connected to the ground. .
第２バイアス回路６は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がＭＯＳトランジスタＱ１のバルク端子に印加されるように構成される。このため、第２バイアス回路６は、抵抗Ｒ２とバイアス電源ＶＢ２とが直列に接続され、抵抗Ｒ２の一端側がＭＯＳトランジスタＱ１のバルク端子に接続され、バイアス電源ＶＢ２の一端側がグランドに接続されている。 The second bias circuit 6 is configured to generate a predetermined bias voltage and to apply the generated bias voltage to the bulk terminal of the MOS transistor Q1. Therefore, in the second bias circuit 6, the resistor R2 and the bias power source VB2 are connected in series, one end side of the resistor R2 is connected to the bulk terminal of the MOS transistor Q1, and one end side of the bias power source VB2 is connected to the ground. .
次に、このように構成される増幅器の実施形態のＭＯＳトランジスタＱ１のトランスコンダクタンスについて、図１を参照して説明する。
いま、ＭＯＳトランジスタＱ１のバルク端子に対して、入力信号Ｖｉｎ２を入力した場合を考える。この場合のＭＯＳトランジスタＱ１のしきい値電圧Ｖｔｈは、（２）式のように表され、ＭＯＳトランジスタＱ１のしきい値電圧Ｖｔｈは、ソース端子に対するバルク端子の電圧（バルク電圧）Ｖｂｓによって変化することが分かる。ここで、バルク電圧Ｖｂｓは、バルク端子に入力される入力信号Ｖｉｎ２の変化に応じて変化する。
Next, the transconductance of the MOS transistor Q1 of the embodiment of the amplifier configured as described above will be described with reference to FIG.
Consider a case where the input signal Vin2 is input to the bulk terminal of the MOS transistor Q1. In this case, the threshold voltage Vth of the MOS transistor Q1 is expressed by the equation (2), and the threshold voltage Vth of the MOS transistor Q1 varies depending on the voltage (bulk voltage) Vbs of the bulk terminal with respect to the source terminal. I understand that. Here, the bulk voltage Vbs changes according to the change of the input signal Vin2 input to the bulk terminal.
（２）式において、Ｖｔｈ０はバルク端子とソース端子との間の電位が０〔Ｖ〕のときのしきい値電圧、Φｆはフェルミポテンシャル、γは基板バイアス係数を表し、何れもＭＯＳトランジスタＱ１の製造プロセスによって決まる定数である。また、反転層が形成されるため、２Φｆ−Ｖｂｓ＞０とする。
次に、（２）式からバルク電圧Ｖｂｓに対するしきい値電圧Ｖｔｈの変化率は、（３）式のようになる。
In equation (2), Vth0 represents a threshold voltage when the potential between the bulk terminal and the source terminal is 0 [V], Φf represents a Fermi potential, and γ represents a substrate bias coefficient, both of which are the MOS transistor Q1. It is a constant determined by the manufacturing process. Further, since an inversion layer is formed, 2Φf−Vbs> 0.
Next, the change rate of the threshold voltage Vth with respect to the bulk voltage Vbs is obtained from the equation (2) as shown in the equation (3).
（３）式において、符号は常に負であることから、ソース端子に対するバルク電圧Ｖｂｓを大きくするとしきい値電圧Ｖｔｈは小さくなり、ドレイン電流Ｉｄは増加することが分かる。
次に、バルク端子に入力するバルク電圧Ｖｂｓに対するドレイン電流Ｉｄの変化率をｇｍｂとすると、ｇｍｂは（４）式のようになる。
In the expression (3), since the sign is always negative, it can be seen that when the bulk voltage Vbs with respect to the source terminal is increased, the threshold voltage Vth is decreased and the drain current Id is increased.
Next, assuming that the rate of change of the drain current Id with respect to the bulk voltage Vbs input to the bulk terminal is gmb, gmb is expressed by equation (4).
ここで、ゲート端子とソース端子との間の電圧Ｖｇｓに対するドレイン電流Ｉｄの変化率であるトランスコンダクタンスｇｍは、（１）式に示すように常に正符号となる。また、（４）式によれば、バルク電圧Ｖｂｓに対するドレイン電流Ｉｄの変化率の符号は、常に正符号となる。
このため、ゲート・ソース間電圧Ｖｇｓとバルク電圧Ｖｂｓが同相の信号である場合、言い換えると入力信号Ｖｉｎ１と入力信号Ｖｉｎ２との位相が同じである場合、ＭＯＳトランジスタＱ１の全体のトランスコンダクタンスｇｍｔは、（５）式のようになる。
Here, the transconductance gm, which is the rate of change of the drain current Id with respect to the voltage Vgs between the gate terminal and the source terminal, is always positive as shown in the equation (1). Further, according to the equation (4), the sign of the rate of change of the drain current Id with respect to the bulk voltage Vbs is always a positive sign.
Therefore, when the gate-source voltage Vgs and the bulk voltage Vbs are in-phase signals, in other words, when the phases of the input signal Vin1 and the input signal Vin2 are the same, the overall transconductance gmt of the MOS transistor Q1 is It becomes like (5) types.
（５）式によれば、ゲート端子に入力信号Ｖｉｎ１を入力すると同時にバルク端子にも入力信号Ｖｉｎ１と同相の入力信号Ｖｉｎ２を入力した場合のトランスコンダクタンスｇｍｔの値は、ゲート端子のみに入力信号Ｖｉｎ１を加えた場合のトランスコンダクタンスｇｍの値に比べて大きくなる。 According to the equation (5), when the input signal Vin1 is input to the gate terminal and at the same time the input signal Vin2 having the same phase as the input signal Vin1 is input to the bulk terminal, the value of the transconductance gmt is the input signal Vin1 only to the gate terminal. It becomes larger than the value of transconductance gm when.
次に、図１に示す実施形態のＭＯＳトランジスタＱ１における各部の波形例を、図２に示す。
図２は、図１の実施形態において、入力端子１に対して入力信号Ｖｉｎ１を入力し、入力端子２に対して入力信号Ｖｉｎ１と同相の入力信号Ｖｉｎ２を入力した場合の各部の波形例を示す。
図２（Ａ）は入力信号Ｖｉｎ１に応じたゲート・ソース間電圧Ｖｇｓを示し、図２（Ｂ）は入力信号Ｖｉｎ２に応じたバルク電圧Ｖｂｓを示す。そして、図２（Ｃ）（Ｄ）はそれらに応じて変化する波形を示し、図（Ｃ）はＭＯＳトランジスタＱ１のしきい値電圧Ｖｔｈを示し、図２（Ｄ）はドレイン電流Ｉｄを示す。
Next, FIG. 2 shows a waveform example of each part in the MOS transistor Q1 of the embodiment shown in FIG.
FIG. 2 shows an example of the waveform of each part when the input signal Vin1 is input to the input terminal 1 and the input signal Vin2 having the same phase as the input signal Vin1 is input to the
2A shows the gate-source voltage Vgs according to the input signal Vin1, and FIG. 2B shows the bulk voltage Vbs according to the input signal Vin2. 2C and 2D show waveforms that change in accordance with them, FIG. 2C shows the threshold voltage Vth of the MOS transistor Q1, and FIG. 2D shows the drain current Id.
ここで、図２（Ｃ）の破線は、入力端子２に対して入力信号Ｖｉｎ２が入力されないために、バルク端子にバルク電圧Ｖｂｓが入力されない場合のドレイン電流Ｉｄを示す。
図２によれば、バルク電圧Ｖｂｓの値が大きくなる場合には、これに応じてしきい値電圧Ｖｔｈが小さくなるので、ドレイン電流Ｉｄはより大きな値となる。そして、バルク電圧Ｖｂｓの値がピーク（最大値）を過ぎて小さくなると、逆にしきい値電圧Ｖｔｈが大きくなるので、ドレイン電流Ｉｄはより大きくなる。
Here, the broken line in FIG. 2C indicates the drain current Id when the bulk voltage Vbs is not input to the bulk terminal because the input signal Vin2 is not input to the
According to FIG. 2, when the value of the bulk voltage Vbs increases, the threshold voltage Vth decreases accordingly, so that the drain current Id becomes a larger value. When the value of the bulk voltage Vbs decreases after passing the peak (maximum value), on the contrary, the threshold voltage Vth increases, so that the drain current Id increases.
以上のように、増幅器の実施形態では、ゲート端子には図２（Ａ）に示すようなゲート・ソース間電圧Ｖｇｓを入力し、これと同時にバルク端子には図２（Ｂ）に示すようなゲート・ソース間電圧Ｖｇｓと同相のバルク電圧Ｖｂｓを入力するようにした。このため、ゲート端子のみに図２（Ａ）に示すようなゲート・ソース間電圧Ｖｇｓを入力した場合に比べて、すなわち図４の従来の増幅器に比べて、ドレイン電流Ｉｄの過渡的な変化をより大きくすることができる。 As described above, in the embodiment of the amplifier, the gate-source voltage Vgs as shown in FIG. 2A is input to the gate terminal, and at the same time, the bulk terminal as shown in FIG. The bulk voltage Vbs having the same phase as the gate-source voltage Vgs is input. For this reason, compared with the case where the gate-source voltage Vgs as shown in FIG. 2A is input only to the gate terminal, that is, compared with the conventional amplifier of FIG. Can be larger.
また、増幅器の実施形態では、図１に示すように、ドレイン電流Ｉｄが負荷ＲＬに流れることによって発生または変換される電圧を出力信号Ｖｏｕｔとして取り出すようにした。このため、上記のように得られるドレイン電流Ｉｄのより大きな変化を、より大きな電圧振幅に変換できることになり、図４の従来の増幅器に比べて増幅器自体の利得が大きくなる。 In the embodiment of the amplifier, as shown in FIG. 1, the voltage generated or converted by the drain current Id flowing through the load RL is taken out as the output signal Vout. Therefore, a larger change in the drain current Id obtained as described above can be converted into a larger voltage amplitude, and the gain of the amplifier itself becomes larger than that of the conventional amplifier of FIG.
（増幅器の他の実施形態）
図１の実施形態では、ＭＯＳトランジスタＱ１としてＮ型のＭＯＳトランジスタに適用した場合について説明したが、これに代えてＰ型のＭＯＳトランジスタに適用することも可能である。
また、図１の実施形態では、ＭＯＳトランジスタＱ１はソース接地型の増幅器として説明したが、これに代えてドレイン接地型の増幅器として使用するようにしても良い。この場合には、図１に示す負荷ＲＬはＭＯＳトランジスタＱ１のソース端子側に接続され、出力信号Ｖｏｕｔはソース端子から出力することになる。
(Another embodiment of the amplifier)
In the embodiment of FIG. 1, the case where the MOS transistor Q1 is applied to an N-type MOS transistor has been described. However, the present invention can be applied to a P-type MOS transistor instead.
In the embodiment of FIG. 1, the MOS transistor Q1 has been described as a common-source amplifier, but it may be used as a common-drain amplifier. In this case, the load RL shown in FIG. 1 is connected to the source terminal side of the MOS transistor Q1, and the output signal Vout is output from the source terminal.
（発振器の実施形態）
図３は、本発明の発振器の実施形態の回路例を示す回路図である。
この発振器に係る実施形態は、図１に示す増幅器を含む発振器であって、図３に示すような電圧制御発振器（ＶＣＯ）に適用したものである。
すなわち、この実施形態は、図３に示すように、制御端子７に印加される制御電圧ＶＣＰに応じて発振周波数を変更できる電圧制御発振器であって、共振部８と、増幅器９と、電流源１０と、を備えている。
(Oscillator embodiment)
FIG. 3 is a circuit diagram showing a circuit example of an embodiment of the oscillator of the present invention.
The embodiment according to this oscillator is an oscillator including the amplifier shown in FIG. 1, and is applied to a voltage controlled oscillator (VCO) as shown in FIG.
That is, as shown in FIG. 3, this embodiment is a voltage controlled oscillator that can change the oscillation frequency in accordance with the control voltage VCP applied to the
共振部８は、所定の周波数で共振して発振信号を生成するとともに、その発振信号の共振周波数が制御電圧ＶＣＰに応じて変更できるものである。増幅器９は、図１に示す増幅器を適用したものであって、共振部８で生成される発振信号を増幅するとともに、一定の振幅に調整して出力させるものである。電流源１０は、増幅器９を構成するＭＯＳトランジスタＱ２、Ｑ３に所定の電流を供給するものである。
The
次に、共振部８、増幅器９、および電流源１０の構成について、具体的に説明する。
共振部８は、図３に示すように、インダクタンスが固定のインダクタＬ１、Ｌ２と、容量値が固定のキャパシタＣ３と、制御電圧ＶＣＰの値によって容量値が変化する可変キャパシタＣｔ１、Ｃｔ２と、を備えている。
さらに詳述すると、インダクタＬ１、Ｌ２の各一端側は共通接続され、その共通接続部が電源端子１１に接続されている。電源端子１１には、電源電圧ＶＤＤが供給される。インダクタＬ１、Ｌ２の各他端側は、キャパシタＣ３の両端に接続されている。可変キャパシタＣｔ１、Ｃｔ２は直列に接続されて直列回路を構成し、この直列回路はキャパシタＣ３に並列に接続されている。可変キャパシタＣｔ１、Ｃｔ２の共通接続部は、制御端子７に接続されている。
Next, the configuration of the
As shown in FIG. 3, the
More specifically, one end sides of the inductors L1 and L2 are commonly connected, and the common connection portion is connected to the power supply terminal 11. A power supply voltage VDD is supplied to the power supply terminal 11. The other end sides of the inductors L1 and L2 are connected to both ends of the capacitor C3. The variable capacitors Ct1 and Ct2 are connected in series to form a series circuit, and the series circuit is connected in parallel to the capacitor C3. A common connection portion of the variable capacitors Ct1 and Ct2 is connected to the
増幅器９は、図３に示すように、増幅用のＭＯＳトランジスタＱ２、Ｑ３と、交流成分を通過させるためのキャパシタＣｂ１、Ｃｂ２と、バイアス回路９１、９２と、を備えている。
さらに詳述すると、ＭＯＳトランジスタＱ２、Ｑ３は、互いにクロスカップリング接続されている。すなわち、ＭＯＳトランジスタＱ２のゲート端子がＭＯＳトランジスタＱ３のドレイン端子に接続され、ＭＯＳトランジスタＱ３のゲート端子がＭＯＳトランジスタＱ２のドレイン端子に接続されている。
As shown in FIG. 3, the amplifier 9 includes MOS transistors Q2 and Q3 for amplification, capacitors Cb1 and Cb2 for allowing an AC component to pass, and
More specifically, the MOS transistors Q2 and Q3 are cross-coupled to each other. That is, the gate terminal of the MOS transistor Q2 is connected to the drain terminal of the MOS transistor Q3, and the gate terminal of the MOS transistor Q3 is connected to the drain terminal of the MOS transistor Q2.
また、ＭＯＳトランジスタＱ２、Ｑ３の各ソース端子は共通接続され、その共通接続部は電流源１０を介してグランドに接続されている。ＭＯＳトランジスタＱ２のドレイン端子は、インダクタＬ１を介して電源端子１１に接続されている。ＭＯＳトランジスタＱ３のドレイン端子は、インダクタＬ２を介して電源端子１１に接続されている。
さらに、キャパシタＣｂ１は、ＭＯＳトランジスタＱ２のゲート端子とバルク端子との間に設けられている。このため、ＭＯＳトランジスタＱ２のゲート端子に入力される信号と同相の信号が、キャパシタＣｂ１を介してＭＯＳトランジスタＱ２のバルク端子に入力されることになる。
The source terminals of the MOS transistors Q2 and Q3 are connected in common, and the common connection is connected to the ground via the
Further, the capacitor Cb1 is provided between the gate terminal and the bulk terminal of the MOS transistor Q2. For this reason, a signal in phase with the signal input to the gate terminal of the MOS transistor Q2 is input to the bulk terminal of the MOS transistor Q2 via the capacitor Cb1.
また、キャパシタＣｂ２は、ＭＯＳトランジスタＱ３のゲート端子とバルク端子との間に設けられている。このため、ＭＯＳトランジスタＱ３のゲート端子に入力される信号と同相の信号が、キャパシタＣｂ２を介してＭＯＳトランジスタＱ３のバルク端子に入力されることになる。
バイアス回路９１は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がＭＯＳトランジスタＱ２のバルク端子に印加されるように構成される。このため、バイアス回路９１は、抵抗Ｒ３とバイアス電源ＶＢ３とが直列に接続され、抵抗Ｒ３の一端側がＭＯＳトランジスタＱ２のバルク端子に接続され、バイアス電源ＶＢ３の一端側がグランドに接続されている。
The capacitor Cb2 is provided between the gate terminal and the bulk terminal of the MOS transistor Q3. For this reason, a signal in phase with the signal input to the gate terminal of the MOS transistor Q3 is input to the bulk terminal of the MOS transistor Q3 via the capacitor Cb2.
The
バイアス回路９２は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がＭＯＳトランジスタＱ３のバルク端子に印加されるように構成される。このため、バイアス回路９２は、抵抗Ｒ４とバイアス電源ＶＢ４とが直列に接続され、抵抗Ｒ４の一端側がＭＯＳトランジスタＱ３のバルク端子に接続され、バイアス電源ＶＢ４の一端側がグランドに接続されている。
The
以上説明したように、発振器の実施形態では、ＭＯＳトランジスタＱ２、Ｑ３の各ゲート端子に入力される入力信号と同相の信号を、キャパシタＣｂ１、Ｃｂ２を介してＭＯＳトランジスタＱ２、Ｑ３の各バルク端子に対して入力するようにした。また、ＭＯＳトランジスタＱ２、Ｑ３の各ゲート端子には、バイアス回路９１、９２によって所定のバイアス電圧を印加するようにした。
このため、発振器の実施形態によれば、ＭＯＳトランジスタＱ２、Ｑ３自体のトランスコンダクタンスが大きくなり、消費電流を削減することが可能となる。
As described above, in the oscillator embodiment, signals in phase with the input signals input to the gate terminals of the MOS transistors Q2 and Q3 are applied to the bulk terminals of the MOS transistors Q2 and Q3 via the capacitors Cb1 and Cb2. It was made to input to. A predetermined bias voltage is applied to each gate terminal of the MOS transistors Q2 and Q3 by
For this reason, according to the embodiment of the oscillator, the transconductance of the MOS transistors Q2 and Q3 itself is increased, and the current consumption can be reduced.
（発振器の他の実施形態）
図３では、図１に示す増幅器を含む発振器の一例として、電圧制御発振器について説明した。しかし、本発明の発振器は、図１に示す増幅器を含む発振器であれば良く、水晶発振器、ＬＣ発振器などにも適用可能である。
水晶発振器に適用される場合には、図１に示す増幅器と水晶振動子などを組み合わせたものとなる。また、ＬＣ発振器に適用される場合には、図１に示す増幅器とＬＣ共振回路との組み合わせになる。
(Other embodiment of an oscillator)
In FIG. 3, a voltage controlled oscillator has been described as an example of an oscillator including the amplifier shown in FIG. However, the oscillator of the present invention may be an oscillator including the amplifier shown in FIG. 1 and can be applied to a crystal oscillator, an LC oscillator, and the like.
When applied to a crystal oscillator, the amplifier shown in FIG. 1 is combined with a crystal resonator. Further, when applied to an LC oscillator, a combination of the amplifier and the LC resonance circuit shown in FIG.
本発明の増幅器は、電圧制御発振器、水晶発振器、ＬＣ発振器などの各種の発振器に適用できる。
また、本発明の発振器は、ＰＬＬ回路などの電圧制御発振器（ＶＣＯ）などに適用できる。
The amplifier of the present invention can be applied to various oscillators such as a voltage controlled oscillator, a crystal oscillator, and an LC oscillator.
The oscillator of the present invention can be applied to a voltage controlled oscillator (VCO) such as a PLL circuit.
Ｑ１〜Ｑ３・・・ＭＯＳトランジスタ
Ｃ１、Ｃ２・・・キャパシタ
Ｃｂ１、Ｃｂ２・・・キャパシタ
Ｖｉｎ１、Ｖｉｎ２・・・入力信号
５、６、９１、９２・・・バイアス回路
８・・・共振部
９・・・増幅器
１０・・・電流源
Q1-Q3 ... MOS transistors C1, C2 ... Capacitors Cb1, Cb2 ... Capacitors Vin1, Vin2 ... Input signals 5, 6, 91, 92 ...
Claims (7)
前記ＭＯＳトランジスタのゲートには第１の入力信号が入力され、前記ＭＯＳトランジスタのバルクには第２の入力信号が入力され、
前記ＭＯＳトランジスタのドレインまたは前記ソースから出力信号が出力され、
前記第１の入力信号と前記第２の入力信号とは同相の信号であることを特徴とする増幅器。 An amplifier including a MOS transistor,
A first input signal is input to the gate of the MOS transistor, a second input signal is input to the bulk of the MOS transistor,
An output signal is output from the drain or source of the MOS transistor,
The amplifier, wherein the first input signal and the second input signal are in-phase signals.
前記ゲートには前記第１のキャパシタを介して前記第１の入力信号が入力され、
前記バルクには前記第２のキャパシタを介して前記第２の入力信号が入力されることを特徴とする請求項１に記載の増幅器。 A first capacitor; and a second capacitor;
The first input signal is input to the gate via the first capacitor,
The amplifier according to claim 1, wherein the second input signal is input to the bulk via the second capacitor.
前記所定の周波数の発振信号を生成する共振部と、
前記共振部で生成する発振信号を一定の振幅に調整して出力するＭＯＳトランジスタを含む増幅器と、を備え、
前記ＭＯＳトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにしたことを特徴とする発振器。 An oscillator that oscillates at a predetermined frequency,
A resonance unit that generates an oscillation signal of the predetermined frequency;
An amplifier including a MOS transistor that adjusts and outputs an oscillation signal generated by the resonance unit to a constant amplitude, and
An oscillator, wherein a capacitor is provided between a gate and a bulk of the MOS transistor, and an input signal of the gate is input to the bulk via the capacitor.
前記制御電圧に応じた発振信号を生成する共振部と、
前記共振部で生成する発振信号を一定の振幅に調整して出力するＭＯＳトランジスタを含む増幅器と、を備え、
前記ＭＯＳトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにしたことを特徴とする発振器。 An oscillator that can change the oscillation frequency according to the control voltage,
A resonance unit that generates an oscillation signal according to the control voltage;
An amplifier including a MOS transistor that adjusts and outputs an oscillation signal generated by the resonance unit to a constant amplitude, and
An oscillator, wherein a capacitor is provided between a gate and a bulk of the MOS transistor, and an input signal of the gate is input to the bulk via the capacitor.
前記ＭＯＳトランジスタのバルクに印加させる所定のバイアスを生成するバイアス回路をさらに含むことを特徴とする請求項５または請求項６に記載の発振器。 The amplifier is
The oscillator according to claim 5, further comprising a bias circuit that generates a predetermined bias to be applied to the bulk of the MOS transistor.
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| JP2015005985A (en) * | 2013-06-21 | 2015-01-08 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | Voltage control oscillator |
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