JP2010283237A

JP2010283237A - Semiconductor integrated circuit

Info

Publication number: JP2010283237A
Application number: JP2009136627A
Authority: JP
Inventors: Kei Matsuda; 圭松田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2009-06-05
Filing date: 2009-06-05
Publication date: 2010-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit in which neither in normal operation nor in power-on operation, a current flows between power supply terminals and elements in the semiconductor integrated circuit are protected against an overvoltage pulse. <P>SOLUTION: When a power supply terminal 2_1 is held at a reference potential (0V) and a power supply terminal 1_1 is applied with an ESD surge, a P-channel type MOS transistor 42 turns off, the potential at a connection point between a capacitor 12 and a resistance element 13 rises, and a detection signal VA of "H" level is output from an inverter 15 and transmitted to a gate of an N-channel type MOS transistor 43 through the P-channel type transistor 41 in the on state; and the N-channel type MOS transistor 43 turns on to form a current path from the power supply terminal 1_1 to the power supply terminal 2_1, and a surge current due to the ESD surge applied to the power supply terminal 1_1 flows toward the power supply terminal 2_1 through the N-channel type MOS transistor 43. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、異なる電源から電力の供給を受けて動作する半導体集積回路であって、内部回路を過電圧パルスから保護する保護回路を備えた半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit that operates by receiving power supplied from different power sources, and relates to a semiconductor integrated circuit including a protection circuit that protects an internal circuit from an overvoltage pulse.

半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電して、それが半導体集積回路内に流れることによりＥＳＤ（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）イベントが発生する場合がある。半導体集積回路がＥＳＤイベントの発生を受けた場合、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路にＥＳＤ保護回路を備え、このＥＳＤ保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護するということが行なわれている。また、半導体集積回路の中には、異なる電源からの電力の供給を受けて動作する半導体集積回路が知られている。このような半導体集積回路には、複数のＥＳＤ保護回路が備えられている。 When a semiconductor integrated circuit is transported, static electricity is charged in the human body or transport equipment, and the ESD (Electro Static Discharge) event may occur due to the static electricity flowing in the semiconductor integrated circuit. When a semiconductor integrated circuit receives an ESD event, an element in the semiconductor integrated circuit may be damaged. Therefore, conventionally, an ESD protection circuit is provided in a semiconductor integrated circuit, and the ESD protection circuit is used to discharge the ESD charge to protect the elements in the semiconductor integrated circuit. Among semiconductor integrated circuits, there are known semiconductor integrated circuits that operate by receiving power supplied from different power sources. Such a semiconductor integrated circuit is provided with a plurality of ESD protection circuits.

図１は、従来の、異なる２つの電源からの電力の供給を受けて動作する、３つのＥＳＤ保護回路を備えた半導体集積回路の構成を示す図である。 FIG. 1 is a diagram showing a configuration of a conventional semiconductor integrated circuit including three ESD protection circuits that operate by receiving power supplied from two different power sources.

図１に示す半導体集積回路１００には、高電位ＶＤＤＡの電圧が印加される電源端子１＿１と低電位ＶＳＳＡの電圧が印加される接地端子１＿２が備えられている。これら電源端子１＿１と接地端子１＿２との間には、例えば３．３Ｖの電源が接続される。また、半導体集積回路１００には、高電位ＶＤＤＢの電圧が印加される電源端子２＿１と低電位ＶＳＳＢの電圧が印加される接地端子２＿２も備えられている。これら電源端子２＿１と接地端子２＿２との間には、例えば１．２Ｖの電源が接続される。 A semiconductor integrated circuit 100 shown in FIG. 1 includes a power supply terminal 1_1 to which a high potential VDDA voltage is applied and a ground terminal 1_2 to which a low potential VSSA voltage is applied. A power supply of 3.3 V, for example, is connected between the power supply terminal 1_1 and the ground terminal 1_2. The semiconductor integrated circuit 100 also includes a power supply terminal 2_1 to which a high potential VDDB voltage is applied and a ground terminal 2_2 to which a low potential VSSB voltage is applied. A power supply of 1.2 V, for example, is connected between the power supply terminal 2_1 and the ground terminal 2_2.

また、半導体集積回路１００には、電源端子１＿１と接地端子１＿２との間にＥＳＤ保護回路１０が備えられている。さらに、接地端子１＿２と接地端子２＿２との間にＥＳＤ保護回路２０が備えられている。また、電源端子２＿１と接地端子２＿２との間にＥＳＤ保護回路３０が備えられている。 The semiconductor integrated circuit 100 includes an ESD protection circuit 10 between the power supply terminal 1_1 and the ground terminal 1_2. Further, an ESD protection circuit 20 is provided between the ground terminal 1_2 and the ground terminal 2_2. Further, an ESD protection circuit 30 is provided between the power supply terminal 2_1 and the ground terminal 2_2.

さらに、半導体集積回路１００には、電源端子１＿１と接地端子１＿２との間の内部回路の例として、Ｐチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳトランジスタ５２から構成されたインバータ５０、また、電源端子２＿１と接地端子２＿２との間の内部回路の例として、Ｐチャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯＳトランジスタ６２からなるインバータ６０が示されている。インバータ５０の出力側は、インバータ６０の入力側に接続されている。 Further, in the semiconductor integrated circuit 100, as an example of an internal circuit between the power supply terminal 1_1 and the ground terminal 1_2, an inverter 50 composed of a P-channel MOS transistor 51 and an N-channel MOS transistor 52, and a power supply terminal As an example of an internal circuit between 2_1 and the ground terminal 2_2, an inverter 60 composed of a P-channel MOS transistor 61 and an N-channel MOS transistor 62 is shown. The output side of the inverter 50 is connected to the input side of the inverter 60.

ここで、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージ（Ｖ_ＥＳＤ）が印加された場合、このＥＳＤサージによるサージ電流Ｉ_ＥＳＤは、ＥＳＤ保護回路１０→接地端子１＿２→ＥＳＤ保護回路２０→接地端子２＿２→ＥＳＤ保護回路３０→電源端子２＿１の経路で流れることになるが、電源端子１＿１に印加されたＶ_ＥＳＤは、Ｐチャネル型ＭＯＳトランジスタ５１を介して、Ｐチャネル型ＭＯＳトランジスタ６１のゲートにも印加され、従って半導体集積回路１００内の素子の保護に欠けるという問題がある。 Here, when the power supply terminal 2_1 is set to the reference potential (0V) and an ESD surge (V _ESD ) is applied to the power supply terminal 1_1, the surge current I _ESD due to the ESD surge is the ESD protection circuit 10 → the ground terminal 1_2 → ESD. It flows through the path of the protection circuit 20 → the ground terminal 2_2 → the ESD protection circuit 30 → the power supply terminal 2_1, but the V _ESD applied to the power supply terminal 1_1 passes through the P channel MOS transistor 51 and becomes a P channel MOS. This is also applied to the gate of the transistor 61, and therefore there is a problem that the protection of the elements in the semiconductor integrated circuit 100 is lacking.

そこで、電源端子間に発生する電圧を小さく抑えることのできる技術が、例えば特許文献１に提案されている。 Thus, for example, Patent Document 1 proposes a technique that can suppress the voltage generated between the power supply terminals to a small value.

図２は、特許文献１に提案された半導体集積回路の構成を示す図である。 FIG. 2 is a diagram showing the configuration of the semiconductor integrated circuit proposed in Patent Document 1. In FIG.

図２に示す半導体集積回路２００には、２つの電源端子２０１，２０２と入力端子２０３が備えられている。 The semiconductor integrated circuit 200 shown in FIG. 2 includes two power supply terminals 201 and 202 and an input terminal 203.

また、この半導体集積回路２００には、電源端子２０１と入力端子２０３との間に接続された保護回路（ダイオード）２０４と、ゲートおよびドレインが電源端子２０１に接続されるとともにソースが電源端子２０２に接続された寄生ＭＯＳＦＥＴ２０５が備えられている。 The semiconductor integrated circuit 200 includes a protection circuit (diode) 204 connected between the power supply terminal 201 and the input terminal 203, a gate and a drain connected to the power supply terminal 201, and a source connected to the power supply terminal 202. A connected parasitic MOSFET 205 is provided.

さらに、半導体集積回路２００には、電源端子２０２とグラウンドとの間に配備されたＭＯＳＦＥＴ２０６，２０７で構成された初段回路が備えられている。これらＭＯＳＦＥＴ２０６，２０７のゲートは入力端子２０３に接続されている。 Further, the semiconductor integrated circuit 200 is provided with a first stage circuit composed of MOSFETs 206 and 207 disposed between the power supply terminal 202 and the ground. The gates of these MOSFETs 206 and 207 are connected to the input terminal 203.

ここで、電源端子２０２を基準電位（０Ｖ）にして電源端子２０１にＥＳＤサージが印加された場合、このＥＳＤサージにより寄生ＭＯＳＦＥＴ２０５のゲートが充電されて寄生ＭＯＳＦＥＴ２０５がオンする。これにより、電源端子２０１に印加されたＥＳＤサージによるサージ電流が、寄生ＭＯＳＦＥＴ２０５→電源端子２０２の経路で流れるため、ＭＯＳＦＥＴ２０６のゲートに印加される電圧はゲート酸化膜の耐圧を越えることはなく、従って半導体集積回路２００内の素子をＥＳＤサージ等の過電圧パルスから保護することができる。 Here, when the power supply terminal 202 is set to the reference potential (0 V) and an ESD surge is applied to the power supply terminal 201, the gate of the parasitic MOSFET 205 is charged by the ESD surge and the parasitic MOSFET 205 is turned on. As a result, a surge current due to an ESD surge applied to the power supply terminal 201 flows through the path from the parasitic MOSFET 205 to the power supply terminal 202, so that the voltage applied to the gate of the MOSFET 206 does not exceed the breakdown voltage of the gate oxide film. The elements in the semiconductor integrated circuit 200 can be protected from an overvoltage pulse such as an ESD surge.

特開平６−８５１７４号公報JP-A-6-85174

しかし、特許文献１に提案された技術では、２つの電源端子２０１，２０２に互いに異なる電位を有する電源が接続された場合、通常動作時に寄生ＭＯＳＦＥＴ２０５がオンしてしまうという問題が発生する。例えば、電源端子２０１に３．３Ｖの電源が接続されるとともに、電源端子２０２に１．２Ｖの電源が接続された場合、寄生ＭＯＳＦＥＴ２０５はゲートとドレインが接続された構成であるため、この寄生ＭＯＳＦＥＴ２０５がオンして電源端子２０１から電源端子２０２に向けて常に一定の電流が流れてしまうという問題が発生する。また、電源投入時において、電源端子２０１に接続された電源が最初に投入された場合は、電源端子２０１から寄生ＭＯＳＦＥＴ２０５を経由して電源端子２０２に向けて定常電流が流れてしまうという問題も発生する。 However, in the technique proposed in Patent Document 1, when power supplies having different potentials are connected to the two power supply terminals 201 and 202, there arises a problem that the parasitic MOSFET 205 is turned on during normal operation. For example, when a 3.3 V power supply is connected to the power supply terminal 201 and a 1.2 V power supply is connected to the power supply terminal 202, the parasitic MOSFET 205 has a configuration in which a gate and a drain are connected. Is turned on and a constant current always flows from the power supply terminal 201 to the power supply terminal 202. Further, when the power connected to the power supply terminal 201 is first turned on when the power is turned on, there is a problem that a steady current flows from the power supply terminal 201 to the power supply terminal 202 via the parasitic MOSFET 205. To do.

本発明は、上記事情に鑑み、通常動作時および電源投入時に異なる電源端子間で電流を発生させずに、半導体集積回路内の素子を過電圧パルスから保護することができる半導体集積回路を提供することを目的とする。 In view of the above circumstances, the present invention provides a semiconductor integrated circuit capable of protecting elements in a semiconductor integrated circuit from overvoltage pulses without generating a current between different power supply terminals during normal operation and power-on. With the goal.

上記目的を達成する本発明の半導体集積回路は、第１高電位側端子と第１低電位側端子との間に第１の電源が接続されてその第１の電源から電力の供給を受けるとともに、第２高電位側端子と第２低電位側端子との間に第２の電源が接続されてその第２の電源から電力の供給を受けて動作する半導体集積回路であって、
上記第１高電位側端子に入力されてきた過電圧パルスを検出して第１の検出信号を出力する第１検出回路と、上記第１検出回路からの上記第１の検出信号の出力を受けてその第１高電位側端子と上記第１低電位側端子との間を短絡する第１短絡回路と、を有する第１保護回路、
上記第２高電位側端子に入力されてきた過電圧パルスを検出して第２の検出信号を出力する第２検出回路と、上記第２検出回路からの上記第２の検出信号の出力を受けて上記第２高電位側端子と上記第２低電位側端子との間を短絡する第２短絡回路とを有する第２保護回路、および、
上記第１検出回路からの上記第１検出信号および上記第２検出回路からの第２の検出信号のうちの一方の検出信号が出力された場合に第３の検出信号を出力する第３検出回路と、上記第３検出回路からの上記第３の検出信号を受けて第１高電位側端子と第２高電位側端子との間を短絡する第３短絡回路とを有する第３保護回路を備えたことを特徴とする。 In the semiconductor integrated circuit of the present invention that achieves the above object, a first power source is connected between the first high potential side terminal and the first low potential side terminal, and power is supplied from the first power source. A semiconductor integrated circuit in which a second power source is connected between the second high potential side terminal and the second low potential side terminal and operates by receiving power from the second power source,
A first detection circuit for detecting an overvoltage pulse input to the first high potential side terminal and outputting a first detection signal; and receiving an output of the first detection signal from the first detection circuit. A first protection circuit having a first short circuit that short-circuits between the first high potential side terminal and the first low potential side terminal;
A second detection circuit for detecting an overvoltage pulse input to the second high potential side terminal and outputting a second detection signal; and receiving an output of the second detection signal from the second detection circuit. A second protection circuit having a second short circuit that short-circuits between the second high potential side terminal and the second low potential side terminal; and
A third detection circuit that outputs a third detection signal when one of the first detection signal from the first detection circuit and the second detection signal from the second detection circuit is output. And a third protection circuit having a third short circuit that receives the third detection signal from the third detection circuit and short-circuits between the first high potential side terminal and the second high potential side terminal. It is characterized by that.

本発明の半導体集積回路は、第２高電位側端子を基準電位（例えば０Ｖ）にして第１高電位側端子に過電圧パルスが入力されると、第１検出回路から第１の検出信号が出力され、これにより第３検出回路から第３の検出信号が出力されて第３短絡回路で第１高電位側端子と第２高電位側端子との間が短絡される。また、第１高電位端子を基準電位にして第２高電位側端子に過電圧パルスが入力されると、第２検出回路から第２の検出信号が出力され、これにより第３検出回路から第３の検出信号が出力されて第３短絡回路で第２高電位側端子と第１高電位側端子との間が短絡される。 The semiconductor integrated circuit of the present invention outputs a first detection signal from the first detection circuit when an overvoltage pulse is input to the first high potential side terminal by setting the second high potential side terminal to a reference potential (for example, 0 V). Thus, the third detection signal is output from the third detection circuit, and the first high potential side terminal and the second high potential side terminal are short-circuited by the third short circuit. When an overvoltage pulse is input to the second high potential side terminal with the first high potential terminal as a reference potential, a second detection signal is output from the second detection circuit, whereby the third detection circuit outputs the third detection signal. Is detected, and the second high potential side terminal and the first high potential side terminal are short-circuited by the third short circuit.

このように、本発明の半導体集積回路では、第１高電位側端子から第２高電位側端子への過電圧パルスによる電流、もしくは第２高電位側端子から第１高電位側端子への過電圧パルスによる電流は、第３短絡回路を経由して流れるため、他方の高電位側端子に接続されたトランジスタのゲート酸化膜の耐圧を越えてしまうというような恐れはなく、半導体集積回路内の素子を過電圧パルスから保護することができる。また、第１高電位側端子から第２高電位側端子へ、もしくは第２高電位側端子から第１高電位側端子への過電圧パルスの入力が行なわれた場合にのみ、第３短絡回路で第１高電位側端子と第２高電位側端子との間が短絡される。従って、通常動作時および電源投入時に、第１高電位側端子と第２高電位側端子との間で電流が流れることはない。 As described above, in the semiconductor integrated circuit of the present invention, the current due to the overvoltage pulse from the first high potential side terminal to the second high potential side terminal, or the overvoltage pulse from the second high potential side terminal to the first high potential side terminal. Current flows through the third short circuit, so there is no risk of exceeding the breakdown voltage of the gate oxide film of the transistor connected to the other high potential side terminal. It can protect against overvoltage pulses. Further, the third short circuit is used only when an overvoltage pulse is input from the first high potential side terminal to the second high potential side terminal or from the second high potential side terminal to the first high potential side terminal. The first high potential side terminal and the second high potential side terminal are short-circuited. Therefore, no current flows between the first high potential side terminal and the second high potential side terminal during normal operation and when the power is turned on.

ここで、上記第３検出回路が、
上記第２高電位側端子にゲートが接続され、ドレインに上記第１の検出信号が供給される第１Ｐチャネル型ＭＯＳトランジスタと、
上記第１高電位側端子にゲートが接続され、ドレインに上記第２の検出信号が供給されるとともに、ソースが上記第１のＰチャネル型ＭＯＳトランジスタのソースに接続されて上記第３の検出信号の出力ノードとなる第２Ｐチャネル型ＭＯＳトランジスタとを有し、
上記第３短絡回路は、ゲートが上記第１Ｐチャネル型ＭＯＳトランジスタのソースおよび上記第２Ｐチャネル型ＭＯＳトランジスタのソースに接続されるとともに、上記第１高電位側端子および上記第２高電位側端子にドレインおよびソースがそれぞれ接続されたＮチャネル型ＭＯＳトランジスタを有するものであることが好ましい。 Here, the third detection circuit is
A first P-channel MOS transistor having a gate connected to the second high potential side terminal and a drain supplied with the first detection signal;
The gate is connected to the first high potential side terminal, the second detection signal is supplied to the drain, and the source is connected to the source of the first P-channel MOS transistor so that the third detection signal is supplied. A second P-channel MOS transistor serving as an output node of
In the third short circuit, the gate is connected to the source of the first P-channel MOS transistor and the source of the second P-channel MOS transistor, and is connected to the first high potential side terminal and the second high potential side terminal. It is preferable to have an N-channel MOS transistor having a drain and a source connected to each other.

このようにすると、第１の検出信号が出力された場合には、第１Ｐチャネル型ＭＯＳトランジスタで第３の検出信号を出力してＮチャネル型ＭＯＳトランジスタを短絡することができる。また、第２の検出信号が出力された場合には、第２Ｐチャネル型ＭＯＳトランジスタで第３の検出信号を出力してＮチャネル型ＭＯＳトランジスタを短絡することができる。従って、簡単な構成で第３検出回路を実現することができる。 In this way, when the first detection signal is output, the third detection signal can be output from the first P-channel MOS transistor to short-circuit the N-channel MOS transistor. When the second detection signal is output, the third detection signal can be output by the second P-channel MOS transistor to short-circuit the N-channel MOS transistor. Therefore, the third detection circuit can be realized with a simple configuration.

本発明によれば、通常動作時および電源投入時に異なる電源端子間で電流を発生させることなく、半導体集積回路内の素子を過電圧パルスから保護することができる半導体集積回路が提供される。 According to the present invention, there is provided a semiconductor integrated circuit capable of protecting elements in a semiconductor integrated circuit from an overvoltage pulse without generating a current between different power supply terminals during normal operation and power-on.

従来の、異なる２つの電源からの電力の供給を受けて動作する、３つのＥＳＤ保護回路を備えた半導体集積回路の構成を示す図である。It is a figure which shows the structure of the conventional semiconductor integrated circuit provided with three ESD protection circuits which operate | move in response to the electric power supply from two different power supplies. 特許文献１に提案された半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit proposed by patent document 1. FIG. 本発明の第１実施形態の半導体集積回路の構成を示す図である。1 is a diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. 図３に示す半導体集積回路の詳細な構成を示す図である。FIG. 4 is a diagram showing a detailed configuration of the semiconductor integrated circuit shown in FIG. 3. 本発明の第２実施形態の半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit of 2nd Embodiment of this invention.

以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図３は、本発明の第１実施形態の半導体集積回路の構成を示す図である。 FIG. 3 is a diagram showing a configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.

図３に示す半導体集積回路１には、高電位ＶＤＤＡの電圧が印加される電源端子１＿１（本発明にいう第１高電位側端子の一例に相当）と低電位ＶＳＳＡの電圧が印加される接地端子１＿２（本発明にいう第１低電位側端子の一例に相当）が備えられている。これら電源端子１＿１と接地端子１＿２との間には、例えば３．３Ｖの電源（本発明にいう第１の電源の一例に相当）が接続される。 The semiconductor integrated circuit 1 shown in FIG. 3 includes a power supply terminal 1_1 (corresponding to an example of the first high potential side terminal in the present invention) to which a high potential VDDA voltage is applied and a ground to which a low potential VSSA voltage is applied. A terminal 1_2 (corresponding to an example of a first low potential side terminal referred to in the present invention) is provided. For example, a 3.3 V power supply (corresponding to an example of a first power supply according to the present invention) is connected between the power supply terminal 1_1 and the ground terminal 1_2.

また、半導体集積回路１には、高電位ＶＤＤＢの電圧が印加される電源端子２＿１（本発明にいう第２高電位側端子の一例に相当）と低電位ＶＳＳＢの電圧が印加される接地端子２＿２（本発明にいう第２低電位側端子の一例に相当）が備えられている。これら電源端子２＿１と接地端子２＿２との間には、例えば１．２Ｖの電源（本発明にいう第２の電源の一例に相当）が接続される。 The semiconductor integrated circuit 1 includes a power supply terminal 2_1 to which a high potential VDDB voltage is applied (corresponding to an example of a second high potential side terminal in the present invention) and a ground terminal 2_2 to which a low potential VSSB voltage is applied. (Corresponding to an example of the second low potential side terminal referred to in the present invention). For example, a 1.2 V power supply (corresponding to an example of a second power supply according to the present invention) is connected between the power supply terminal 2_1 and the ground terminal 2_2.

さらに、半導体集積回路１には、電源端子１＿１と接地端子１＿２との間にＥＳＤ保護回路１０が、接地端子１＿２と接地端子２＿２との間にＥＳＤ保護回路２０が、電源端子２＿１と接地端子２＿２との間にＥＳＤ保護回路３０が、電源端子１＿１と電源端子２＿１との間にＥＳＤ保護回路４０が備えられている。ここで、ＥＳＤ保護回路１０，３０が、本発明の第１，第２保護回路の一例に相当する。また、ＥＳＤ保護回路４０が、本発明の第３保護回路の一例に相当する。 Further, in the semiconductor integrated circuit 1, the ESD protection circuit 10 is provided between the power supply terminal 1_1 and the ground terminal 1_2, the ESD protection circuit 20 is provided between the ground terminal 1_2 and the ground terminal 2_2, and the power supply terminal 2_1 and the ground terminal 2_2. The ESD protection circuit 30 is provided between the power supply terminal 1_1 and the power supply terminal 2_1. Here, the ESD protection circuits 10 and 30 correspond to examples of the first and second protection circuits of the present invention. The ESD protection circuit 40 corresponds to an example of a third protection circuit of the present invention.

また、半導体集積回路１には、電源端子１＿１と接地端子１＿２との間に内部回路としてＰチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳトランジスタ５２から構成されたインバータ５０が示されている。また、電源端子２＿１と接地端子２＿２との間に内部回路としてＰチャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯＳトランジスタ６２から構成されたインバータ６０が示されている。インバータ５０の出力側は、インバータ６０の入力側に接続されている。 In addition, the semiconductor integrated circuit 1 shows an inverter 50 composed of a P-channel MOS transistor 51 and an N-channel MOS transistor 52 as an internal circuit between a power supply terminal 1_1 and a ground terminal 1_2. Also shown is an inverter 60 composed of a P-channel MOS transistor 61 and an N-channel MOS transistor 62 as an internal circuit between the power supply terminal 2_1 and the ground terminal 2_2. The output side of the inverter 50 is connected to the input side of the inverter 60.

図４は、図３に示す半導体集積回路の詳細な構成を示す図である。 FIG. 4 is a diagram showing a detailed configuration of the semiconductor integrated circuit shown in FIG.

図４には、図３に示す半導体集積回路１に備えられたＥＳＤ保護回路１０，２０，３０，４０の回路構成が示されている。尚、この図４では、図面を簡略化するために保護対象となる内部回路のインバータ５０，６０は図示を省略している。 4 shows a circuit configuration of the ESD protection circuits 10, 20, 30, and 40 provided in the semiconductor integrated circuit 1 shown in FIG. In FIG. 4, in order to simplify the drawing, the inverters 50 and 60 of the internal circuit to be protected are not shown.

ＥＳＤ保護回路１０には、カソードが電源端子１＿１に接続されるとともにアノードが接地端子１＿２に接続されたダイオード１１が備えられている。また、ＥＳＤ保護回路１０には、電源端子１＿１と接地端子１＿２との間に直列に接続されたキャパシタ１２および抵抗素子１３と、キャパシタ１２と抵抗素子１３との接続点に入力側が接続されたインバータ１４と、そのインバータ１４の出力側に入力側が接続されたインバータ１５と、そのインバータ１５の出力側にゲートが接続されるとともにドレインが電源端子１＿１に接続されソースが接地端子１＿２に接続されたＮチャネル型ＭＯＳトランジスタ１６とが備えられている。ここで、キャパシタ１２と抵抗素子１３とインバータ１４，１５とから、本発明の第１検出回路の一例が構成されている。また、Ｎチャネル型ＭＯＳトランジスタ１６が、本発明にいう第１短絡回路の一例に相当する。 The ESD protection circuit 10 includes a diode 11 having a cathode connected to the power supply terminal 1_1 and an anode connected to the ground terminal 1_2. The ESD protection circuit 10 includes a capacitor 12 and a resistance element 13 connected in series between the power supply terminal 1_1 and the ground terminal 1_2, and an inverter whose input side is connected to a connection point between the capacitor 12 and the resistance element 13. 14, an inverter 15 whose input side is connected to the output side of the inverter 14, an N whose gate is connected to the output side of the inverter 15, whose drain is connected to the power supply terminal 1_1, and whose source is connected to the ground terminal 1_2 A channel type MOS transistor 16 is provided. Here, the capacitor 12, the resistance element 13, and the inverters 14 and 15 constitute an example of the first detection circuit of the present invention. The N-channel MOS transistor 16 corresponds to an example of a first short circuit according to the present invention.

このＥＳＤ保護回路１０において、ＥＳＤイベントとして、接地端子１＿２を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加されると、キャパシタ１２と抵抗素子１３の接続点の電位が上昇して、インバータ１４の入力側が‘Ｈ’レベルとなり、インバータ１４から‘Ｌ’レベルが出力される。この‘Ｌ’レベルがインバータ１５の入力側に伝達されて、インバータ１５から‘Ｈ’レベルの検出信号ＶＡ（本発明にいう第１の検出信号の一例に相当）が出力される。この‘Ｈ’レベルの検出信号ＶＡは、Ｎチャネル型ＭＯＳトランジスタ１６のゲートに入力される。従って、Ｎチャネル型ＭＯＳトランジスタ１６がオン状態になり、これによりＥＳＤイベントによるサージ電流が接地端子１＿２に向けて流れることにより、電源端子１＿１と接地端子１＿２との間に高電圧が印加されることが防止される。さらに、キャパシタ１２の容量値Ｃと抵抗素子１３の抵抗値Ｒからなる時定数ＣＲにより定まる時間経過後、インバータ１４の入力側が‘Ｌ’レベルとなり、従って検出信号ＶＡが‘Ｈ’レベルから‘Ｌ’レベルに変化して、Ｎチャネル型ＭＯＳトランジスタ１６はオン状態からオフ状態となる。 In the ESD protection circuit 10, when an ESD surge is applied to the power supply terminal 1_1 by setting the ground terminal 1_2 to the reference potential (0 V) as an ESD event, the potential at the connection point between the capacitor 12 and the resistance element 13 increases. The input side of the inverter 14 becomes the “H” level, and the “L” level is output from the inverter 14. The ‘L’ level is transmitted to the input side of the inverter 15, and the ‘H’ level detection signal VA (corresponding to an example of the first detection signal in the present invention) is output from the inverter 15. This 'H' level detection signal VA is input to the gate of the N-channel MOS transistor 16. Accordingly, the N-channel MOS transistor 16 is turned on, whereby a surge current due to an ESD event flows toward the ground terminal 1_2, whereby a high voltage is applied between the power supply terminal 1_1 and the ground terminal 1_2. Is prevented. Further, after a lapse of time determined by a time constant CR composed of the capacitance value C of the capacitor 12 and the resistance value R of the resistance element 13, the input side of the inverter 14 changes to the “L” level, and therefore the detection signal VA changes from the “H” level to the “L” By changing to the 'level, the N-channel MOS transistor 16 changes from the on state to the off state.

また、ＥＳＤ保護回路１０において、ＥＳＤイベントとして、電源端子１＿１を基準電位（０Ｖ）にして接地端子１＿２にＥＳＤサージが印加された場合は、このＥＳＤサージによる電荷はダイオード１１を経由して電源端子１＿１に向けて流れることとなる。従って、接地端子１＿２と電源端子１＿１との間に高電圧が印加されることが防止される。 Further, in the ESD protection circuit 10, when an ESD surge is applied to the ground terminal 1_2 with the power supply terminal 1_1 at the reference potential (0V) as an ESD event, the charge due to the ESD surge passes through the diode 11 to the power supply terminal. It will flow toward 1_1. Therefore, it is possible to prevent a high voltage from being applied between the ground terminal 1_2 and the power supply terminal 1_1.

ＥＳＤ保護回路２０には、アノードが接地端子１＿２に接続されるとともにカソードが接地端子２＿２に接続されたダイオード２１と、カソードが接地端子１＿２に接続されるとともにアノードが接地端子２＿２に接続されたダイオード２２が備えられている。ダイオード２１は、接地端子１＿２側からのＥＳＤサージによる電荷を、接地端子２＿２側に流すための保護素子である。また、ダイオード２２は、接地端子２＿２側からのＥＳＤサージによる電荷を、接地端子１＿２側に流すための保護素子である。 The ESD protection circuit 20 includes a diode 21 having an anode connected to the ground terminal 1_2 and a cathode connected to the ground terminal 2_2, and a diode having a cathode connected to the ground terminal 1_2 and an anode connected to the ground terminal 2_2. 22 is provided. The diode 21 is a protection element for causing charges due to an ESD surge from the ground terminal 1_2 side to flow to the ground terminal 2_2 side. In addition, the diode 22 is a protection element for causing charges due to an ESD surge from the ground terminal 2_2 side to flow to the ground terminal 1_2 side.

ＥＳＤ保護回路３０は、ＥＳＤ保護回路１０と同様の構成となっており、カソードが電源端子２＿１に接続されるとともにアノードが接地端子２＿２に接続されたダイオード３１が備えられている。また、ＥＳＤ保護回路３０には、電源端子２＿１と接地端子２＿２との間に直列に接続されたキャパシタ３２および抵抗素子３３と、キャパシタ３２と抵抗素子３３との接続点に入力側が接続されたインバータ３４と、そのインバータ３４の出力側に入力側が接続されたインバータ３５と、そのインバータ３５の出力側にゲートが接続されるとともにドレインが電源端子２＿１に接続されソースが接地端子２＿２に接続されたＮチャネル型ＭＯＳトランジスタ３６とが備えられている。ここで、キャパシタ３２と抵抗素子３３とインバータ３４，３５とから、本発明の第２検出回路の一例が構成されている。また、Ｎチャネル型ＭＯＳトランジスタ３６が、本発明にいう第２短絡回路の一例に相当する。 The ESD protection circuit 30 has the same configuration as that of the ESD protection circuit 10, and includes a diode 31 having a cathode connected to the power supply terminal 2_1 and an anode connected to the ground terminal 2_2. The ESD protection circuit 30 includes a capacitor 32 and a resistance element 33 connected in series between the power supply terminal 2_1 and the ground terminal 2_2, and an inverter whose input side is connected to a connection point between the capacitor 32 and the resistance element 33. 34, an inverter 35 whose input side is connected to the output side of the inverter 34, a gate connected to the output side of the inverter 35, a drain connected to the power supply terminal 2_1, and a source connected to the ground terminal 2_2 A channel type MOS transistor 36 is provided. Here, the capacitor 32, the resistance element 33, and the inverters 34 and 35 constitute an example of the second detection circuit of the present invention. The N-channel MOS transistor 36 corresponds to an example of a second short circuit according to the present invention.

このＥＳＤ保護回路３０において、ＥＳＤイベントとして、接地端子２＿２を基準電位（０Ｖ）にして電源端子２＿１に、また、電源端子２＿１を基準電位（０Ｖ）にして接地端子２＿２にＥＳＤサージが印加されると、前述のＥＳＤ保護回路１０と同様のメカニズムにより、電源端子２＿１と接地端子２＿２との間に高電圧が印加されることが防止される。 In the ESD protection circuit 30, as an ESD event, an ESD surge is applied to the ground terminal 2_2 with the ground terminal 2_2 set to the reference potential (0V) and the power supply terminal 2_1, and the power supply terminal 2_1 set to the reference potential (0V). In addition, the same mechanism as that of the ESD protection circuit 10 described above prevents a high voltage from being applied between the power supply terminal 2_1 and the ground terminal 2_2.

ＥＳＤ保護回路４０には、ゲートが電源端子２＿１に、ドレインがＥＳＤ保護回路１０のインバータ１５の出力側に接続されたＰチャネル型ＭＯＳトランジスタ４１と、ゲートが電源端子１＿１に、ドレンがＥＳＤ保護回路３０のインバータ３５の出力側に接続されたＰチャネル型ＭＯＳトランジスタ４２と、ドレインが電源端子１＿１に、ソースが電源端子２＿１に、ゲートがＰチャネル型ＭＯＳトランジスタ４１，４２のソースに接続されたＮチャネル型ＭＯＳトランジスタ４３とが備えられている。ここで、Ｐチャネル型ＭＯＳトランジスタ４１，４２が、本発明の第３検出回路の一例を構成している。また、Ｎチャネル型ＭＯＳトランジスタ４３が、本発明にいう第３短絡回路の一例に相当する。 The ESD protection circuit 40 includes a P-channel MOS transistor 41 having a gate connected to the power supply terminal 2_1, a drain connected to the output side of the inverter 15 of the ESD protection circuit 10, a gate connected to the power supply terminal 1_1, and a drain connected to the ESD protection circuit. 30, a P-channel MOS transistor 42 connected to the output side of the inverter 35, a drain connected to the power supply terminal 1_1, a source connected to the power supply terminal 2_1, and a gate connected to the sources of the P-channel MOS transistors 41 and 42. A channel type MOS transistor 43 is provided. Here, the P-channel MOS transistors 41 and 42 constitute an example of the third detection circuit of the present invention. The N-channel MOS transistor 43 corresponds to an example of a third short circuit according to the present invention.

次に、このように構成された半導体集積回路１において、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加された場合の第１のケースと、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合の第２のケースとについて説明する。 Next, in the semiconductor integrated circuit 1 configured as described above, the first case when the power supply terminal 2_1 is set to the reference potential (0V) and an ESD surge is applied to the power supply terminal 1_1, and the power supply terminal 1_1 to the reference potential A second case when an ESD surge is applied to the power supply terminal 2_1 at (0V) will be described.

（第１のケース）電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加されると、Ｐチャネル型ＭＯＳトランジスタ４２のゲートが‘Ｈ’レベルになり、Ｐチャネル型ＭＯＳトランジスタ４２はオフ状態となる。 (First Case) When an ESD surge is applied to the power supply terminal 1_1 by setting the power supply terminal 2_1 to the reference potential (0V), the gate of the P-channel MOS transistor 42 becomes “H” level, and the P-channel MOS transistor 42 is turned off.

また、ＥＳＤ保護回路１０を構成するキャパシタ１２と抵抗素子１３の接続点の電位が上昇して、前述のとおり、インバータ１５から‘Ｈ’レベルの検出信号ＶＡが出力される。この‘Ｈ’レベルの検出信号ＶＡは、Ｐチャネル型ＭＯＳトランジスタ４１のドレインに印加される。ここで、Ｐチャネル型ＭＯＳトランジスタ４１のゲートは、基準電位（０Ｖ）にある電源端子２＿１に接続されているため、Ｐチャネル型ＭＯＳトランジスタ４１がオン状態になり、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、‘Ｈ’レベルの検出信号ＶＡが伝達される。即ち、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、Ｐチャネル型ＭＯＳトランジスタ４１からの‘Ｈ’レベルの検出信号ＶＣ（本発明の第３の検出信号に相当）が伝達され、Ｎチャネル型ＭＯＳトランジスタ４３はオン状態となる。 Further, the potential at the connection point between the capacitor 12 and the resistance element 13 constituting the ESD protection circuit 10 is increased, and the detection signal VA of “H” level is output from the inverter 15 as described above. This 'H' level detection signal VA is applied to the drain of the P-channel MOS transistor 41. Here, since the gate of the P-channel MOS transistor 41 is connected to the power supply terminal 2_1 at the reference potential (0 V), the P-channel MOS transistor 41 is turned on and the gate of the N-channel MOS transistor 43 is turned on. Is transmitted with a detection signal VA of "H" level. That is, the detection signal VC of “H” level from the P-channel MOS transistor 41 (corresponding to the third detection signal of the present invention) is transmitted to the gate of the N-channel MOS transistor 43, and the N-channel MOS transistor 43 is turned on.

従って、電源端子１＿１から電源端子２＿１への電流経路が形成されることとなり、電源端子１＿１に印加されたＥＳＤサージによるサージ電流がＮチャネル型ＭＯＳトランジスタ４３を経由して基準電位（０Ｖ）にある電源端子２＿１に向けて流れる。このようにして、半導体集積回路１内の素子が保護される。 Therefore, a current path from the power supply terminal 1_1 to the power supply terminal 2_1 is formed, and the surge current due to the ESD surge applied to the power supply terminal 1_1 is at the reference potential (0 V) via the N-channel MOS transistor 43. It flows toward the power supply terminal 2_1. In this way, the elements in the semiconductor integrated circuit 1 are protected.

（第２のケース）電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加される。すると、Ｐチャネル型ＭＯＳトランジスタ４１のゲートが‘Ｈ’レベルになり、Ｐチャネル型ＭＯＳトランジスタ４１はオフ状態になる。 (Second Case) An ESD surge is applied to the power supply terminal 2_1 by setting the power supply terminal 1_1 to the reference potential (0 V). Then, the gate of the P channel type MOS transistor 41 becomes ‘H’ level, and the P channel type MOS transistor 41 is turned off.

また、ＥＳＤ保護回路３０を構成するキャパシタ３２と抵抗素子３３の接続点の電位が上昇して、インバータ３５から‘Ｈ’レベルの検出信号ＶＢが出力される。ここで、Ｐチャネル型ＭＯＳトランジスタ４２のゲートは、基準電位（０Ｖ）にある電源端子１＿１に接続されているため、Ｐチャネル型ＭＯＳトランジスタ４２がオン状態となり、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、Ｐチャネル型ＭＯＳトランジスタ４２を介して‘Ｈ’レベルの検出信号ＶＣが伝達され、Ｎチャネル型ＭＯＳトランジスタ４３はオン状態となる。 In addition, the potential at the connection point between the capacitor 32 and the resistance element 33 constituting the ESD protection circuit 30 rises, and the detection signal VB of “H” level is output from the inverter 35. Here, since the gate of the P-channel MOS transistor 42 is connected to the power supply terminal 1_1 at the reference potential (0 V), the P-channel MOS transistor 42 is turned on, and the gate of the N-channel MOS transistor 43 is connected. In this case, the detection signal VC of “H” level is transmitted through the P-channel MOS transistor 42, and the N-channel MOS transistor 43 is turned on.

従って、電源端子２＿１から電源端子１＿１への電流経路が形成されることとなり、電源端子２＿１に印加されたＥＳＤサージによるサージ電流がＮチャネル型ＭＯＳトランジスタ４３を経由して基準電位（０Ｖ）にある電源端子１＿１に向けて流れる。このようにして、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合も、半導体集積回路１内の素子が保護される。 Therefore, a current path from the power supply terminal 2_1 to the power supply terminal 1_1 is formed, and the surge current due to the ESD surge applied to the power supply terminal 2_1 is at the reference potential (0 V) via the N-channel MOS transistor 43. It flows toward the power supply terminal 1_1. In this way, even when an ESD surge is applied to the power supply terminal 2_1 with the power supply terminal 1_1 set to the reference potential (0 V), the elements in the semiconductor integrated circuit 1 are protected.

次に、半導体集積回路１における通常の動作について説明する。通常の動作においては、例えば、電源端子１＿１に３．３Ｖの電圧が印加されるとともに、電源端子２＿１に１．２Ｖの電圧が印加されるというように、電源端子１＿１と電源端子２＿１とに異なる電位の電圧が印加される場合であっても、Ｐチャネル型ＭＯＳトランジスタ４１，４２のゲートには、それぞれ、３．３Ｖ，１．２Ｖが印加され、かつ、検出信号ＶＡ，ＶＢが０Ｖであるため、Ｐチャネル型ＭＯＳトランジスタ４１，４２はオフ状態であり、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電位が上昇することはない。従って、Ｎチャネル型ＭＯＳトランジスタ４３がオンして、電源端子１＿１から電源端子２＿１に向けてあるいは電源端子２＿１から電源端子１＿１に向けて常に一定の電流が流れるというようなことはない。 Next, a normal operation in the semiconductor integrated circuit 1 will be described. In a normal operation, for example, a voltage of 3.3 V is applied to the power supply terminal 1_1 and a voltage of 1.2 V is applied to the power supply terminal 2_1, so that the power supply terminal 1_1 and the power supply terminal 2_1 are different. Even when a potential voltage is applied, 3.3V and 1.2V are applied to the gates of the P-channel MOS transistors 41 and 42, respectively, and the detection signals VA and VB are 0V. Therefore, the P-channel MOS transistors 41 and 42 are in an off state, and the gate potential of the N-channel MOS transistor 43 does not increase. Therefore, the N-channel MOS transistor 43 is not turned on and a constant current does not always flow from the power supply terminal 1_1 to the power supply terminal 2_1 or from the power supply terminal 2_1 to the power supply terminal 1_1.

さらに、半導体集積回路１における電源投入時においても、電源端子１＿１と接地端子１＿２との間に３．３Ｖの電源が接続されるとともに、電源端子２＿１と接地端子２＿２との間に１．２Ｖの電源が接続された状態において、どちらの電源が先に投入されても、ＥＳＤ保護回路１０および３０のキャパシタと抵抗素子の接続点における電位は、電源投入時間よりも小さく設定されたこれら素子による時定数により‘Ｌ’レベルに維持される。従って、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電位が上昇することはなく、電源端子１＿１と電源端子２＿１間で電流が流れることはない。 Further, even when the semiconductor integrated circuit 1 is turned on, a 3.3V power supply is connected between the power supply terminal 1_1 and the ground terminal 1_2, and a 1.2V power supply is connected between the power supply terminal 2_1 and the ground terminal 2_2. No matter which power source is turned on in the state where the power source is connected, the potential at the connection point between the capacitor and the resistance element of the ESD protection circuits 10 and 30 is due to these elements set to be smaller than the power-on time. It is maintained at the “L” level by a constant. Therefore, the gate potential of the N-channel MOS transistor 43 does not increase, and no current flows between the power supply terminal 1_1 and the power supply terminal 2_1.

図５は、本発明の第２実施形態の半導体集積回路の構成を示す図である。 FIG. 5 is a diagram showing a configuration of a semiconductor integrated circuit according to the second embodiment of the present invention.

尚、図４に示す半導体集積回路１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。 The same components as those of the semiconductor integrated circuit 1 shown in FIG. 4 are denoted by the same reference numerals, and different points will be described.

図５に示す半導体集積回路２には、図４に示すＥＳＤ保護回路４０がＥＳＤ保護回路７０に置き換えられている。このＥＳＤ保護回路７０には、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子１＿２との間に配備された抵抗素子７１が備えられている。 In the semiconductor integrated circuit 2 shown in FIG. 5, the ESD protection circuit 40 shown in FIG. 4 is replaced with an ESD protection circuit 70. The ESD protection circuit 70 includes a resistance element 71 provided between the gate of the N-channel MOS transistor 43 and the ground terminal 1_2.

この半導体集積回路２では、図４に示す半導体集積回路１と同様に、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加された場合や、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合に、半導体集積回路２内の素子が保護されるとともに、通常動作時および電源投入時には抵抗素子７１を経由してＮチャネル型ＭＯＳトランジスタ４３のゲートに蓄積されている電荷が接地端子１＿２に逃げるため、通常動作時および電源投入時に、より確実にＮチャネル型ＭＯＳトランジスタ４３をオフ状態に維持させることができる。 In the semiconductor integrated circuit 2, as in the semiconductor integrated circuit 1 shown in FIG. 4, when the power supply terminal 2_1 is set to the reference potential (0V) and an ESD surge is applied to the power supply terminal 1_1, the power supply terminal 1_1 is set to the reference potential ( 0V), when an ESD surge is applied to the power supply terminal 2_1, the elements in the semiconductor integrated circuit 2 are protected, and the N-channel MOS transistor 43 passes through the resistance element 71 during normal operation and when the power is turned on. Since the charge accumulated in the gate of the transistor escapes to the ground terminal 1_2, the N-channel MOS transistor 43 can be more reliably maintained in the OFF state during normal operation and when the power is turned on.

尚、ここでは、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子１＿２との間に抵抗素子７１を配備した例で説明したが、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子２＿２との間に抵抗素子７１を配備してもよい。 Here, the example in which the resistance element 71 is provided between the gate of the N-channel MOS transistor 43 and the ground terminal 1_2 has been described. However, a resistor is provided between the gate of the N-channel MOS transistor 43 and the ground terminal 2_2. An element 71 may be provided.

尚、上述した実施形態では、第１高電位側端子に供給される通常の電圧として３．３Ｖの電圧の例と、第２高電位側端子に供給される通常の電圧として１．２Ｖの電圧の例とを説明したが、本発明にいう、第１の電源および第２の電源は、通常電圧として上記電圧を出力するものに限られず、互いに異なる電圧であれば、上記電圧と異なる電圧を出力するものであってもよい。 In the above-described embodiment, an example of a voltage of 3.3 V as a normal voltage supplied to the first high potential side terminal and a voltage of 1.2 V as a normal voltage supplied to the second high potential side terminal. However, the first power supply and the second power supply referred to in the present invention are not limited to those that output the voltage as a normal voltage. It may be output.

１，２，１００，２００半導体集積回路
１＿１，２＿１，２０１，２０２電源端子
１＿２，２＿２接地端子
１０，２０，３０，４０，７０ＥＳＤ保護回路
１１，２１，２２，３１ダイオード
１２，３２キャパシタ
１３，３３，７１抵抗素子
１４，１５，３４，３５，５０，６０インバータ
１６，３６，４３，５２，６２Ｎチャネル型ＭＯＳトランジスタ
４１，４２，５１，６１Ｐチャネル型ＭＯＳトランジスタ
２０３入力端子
２０４保護回路（ダイオード）
２０５寄生ＭＯＳＦＥＴ
２０６，２０７ＭＯＳＦＥＴ 1, 2, 100, 200 Semiconductor integrated circuit 1_1, 2, _1, 201, 202 Power supply terminal 1_2, 2_2 Ground terminal 10, 20, 30, 40, 70 ESD protection circuit 11, 1, 22, 22, 31 Diode 12, 32 Capacitor 13, 33, 71 Resistance element 14, 15, 34, 35, 50, 60 Inverter 16, 36, 43, 52, 62 N-channel MOS transistor 41, 42, 51, 61 P-channel MOS transistor 203 Input terminal 204 Protection circuit ( diode)
205 Parasitic MOSFET
206,207 MOSFET

Claims

A first power source is connected between the first high potential side terminal and the first low potential side terminal to receive power from the first power source, and the second high potential side terminal and the second low potential side A semiconductor integrated circuit which is connected to a terminal and connected to a second power supply and operates by receiving power from the second power supply;
A first detection circuit for detecting an overvoltage pulse input to the first high potential side terminal and outputting a first detection signal; and receiving an output of the first detection signal from the first detection circuit. A first protection circuit having a first short circuit that short-circuits between the first high potential side terminal and the first low potential side terminal;
A second detection circuit for detecting an overvoltage pulse input to the second high potential side terminal and outputting a second detection signal; and receiving an output of the second detection signal from the second detection circuit. A second protection circuit having a second short circuit that short-circuits between the second high potential side terminal and the second low potential side terminal; and
A third detection circuit that outputs a third detection signal when one of the first detection signal from the first detection circuit and the second detection signal from the second detection circuit is output. And a third protection circuit having a third short circuit that receives the third detection signal from the third detection circuit and short-circuits between the first high potential side terminal and the second high potential side terminal. A semiconductor integrated circuit characterized by the above.

The third detection circuit comprises:
A first P-channel MOS transistor having a gate connected to the second high potential side terminal and the first detection signal supplied to the drain;
The gate is connected to the first high potential side terminal, the second detection signal is supplied to the drain, and the source is connected to the source of the first P-channel MOS transistor to thereby supply the third detection signal. A second P-channel MOS transistor serving as an output node of
The third short circuit has a gate connected to a source of the first P-channel MOS transistor and a source of the second P-channel MOS transistor, and is connected to the first high potential side terminal and the second high potential side terminal. 2. The semiconductor integrated circuit according to claim 1, comprising an N-channel MOS transistor having a drain and a source connected to each other.