JP2010268270A - Pulse generation circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To normally restart a pulse generation operation even when power is turned on again immediately after the power is turned off. <P>SOLUTION: In this pulse generation circuit, a Set terminal and a Reset terminal of a first D flip-flop circuit 11 are connected to the ground or power source through capacitors C11, C12, respectively; first resistors R11, R12 are connected between a Q Output terminal and the Set terminal and between a Q-bar Output terminal and the Reset terminal of the first D flip-flop circuit 11, respectively; and a second resistor RG is connected between any of the Set terminal, the Reset terminal, the Q Output terminal and the Q-bar Output terminal and the ground. The Q Output terminal of the first D flip-flop circuit 11 is connected to a Clock terminal of a second D flip-flop circuit 20; a Data terminal and a Set terminal of the second D flip flop circuit 20 are connected to the power source; and a third resistor R2 is connected between a Q-bar Output terminal and a Reset terminal of the second D flip-flop circuit 20. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、Ｄフリップフロップ回路を用いてパルス信号を生成するパルス発生回路に関する。   The present invention relates to a pulse generation circuit that generates a pulse signal using a D flip-flop circuit.

図３はＤフリップフロップ回路を用いたパルス発生回路であり、図４はＤフリップフロップ回路の真理値表である。パルス発生回路１０は、Ｄフリップフロップ回路１１のセット（Set)とリセット(Reset)を一定周期で制御してパルス信号を作り出している。すなわち、Ｑ出力を抵抗Ｒ１１経由でセット端子に入力する一方、Ｑバー出力（Ｑ出力とは逆の論理値）を抵抗Ｒ１２経由でリセット端子に入力している。抵抗Ｒ１１、Ｒ１２に対してダイオードが並列接続され、セット端子及びリセット端子はコンデンサＣ１１,Ｃ１２を介してグラウンド（又は電源）に接続されている。なお、クロック端子(Clock)とデータ端子(Data)とはグラウンド（又は電源）に接続されている。   FIG. 3 is a pulse generation circuit using a D flip-flop circuit, and FIG. 4 is a truth table of the D flip-flop circuit. The pulse generation circuit 10 generates a pulse signal by controlling the set and reset of the D flip-flop circuit 11 at a constant period. That is, the Q output is input to the set terminal via the resistor R11, while the Q bar output (logical value opposite to the Q output) is input to the reset terminal via the resistor R12. A diode is connected in parallel to the resistors R11 and R12, and a set terminal and a reset terminal are connected to the ground (or power supply) via the capacitors C11 and C12. The clock terminal (Clock) and the data terminal (Data) are connected to the ground (or power supply).

以上のように構成されたパルス発生回路は、図４の真理値表に示すように、例えばＤフリップフロップ回路１１のセット端子がＬ、リセット端子がＨになると、Ｑ出力がＨ、Ｑバー出力がＬとなるが、Ｑ出力（Ｈ）がセット端子に入力してＬに変化し、Ｑバー出力（Ｌ）がセット端子に入力してＨに変化する。セット端子がＨ、リセット端子がＬに変化すると、Ｑ出力がＬ、Ｑバー出力がＨとなるので、再びセット端子がＬ、リセット端子がＨになり、Ｑ出力がＨ、Ｑバー出力がＬとなる。このように、電源投入によりＱ出力がＨとＬを繰り返すことから、Ｄフリップフロップ回路１１を用いることでパルス信号を容易に生成することができる。   As shown in the truth table of FIG. 4, the pulse generation circuit configured as described above is configured such that, for example, when the set terminal of the D flip-flop circuit 11 is L and the reset terminal is H, the Q output is H and the Q bar output. However, the Q output (H) is input to the set terminal and changes to L, and the Q bar output (L) is input to the set terminal and changes to H. When the set terminal changes to H and the reset terminal changes to L, the Q output becomes L and the Q bar output becomes H. Therefore, the set terminal becomes L, the reset terminal becomes H again, the Q output becomes H, and the Q bar output becomes L. It becomes. As described above, since the Q output repeats H and L when the power is turned on, the pulse signal can be easily generated by using the D flip-flop circuit 11.

図３に示すパルス発生回路１０では、抵抗Ｒ１１，Ｒ１２及びコンデンサＣ１１、Ｃ１２によりパルス信号の周期を調整し、抵抗Ｒ１１，Ｒ１２と並列に接続されたダイオードＤ１１、Ｄ１２を接続することで、Ｑ出力、Ｑバー出力を抵抗Ｒ１１，Ｒ１２を介さずに瞬時にリセット端子、セット端子に入力することができる。   In the pulse generation circuit 10 shown in FIG. 3, the period of the pulse signal is adjusted by the resistors R11 and R12 and the capacitors C11 and C12, and the diodes D11 and D12 connected in parallel with the resistors R11 and R12 are connected, so that the Q output The Q bar output can be instantaneously input to the reset terminal and the set terminal without going through the resistors R11 and R12.

特開２００６−２３８５２７号公報JP 2006-238527 A

ところで、Ｄフリップフロップ回路１１を用いてパルス発生回路を構成した場合、図４に示すようにセット端子及びリセット端子が同時にＬになると、Ｑ出力、Ｑバー出力が同時にＨになる状態が発生する。例えば、Ｄフリップフロップ回路１１の電源をオフした直後に電源再投入した場合、再投入タイミングによってはセット端子及びリセット端子が同時にＬになり、Ｑ出力及びＱバー出力が同時にＨになる。Ｑ出力及びＱバー出力のＨがセット端子及びリセット端子に伝わると、図４に示すようにＱ出力及びＱバー出力がＬ又はＨのまま変化しなくなる。この状態はコンデンサＣ１１、Ｃ１２の自然放電が完了するまで維持するので、自然放電が完了するまではパルス発生動作を開始できないといった問題があった。   By the way, when the pulse generation circuit is configured using the D flip-flop circuit 11, when the set terminal and the reset terminal are simultaneously set to L as shown in FIG. 4, the Q output and the Q bar output are simultaneously set to H. . For example, when the power is turned on again immediately after the D flip-flop circuit 11 is turned off, the set terminal and the reset terminal become L at the same time and the Q output and the Q bar output become H at the same time depending on the power-on timing. When H of the Q output and the Q bar output is transmitted to the set terminal and the reset terminal, the Q output and the Q bar output remain L or H as shown in FIG. Since this state is maintained until the natural discharge of the capacitors C11 and C12 is completed, there is a problem that the pulse generation operation cannot be started until the natural discharge is completed.

本発明は、かかる点に鑑みてなされたものであり、電源オフした直後にＱ出力及びＱバー出力が同時にＬ又はＨ状態になることを防止でき、電源オフした直後に電源を再投入しても正常にパルス生成動作を再開できるパルス発生回路を提供することを目的とする。   The present invention has been made in view of the above points, and can prevent the Q output and the Q bar output from being simultaneously in the L or H state immediately after the power is turned off. The power is turned on again immediately after the power is turned off. Another object of the present invention is to provide a pulse generation circuit that can resume the pulse generation operation normally.

本発明のパルス発生回路は、第１のＤフリップフロップ回路のセット端子及びリセット端子をそれぞれコンデンサを介してグラウンド又は電源に接続し、前記第１のＤフリップフロップ回路のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ第１の抵抗を接続し、前記セット端子、リセット端子、Ｑ出力端子又はＱバー出力端子のうちのいずれかの端子とグラウンド間に第２の抵抗を接続したことを特徴とする。   In the pulse generation circuit of the present invention, the set terminal and the reset terminal of the first D flip-flop circuit are connected to the ground or the power source through the capacitors, respectively, and between the Q output terminal and the set terminal of the first D flip-flop circuit. A first resistor is connected between the Q bar output terminal and the reset terminal, and a second resistor is connected between any one of the set terminal, the reset terminal, the Q output terminal or the Q bar output terminal and the ground. It is connected.

この構成によれば、Ｄフリップフロップ回路のセット端子、リセット端子、Ｑ出力端子又はＱバー出力端子のうちのいずれかの端子とグラウンド間に第２の抵抗を接続したことにより、電源をオフした際に第２の抵抗に接続されているいずれかの端子に蓄積されている電荷が第２の抵抗を介して、自然放電に比べて短時間で放電される。したがって、電源オフした際に、セット端子及びリセット端子が同時にＬになったり、Ｑ出力及びＱバー出力が同時にＨになったりする現象を防止でき、再起動できるまでの回復時間を大幅に短くできる。   According to this configuration, the power is turned off by connecting the second resistor between any one of the set terminal, reset terminal, Q output terminal or Q bar output terminal of the D flip-flop circuit and the ground. At this time, the electric charge stored in one of the terminals connected to the second resistor is discharged through the second resistor in a shorter time than natural discharge. Therefore, when the power is turned off, it is possible to prevent the phenomenon that the set terminal and the reset terminal become L at the same time, and the Q output and the Q bar output become H at the same time, and the recovery time until restart can be greatly shortened. .

また本発明は、上記パルス発生回路において、前記第１のＤフリップフロップ回路のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ接続された前記各第１の抵抗に対してダイオードをそのカソードを前記セット端子又はリセット端子側に向けて並列接続したことを特徴とする。   According to the present invention, in the pulse generation circuit, the first resistors connected between the Q output terminal and the set terminal and between the Q bar output terminal and the reset terminal of the first D flip-flop circuit, respectively. A diode is connected in parallel with its cathode facing the set terminal or reset terminal.

この構成により、Ｑ出力がダイオードを経由して瞬時にセット端子へ伝えられると共に、Ｑバー出力がダイオードを経由して瞬時にリセット端子へ伝えられるので、第１のＤフリップフロップ回路のＱ出力であるパルス波形として立ち上がり及び立下りが鋭角な矩形波を形成できる。   With this configuration, since the Q output is instantaneously transmitted to the set terminal via the diode, and the Q bar output is instantaneously transmitted to the reset terminal via the diode, the Q output of the first D flip-flop circuit is A rectangular wave with sharp rising and falling edges can be formed as a certain pulse waveform.

また本発明は、上記パルス発生回路において、前記第１のＤフリップフロップ回路のＱ出力端子を第２のＤフリップフロップ回路のクロック端子に接続し、前記第２のＤフリップフロップ回路のデータ端子及びセット端子を電源に接続し、前記第２のＤフリップフロップ回路のＱバー出力端子とリセット端子間に第３の抵抗を接続したことを特徴とする。   According to the present invention, in the pulse generation circuit, the Q output terminal of the first D flip-flop circuit is connected to the clock terminal of the second D flip-flop circuit, the data terminal of the second D flip-flop circuit, and The set terminal is connected to a power source, and a third resistor is connected between the Q-bar output terminal and the reset terminal of the second D flip-flop circuit.

この構成により、第１のＤフリップフロップ回路のＱ出力であるパルス信号の立ち上がりに同期して、第２のＤフリップフロップ回路のＱ出力端子から第３の抵抗に応じたパルス幅のパルス信号が出力される。   With this configuration, a pulse signal having a pulse width corresponding to the third resistor is output from the Q output terminal of the second D flip-flop circuit in synchronization with the rise of the pulse signal that is the Q output of the first D flip-flop circuit. Is output.

上記パルス発生回路において、前記第１のＤフリップフロップ回路のクロック端子及びデータ端子を、グラウンド又は電源に接続してもよい。これにより、安定した動作を実現できる。   In the pulse generation circuit, a clock terminal and a data terminal of the first D flip-flop circuit may be connected to a ground or a power supply. Thereby, stable operation can be realized.

本発明のパルス発生回路によれば、電源オフした直後にＱ出力及びＱバー出力が同時にＬ又はＨ状態になることを防止でき、電源オフした直後に電源を再投入しても正常にパルス生成動作を再開できる。   According to the pulse generation circuit of the present invention, it is possible to prevent the Q output and the Q bar output from being simultaneously in the L or H state immediately after the power is turned off. Even if the power is turned on immediately after the power is turned off, the pulse is generated normally. Operation can be resumed.

本発明の実施の形態に係るパルス発生回路の回路構成図である。It is a circuit block diagram of the pulse generation circuit which concerns on embodiment of this invention. 第１及び第２のＤフリップフロップ回路の出力波形図である。It is an output waveform diagram of the first and second D flip-flop circuits. Ｄフリップフロップ回路を用いたパルス発生回路である。This is a pulse generation circuit using a D flip-flop circuit. Ｄフリップフロップ回路の真理値表を示す図である。It is a figure which shows the truth table of D flip-flop circuit.

以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図１は本発明の実施の形態に係るパルス発生回路の回路構成図である。なお、図３に示すパルス発生回路と同一部分には同一符号を付しているが、Ｄフリップフロップ回路１１は後述する第２のＤフリップフロップ回路と区別するため第１のＤフリップフロップ回路と呼ぶこととする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a circuit configuration diagram of a pulse generation circuit according to an embodiment of the present invention. The same parts as those of the pulse generation circuit shown in FIG. 3 are denoted by the same reference numerals, but the D flip-flop circuit 11 is different from the first D flip-flop circuit to distinguish it from a second D flip-flop circuit described later. I will call it.

本実施の形態に係るパルス発生回路は、第１のＤフリップフロップ回路１１と第２のＤフリップフロップ回路２０とを備えて構成される。第１のＤフリップフロップ回路１１のＱ出力端子を放電回路２１に接続している。放電回路２１は、第１のＤフリップフロップ回路１１のＱ出力端子とグラウンドとの間に接続された接地抵抗ＲＧで構成されている。接地抵抗ＲＧの大きさは、電源オフ時におけるＱ出力端子の放電時間と消費電流との関係で適宜定める。抵抗値が小さいほど放電時間が短くなるが、消費電流が増大する。第１のＤフリップフロップ回路１１のＱ出力端子は第２のＤフリップフロップ回路２０のクロック(Clock)端子に接続される。第２のＤフリップフロップ回路２０は、Ｑバー出力端子がリ抵抗Ｒ２を介してリセット端子に接続されており、データ端子とセット端子とが電源電圧Ｖｃｃを供給する電源部に接続されている。   The pulse generation circuit according to the present embodiment is configured to include a first D flip-flop circuit 11 and a second D flip-flop circuit 20. The Q output terminal of the first D flip-flop circuit 11 is connected to the discharge circuit 21. The discharge circuit 21 includes a ground resistor RG connected between the Q output terminal of the first D flip-flop circuit 11 and the ground. The size of the grounding resistor RG is appropriately determined by the relationship between the discharge time of the Q output terminal and the current consumption when the power is off. The smaller the resistance value, the shorter the discharge time, but the current consumption increases. The Q output terminal of the first D flip-flop circuit 11 is connected to the clock terminal of the second D flip-flop circuit 20. The second D flip-flop circuit 20 has a Q-bar output terminal connected to a reset terminal via a re-resistor R2, and a data terminal and a set terminal connected to a power supply unit that supplies a power supply voltage Vcc.

次に、本実施の形態に係るパルス発生回路でのパルス信号の生成動作について説明する。
第１及び第２のＤフリップフロップ回路１１、２０に供給する電源をオンすると、第１のＤフリップフロップ回路１１においては、リセット端子とセット端子のＨ，Ｌの状態に対応したＱ出力、Ｑバー出力が現れ、Ｑ出力がセット端子へ伝えられ、Ｑバー出力がリセットセット端子へ伝えられる。以降は電源をオフするまで、第１のＤフリップフロップ回路１１のＱ出力及びＱバー出力が相補的にＨ又はＬの状態を交互に繰り返す。第１のＤフリップフロップ回路１１のＱ出力がＬからＨとなるタイミングでパルス信号ａが立ち上がり、第１のＤフリップフロップ回路１１のＱ出力がＨからＬとなるタイミングでパルス信号ａが立ち下がる。パルス信号ａの周期ｔは抵抗Ｒ１１及びコンデンサＣ１１、抵抗Ｒ１２及びコンデンサＣ１２の時定数によって決まる。例えば、図２（ａ）に示すように周期ｔ＝３００ｎｓ、パルス幅１５０ｎｓのパルス信号をＱ出力端子から第２のＤフリップフロップ回路２０に対して出力する。 Next, a pulse signal generation operation in the pulse generation circuit according to this embodiment will be described.
When the power to be supplied to the first and second D flip-flop circuits 11 and 20 is turned on, the first D flip-flop circuit 11 has Q outputs corresponding to the H and L states of the reset terminal and the set terminal, Q Bar output appears, Q output is transmitted to the set terminal, and Q bar output is transmitted to the reset set terminal. Thereafter, until the power is turned off, the Q output and the Q bar output of the first D flip-flop circuit 11 are alternately and repeatedly alternated between the H and L states. The pulse signal a rises when the Q output of the first D flip-flop circuit 11 changes from L to H, and the pulse signal a falls when the Q output of the first D flip-flop circuit 11 changes from H to L. . The period t of the pulse signal a is determined by the time constants of the resistor R11, the capacitor C11, the resistor R12, and the capacitor C12. For example, as shown in FIG. 2A, a pulse signal having a period t = 300 ns and a pulse width of 150 ns is output from the Q output terminal to the second D flip-flop circuit 20.

第２のＤフリップフロップ回路２０では、電源電圧Ｖｃｃが印加されるセット端子及びデータ端子はＨに維持され、パルス信号ａがクロック端子に入力する。例えば、図４の真理値表に示すように、第２のＤフリップフロップ回路２０のセット端子がＨ、リセット端子がＬの場合は、Ｑ出力がＬ、Ｑバー出力がＨとなる。そのＱバー出力が抵抗Ｒ２を介してリセット端子に入力され、リセット端子がＨとなる。この状態でクロック端子がローレベルからハイレベルに変化すると、Ｑ出力がＨ、Ｑバー出力がＬとなる。Ｑバー出力（Ｌ）はリセット端子に伝えられる結果、Ｑ出力がＬに変わる。クロック端子がローレベルからハイレベルに変化するまでこの状態を維持する。したがって、クロック端子に印加するパルス信号ａが立ち上がるたびに、Ｑ出力がＨとなり、Ｑバー出力がリセット端子に伝えられるとＬとなる。よって、図２（ｂ）に示すように、第１のＤフリップフロップ回路１１から出力されるパルス信号ａの立ち上がりタイミングに同期した周期ｔのパルス信号ｂが第２のＤフリップフロップ回路２０のＱ出力となる。パルス信号ｂのパルス幅は抵抗Ｒ２に応じて決まる。   In the second D flip-flop circuit 20, the set terminal and the data terminal to which the power supply voltage Vcc is applied are maintained at H, and the pulse signal a is input to the clock terminal. For example, as shown in the truth table of FIG. 4, when the set terminal of the second D flip-flop circuit 20 is H and the reset terminal is L, the Q output is L and the Q bar output is H. The Q bar output is input to the reset terminal via the resistor R2, and the reset terminal becomes H. When the clock terminal changes from the low level to the high level in this state, the Q output becomes H and the Q bar output becomes L. As a result of the Q bar output (L) being transmitted to the reset terminal, the Q output is changed to L. This state is maintained until the clock terminal changes from low level to high level. Therefore, whenever the pulse signal a applied to the clock terminal rises, the Q output becomes H, and when the Q bar output is transmitted to the reset terminal, it becomes L. Therefore, as shown in FIG. 2B, the pulse signal b having a period t synchronized with the rising timing of the pulse signal a output from the first D flip-flop circuit 11 is changed to the Q of the second D flip-flop circuit 20. Output. The pulse width of the pulse signal b is determined according to the resistor R2.

以上のように構成されたパルス発生回路では、動作停止状態となる電源オフ直後に第１のＤフリップフロップ回路１１のＱ出力端子及びセット端子に蓄積されている電荷が放電回路２１により直接放電される。すなわち、第１のＤフリップフロップ回路１１のＱ出力端子は接地抵抗ＲＧを介して直接グラウンドに接続されているので、Ｑ出力端子に蓄積された電荷は接地抵抗ＲＧを介して短時間（自然放電に比べて十分に短い時間）で放電される。同様に、第１のＤフリップフロップ回路１１のセット端子は抵抗Ｒ１１及び接地抵抗ＲＧを介して直接グラウンドに接続されているので、セット端子に蓄積された電荷は接地抵抗ＲＧを介して直接放電される。よって、第１のＤフリップフロップ回路１１に供給されていた電源がオフした際に、Ｑ出力端子に蓄積された電荷は接地抵抗ＲＧを介して直接放電されるので、電源オフ時に第１のＤフリップフロップ回路１１のＱ出力とＱバー出力とが同時にＨになることを防止できる。したがって、第１のＤフリップフロップ回路１１に電源オフ時に蓄積されている電荷の自然放電を待たずに電源再投入してパルス生成動作を再開することができ、回復時間を短縮することができる。   In the pulse generation circuit configured as described above, the charge accumulated in the Q output terminal and the set terminal of the first D flip-flop circuit 11 is directly discharged by the discharge circuit 21 immediately after the power supply is turned off. The That is, since the Q output terminal of the first D flip-flop circuit 11 is directly connected to the ground via the ground resistor RG, the electric charge accumulated in the Q output terminal is short-time (natural discharge) via the ground resistor RG. The battery is discharged in a sufficiently short time). Similarly, since the set terminal of the first D flip-flop circuit 11 is directly connected to the ground through the resistor R11 and the ground resistor RG, the electric charge accumulated in the set terminal is directly discharged through the ground resistor RG. The Therefore, when the power supplied to the first D flip-flop circuit 11 is turned off, the electric charge stored in the Q output terminal is directly discharged through the ground resistor RG. It is possible to prevent the Q output and the Q bar output of the flip-flop circuit 11 from simultaneously becoming H. Therefore, it is possible to restart the pulse generation operation by restarting the power supply without waiting for the spontaneous discharge of the charge accumulated in the first D flip-flop circuit 11 when the power is turned off, and the recovery time can be shortened.

以上の説明では、第１のＤフリップフロップ回路１１のＱ出力端子及びセット端子に放電回路２１を接続しているが、第１のＤフリップフロップ回路１１のＱバー出力端子及び又はリセット端子に放電回路２１を接続した構成としても良い。このような接続とした場合は、第１のＤフリップフロップ回路１１の電源オフ時に、Ｑバー出力端子及び又はリセット端子に蓄積された電荷は接地抵抗ＲＧを介して直接放電されるので、電源オフ時に第１のＤフリップフロップ回路１１のＱ出力とＱバー出力とが同時にＨになることを防止できる。   In the above description, the discharge circuit 21 is connected to the Q output terminal and the set terminal of the first D flip-flop circuit 11, but the Q bar output terminal and / or the reset terminal of the first D flip-flop circuit 11 is discharged. The circuit 21 may be connected. In such a connection, when the power of the first D flip-flop circuit 11 is turned off, the charge stored in the Q bar output terminal and / or the reset terminal is directly discharged through the ground resistor RG. Sometimes it is possible to prevent the Q output and Q bar output of the first D flip-flop circuit 11 from being simultaneously H.

また、第１のＤフリップフロップ回路１１のＱ出力端子又はセット端子のいずれか一方だけを放電回路２１を接続する構成としても良く、またＱバー出力端子又はリセット端子のいずれか一方だけを放電回路２１に接続する構成としても良い。   Alternatively, only one of the Q output terminal and the set terminal of the first D flip-flop circuit 11 may be connected to the discharge circuit 21, and only one of the Q bar output terminal and the reset terminal may be connected to the discharge circuit. It is good also as a structure connected to 21. FIG.

本発明は、Ｄフリップフロップ回路を用いてパルス信号を生成する各種のパルス発生回路に適用可能である。   The present invention can be applied to various pulse generation circuits that generate a pulse signal using a D flip-flop circuit.

１１ 第１のＤフリップフロップ回路
２０ 第２のＤフリップフロップ回路
２１ 放電回路
ＲＧ 接地抵抗
Ｒ１１、Ｒ１２、Ｒ２ 抵抗
Ｄ１１，Ｄ１２ ダイオード



DESCRIPTION OF SYMBOLS 11 1st D flip-flop circuit 20 2nd D flip-flop circuit 21 Discharge circuit RG Ground resistance R11, R12, R2 Resistance D11, D12 Diode



Claims (4)

第１のＤフリップフロップ回路のセット端子及びリセット端子をそれぞれコンデンサを介してグラウンド又は電源に接続し、前記第１のＤフリップフロップ回路のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ第１の抵抗を接続し、前記セット端子、リセット端子、Ｑ出力端子又はＱバー出力端子のうちのいずれかの端子とグラウンド間に第２の抵抗を接続したことを特徴とするパルス発生回路。   A set terminal and a reset terminal of the first D flip-flop circuit are respectively connected to a ground or a power source via a capacitor, and between the Q output terminal and the set terminal of the first D flip-flop circuit and a Q bar output terminal and a reset terminal. And a first resistor connected between them, and a second resistor connected between the set terminal, reset terminal, Q output terminal or Q bar output terminal and ground. Generation circuit. 前記第１のＤフリップフロップ回路のＱ出力端子とセット端子間及びＱバー出力端子とリセット端子間にそれぞれ接続された前記各第１の抵抗に対してダイオードをそのカソードを前記セット端子又はリセット端子側に向けて並列接続したことを特徴とする請求項１記載のパルス発生回路。   A diode is connected to each of the first resistors connected between the Q output terminal and the set terminal and between the Q bar output terminal and the reset terminal of the first D flip-flop circuit. 2. The pulse generation circuit according to claim 1, wherein the pulse generation circuit is connected in parallel toward the side. 前記第１のＤフリップフロップ回路のＱ出力端子を第２のＤフリップフロップ回路のクロック端子に接続し、前記第２のＤフリップフロップ回路のデータ端子及びセット端子を電源に接続し、前記第２のＤフリップフロップ回路のＱバー出力端子とリセット端子間に第３の抵抗を接続したことを特徴とする請求項１又は請求項２記載のパルス発生回路。   The Q output terminal of the first D flip-flop circuit is connected to the clock terminal of the second D flip-flop circuit, the data terminal and the set terminal of the second D flip-flop circuit are connected to a power source, and the second 3. The pulse generation circuit according to claim 1, wherein a third resistor is connected between the Q bar output terminal and the reset terminal of the D flip-flop circuit. 前記第１のＤフリップフロップ回路のクロック端子及びデータ端子を、グラウンド又は電源に接続したことを特徴とする請求項１から請求項３のいずれかに記載のパルス発生回路。

4. The pulse generation circuit according to claim 1, wherein a clock terminal and a data terminal of the first D flip-flop circuit are connected to a ground or a power supply.

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CN106404157A (en) * 2016-11-02 2017-02-15 成都前锋电子仪器有限责任公司 Low power consumption vibration detection circuit

Cited By (1)

* Cited by examiner, † Cited by third party
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CN106404157A (en) * 2016-11-02 2017-02-15 成都前锋电子仪器有限责任公司 Low power consumption vibration detection circuit

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