JP2010251800A - Method of manufacturing solid-state imaging device - Google Patents
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Abstract
Description
本発明は、固体撮像装置の製造方法に関する。より詳細には、本発明は、電荷転送を効率的に行うことができるCMOS型の固体撮像装置の製造方法に関する。 The present invention relates to a method for manufacturing a solid-state imaging device. More specifically, the present invention relates to a method for manufacturing a CMOS type solid-state imaging device capable of efficiently performing charge transfer.
近年、携帯電話等のモバイル機器は多機能化の一途を辿っており、なかでも動画や静止画像を手軽に撮影することができるカメラ付きの携帯電話は、ユーザの嗜好を反映して広く普及している。そのようなモバイル機器は、長時間の使用に耐えられるように省電力化する必要があり、搭載されるカメラ（以下、撮像素子という）としても、CCDと比較して低消費電力化に適したCMOSイメージセンサを採用するのが好ましい。そのCMOSイメージセンサは、消費電力が低いというほかに、周辺回路を形成するのに必要なCMOSプロセスと両立して作製できるので安価という利点も有する。 In recent years, mobile devices such as mobile phones have become more and more multifunctional, and mobile phones with cameras that can easily shoot movies and still images are widely used reflecting user preferences. ing. Such a mobile device needs to save power so that it can withstand long-term use, and the mounted camera (hereinafter referred to as an image sensor) is also suitable for low power consumption compared to a CCD. It is preferable to employ a CMOS image sensor. In addition to low power consumption, the CMOS image sensor has the advantage of being inexpensive because it can be manufactured in a manner compatible with the CMOS process necessary for forming the peripheral circuit.
CMOSイメージセンサの構造には幾つかのタイプがあるが、その一例が特許文献１の図１に開示されている。その構造によれば、フォトダイオードで発生した電子が転送ゲートの下を通って浮遊不純物拡散領域に転送され、該浮遊不純物拡散領域の電荷量が駆動トランジスタにおいて電圧に変換されて、その電圧が信号電圧として外部に出力される。 There are several types of CMOS image sensor structures, and an example is disclosed in FIG. According to the structure, electrons generated in the photodiode are transferred to the floating impurity diffusion region under the transfer gate, the charge amount of the floating impurity diffusion region is converted into a voltage in the driving transistor, and the voltage is It is output to the outside as a voltage.
CMOSイメージセンサは、低電圧化が進んでも電荷転送効率が低下しないようにする必要がある。この点に鑑み、特許文献１では、その図６に示されるように、転送ゲートを浮遊不純物拡散領域上にまで延在させ、それにより転送ゲートと浮遊不純物拡散領域との容量結合を大きくしている。このようにすると、転送ゲートのチャネルがオンしたとき、上記の容量結合によって浮遊不純物拡散領域の電位が転送ゲートの正電位に引き上げられ、転送ゲートのチャネルから浮遊不純物拡散領域に電子が効率良く転送されることになる。
In the CMOS image sensor, it is necessary to prevent the charge transfer efficiency from being lowered even when the voltage is lowered. In view of this point, in
また、特許文献２では、その図１に示されるように、転送ゲートのチャネルとなるシリコン基板の表層の導電性をN型にすることにより、そのチャネルと浮遊不純物拡散領域とを同じ導電型にして、転送ゲートから浮遊不純物拡散領域へ電荷がスムーズに転送されるようにしている。
In
この他に、本発明に関連する技術が特許文献３〜５にも開示される。
In addition, techniques related to the present invention are also disclosed in
ところが、上記の特許文献１では、転送ゲートを浮遊不純物拡散領域上にまで延在させる構造を開示するに留まり、そのような構造を実現する方法について見出していない。
However, the
一方、特許文献２では、転送ゲートの下のシリコン基板の導電性が全てN型にされているため、転送ゲートのチャネルがオンし易くなり、フォトダイオードに蓄積されている電子が転送ゲートを通って浮遊不純物拡散領域に溢れ出し易くなる。こうなると、フォトダイオードに蓄積することができる電子の量が減り、その電子量を電圧に変換した信号電圧値も小さくなるので、該信号電圧値とノイズ電圧値との比（S/N比）が小さくなって、撮像装置の雑音が大きくなる恐れがある。
On the other hand, in
本発明の目的は、フォトダイオードから浮遊不純物拡散領域への電荷転送を効率良く行うことができる固体撮像装置の製造方法を提供することにある。 An object of the present invention is to provide a method for manufacturing a solid-state imaging device capable of efficiently transferring charges from a photodiode to a floating impurity diffusion region.
本発明の第１の観点によれば、半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、前記第１レジストパターンを除去する工程と、前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、前記第２レジストパターンを除去する工程と、前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程とを有する固体撮像装置の製造方法が提供される。 According to a first aspect of the present invention, a step of forming a first insulating film on a semiconductor substrate and a transfer gate and a gate electrode of a reset transistor are formed on the first insulating film with a space therebetween. And forming a first resist pattern having a first window through which a first side surface of the transfer gate and a second side surface of the gate electrode facing the first side surface are exposed. Forming a floating impurity diffusion region in a surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the semiconductor substrate through the first window; A step of removing one resist pattern; and a second resist pattern having a second window exposing the first side surface of the transfer gate after removing the first resist pattern and covering the second side surface of the gate electrode Forming a high concentration region in the floating impurity diffusion region by introducing an impurity into a surface layer of the semiconductor substrate through a second window of the second resist pattern; Removing the second resist pattern; forming a photodiode on a surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate; A step of introducing an impurity into a surface layer of the semiconductor substrate on a side of the fourth side surface opposite to the second side surface of the side surface of the gate electrode to form a drain region of the reset transistor. A method for manufacturing an imaging device is provided.
本発明の第２の観点によれば、半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、前記レジストパターンを除去する工程と、前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程とを有する固体撮像装置の製造方法が提供される。 According to a second aspect of the present invention, a step of forming an insulating film on a semiconductor substrate, a step of forming a transfer gate and a gate electrode of a reset transistor at an interval on the insulating film, Forming a resist pattern having a window exposing the first side surface of the transfer gate and the second side surface of the gate electrode facing the first side surface; and through the window, the semiconductor A step of forming a floating impurity diffusion region in the surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the substrate; and a shadow of the window of the resist pattern By implanting impurities into the surface layer of the semiconductor substrate through the window while tilting the semiconductor substrate in a direction appearing from the second side surface, Forming a photodiode region on the surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate; Forming a drain region of the reset transistor by introducing an impurity into a surface layer of the semiconductor substrate on a side of the fourth side surface opposite to the second side surface of the side surface of the gate electrode; There is provided a method for manufacturing a solid-state imaging device.
上記した本発明の第１の観点によれば、浮遊不純物拡散領域に高濃度領域を形成するので、高濃度領域内の不純物が転送ゲートの下方の半導体基板に拡散し、浮遊不純物拡散領域と転送ゲートとの間に大きなオーバーラップ容量を作り出すことができ、電荷転送効率が向上された固体撮像装置を製造することができる。 According to the first aspect of the present invention described above, since the high concentration region is formed in the floating impurity diffusion region, the impurity in the high concentration region diffuses into the semiconductor substrate below the transfer gate, and transfers to the floating impurity diffusion region. A large overlap capacitance can be created between the gate and the solid-state imaging device with improved charge transfer efficiency.
また、この高濃度領域を形成した後、浮遊不純物拡散領域を第２絶縁膜で覆いつつ、上記ドレイン領域の表層にシリサイド層を形成し、このシリサイド層と浮遊不純物拡散領域とを覆う第３絶縁膜を形成してもよい。この場合、高濃度領域とのコンタクトをとるための第１ホールと、シリサイド層とのコンタクトをとるための第２ホールとを第３絶縁膜に形成するのが好ましい。そして、第１、第２ホールに対し、それぞれ条件の異なる第１、第２エッチング条件を採用することにより、各ホールの下の材料の違いによって、一方のホールが他方のホールよりも深く削れて各ホールのコンタクト特性がばらつくのを防ぐことができる。 Further, after forming this high concentration region, a silicide layer is formed on the surface layer of the drain region while covering the floating impurity diffusion region with the second insulating film, and a third insulation covering the silicide layer and the floating impurity diffusion region is formed. A film may be formed. In this case, it is preferable to form a first hole for making contact with the high concentration region and a second hole for making contact with the silicide layer in the third insulating film. Then, by adopting the first and second etching conditions with different conditions for the first and second holes, one hole is cut deeper than the other hole due to the difference in material under each hole. It is possible to prevent the contact characteristics of each hole from varying.
上記した本発明の第２の観点によれば、斜めイオン注入により高濃度領域を形成する際、レジストパターンの窓の影により、リセットトランジスタのゲート電極寄りの浮遊不純物拡散領域には高濃度領域が形成されない。そのため、リセットトランジスタのゲート電極の下には不純物が殆ど拡散しないので、そのゲート電極と浮遊不純物拡散領域とのオーバーラップ容量を低減できる。 According to the second aspect of the present invention described above, when the high concentration region is formed by oblique ion implantation, the high concentration region is formed in the floating impurity diffusion region near the gate electrode of the reset transistor due to the shadow of the resist pattern window. Not formed. Therefore, almost no impurity diffuses under the gate electrode of the reset transistor, so that the overlap capacitance between the gate electrode and the floating impurity diffusion region can be reduced.
この場合、転送ゲートの第１側面の下へ不純物が打ち込まれる方向に半導体基板を傾けて斜めイオン注入を行うことにより、転送ゲートの下へ不純物が打ち込まれるので、不純物が拡散する前に高濃度領域を転送ゲートに重複させることができる。従って、熱処理工程により不純物が拡散すると、本発明の第１の観点と比較して高濃度領域が転送ゲートに大きく重複するので、これらの間のオーバーラップ容量が一層大きくなり、電荷転送効率を更に向上させることができる In this case, since the impurity is implanted under the transfer gate by tilting the semiconductor substrate in the direction in which the impurity is implanted under the first side surface of the transfer gate, the high concentration before the impurity diffuses. Regions can overlap the transfer gate. Therefore, when impurities are diffused by the heat treatment process, the high concentration region overlaps the transfer gate greatly compared to the first aspect of the present invention, so that the overlap capacitance between them is further increased and the charge transfer efficiency is further increased. Can be improved
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings.
（第１実施形態）
最初に、本発明の第１の実施の形態に係る固体撮像装置について説明する。
(First embodiment)
First, the solid-state imaging device according to the first embodiment of the present invention will be described.
図１は、本実施形態に係る固体撮像装置の回路図である。 FIG. 1 is a circuit diagram of the solid-state imaging device according to the present embodiment.
この固体撮像装置は、CMOSイメージセンサであり、動画、静止画を問わず撮影することができる。 This solid-state imaging device is a CMOS image sensor, and can capture images regardless of moving images or still images.
図１に示されるように、このイメージセンサは、平面的には画素領域Aと周辺回路領域Bとに大別され、このうちの画素領域Aには、単位画素Uが行方向と列方向に反復して複数配列される。 As shown in FIG. 1, this image sensor is roughly divided into a pixel area A and a peripheral circuit area B in plan view. In the pixel area A, unit pixels U are arranged in a row direction and a column direction. Multiple sequences are repeated.
一方、周辺回路領域Bには、行選択回路９０、信号読み出し／ノイズキャンセル回路９１、コラムアンプ／AD変換回路９２が図示のように形成される。このうち、行選択回路９０には、一つの行内の単位画素Uに共通の行選択線SEL、リセット線RST、転送ゲート線TG、オーバーフロードレイン線OFDが電気的に接続される。そして、信号読み出し／ノイズキャンセル回路９１には、一つの列内の単位画素Uに共通の垂直信号線CLが電気的に接続される。
On the other hand, in the peripheral circuit region B, a
各単位画素Uから読み出された信号電圧は、垂直信号線CLを通って信号読み出し／ノイズキャンセル回路９１に入力されるが、各単位画素U内のトランジスタやフォトダイオードの製造バラツキ等により、その信号電圧にはノイズが含まれる。信号読み出し／ノイズキャンセル回路９１は、このノイズを除去するために相関二重サンプリング(CDS: Corelated Double Sampling)を行った後、ノイズの無いクリアな信号電圧をコラムアンプ／AD変換回路９２に出力する。
The signal voltage read from each unit pixel U is input to the signal read / noise cancel
そのコラムアンプ／AD変換回路９２では、信号電圧が適当な電圧値にまで増幅された後、イメージセンサの外部に出力される。
In the column amplifier /
図２は、単位画素Uの回路図である。 FIG. 2 is a circuit diagram of the unit pixel U.
図２に示されるように、単位画素Uは、受光量に応じた量の電子を発生するフォトダイオードPDを有すると共に、該フォトダイオードPDで発生した電子を後段の浮遊不純物拡散領域２２に転送するための転送トランジスタTRTGを備える。浮遊不純物拡散領域２２は、シリコン基板上にN型の不純物を導入してなり、リセットトランジスタTRRSTのソースを兼ねると共に、検出トランジスタTRSFのゲート電極に電気的に接続される。そして、検出トランジスタTRSFのソースには、選択トランジスタTRSELのドレインが電気的に接続される。
As shown in FIG. 2, the unit pixel U includes a photodiode PD that generates an amount of electrons corresponding to the amount of received light, and transfers the electrons generated by the photodiode PD to the floating
このような回路構成によれば、検出トランジスタTRSFがソースフォロワーとして機能するので、浮遊不純物拡散領域２２内に蓄積された電子の量に応じて検出トランジスタTRSFのゲート電圧が変化し、フォトダイオードの受光量に応じた出力電圧が検出トランジスタTRSFのソースから得られることになる。
According to such a circuit configuration, since the detection transistor TR SF functions as a source follower, the gate voltage of the detection transistor TR SF changes according to the amount of electrons accumulated in the floating
次に、本実施形態に係る固体撮像装置の動作について、図３を参照しながら簡単に説明する。なお、以下の説明では、図１と図２も併せて参照する。 Next, the operation of the solid-state imaging device according to the present embodiment will be briefly described with reference to FIG. In the following description, FIGS. 1 and 2 are also referred to.
図３は、このCMOSイメージセンサの動作を示すタイミングチャートである。 FIG. 3 is a timing chart showing the operation of this CMOS image sensor.
図３に示されるように、最初のステップでは、全ての行のリセット線RST（図２参照）をハイレベルにし、全行のリセットトランジスタTRRSTを一括してオン状態にする。これにより、浮遊不純物拡散領域２２に残留していた電荷がリセットトランジスタTRRSTを通って外部に排出されると共に、全行の浮遊不純物拡散領域２２の電位が電源線VRのリセット電圧VR(0)（例えば１．８V）に一括してリセットされる。この後に、全行のリセット線RSTがローレベルにされ、全ての単位画素UのリセットトランジスタTRRSTがオフ状態となる。なお、このステップでは、図２中のリセットトランジスタTRRST以外のトランジスタはオフ状態のままである。
As shown in FIG. 3, in the first step, the reset lines RST (see FIG. 2) of all the rows are set to the high level, and the reset transistors TR RST of all the rows are collectively turned on. As a result, the charge remaining in the floating
次に、全ての行の転送ゲート線TGをハイレベルにし、転送トランジスタTRTGを全ての単位画素Uで一括してオン状態にする。その結果、全ての単位画素Uにおいて、フォトダイオードPDに蓄積されていた電子が転送トランジスタTRTGのチャネルを通って浮遊不純物拡散領域２２に一括して転送される。更に、電子が転送されたことによって、その電子の量に応じて浮遊不純物拡散領域２２の電位がΔＶだけ低下する。
Next, the transfer gate lines TG of all the rows are set to the high level, and the transfer transistors TR TG are collectively turned on in all the unit pixels U. As a result, in all of the unit pixels U, electrons accumulated in the photodiode PD are transferred collectively to the floating
この後に、全行の転送ゲート線TGは再びローレベルに戻され、全ての画素の転送トランジスタTRTGが一括してオフ状態となる。 Thereafter, the transfer gate line TG of all the rows are returned again to the low level, the transfer transistor TR TG of all the pixels turned off at once.
次いで、全ての行のオーバーフロードレイン線OFDをハイレベルにし、全て単位画素UのオーバーフロードレイントランジスタTROFDを一括してオン状態にし、フォトダイオードPDに残留する電子をオーバーフロードレイントランジスタTROFDから外部に排出する。この後に、全行のオーバーフロードレイン線OFDをローレベルにし、オーバーフロードレイントランジスタTROFDを全ての行で一括してオフ状態にする。 Next, the overflow drain line OFD of all the rows is set to the high level, the overflow drain transistors TR OFD of all the unit pixels U are turned on at once, and the electrons remaining in the photodiode PD are discharged from the overflow drain transistor TR OFD to the outside. To do. Thereafter, the overflow drain lines OFD of all the rows are set to the low level, and the overflow drain transistors TR OFD are collectively turned off in all the rows.
続いて、第ｎ行目の行選択線SELをハイレベルにし、この行選択線SELに繋がるｎ行目の全ての選択トランジスタTRSELを一括してオン状態にする。これにより、各列の検出トランジスタTRSFのソース電圧が、その列に繋がる垂直信号線CLに信号電圧として一斉に出力されることになる。出力された信号電圧は、フォトダイオードPDの受光量を反映したものとなっており、信号読み出し／ノイズキャンセル回路９１（図１参照）内においてサンプルホールドされる。その後、ｎ行目の行選択線SELをローレベルにし、ｎ行目の選択トランジスタTRSELをオフ状態にする。 Subsequently, the row selection line SEL of the nth row is set to the high level, and all the selection transistors TR SEL of the nth row connected to the row selection line SEL are turned on collectively. Thus, the source voltage of the detection transistor TR SF in each column will be outputted all at once as a signal voltage to the vertical signal line CL connected to the column. The output signal voltage reflects the amount of light received by the photodiode PD, and is sampled and held in the signal readout / noise cancel circuit 91 (see FIG. 1). Thereafter, the row selection line SEL of the nth row is set to low level, and the selection transistor TR SEL of the nth row is turned off.
次に、第ｎ行目のリセット線RSTを再びハイレベルにし、第ｎ行目のリセットトランジスタTRRSTをオン状態にする。その結果、浮遊不純物拡散領域２２内の電子がリセットトランジスタTRRSTを通って外部に排出されると共に、浮遊不純物拡散領域２２の電位がリセット電圧VR(0)（約１．８V）に再びリセットされる。この後に、リセット線RSTをローレベルにし、リセットトランジスタTRRSTをオフ状態にする。
Next, the n-th row reset line RST again to the high level, the n-th row of the reset transistor TR RST to the ON state. As a result, electrons in the floating
次いで、第ｎ行目の行選択線SELを再びハイレベルにし、第ｎ行目の選択トランジスタTRSELをオン状態にする。これにより、浮遊不純物拡散領域２２に電子が存在しない場合の信号電圧（以下、暗時電圧と言う）が、各列の垂直信号線CLから信号読み出し／ノイズキャンセル回路９１（図１参照）に出力される。
Next, the row selection line SEL in the nth row is again set to the high level, and the selection transistor TR SEL in the nth row is turned on. As a result, a signal voltage (hereinafter referred to as dark voltage) when electrons are not present in the floating
信号読み出し／ノイズキャンセル回路９１では、そこにおいて既にサンプルホールドされていた信号電圧と、上記の暗時電圧との差をとるCDSを行うことにより、信号電圧に含まれているノイズをキャンセルし、ノイズが低減された信号電圧を後段に出力する。
The signal readout / noise cancel
上記のようにして第ｎ行目の信号を読み出した後は、第ｎ＋１行目以降の行に対してもこれと同じことを順次行うことにより、全画素の信号電圧を得て、一つの静止画像を得る。 After reading out the signal of the nth row as described above, the same voltage is sequentially applied to the n + 1st row and subsequent rows to obtain signal voltages of all the pixels, and one static Get an image.
次に、本実施形態に係る固体撮像装置の製造方法について説明する。 Next, a method for manufacturing the solid-state imaging device according to this embodiment will be described.
図４〜図１０は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。 4-10 is principal part sectional drawing of the solid-state imaging device in the middle of a manufacturing process according to this embodiment.
なお、以下では、図１１〜図１４も併せて参照する。図１１〜図１４は、本実施形態に則した製造工程途中の固体撮像装置の要部平面図である。 In the following, FIGS. 11 to 14 are also referred to. FIGS. 11-14 is a principal part top view of the solid-state imaging device in the middle of a manufacturing process according to this embodiment.
最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、P型シリコン基板１の表面にSTI(Shallow Trench Isolation)用の溝を形成し、その溝の中に素子分離絶縁膜４としてSiO2膜を埋め込む。素子分離の構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)を用いても良い。
First, a trench for STI (Shallow Trench Isolation) is formed on the surface of the P-
次に、画素領域Aの全面をレジストパターン（不図示）で覆いながらイオン注入を行うことにより、周辺回路領域Bのシリコン基板１にPウエル２とNウエル３とを形成する。なお、P型不純物としてはボロン、N型不純物としてはリンが使用され、各不純物に対して別々のレジストパターンを使用することにより、これらの不純物の打ち分けが行われる。
Next, by performing ion implantation while covering the entire surface of the pixel region A with a resist pattern (not shown), a P well 2 and an N well 3 are formed in the
次に、周辺回路領域Bの全面を覆うレジストパターンをシリコン基板１の上に形成した後、画素領域AにP型不純物としてボロンをイオン注入することにより、画素領域AにPウエル２ａを形成する。
Next, after a resist pattern covering the entire surface of the peripheral circuit region B is formed on the
その後に、シリコン基板１の表面に熱酸化膜を厚さ５〜１０nmに形成し、それを第１絶縁膜５とする。
Thereafter, a thermal oxide film having a thickness of 5 to 10 nm is formed on the surface of the
次に、SiH4ガスを使用する熱CVD法により、第１絶縁膜５の全面にポリシリコン膜を厚さ１００〜２５０nmに形成する。その後に、このポリシリコン膜をフォトリソグラフィ法によりパターニングすることにより、第１絶縁膜５の上に第１〜第６ゲート電極６〜１１及び転送ゲート１２を間隔をおいて形成する。これらのうち、転送ゲート１２は、転送トランジスタTRTG（図２参照）のゲート電極として機能する。
Next, a polysilicon film is formed to a thickness of 100 to 250 nm on the entire surface of the first insulating
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。まず、Nウエル３の上に窓を有するレジストパターン（不図示）をシリコン基板１上に形成し、そのレジストパターンをマスクに使用しながら、P型不純物としてボロンをNウエル３にイオン注入する。これにより、第１ゲート電極６の両側方には、第１、第２P型不純物拡散領域１３、１４が形成されることになる。この後に、上記のレジストパターンは除去される。
Next, steps required until a sectional structure shown in FIG. First, a resist pattern (not shown) having a window is formed on the N well 3 on the
次いで、第３ゲート電極８から第４ゲート電極９に至る部分のシリコン基板１と、Nウエル３とを覆う第１レジストパターン４３を形成し、該第１レジストパターン４３をマスクにしながら加速エネルギ２０keV、ドーズ量４×１０13cm-2の条件でシリコン基板１にリンをイオン注入する。このイオン注入の際、第２〜第４ゲート電極７〜９と転送ゲート１２とがマスクとなるので、これらのゲート電極の側方には第１〜第６N型不純物拡散領域１５〜２０がセルフアライン的に形成されることになる。
Next, a first resist pattern 43 is formed to cover the portion of the
この後に、第１レジストパターン４３は除去される。 Thereafter, the first resist pattern 43 is removed.
次に、図５（ａ）に示されるように、転送ゲート１２と第４ゲート電極９との間に第１窓２１ａを有する第２レジストパターン２１を半導体基板１の上方に形成する。その第１窓２１ａは、転送ゲート１２の第１側面１２ａと、これに対向する第４ゲート電極９の第２側面９ａとが露出するだけの大きさを有するように開口される。
Next, as shown in FIG. 5A, a second resist
その後に、第１〜第６N型不純物拡散領域１５〜２０よりも不純物濃度が薄くなるような条件、例えば加速エネルギ２０keV、ドーズ量０．５〜１×１０13cm-2の条件を用い、第１窓２１ａを通じてリン等のN型不純物を半導体基板１の表層にイオン注入することにより、第１窓２１に露出する各ゲート９、１２をマスクとしながらこれらの側方に浮遊不純物拡散領域２２をセルフアライン的に形成する。
After that, using conditions such that the impurity concentration is lower than that of the first to sixth N-type
その後に、第２レジストパターン２１は除去される。
Thereafter, the second resist
この工程を終了後の平面図は図１１のようになり、先の図５（ａ）の周辺回路領域Bの断面図は図１１のI−I線に沿う断面に相当し、画素領域Aの断面図は図１１のII−II線に沿う断面に相当する。 A plan view after this process is as shown in FIG. 11, and the cross-sectional view of the peripheral circuit region B in FIG. 5A corresponds to a cross section taken along the line II in FIG. The cross-sectional view corresponds to a cross section taken along line II-II in FIG.
図１１に示されるように、単位画素Uは、その周囲が素子分離絶縁膜４で囲まれると共に、浮遊不純物拡散領域２２と第４N型不純物拡散領域１８がともにL字状に屈曲した平面レイアウトとなっている。このような平面レイアウトを採用すると、第３ゲート電極８と転送ゲート１２との間に後で形成されるフォトダイオードの受光面積を広くしながら、単位画素Uを縦横に高密度に配列することができ、デバイスの高密度化を図ることができる。
As shown in FIG. 11, the unit pixel U is surrounded by the element
ところで、上記のイオン注入を終了した後に熱処理工程を行うと、浮遊不純物拡散領域２２内のリンがシリコン基板１の横方向に拡散して転送ゲート１２や第４ゲート電極９の下にまで拡散する。従って、シリコン基板１の上から見ると、浮遊不純物拡散領域２２は、転送ゲート１２や第４ゲート電極９と第１の幅ｄ１で重なることになる。その幅ｄ１は、上記のイオン注入条件では０．００〜０．０５μmとなるが、そのイオン注入条件を適当に最適化することにより、０．０３μmとするのが好ましい。
By the way, when a heat treatment process is performed after the above ion implantation is completed, phosphorus in the floating
同様の理由より、浮遊不純物拡散領域２２よりも前に形成しておいた第１〜第６N型不純物拡散領域１５〜２０も、第２〜第６ゲート電極７〜１１と第２の幅ｄ２で重なって見える。ところが、これら第１〜第６N型不純物拡散領域１５〜２０の不純物濃度は浮遊不純物拡散領域２２よりも高いので、各N型不純物拡散領域１５〜２０の横方向の広がりは浮遊不純物拡散領域２２よりも大きくなる。その結果、重なりの幅ｄ２は、第１の幅ｄ１よりも広くなって、約０．０５μm程度となる。
For the same reason, the first to sixth N-type
次いで、図５（ｂ）に示されるように、転送ゲート１２の第１側面１２ａが露出する第２窓２３ａを有し、且つ第４ゲート電極９の第２側面９ａを覆う第３レジストパターン２３をシリコン基板１の上方に形成する。その第２窓２３ａは、第２側面９ａから十分な距離Ｄ、例えば０．２μm以上の距離をおいて形成される。
Next, as shown in FIG. 5B, a third resist
そして、第１〜第６N型不純物拡散領域１５〜２０や浮遊不純物拡散領域２２を形成したときよりも不純物濃度が高くなる条件、例えば加速エネルギ２０keV、ドーズ量１〜２×１０15cm-2の条件を採用して、第２窓２３ａを通じてリン等のN型不純物を半導体基板１の表層にイオン注入することにより、転送ゲート１２寄りの浮遊不純物拡散領域２２に高濃度領域２２ａを形成する。
Then, the conditions in which the impurity concentration is higher than when the first to sixth N-type
このイオン注入の際、第２窓２３ａに露出する転送ゲート１２がマスクとなるので、イオン注入の直後では、高濃度領域２２ａが転送ゲート１２に対してセルフアライン的に形成されるが、その高濃度領域２２ａのリン濃度が高いので、熱処理工程を行うと、高濃度領域２２ａ内のリンが転送ゲート１２の下に多く拡散し、高濃度領域２２ａが転送ゲート１２の下に延長された構造が得られる。
Since the
一方、第４ゲート電極９寄りの高濃度領域２２ａでは、第２窓２２ａを第４ゲート電極９から十分な距離Ｄだけ離したので、高濃度領域２２ａ内のリンが第４ゲート電極９の下にまで拡散せず、高濃度領域２２ａが第４ゲート電極９の下にまで延長されることは無い。
On the other hand, in the
この後に、第３レジストパターン２３は除去される。
Thereafter, the third resist
この工程を終了後の平面図は図１２のようになり、先の図５（ｂ）の周辺回路領域Bの断面図は図１２のI−I線に沿う断面に相当し、画素領域Aの断面図は図１２のII−II線に沿う断面に相当する。 FIG. 12 is a plan view after this process is completed, and the cross-sectional view of the peripheral circuit region B in FIG. 5B corresponds to a cross section taken along the line II in FIG. The cross-sectional view corresponds to a cross section taken along line II-II in FIG.
図１２に示されるように、高濃度領域２２ａの両側の縁は素子分離絶縁膜４によって画定される。そして、高濃度領域２２ａは転送ゲート１２と第３の幅ｄ３で重なるが、第１〜第６N型不純物拡散領域１５〜２０や浮遊不純物拡散領域２２と比較して高濃度領域２２の不純物濃度を高くしたので、その幅ｄ３は、既述の幅ｄ１、ｄ２よりも広くなる。上記のイオン注入条件では、幅ｄ３は約０．０５〜０．３０μmとなるが、そのイオン注入条件を適当に最適化することにより、約０．１５μmとするのが好ましい。
As shown in FIG. 12, the edges on both sides of the
なお、上記した工程によれば、各幅ｄ１〜ｄ３の大小関係は、ｄ１＜ｄ２＜ｄ３となることに注意されたい。 It should be noted that according to the above-described steps, the magnitude relationship between the widths d1 to d3 is d1 <d2 <d3.
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第３ゲート電極８と転送ゲート１２との間のフォトダイオード形成領域に、加速エネルギ３０〜３００keV、ドーズ量１〜５×１０12cm-2の条件でリンを複数回、例えば２〜４回イオン注入し、埋め込みN型不純物拡散層２４を形成する。このようにイオン注入を複数回に分けて行うことにより、埋め込みN型不純物拡散層２４を基板深くに形成することができると共に、不純物の濃度プロファイルを深さ方向で一様に均すことができる。
First, phosphorus is applied to the photodiode formation region between the
その後に、加速エネルギ１０〜３０keV、ドーズ量約１×１０13cm-2の条件で、埋め込みN型不純物拡散層２４の表層にボロンをイオン注入してP+シールド層２５を形成する。これにより、転送ゲート１２の側面のうち、第１側面１２ａとは反対側の第３側面１２ｂの側方に、P型のシリコン基板１、埋め込みN型不純物拡散層２４、及びP+シールド層２５で構成されるP+NP型の埋め込みフォトダイオードPDが形成される。P+シールド層２５は、その下の埋め込みN型不純物拡散層２４がSiO2よりなる第１絶縁膜５と広く接するのを防止し、埋め込みN型不純物拡散層２４と第１絶縁膜５との界面に沿ったジャンクションリークを低減する役割を担う。
Thereafter, boron is ion-implanted into the surface layer of the buried N-type
なお、上記したリンやボロンの打ち分けは、各不純物に別々のレジストを用いて行われる。 In addition, the above-described phosphorus or boron separation is performed using a separate resist for each impurity.
次いで、図６（ｂ）に示すように、第１〜第６ゲート電極６〜１１、各不純物拡散領域１３〜２０、及び浮遊不純物拡散領域２２を覆う第２絶縁膜２６としてSiO2膜をCVD法により厚さ約１００nm程度に形成する。なお、減圧CVD法により形成されたシリコン窒化膜を第２絶縁膜２６として用いてもよい。このようにシリコン窒化膜を形成する場合、成膜時の基板温度は例えば７００〜８００℃に保持される。
Next, as shown in FIG. 6B, a SiO 2 film is CVD as a second insulating
その後、図７（ａ）に示すように、浮遊不純物拡散領域２２の上の第２絶縁膜２６を覆う第４レジストパターン２７を形成した後、この第４レジストパターン２７をマスクに使用しながら、RIE(Reactive Ion Etching)によって第１、第２絶縁膜５、２６を異方的にエッチングする。その結果、各ゲート電極６〜１１の側面において第２絶縁膜２６が絶縁性サイドウォール２６ａ〜２６ｊとして残されると共に、第１絶縁膜５がパターニングされて各ゲート電極６〜１１の下にゲート絶縁膜５ａ〜５ｅとして残される。
Thereafter, as shown in FIG. 7A, after forming a fourth resist pattern 27 covering the second insulating
なお、第４レジストパターン２７の下の第２絶縁膜２６はエッチングされずに残る。また、ゲート絶縁膜５ｃは、第３、第４ゲート電極８、９及び転送ゲート１２に共通となる。
Note that the second insulating
この後に、第４レジストパターン２７は除去される。 Thereafter, the fourth resist pattern 27 is removed.
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第２〜第６ゲート電極７〜１１と、その側面に形成された絶縁性サイドウォール２６ｃ〜２６ｊとをマスクに使用しながら、加速エネルギ２０keV、ドーズ量２×１０15cm-2の条件で、第１〜第６N型不純物拡散領域１５〜２０にリンを高濃度に注入し、各N型不純物拡散領域１５〜２０をLDD(Lightly Doped Drain)構造にする。更に、これと同程度の条件で、第１、第２P型不純物拡散１３、１４にボロンをイオン注入し、P型不純物拡散１３、１４もLDD構造にする。
First, while using the second to
続いて、各不純物拡散層１３〜２０と各ゲート電極６〜１１のそれぞれの表面に形成された自然酸化膜をHF処理等によって除去した後、スパッタ法によりコバルト層を全面に約５〜３０nmの厚さに形成する。なお、コバルト層に代えて、チタン層やニッケル層等の高融点金属層を形成してもよい。
Subsequently, the natural oxide film formed on the surface of each of the impurity diffusion layers 13 to 20 and each of the
次に、基板温度６５０〜７５０℃、処理時間約３０〜９０秒のRTA(Rapid Thermal Anneal)を行うことにより、コバルト層とシリコンとを反応させ、各不純物拡散層１３〜２０の表面にコバルトシリサイド層２８ａ〜２８ｈを形成する。そのコバルトシリサイド層は、各ゲート電極６〜１１の上面にも形成され、これらのゲート電極６〜１１が低抵抗化される。この後に、未反応のコバルト層をウエットエッチングして除去する。
Next, by performing RTA (Rapid Thermal Anneal) at a substrate temperature of 650 to 750 ° C. and a processing time of about 30 to 90 seconds, the cobalt layer and silicon are reacted, and cobalt silicide is formed on the surface of each
ここまでの工程により、周辺回路領域Bには、Pチャネル型、Nチャネル型の周辺トランジスタTRP、TRNが隣り合ったCMOS(Complementary MOS)構造が形成される。各周辺トランジスタTRP、TRNは、それぞれP型不純物拡散領域１３、２４やN型不純物拡散領域１５、１６をソース／ドレイン領域とする。
Through the steps so far, in the peripheral circuit region B, a CMOS (Complementary MOS) structure in which P-channel and N-channel peripheral transistors TR P and TR N are adjacent to each other is formed. Each of the peripheral transistors TR P and TR N uses the P-type
また、画素領域Aにおいては、オーバーフロードレイントランジスタTROFD、転送トランジスタTRTG、リセットトランジスタTRRST、検出トランジスタTRSF、選択トランジスタTRSELが図示のように形成される。これらのトランジスタのうち、転送トランジスタTRTGは、フォトダイオードPDをソース領域とし、浮遊不純物拡散領域２２をドレイン領域とする。
In the pixel region A, an overflow drain transistor TR OFD , a transfer transistor TR TG , a reset transistor TR RST , a detection transistor TR SF , and a selection transistor TR SEL are formed as illustrated. Among these transistors, the transfer transistor TRTG uses the photodiode PD as a source region and the floating
なお、第４ゲート電極９の側面のうち、第２側面９ａとは反対側の第４側面９ｂの側方に露出する第４N型不純物拡散領域１８は、リセットトランジスタTRRSTのドレイン領域として機能する。そして、浮遊不純物拡散領域２２は、このリセットトランジスタTRRSTのソース領域として機能する。
Note that, among the side surfaces of the
そして、検出トランジスタTRSFは、第４N型不純物拡散領域１８をソース領域とすると共に、第５N型不純物拡散領域１９をドレイン領域とする。
The detection transistor TR SF uses the fourth N-type
この工程を終了後の平面図は図１３のようになり、先の図７（ｂ）の周辺回路領域Bの断面図は図１３のI−I線に沿う断面に相当し、画素領域Aの断面図は図１３のII−II線に沿う断面に相当する。 The plan view after this process is as shown in FIG. 13, and the cross-sectional view of the peripheral circuit region B in FIG. 7B corresponds to the cross section taken along the line II of FIG. The cross-sectional view corresponds to a cross section taken along line II-II in FIG.
次に、図８（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、シリコン基板１の全面に、第３絶縁膜２９としてSiO2膜をHDPCVD(High Density Plasma CVD)法により形成し、各トランジスタTRP、TRN、TROFD、TRTG、TRRST、TRSF、TRSELの間のスペースをその第３絶縁膜２９で埋め込む。その後に、CMP(Chemical Mechanical Polishing)法により第３絶縁膜２９の上面を研磨して平坦化すると共に、シリコン基板１の平坦面上での第３絶縁膜２９の厚さを約７００nm程度にする。
First, a SiO 2 film is formed as a third insulating
その後に、第３絶縁膜２９の上にフォトレジストを塗布し、それを露光・現像することにより、高濃度領域２２ａ上にホール形状の窓を備えたレジストパターン（不図示）を形成する。次いで、CF4とCHF3との混合ガスをエッチングガスとして使用すると共に、SiO2のエッチレートがシリコンのエッチレートよりも高くなるような第１のエッチング条件を用いるRIEにより、高濃度領域２２ａ上のゲート絶縁膜５ｃ、第２絶縁膜２６、及び第３絶縁膜２９に第１ホール２９ａを形成する。
Thereafter, a photoresist is applied on the third insulating
この後に、第３絶縁膜２９上のレジストパターンは除去される。
Thereafter, the resist pattern on the third insulating
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、各コバルトシリサイド２８ａ〜２８ｆ、２８ｈの上にホール形状の窓を備えたレジストパターン（不図示）を第３絶縁膜２９の上に形成する。そして、CF4とCHF3との混合ガスをエッチングガスとして使用し、SiO2のエッチレートがコバルトシリサイドのエッチレートよりも高くなるような第２のエッチング条件を用いるRIEにより、各コバルトシリサイド層２８ａ〜２８ｆ、２８ｈの上に第２ホール２９ｂ〜２９ｈを形成する。
First, a resist pattern (not shown) having a hole-shaped window on each of the
ところで、上記では、第１ホール２９ａと第２ホール２９ｂ〜２９ｈとを別々のエッチング条件で形成したが、これに代えて、各ホール２９ａ、２９ｂを同じエッチング条件で同時に形成することも考えられる。しかしながら、この方法では、エッチングストッパとなるコバルトシリサイド層２８ａ〜２８ｆ、２８ｈによって第２ホール２９ｂ〜２９ｈの下ではエッチングが停止するのに対し、第１ホール２９ａの下にはエッチングストッパとなる膜が無いので、第１ホール２９ａ下のシリコン基板１が掘られてしまい、第１ホール２９ａのコンタクト特性がばらつくという不都合を招いてしまう。
In the above description, the
これに対し、上記のように、第１ホール２９ａと第２ホール２９ｂ〜２９ｈとを別々に形成し、シリコンがエッチングストッパとなる第１のエッチング条件で第１ホール２９ａを形成することにより、第１ホール２９ａのエッチングをシリコン基板１の上面上で停止させることができ、第１ホール２９ａのコンタクト特性が単位画素U毎にばらつくのを防ぐことができる。
On the other hand, as described above, the
なお、ホールの形成順序を上とは逆にし、第２のエッチング条件で第２ホール２９ｂ〜２９ｈを形成した後に、第１のエッチング条件で第１ホール２９ａを形成しても上記と同様の利点を得ることができる。
Note that the same advantages as described above can be obtained even if the hole formation order is reversed and the
次に、図９に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
最初に、第１、第２ホール２９ａ、２９ｂ〜２９ｈの内面と第３絶縁膜２９の上面に、グルー膜としてスパッタ法によりTi膜とTiN膜を順に形成する。そのTi膜とTiN膜は、例えば、共に３０nm程度の厚さに形成される。次いで、WF6ガスを使用するCVD法によりこのグルー膜上にW（タングステン）膜を形成し、第１、第２ホール２９ａ、２９ｂ内をこのW膜で完全に埋め込む。その後に、第３絶縁膜２９の上面に形成された余分なグルー膜とW膜とをCMP法により除去し、これらの膜を第１、第２導電性プラグ３０ａ、３０ｂ〜３０ｈとして第１、第２ホール２９ａ、２９ｂ〜２９ｈの中に残す。
First, a Ti film and a TiN film are sequentially formed as a glue film on the inner surfaces of the first and
その第１導電性プラグ３０ａは、高濃度領域２２ａと電気的に接続され、第２導電性プラグ３０ｂ〜３０ｈは、その下にあるコバルトシリサイド層２８ａ〜２８ｈを介して各不純物拡散領域１３〜２０と電気的に接続される。
The first
続いて、第３絶縁膜２９と各導電性プラグ３０ａ、３０ｂ〜３０ｈのそれぞれの上面上に、金属積層膜として厚さ３０nmのTi膜、厚さ３０nmのTiN膜、厚さ３００〜５００nmのAl膜、厚さ５〜１０nmのTi膜、厚さ５０〜１００nmのTiN膜をこの順にスパッタ法により形成する。その後に、この金属積層膜をフォトリソグラフィ法によりパターニングして、各導電性プラグ３０ａ、３０ｂ〜３０ｈと電気的に接続される一層目金属配線３１とする。
Subsequently, a 30 nm thick Ti film, a 30 nm thick TiN film, and a 300 to 500 nm thick Al film are formed on the upper surfaces of the third insulating
この工程を終了後の平面図は図１４のようになり、先の図９の周辺回路領域Bの断面図は図１４のI−I線に沿う断面に相当し、画素領域Aの断面図は図１４のII−II線に沿う断面に相当する。但し、図１４では、第２、第３絶縁膜２６、２９を省略してある。
The plan view after this process is as shown in FIG. 14, and the sectional view of the peripheral circuit region B of FIG. 9 corresponds to the section taken along the line II of FIG. 14, and the sectional view of the pixel region A is This corresponds to a cross section taken along line II-II in FIG. However, in FIG. 14, the second and third insulating
図１４に示されるように、各ゲート６〜１１の上には、第３導電性プラグ３０ｐ〜３０ｖが形成されるが、これらの導電性プラグは第２導電性プラグ３０ｂ〜３０ｈ（図９参照）と同時に形成される。そして、第１導電性プラグ３０ａ上の一層目金属配線３１は、第５ゲート電極１０上の第３導電性プラグ３０ｕ上にまで延在し、これにより浮遊不純物拡散領域２２と検出トランジスタTRSFのゲート（第５ゲート電極１０）とが電気的に接続された構造が得られる。なお、これ以外の一層目金属配線３１は、図の簡略化のため、図１４では省略してある。
As shown in FIG. 14, third
次に、図１０に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、一層目金属配線３１と第３絶縁膜２９の上に、第４絶縁膜３２としてHDPCVD法によりSiO2膜を形成した後、その第４絶縁膜膜３２の上面をCMP法により研磨して平坦化する。その後、第１、第２導電性プラグ３０ａ、３０ｂや一層目金属配線３１と同じような工程を行うことにより、第４導電性プラグ３３と二層目金属配線３４を形成する。
First, an SiO 2 film is formed as the fourth insulating
更に、このような工程を繰り返し行い、第５絶縁膜３５、第５導電性プラグ３６、三層目金属配線３７、第６絶縁膜３８、第６導電性プラグ３９、四層目金属配線４０をこの順に形成する。
Further, by repeating such a process, the fifth insulating
これらのうち、最上層の金属配線となる四層目金属配線４０は、フォトダイオードPDの上に窓４０ａを有すると共に、フォトダイオードPD以外の部分の画素領域Aを覆うように形成され、フォトダイオードPDに不要な光が入射するのを防ぐ遮光膜としての機能も兼ねる。
Among these, the fourth-
続いて、この四層目金属配線４０を覆う第７絶縁膜４１としてSiO2膜をHDPCVD法により形成した後、その第７絶縁膜４１の上面をCMP法により研磨して平坦化する。
Subsequently, after an SiO 2 film is formed as the seventh insulating
そして最後に、デバイスを保護するカバー膜４２としてSiN膜を第７絶縁膜４１上にプラズマCVD法により厚さ３００〜７００nm程度に形成する。
Finally, a SiN film is formed as a cover film 42 for protecting the device on the seventh insulating
以上により、本実施形態に係る固体撮像装置基本構造が完成する。この固体撮像装置は、CMOSプロセスと両立して作製されたCMOSイメージセンサである。 As described above, the basic structure of the solid-state imaging device according to this embodiment is completed. This solid-state imaging device is a CMOS image sensor manufactured in a manner compatible with the CMOS process.
上記した本実施形態によれば、図１３の平面図に示したように、浮遊不純物拡散領域２２に高濃度領域２２ａを設け、該高濃度領域２２ａからの不純物の拡がりを利用して転送ゲート１２の側面１２ａが浮遊不純物拡散領域２２に重なるようにし、且つ、その重なりの幅ｄ３を周辺トランジスタにおける重なり幅ｄ２よりも広くした。
According to the present embodiment described above, as shown in the plan view of FIG. 13, the
このようにすると、図１５のポテンシャル図に示されるように、転送ゲート１２に正電位を与えて転送ゲート１２下のチャネルをオンすると、転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量によって、浮遊不純物拡散領域２２の電位が転送ゲート２２の正電位側に引き上げられる。従って、フォトダイオードPDから浮遊不純物拡散領域２２転送される電子から見ると、不純物拡散領域２２のポテンシャルが深くなるので、電子の転送経路に沿ってポテンシャルの勾配が急になり、フォトダイオードPDから不純物拡散領域２２に電子をスムーズに転送することができる。
In this way, as shown in the potential diagram of FIG. 15, when a positive potential is applied to the
更に、図３のタイミングチャートに示したように、電荷転送以外のときには、転送ゲート線TGがローレベルになるので、上記のオーバーラップ容量を通じて浮遊不純物拡散領域２２の電位も下がり、浮遊不純物拡散領域２２とシリコン基板１との間の電位差を下げることができ、これらの間のジャンクションリークを低減することができる。
Further, as shown in the timing chart of FIG. 3, since the transfer gate line TG is at a low level in cases other than charge transfer, the potential of the floating
しかも、図１３に示した第３の幅ｄ３は、転送ゲート１２のゲート長よりも短く、特許文献２のように転送ゲート１２の下の全面の導電性をN型にしていないので、転送ゲート１２を接地電位にすることでその下のチャネルを完全にオフ状態にすることができる。そのため、フォトダイオードPDで発生した電子が、特許文献２のように転送前に転送ゲート１２の下を通って浮遊不純物拡散領域２２に溢れ出すことが無いので、特許文献２よりも多くの電子を転送前にフォトダイオードPDに蓄積することができる。この結果、その電子を電圧に変換してなる信号電圧の大きさが特許文献２よりも大きくなるので、信号電圧のS/N比が小さくなるのを防ぎつつ、電子の転送効率を向上させることができる。
Moreover, the third width d3 shown in FIG. 13 is shorter than the gate length of the
更に、本実施形態では、図１３の平面図に示したように、浮遊不純物拡散領域２２の第４ゲート電極９側の不純物濃度を、周辺トランジスタTRNのN型不純物拡散領域１５、１６よりも薄くすることにより、浮遊不純物拡散領域２２の不純物が第４ゲート電極９の下に拡散するのを抑え、第４ゲート電極９と浮遊不純物拡散領域２２との重なりの幅ｄ１を周辺回路における重なり幅ｄ２よりも狭くした。
Furthermore, in the present embodiment, as shown in the plan view of FIG. 13, the impurity concentration on the
これによれば、浮遊不純物拡散領域２２をリセットする際に、リセットトランジスタTRRSTの第４ゲート電極９をオンからオフにしたとき、第４ゲート電極９と浮遊不純物拡散領域２２との対向面積が小さいので、これらの間のオーバーラップ容量が小さくなり、そのオーバーラップ容量を通じて不純物拡散領域２２の電位が第４ゲート電極９の接地電位側に引き下げられ難くなる。そのため、電子を浮遊不純物拡散領域２２に転送する際、その浮遊不純物拡散領域２２の深いポテンシャルを維持することが可能となるので、電子をスムーズに転送することができる。
According to this, when resetting the floating
更にまた、図１３の平面図に示したように、転送ゲート１２のチャネル幅W1を第４ゲート９のチャネル幅W2よりも広くしたので、転送ゲート１２が浮遊不純物拡散領域２２に重なる面積を、第４ゲート９が浮遊不純物拡散領域２２に重なる面積よりも相対的に大きくすることができる。これにより、浮遊不純物拡散領域のポテンシャルを深くすることが容易となり、電荷転送が一層効率的になる。
Furthermore, as shown in the plan view of FIG. 13, since the channel width W1 of the
そして、本実施形態では、図１４の平面図に示したように、第５ゲート電極１０を浮遊不純物拡散領域２２に電気的に接続するための第３導電性プラグ３０ａを高濃度領域２２ａ上に設ける。このようにすると、第３導電性プラグ３０ａを埋め込むための第１ホール２９ａ（図９参照）が、転送ゲート１２のゲート長方向に位置ずれして素子分離絶縁膜４（図１４参照）の端にかかり、素子分離絶縁膜４がある程度削られても、高濃度領域２２ａが高濃度で深く形成されているので、高濃度領域２２ａ下のシリコン基板１に第３導電性プラグ３０ａが到達し難くなる。その結果、高濃度領域２２ａを形成せずに、薄くて浅い浮遊不純物拡散領域２２のみを形成する場合と比較して、P型のシリコン基板１とN型の浮遊不純物拡散領域２２とのジャンクションリークが第３導電性プラグの下において生じ難くなり、イメージセンサの画質を高めることができる。
In the present embodiment, as shown in the plan view of FIG. 14, the third
更に、この第３導電性プラグ３０ａは、幅がＷ１（図１３参照）と広くなっている部分の高濃度領域２２ａ上に形成されるので、幅方向の位置合わせマージンを広くすることができる。
Further, since the third
また、転送ゲート１２のゲート長方向に第１ホール２９ａが位置ずれをしない場合であっても、その第１ホール２９ａを高濃度領域２２ａ上に形成することで、第１ホール２９ａのエッチングの際にシリコン基板１の表層が多少削られても、第１導電性プラグ３０ａがシリコン基板１と直接コンタクトすることが無い。よって、高濃度領域２２ａを形成しない場合に必要な、第１ホール２９ａ内へのリンのコンタクト補償イオン注入（加速エネルギ３０keV、ドーズ量１×１０14cm-2程度）や、注入されたリンを活性化するための活性化アニール（基板温度８００℃、処理時間３０秒程度）等の工程を省くことができ、工程の簡略化を図ることができる。
Even when the
図１６（ａ）、（ｂ）は、上記の利点を定性的に説明するために、本実施形態のCMOSイメージセンサの断面に各種の容量C2、C3、C5を書き加えた図である。各結合容量の意味は次の通りである。
C2…転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量
C3…第４ゲート電極９と浮遊不純物拡散領域２２とのオーバーラップ容量
C5…浮遊不純物拡散領域２２とシリコン基板１との間のジャンクション容量
図１６（ａ）は、浮遊不純物拡散領域２２のリセット動作を終了する時の断面図である。この動作は、第４ゲート電極９のゲート電圧を、正電位のVg(1)から０Vにし、オン状態にあったリセットトランジスタTRRSTをオフ状態にすることにより行われる。
FIGS. 16A and 16B are diagrams in which various capacitors C 2 , C 3 , and C 5 are added to the cross section of the CMOS image sensor of the present embodiment in order to qualitatively explain the above advantages. is there. The meaning of each coupling capacity is as follows.
C 2 ... Overlap capacitance between the
C 3 ... Overlap capacitance between the
C 5. Junction capacitance between the floating
このとき、リセットトランジスタTRRSTがオン状態、オフ状態における浮遊不純物拡散領域２２内の電子の量は、リセット電圧をVR(0)(＞0)、リセット後の浮遊不純物拡散領域２２の電位をVR(1)として、
TRRSTがオン状態：C2(VR(0)−0)+C3(VR(0)−Vg(1))+C5(VR(0)−0) …(1)
TRRSTがオフ状態：C2(VR(1)−0)+C3(VR(1)−0)+C5(VR(0)−0) …(2)
となるので、(1)、(2)を等しいとすると、
VR(0)−VR(1) = C3・Vg(1)／(C2+C3+C5) …(3)
を得る。
At this time, the amount of electrons in the floating
TR RST is on: C 2 (VR (0) −0) + C 3 (VR (0) −Vg (1) ) + C 5 (VR (0) −0)… (1)
TR RST is off: C 2 (VR (1) −0) + C 3 (VR (1) −0) + C 5 (VR (0) −0)… (2)
So, if (1) and (2) are equal,
VR (0) −VR (1) = C 3・ Vg (1) / (C 2 + C 3 + C 5 )… (3)
Get.
なお、実際には、TRRSTがオン状態になると、TRRSTのチャネル部の反転層に元々存在していた電荷も浮遊不純物拡散領域２２に流れ込むので、TRRSTがオン状態とオフ状態のそれぞれにおける浮遊不純物拡散領域２２内の電荷は上記のように等しくはならない。但し、実使用条件では、浮遊不純物拡散領域２２にVR(0)を書き込んだ後、TRRSTのチャネル部が弱反転に近い状態になるので、(1)と(2)を等しいとしてもその誤差は小さい。
Actually, when TR RST is turned on, the charges originally present in the inversion layer of the channel portion of TR RST also flow into the floating
次に、フォトダイオードPDから浮遊不純物拡散領域２２に電荷を転送する場合（図１５（ｂ）参照）を考える。この転送動作は、転送ゲート１２の電圧を０Vから正電位のVg(2)にし、オフ状態にあった転送ゲート１２下のチャネルをオン状態にすることにより行われる。
Next, consider the case where charges are transferred from the photodiode PD to the floating impurity diffusion region 22 (see FIG. 15B). This transfer operation is performed by changing the voltage of the
このようにゲート１２がオン状態になると、フォトダイオードPDに蓄積されていた全ての電子が浮遊不純物拡散領域２２に転送され、フォトダイオードPDと転送ゲート１２下のチャネルは空乏化した状態となる。
When the
また、転送ゲート１２下のチャネルがオン状態とオフ状態のそれぞれの場合における浮遊不純物拡散領域２２内の電子の量は、転送後の浮遊不純物拡散領域２２の電位がVR(2)になるとすると、
転送ゲート１２がオフ状態：C2(VR(1)−0)+C3(VR(1)−0)+C5(VR(1)−0) …(4)
転送ゲート１２がオン状態：C2(VR(2)−Vg(1))+C3(VR(2)−0)+C5(VR(2)−0) …(5)
となる。
In addition, the amount of electrons in the floating
It becomes.
フォトダイオードPDから浮遊不純物拡散領域２２に転送されてきた電子の量をQ(電子なので＜0)とすると、転送によって増大した浮遊不純物拡散領域２２の電子の量がQに等しいので、
（転送ゲート１２がオン状態での浮遊不純物拡散領域２２内の電子量）＝（転送ゲート１２がオフ状態での浮遊不純物拡散領域２２内の電子量）+Q
となり、これと(4)、(5)より、
VR(2)−VR(1)=C2・Vg(2)／(C2+C3+C5)+Q／(C2+C3+C5) …(6)
を得る。
If the amount of electrons transferred from the photodiode PD to the floating
(Amount of electrons in floating
From this and (4), (5)
VR (2) −VR (1) = C 2 · Vg (2) / (C 2 + C 3 + C 5 ) + Q / (C 2 + C 3 + C 5 )… (6)
Get.
そして、リセット電圧VR(0)と、電荷転送後の浮遊不純物拡散領域２２の電圧VR(2)との差は、(3)、(6)より、
VR(2)−VR(0)=(C2・Vg(2)+Q−C3・Vg(1))／(C2+C3+C5) …(7)
となる。
The difference between the reset voltage VR (0) and the voltage VR (2) of the floating
VR (2) −VR (0) = (C 2・ Vg (2) + Q−C 3・ Vg (1) ) / (C 2 + C 3 + C 5 )… (7)
It becomes.
この(7)式より、VR(2)−VR(0)は、転送されてきた電子の量Qに比例することが理解される。そして、その比例係数を、電子の量から電圧への変換効率（又は感度）と解釈すると、
変換効率（感度）=1／(C2+C3+C5) …(8)
となる。
From this equation (7), it is understood that VR (2) −VR (0) is proportional to the amount Q of electrons transferred. And when the proportionality factor is interpreted as the conversion efficiency (or sensitivity) from the amount of electrons to voltage,
Conversion efficiency (sensitivity) = 1 / (C 2 + C 3 + C 5 )… (8)
It becomes.
図１７（ａ）は、VR(2)−VR(0)のC2依存性を示すグラフであり、図１７（ｂ）は、変換効率（感度）のC2依存性を示すグラフである。 FIG. 17 (a), VR (2) -VR (0) is a graph showing the C 2 dependent, 17 (b) is a graph showing the C 2 dependency of the conversion efficiency (sensitivity).
これらのグラフでは、いずれも、Vg(1)=Vg(2)=2.8V、C3=0.3fF、C5=0.7fF、Q=−8×10-16(電子5000個の電荷量)としている。 In these graphs, Vg (1) = Vg (2) = 2.8 V, C 3 = 0.3 fF, C 5 = 0.7 fF, Q = -8 x 10 -16 (charge amount of 5000 electrons) Yes.
図１７（ａ）に示されるように、VR(2)−VR(0)は、C2が大きいほど大きくなる。VR(2)−VR(0)は、電荷転送時に浮遊不純物拡散領域２２のポテンシャルがどのくらい深くなるかを示すので、C2が大きいほど、すなわち転送ゲート１２が浮遊不純物拡散領域２２により広い面積で重なるほど、フォトダイオードPDから浮遊不純物拡散領域２２に電子を効率良く転送できることになる。
As shown in FIG. 17A, VR (2) −VR (0) increases as C 2 increases. VR (2) −VR (0) indicates how deep the potential of the floating
一方、図１７（ｂ）に示されるように、変換効率（感度）はC2が大きいほど小さくなって、感度が低下する。 On the other hand, as shown in FIG. 17B, the conversion efficiency (sensitivity) decreases as C 2 increases, and the sensitivity decreases.
そこで、転送効率と感度の両方が考慮された一つの指標として、(7)式と(8)式との積を考える。その積は、C2に対して単調増加の(7)と、単調減少の(8)との積なので、最大値を持つ。その最大値を与えるC2の値をC2maxとすると、d((7)×(8))／d(C2)=0の条件より、
C2max=(1+2 Vg(1)／Vg(2))C3+C5−2Q／Vg(2) …(9)
を得る。
Therefore, as an index that considers both transfer efficiency and sensitivity, consider the product of Equation (7) and Equation (8). The product is a monotone increasing (7) with respect to C 2, since the product of the monotonic decrease (8), with the maximum value. When the value of C 2 giving the maximum value is C 2max , from the condition of d ((7) × (8)) / d (C 2 ) = 0,
C 2max = (1 + 2 Vg (1) / Vg (2) ) C 3 + C 5 −2Q / Vg (2) … (9)
Get.
(7)×(8)のグラフは、図１８のようになり、C2＜C2maxの範囲（ハッチングをかけた部分）でC2を調節することにより、電荷転送効率と感度との両立を図ることができる。 The graph of (7) x (8) is as shown in Fig. 18. By adjusting C 2 within the range of C 2 <C 2max (the hatched part), both charge transfer efficiency and sensitivity can be achieved. Can be planned.
また、浮遊不純物拡散領域２２と第４ゲート電極９との重なりの幅ｄ１を狭くしてC3を小さくすると、(9)式からC2maxが小さくなるので、(8)式からより感度の高い領域で画素の性能を最適化することができる。
Also, if you narrow the floating
（第２実施形態）
次に、本発明の第２実施形態について、図５（ａ）と図１９を参照しながら説明する。図１９は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 19 is a cross-sectional view of the main part of the solid-state imaging device in the middle of the manufacturing process according to the present embodiment.
第１実施形態では、二枚のレジストパターン（第２、第３レジストパターン２１、２３）を用いてイオン注入を二回行うことにより、高濃度領域２２ａを備えた浮遊不純物拡散領域２２を形成した。
In the first embodiment, the floating
これに対し、本実施形態では、以下のような方法で高濃度領域２２ａを形成する。
In contrast, in the present embodiment, the
まず、第１実施形態で説明した図５（ａ）の工程を行い、厚さが約１μmの第１レジストパターン２１を用いて浮遊不純物拡散領域２２を形成する。
First, the step of FIG. 5A described in the first embodiment is performed, and the floating
次いで、図１９に示すように、その第１レジストパターン２１を除去せずに、第４ゲート電極９の第２側面９ａから第１レジストパターン２１の影が延びるような方向（例えばチルト角２０度）にシリコン基板１を傾けながら、加速エネルギ２０keV、ドーズ量１〜２×１０15cm-2の条件で、シリコン基板１の表層に第１窓２１ａを通じてリンを斜めイオン注入することにより、高濃度領域２２ａを形成する。
Next, as shown in FIG. 19, without removing the first resist
なお、この斜めイオン注入におけるチルト角とは、リンの導入方向がシリコン基板１の法線と成す角（＜９０度）のことを言う。
Note that the tilt angle in the oblique ion implantation means an angle (<90 degrees) formed by the phosphorus introduction direction with the normal line of the
上記の方法によれば、第１窓２１ａの影が第２側面９ａから長さL、例えば約０．３６μmで現れ、影となった部分には高濃度領域２２ａが形成されずにリンの濃度は薄いままとなり、浮遊不純物拡散領域２２と第４ゲート電極４とのオーバーラップ容量を低減でき、第１実施形態と同様の利点を得ることができる。
According to the above method, the shadow of the
特に、影の長さLを十分に長く、例えば０．２μm以上とすることにより、高濃度領域２２ａのリンが拡散しても第４ゲート電極９の下にまでは至らなくなるので、浮遊不純物拡散領域２２と第４ゲート電極９とのオーバーラップ容量を確実に低減できる。
In particular, when the shadow length L is sufficiently long, for example, 0.2 μm or more, even if phosphorus in the
なお、第１レジストパターン２１の厚さが１μmの場合は、チルト角を１０度以上とすることにより、第１レジストパターン２１の影の長さLを０．２μm以上にすることができる。
When the thickness of the first resist
更に、この方法によれば、転送ゲート１２の第１側面１２ａの下へリンが打ち込まれるので、リンが拡散する前に高濃度領域２２ａを転送ゲート１２に重複させることができる。従って、時間が経過してリンが拡散すると、第１実施形態と比較して高濃度領域２２ａが転送ゲート１２に大きく重複するので、これらの間のオーバーラップ容量が一層大きくなり、第１実施形態よりも電荷転送効率を更に向上させることができる。
Further, according to this method, since phosphorus is implanted below the
ところで、二枚のレジストレジストパターンを用いる方法（第１実施形態）と、斜めイオン注入を用いる方法（本実施形態）のどちらを採用するかについては、単位画素Uの平面レイアウトに基づいて決定するのが好ましい。 By the way, whether to adopt the method using the two resist resist patterns (first embodiment) or the method using the oblique ion implantation (this embodiment) is determined based on the planar layout of the unit pixel U. Is preferred.
図２０（ａ）、（ｂ）に示すように、各ゲート９、１２下を流れる電荷の移動方向の単位ベクトルn1、n2を考えたとき、n1、n2の内積n1・n2が０又は正の値になる平面レイアウトでは、第１実施形態と本実施形態のいずれを採用しても良い。
FIG. 20 (a), the (b), the when considering the unit vector n 1, n 2 in the moving direction of the charge flowing through the
ところが、図２０（ｃ）に示すように、上記の内積n1・n2が負になるようなレイアウトで斜めイオン注入を行うと、第１レジストパターン２１の第１窓２１ａの影が転送ゲート１２寄りの浮遊不純物拡散領域２２にもできてしまうので、高濃度領域２２ａが転送ゲート１２から離れ、これらの間に大きなオーバーラップ容量を作り出せなくなる恐れがある。よって、この場合は、第１実施形態のように、二枚のレジストパターンを用いて浮遊不純物拡散領域２２と高濃度領域２２ａとを形成するのが好ましい。
However, as shown in FIG. 20C, when oblique ion implantation is performed in such a layout that the inner product n 1 · n 2 is negative, the shadow of the
（第３実施形態）
本実施形態では、第１実施形態で説明した転送ゲート１２の平面レイアウトの変形例について説明する。
(Third embodiment)
In the present embodiment, a modification of the planar layout of the
図２１は、本実施形態に係る固体撮像装置の要部平面図である。図２１では、第１実施形態で説明した部材には、第１実施形態と同様の符号を付してある。 FIG. 21 is a plan view of a main part of the solid-state imaging device according to the present embodiment. In FIG. 21, the same reference numerals as those in the first embodiment are given to the members described in the first embodiment.
図２１に示すように、本実施形態では、シリコン基板１の上から見た場合に、浮遊不純物拡散領域２２の縁に沿って延びる延長部１２ｃを転送ゲート１２に設ける。このようにすると、第１実施形態と比較して、転送ゲート１２と浮遊不純物拡散領域２２との対向面積を広げることができ、これらの間のオーバーラップ容量が更に大きくなるので、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送効率を一層向上させることができる。
As shown in FIG. 21, in this embodiment, the
なお、このように転送ゲート１２を凹凸状にすることにより、転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量を十分大きく確保できるなら、高濃度領域２２ａを形成しなくてもよい。
If the overlap capacity between the
また、上記の平面レイアウトに代えて、図２２（ａ）に示すように、浮遊不純物拡散領域２２の側に張り出した凸部を転送ゲート１２に設けてもよい。
Further, instead of the above-described planar layout, as shown in FIG. 22A, a protruding portion that protrudes toward the floating
更に、図２２（ｂ）に示すように、浮遊不純物拡散領域２２と重なる部分の転送ゲートに、フォトダイオードPD側に凹んだ凹部を設けてもよい。
Furthermore, as shown in FIG. 22B, a recess recessed toward the photodiode PD may be provided in a portion of the transfer gate that overlaps with the floating
図２２（ａ）、（ｂ）のようにしても、図２１の場合と同じ利点を得ることができる。 22A and 22B, the same advantages as in FIG. 21 can be obtained.
（第４実施形態）
第１、第２実施形態では、転送ゲート１２のゲート長を、リセットトランジスタTRRSTを構成する第４ゲート１０のゲート長と略同じに描いたが、本発明はこれに限定されない。
(Fourth embodiment)
In the first and second embodiments, the gate length of the
例えば、図２３に示されるように、転送ゲート１２のゲート長L1を第４ゲート１０のゲート長L2よりも長くしてもよい。
For example, as shown in FIG. 23, the gate length L1 of the
このようにすると、転送ゲート１２と高濃度領域２２ａとを大きく重複させても、各ゲート１０、１２のゲート長が同じ場合と比較して、転送ゲート１２下のチャネル長が長くなるので、転送ゲート１２下でのショートチャネル効果を抑止でき、転送ゲート１２の特性が単位画素U毎に大きくばらつくのを防ぐことができる。
In this way, even if the
（第５実施形態）
次に、本発明の第５の実施の形態に係る固体撮像装置の製造方法について説明する。
(Fifth embodiment)
Next, a method for manufacturing a solid-state imaging device according to the fifth embodiment of the present invention will be described.
図２４〜図３０は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。これらの図において、第１実施形態で既に説明した部材には第１実施形態と同じ符号を付し、以下ではその説明を省略する。 24 to 30 are cross-sectional views of main parts of the solid-state imaging device during the manufacturing process according to the present embodiment. In these drawings, the members already described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
なお、これらの図においては、発明の理解を助けるために、画素領域Aの第１断面と第２断面とを併記してある。これらのうち、第１断面は、図１１のII−II線に沿う断面図に相当し、第２断面は、図１１のIII−III線に沿う断面図に相当する。 In these drawings, the first cross section and the second cross section of the pixel region A are shown together to facilitate understanding of the invention. Among these, the first cross-section corresponds to a cross-sectional view taken along the line II-II in FIG. 11, and the second cross-section corresponds to a cross-sectional view taken along the line III-III in FIG.
また、以下では、必要に応じて図３１も参照する。図３１は、本実施形態に則した製造工程途中の固体撮像装置の要部平面図である。 In the following, FIG. 31 is also referred to as necessary. FIG. 31 is a plan view of the main part of the solid-state imaging device in the middle of the manufacturing process according to the present embodiment.
まず、第１実施形態で説明した図６（ｂ）の工程を行った後、図２４に示すように、SiH4とPH3との混合ガスを使用する熱CVD法により、基板温度を４００〜６００℃に保持しながら第２絶縁膜２６上にリンドープトアモルファスシリコン膜を厚さ５０nmに形成し、それを第１導電膜５０とする。
First, after performing the process of FIG. 6B described in the first embodiment, as shown in FIG. 24, the substrate temperature is set to 400 to 400 by a thermal CVD method using a mixed gas of SiH 4 and PH 3. A phosphorus-doped amorphous silicon film having a thickness of 50 nm is formed on the second insulating
次に、図２５に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第１導電膜５０の上に不図示のレジストパターンを形成する。そのレジストパターンには、ホール形状の窓が高濃度領域２２ａ上と第５ゲート電極１０上とに形成される。次いで、このレジストパターンをマスクとして使用しながら、塩素を含むガスをエッチングガスとして使用するRIEにより、レジストパターンの窓の下の第１導電膜５０にホールを形成する。次いで、CF4とCHF3との混合ガスをエッチングガスとするRIEにより、第１導電膜５１のこのホール下の第１、第２絶縁膜５、２６に第３ホール２６ｋと第４ホール２６ｍを形成する。この後に、レジストパターンは除去される。
First, a resist pattern (not shown) is formed on the first
続いて、第３、第４ホール２６ｋ、２６ｍの底面に形成された数nmの厚さの自然酸化膜をHF溶液でエッチングし、各ホール２６ｋ、２６ｍ内にシリコンの清浄面を出す。そのHF溶液の濃度は、例えば数％に調整される。
Subsequently, a natural oxide film having a thickness of several nm formed on the bottom surfaces of the third and
このHF処理の際、SiO2よりなる第２絶縁膜２６は、HFに対してエッチング耐性のある第１導電膜５０で覆われているので、エッチングされて膜減りすることが無い。但し、その膜減りを予め見込み、第２絶縁膜２６を十分厚く形成しておけば、第１導電膜５０を省略してもよい。
During the HF treatment, the second insulating
この後に、第１導電膜５０と同じ成膜条件を採用して、第３、第４ホール２６ｋ、２６ｍの内面と第１導電膜５０上とにリンドープトアモルファスシリコン膜を厚さ５０nmに形成し、それを第２導電膜５１とする。
Thereafter, a phosphorus-doped amorphous silicon film having a thickness of 50 nm is formed on the inner surfaces of the third and
次いで、図２６に示すように、浮遊不純物拡散領域２２を覆う第５レジストパターン５３を第２導電パターン５１の上に形成する。そして、CF4とCHF3との混合ガスをエッチングガスとするRIEにより、第５レジストパターン５３で覆われていない部分の第１、第２導電膜５０、５１をエッチングして除去すると共に、各導電膜５０、５１を第４レジストパターン５３の下に導電パターン５２として残す。
Next, as shown in FIG. 26, a fifth resist
この導電パターン５２は、第３、第４ホール２６ｋ、２６ｍを介して高濃度領域２２ａと第５ゲート電極１０とを電気的に接続する配線として機能する。
The
この後に、第４レジストパターン５３は除去される。
Thereafter, the fourth resist
この工程を終了後の平面図を示すと図３１のようになり、先の図２６における周辺回路領域Bの断面は図３１のI−I線に沿う断面図に相当する。そして、図２６の画素領域Ａ（第１断面）は、図３１のII−II線に沿う断面図に相当し、画素領域（第２断面）は図３１のIII−III線に沿う断面図に相当する。 FIG. 31 is a plan view after this process is completed, and the cross section of the peripheral circuit region B in FIG. 26 corresponds to a cross sectional view taken along the line II in FIG. 26 corresponds to a cross-sectional view taken along line II-II in FIG. 31, and the pixel area (second cross-section) corresponds to a cross-sectional view taken along line III-III in FIG. Equivalent to.
次に、図２７に示すように、フォトダイオードPD、浮遊不純物拡散領域２２、及び導電パターン５２を覆う第６レジストパターン５４を第２絶縁膜２６の上に形成した後、この第６レジストパターン５４をマスクに使用しながらRIEによって第１、第２絶縁膜５、２６を異方的にエッチングする。その結果、各ゲート電極６〜１１の側面において第２絶縁膜２６が絶縁性サイドウォール２６ａ〜２６ｊとして残されると共に、第１絶縁膜５がパターニングされ、各ゲート電極６〜１１の下面にゲート絶縁膜５ａ〜５ｅとして残される。
Next, as shown in FIG. 27, a sixth resist
なお、第６レジストパターン５４の下の第２絶縁膜２６はエッチングされずに残る。また、ゲート絶縁膜５ｃは、第３、第４ゲート電極８、９及び転送ゲート１２に共通となる。
Note that the second insulating
この後に、第６レジストパターン５４は除去される。
Thereafter, the sixth resist
続いて、図２８に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第２〜第６ゲート電極７〜１１と、その側面に形成された絶縁性サイドウォール２６ｃ〜２６ｊとをマスクに使用しながら、加速エネルギ２０keV、ドーズ量２×１０15cm-2の条件で、第１〜第６N型不純物拡散領域１５〜２０にリンを高濃度に注入し、各N型不純物拡散領域１５〜２０をLDD構造にする。更に、これと同程度の条件で、第１、第２P型不純物拡散１３、１４にボロンをイオン注入し、これらのP型不純物拡散１３、１４もLDD構造にする。
First, while using the second to
続いて、不純物拡散層１３〜２０、ゲート電極６〜１１、及び導電パターン５２のそれぞれの表面に形成された自然酸化膜をHF処理等によって除去した後、スパッタ法によりコバルト層を全面に約５〜３０nmの厚さに形成する。
Subsequently, after removing natural oxide films formed on the surfaces of the impurity diffusion layers 13 to 20, the
次に、基板温度６５０〜７５０℃、処理時間約３０〜９０秒のRTAを行うことにより、コバルトとシリコンとを反応させる。その結果、各不純物拡散層１３〜２０、導電パターン５２、及び第６ゲート絶縁膜１１は、それらの表面にコバルトシリサイド層２８ａ〜２８ｈ、５５ａ、５５ｂが形成されて低抵抗化されることになる。この後に、未反応のコバルト層をウエットエッチングして除去する。
Next, cobalt and silicon are reacted by performing RTA at a substrate temperature of 650 to 750 ° C. and a processing time of about 30 to 90 seconds. As a result, the impurity diffusion layers 13 to 20, the
次に、図２９に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第２絶縁膜２６、絶縁性サイドウォール２６ａ〜２６ｊ、及びコバルトシリサイド層２８ａ〜２８ｈのそれぞれの上に、第３絶縁膜２９としてSiO2膜をHDPCVD法により形成し、各トランジスタTRP、TRN、TROFD、TRTG、TRRST、TRSF、TRSELの間のスペースを第３絶縁膜２９で埋め込む。その後に、CMP法により第３絶縁膜２９の上面を研磨して平坦化すると共に、シリコン基板１の平坦面上での第３絶縁膜２９の厚さを約７００nm程度にする。
First, on each of the second insulating
続いて、第３絶縁膜２９の上にフォトレジストを塗布し、それを露光・現像することにより、コバルトシリサイド層２８ａ〜２８ｆ、２８ｈの上にホール形状の窓を備えたレジストパターン（不図示）を形成する。
Subsequently, a photoresist is coated on the third insulating
その後、上記のレジストパターンをマスクとして使用しながら、CF4とCHF3との混合ガスをエッチングガスとするRIEにより第３絶縁膜２９をエッチングして、コバルトシリサイド層２８ａ〜２８ｆ、２８ｈ上に第２ホール２９ｂ〜２９ｈを形成する。
Thereafter, while using the resist pattern as a mask, the third insulating
次に、図３０に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
最初に、第２ホール２９ｂ〜２９ｈの内面と第３絶縁膜２９の上面に、グルー膜としてスパッタ法によりTi膜とTiN膜を順に形成する。そのTi膜とTiN膜の膜厚は、例えば、共に３０nmとする。次いで、WF6ガスを使用するCVD法によりこのグルー膜上にW膜を形成し、第２ホール２９ｂ〜２９ｈ内をこのW膜で完全に埋め込む。その後に、第３絶縁膜２９の上面に形成された余分なグルー膜とW膜とをCMP法により除去し、これらの膜を第２導電性プラグ３０ｂ〜３０ｈとして各ホール２９ｂ〜２９ｈの中に残す。
First, a Ti film and a TiN film are sequentially formed as a glue film on the inner surfaces of the
続いて、第３絶縁膜２９と第１導電性プラグ３０ｂ〜３０ｈのそれぞれの上面上に、金属積層膜として厚さ３０nmのTi膜、厚さ３０nmのTiN膜、厚さ３００〜５００nmのAl膜、厚さ５〜１０nmのTi膜、厚さ５０〜１００nmのTiN膜をこの順にスパッタ法により形成する。その後に、この金属積層膜をフォトリソグラフィ法によりパターニングして、第１導電性プラグ３０ｂ〜３０ｈと電気的に接続される一層目金属配線３１とする。
Subsequently, on each upper surface of the third insulating
この後は、第１実施形態で説明した図１０の工程を行い、本実施形態に係る個体撮像装置の基本構造を完成させる。 After this, the process of FIG. 10 described in the first embodiment is performed to complete the basic structure of the individual imaging apparatus according to the present embodiment.
上記した実施形態によれば、図３０に示したように、転送ゲート１２を覆うように導電パターン５２を形成するので、導電パターン５２と転送ゲート１２との間に大きなオーバーラップ容量を作り出すことができる。そのオーバーラップ容量は、転送ゲート１２と高濃度領域２２ａとのオーバーラップ容量と協同して、電荷転送時における浮遊不純物拡散領域２２の電位を、第１実施形態よりも転送ゲート１２の正電位側に更に大きく引き付けるので、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送をより一層スムーズに行うことができる。
According to the above-described embodiment, as shown in FIG. 30, the
しかも、平坦化されずに凹凸状となっている第２絶縁膜２６の上面上にその導電パターン５２を形成するので、第２絶縁膜２６が平坦化されている場合と比較して、導電パターン５２の下面の面積を大きくすることができ、導電パターン５２と転送ゲート１２との間のオーバーラップ容量を大きくすることができる。
In addition, since the
更に、本実施形態では、転送ゲート１２と浮遊不純物拡散領域２２とを覆うように導電パターン５２を形成するので、浮遊不純物拡散領域２２に入ろうとする不要な光を導電パターン５２で遮ることができ、浮遊不純物拡散領域２２でノイズが発生するのを防止することができる。
Furthermore, in this embodiment, since the
また、第２絶縁膜２６の上に平坦化用の絶縁膜を形成せず、第２絶縁膜２６の上に導電パターン５２を直接形成するので、平坦化用の絶縁膜を形成してその上に導電パターン５２を形成する場合と比較して、導電パターン５２と浮遊不純物拡散領域２２との距離を短くすることができる。その結果、余計な光が浮遊不純物拡散領域２２により一層侵入し難くなり、上記した遮光の効果を高めることができる。
In addition, since the planarization insulating film is not formed on the second insulating
ところで、本実施形態では、導電パターン５２をリンドープトアモルファスシリコンで構成し、更に導電パターン５２を第３ホール２６ｋの中に形成して高濃度領域２２ａとコンタクトさせている。
By the way, in this embodiment, the
このような構造に代えて、第３ホール２６ｋ内に導電性プラグを形成した後、その導電性プラグと第２絶縁膜２６のそれぞれの上面にアルミニウム膜を主とする金属積層膜を形成し、その金属積層膜をパターニングして導電パターン５２とすることも考えられる。このような構造は、特許文献１の図７の構造に相当する。
Instead of such a structure, after forming a conductive plug in the
ところが、この構造では、導電性プラグのグルー膜としてTi膜を第３ホール２６ｋ内に形成する必要があり、第３ホール２６ｋの底面に露出するシリコン基板１がそのTi膜と反応してチタンシリサイド層を形成してしまう。そのチタンシリサイド層は、シリコン基板１の表面からある程度の深さにまで達するため、このチタンシリサイド層の下面が、N型の高濃度領域２２ａとP型のシリコン基板１とのPN接合に近づくことになる。こうなると、導電性の高いチタンシリサイド層にある電荷が上記のPN接合を通過してシリコン基板１に逃げ易くなるので、このPN接合でのジャンクションリークが増大する恐れがある。
However, in this structure, it is necessary to form a Ti film as the glue film of the conductive plug in the
これに対し、本実施形態では、導電パターン５２の最下層としてアモルファスシリコン膜よりなる第１導電膜５０を形成し、且つ、その第１導電膜５０を第３ホール２６ｋ内において浮遊不純物拡散領域２２に直接接触させているため、上記のようなシリサイド層が第３ホール２６ｋの底面に形成されず、ジャンクションリークが増大するのを抑えることができ、信頼性の良いCMOSイメージセンサを提供することができる。
In contrast, in the present embodiment, the first
（第６実施形態）
第５実施形態では、図３０に示したように、導電パターン５２を第５ゲート電極１０の上にまで延在させ、その導電パターン５２によって浮遊不純物拡散領域２２と第５ゲート電極１０とを電気的に接続した。
(Sixth embodiment)
In the fifth embodiment, as shown in FIG. 30, the
本実施形態では、導電パターン５２を介してではなく、一層目金属配線３１を介して浮遊不純物拡散領域２２と第５ゲート電極１０とを電気的に接続する。
In the present embodiment, the floating
図３２、図３３は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。 32 and 33 are cross-sectional views of the main part of the solid-state imaging device in the middle of the manufacturing process according to the present embodiment.
まず、図３２に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
第５実施形態の図２９の工程に従い、第２ホール２９ｂ〜２９ｈの形成と同時に、導電パターン５２と第５ゲート電極１０の上に、第１ホール２９ａと第５ホール２９ｉを形成する。
According to the process of FIG. 29 of the fifth embodiment, the
次に、図３３に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
最初に、各ホール２９ａ〜２９ｉの内面と第３絶縁膜９の上面にグルー膜としてTi膜とTiN膜をこの順にスパッタ法により積層し、更にその上にW膜をCVD法で形成して各ホール２９ａ〜２９ｉを完全に埋め込む。CVD法で形成されるW膜は、スパッタ法により形成されるAl膜よりもステップカバレッジが良く、狭いホール２９ａ〜２９ｉ内を良好に埋め込むことができる。また、グルー膜中のTiN膜は、W膜との密着性を良好にし、W膜が剥離するのを防止すると共に、W膜の拡散防止膜としての機能も有する。
First, a Ti film and a TiN film are laminated in this order as a glue film on the inner surfaces of the
なお、W膜に代えて、ドープトポリシリコン膜、タングステンシリサイド膜、コバルトシリサイド膜、窒化タングステン膜、Ta膜、Ru膜、Ir膜、Os膜、及びPt膜のいずれかを形成しても良い。 Instead of the W film, a doped polysilicon film, tungsten silicide film, cobalt silicide film, tungsten nitride film, Ta film, Ru film, Ir film, Os film, or Pt film may be formed. .
続いて、第３絶縁膜２９の上面の余分なグルー膜とW膜とをCMP法により除去して各ホール２９ａ〜２９ｉ内にのみ残す。残されたグルー膜とW膜は、第１ホール２９ａ内において第１導電性プラグ３１ａになり、第２ホール２９ｂ〜２９ｈ内において第２導電性プラグ３０ｂ〜３０ｈとなる。そして、第５ホール２９ｉの中に残されたこれらの膜は第７導電性プラグ３０ｉとなる。
Subsequently, the excessive glue film and the W film on the upper surface of the third insulating
その後に、第５実施形態と同様の工程を行い、第３絶縁膜２９上と各導電性プラグ３０ａ〜３０ｉの上に第１金属配線３１を形成する。
Thereafter, the same process as in the fifth embodiment is performed to form the
この第１配線３１は、第１導電性プラグ３０ａ上から第７導電性プラグ３０ｉに延在し、それにより浮遊不純物拡散領域２２と第５ゲート電極１０とが電気的に接続されることになる。
The
以上説明した本実施形態によれば、全てのホール２９ａ〜２９ｉの下にシリサイド層２８ａ〜２８ｈ、５５ａ、５５ｂが露出し、そのシリサイド層がホール形成時のエッチングストッパとなるので、全てのホール２９ａ〜２９ｉを同じエッチング条件で同時に形成することができる。従って、各ホールの下に異種の材料が露出する第１実施形態のように、エッチング条件を変えて各ホールを別々に形成する必要が無いので、工程の簡略化を図ることができる。
According to the present embodiment described above, the silicide layers 28a to 28h, 55a and 55b are exposed under all the
（第７実施形態）
次に、本発明の第７の実施の形態に係る固体撮像装置の製造方法について説明する。図３４（ａ）、（ｂ）は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図であり、図３５はその要部平面図である。なお、これらの図において、第１実施形態で説明した部材には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
(Seventh embodiment)
Next, a method for manufacturing a solid-state imaging device according to the seventh embodiment of the present invention will be described. FIGS. 34A and 34B are cross-sectional views of main parts of the solid-state imaging device in the course of the manufacturing process according to the present embodiment, and FIG. 35 is a plan view of the main parts thereof. In these drawings, the members described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof will be omitted below.
最初に、図３４（ａ）に示す断面工程を得るまでの工程について説明する。 First, steps required until a sectional process shown in FIG.
第１実施形態で説明した図４（ａ）の工程を行った後、Nウエル３上に窓を有するレジストパターン（不図示）をマスクに用い、ボロン等のP型不純物をNウエル３にイオン注入して、第１、第２P型不純物拡散領域１３、１４を第１ゲート電極６に対してセルフアライン的に形成する。その後、上記のレジストパターンは除去される。
After performing the step of FIG. 4A described in the first embodiment, a resist pattern (not shown) having a window on the N well 3 is used as a mask, and P-type impurities such as boron are ionized in the N well 3. Implantation is performed to form first and second P-type
次いで、第３ゲート電極８から第６ゲート電極１１に至る部分のシリコン基板１を覆う第７レジストパターン６０を形成し、この第７レジストパターン６０をマスクにしながら加速エネルギ２０keV、ドーズ量４×１０13cm-2の条件でシリコン基板１にリンをイオン注入する。このイオン注入の際、第２〜第３ゲート電極７〜８、及び第６ゲート電極１１がマスクとなり、これらのゲート電極の側方に第１〜第３N型不純物拡散領域１５〜１７、及び第６N型不純物拡散領域２０がセルフアライン的に形成される。
Next, a seventh resist
この後に、第７レジストパターン６０は除去される。
Thereafter, the seventh resist
次に、図３４（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、シリコン基板１の全面にフォトレジストを塗布し、それを露光・現像することにより、第３窓６１ａを備えた第７レジストパターン６１を形成する。第３窓６１ａは、その側面が転送ゲート１２と第６ゲート電極１１の各上面に重なり、且つ、その内部に第４、第５ゲート電極９、１０の各上面が露出するように形成される。
First, a photoresist is applied to the entire surface of the
次いで、この第８レジストパターン６１をマスクとして使用し、図３４（ａ）の工程よりも不純物濃度が低くなる条件、例えば加速エネルギ２０keV、ドーズ量０．５〜１×１０13cm-2の条件を採用し、シリコン基板１にリンをイオン注入する。これにより、転送ゲート１２と第４ゲート電極９の間には低濃度の浮遊不純物拡散領域２２がセルフアライン的に形成されると共に、第４〜第６ゲート電極９〜１１の間に第４、第５N型不純物拡散領域１８、１９が形成される。
Next, using the eighth resist
この後は、第１実施形態で説明した図５〜図６（ａ）の工程を行うことにより、浮遊不純物拡散領域２２に高濃度領域２２ａを形成したり、フォトダイオードPDを形成する。
Thereafter, the
その工程を終了後の平面図は図３５のようになり、先の図３４（ａ）、（ｂ）の周辺回路領域Bの断面図は図３５のI−I線に沿う断面に相当し、画素領域Aの断面図は図３５のII−II線に沿う断面に相当する。 The plan view after the process is as shown in FIG. 35, and the cross-sectional view of the peripheral circuit region B in FIGS. 34 (a) and (b) corresponds to the cross section taken along the line I-I in FIG. A cross-sectional view of the pixel region A corresponds to a cross section taken along line II-II in FIG.
上記したように、本実施形態では、検出トランジスタTRSFのソース／ドレイン領域となる第４、第５N型不純物拡散領域１８、１９を、低濃度の浮遊不純物領域２２と同時に形成することにより、その不純物濃度を周辺回路領域Bの第１、第２N型不純物拡散領域１５、１６よりも低くする。
As described above, in the present embodiment, the fourth and fifth N-type
このようにすると、第４、第５N型不純物拡散領域１８、１９の不純物は、周辺回路の第１、第２N型不純物拡散領域１５、１６と比較して、シリコン基板１の横方向に広く拡散しない。従って、図３５に示されるように、検出トランジスタTRSFのソース領域とゲート電極との重なり幅（すなわち、第４N型不純物拡散領域１８と第５ゲート電極１０との重なり幅）は、周辺トランジスタTPNにおける重なりの幅ｄ２よりも狭い第４の幅ｄ４となる。
Thus, the impurities in the fourth and fifth N-type
図２から理解されるように、検出トランジスタTRSFのソース−ゲート間のオーバーラップ容量は、浮遊不純物拡散領域２２に蓄積された電荷を検出トランジスタTRSFのゲート電圧に変換するキャパシタの一部として機能する。そして、そのゲート電圧の変化量ΔVは、浮遊不純物拡散領域２２内の電荷量Qに比例し、その比例係数はこのキャパシタの静電容量値Cの逆数C-1になる。
As understood from FIG. 2, the source of the detection transistor TR SF - overlap capacitance between the gate, as part of a capacitor for converting the charges accumulated in the floating
本実施形態では、検出トランジスタTRSFのソース領域とゲート電極との重なり幅ｄ４を周辺トランジスタの重なり幅ｄ２よりも狭くしたので、そのソース−ゲート間のオーバーラップ容量の静電容量値を小さくすることができる。その結果、上記の比例係数C-1の値が第１実施形態よりも大きくなるので、浮遊不純物拡散領域２２内の電荷量Qの変動に対して、検出トランジスタTRSFのゲート電圧を敏感に反応させることができ、第１実施形態よりも感度の高いCMOSイメージセンサを提供することができる。
In this embodiment, since the overlapping width d4 between the source region and the gate electrode of the detection transistor TR SF was narrower than the overlapping width d2 of the peripheral transistor, the source - to reduce the capacitance value of the overlap capacitance between the gate be able to. As a result, since the value of the proportional coefficient C −1 is larger than that in the first embodiment, the gate voltage of the detection transistor TR SF reacts sensitively to fluctuations in the charge amount Q in the floating
しかも、検出トランジスタTRSFのソース／ドレイン領域（第４、第５N型不純物拡散領域１８、１９）の不純物濃度を周辺トランジスタTRNよりも薄くしたので、検出トランジスタTRSFのソース／ドレイン領域からチャネルへの不純物の拡散が少なくなる。その結果、イメージセンサの微細化が進んで検出トランジスタTRSFのゲート長が短くなっても、検出トランジスタTRSFのショートチャネル効果を周辺トランジスタTRNよりも抑えることができ、単位画素U間で検出トランジスタTRSFの特性がばらつくのを防ぐことができる。
Moreover, the source / drain region of the detection transistor TR SF (fourth, 5N-type
（第８実施形態）
図３６は、本実施形態に係る固体撮像装置の回路図である。
(Eighth embodiment)
FIG. 36 is a circuit diagram of the solid-state imaging device according to the present embodiment.
図３６において、図１で既に説明した回路素子については図１と同じ符号を付し、以下ではその説明を省略する。 36, the circuit elements already described in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and the description thereof is omitted below.
図３６に示すように、本実施形態では、周辺回路領域Bに電圧供給回路９３が設けられ、その電圧供給回路９３からの電圧が垂直信号線CLに印加される。また、信号読み出し／ノイズキャンセル回路９１に入る前の垂直信号線CLには、第１トランジスタTR1が列毎に設けられる。
As shown in FIG. 36, in this embodiment, a
図３７は、本実施形態における単位画素Uと電圧供給回路９３の回路図である。
FIG. 37 is a circuit diagram of the unit pixel U and the
図３７に示されるように、電圧供給回路９３は、第２トランジスタTR2と第３トランジスタTR3とを列毎に有し、各トランジスタTR2、TR3のドレインには互いに異なる値の第２電圧VR2と第３電圧VR3とが印加される。そして、各トランジスタTR2、TR3のソースは、垂直信号線CLに共通に接続される。
As shown in FIG. 37, the
これらのトランジスタTR2、TR3のゲートには、周辺回路領域Ｂに形成された制御回路９４から信号電圧S2、S3が印加される。その信号電圧S2、S3により各トランジスタTR2、TR3のオン、オフが制御されて、第２電圧VR2と第３電圧VR3が垂直信号線CLに選択的に出力されることになる。なお、制御回路９４は、第１トランジスタTR1のゲートにも信号電圧S1を出力し、第１トランジスタTR1のオン、オフを制御する。 Signal voltages S2 and S3 are applied to the gates of the transistors TR2 and TR3 from the control circuit 94 formed in the peripheral circuit region B. The signal voltage S2, S3 each transistor by TR2, TR3 ON, OFF is controlled, so that the second voltage VR 2 and the third voltage VR 3 is selectively output to the vertical signal line CL. Note that the control circuit 94 also outputs the signal voltage S1 to the gate of the first transistor TR1 to control on / off of the first transistor TR1.
一方、単位画素Uにおいては、検出トランジスタTRSFと選択トランジスタTRSELとの接続順序が第１実施形態と逆になっており、検出トランジスタTRSFのソースが垂直信号線CLに直接接続されて、検出トランジスタTRSFのソース電圧が垂直信号線CLに直接読み出されるようになっている。 On the other hand, in the unit pixel U, the connection order of the detection transistor TR SF and the selection transistor TR SEL is opposite to that in the first embodiment, and the source of the detection transistor TR SF is directly connected to the vertical signal line CL. The source voltage of the detection transistor TR SF is directly read out to the vertical signal line CL.
なお、電源線VRは、第１電圧VR1が常に印加された状態となっている。 The power supply line VR is in a state in which the first voltage VR 1 is always applied.
次に、この固体撮像装置の動作について、図３８を参照しながら説明する。図３８は、本実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 Next, the operation of this solid-state imaging device will be described with reference to FIG. FIG. 38 is a timing chart showing the operation of the solid-state imaging device according to this embodiment.
図３８に示すように、最初のステップ(i)では、第２トランジスタTR2をオン状態、第３トランジスタTR3をオフ状態にすることにより、電圧供給回路９３から垂直信号線CLに第２電圧VR2を出力し、検出トランジスタTRSFのソースにその第２電圧VR2を印加する。
As shown in FIG. 38, in the first step (i), the second voltage is applied from the
次のステップ(ii)では、リセット線RSTにハイレベルの電圧（２．８Ｖ）を印加し、リセットトランジスタTRRSTをオン状態にする。これにより、浮遊不純物拡散領域２２は、リセットトランジスタTRRSTのドレイン電圧、すなわち電源線VRの第１電圧VR1にリセットされると共に、その第１電圧VR1が検出トランジスタTRSFのゲートに印加される。
In the next step (ii), a high level voltage (2.8 V) is applied to the reset line RST to turn on the reset transistor TR RST . Thus, the floating
これにより、検出トランジスタTRSFは、そのソースに第２電圧VR2が印加され、ゲートに第１電圧VR1が印加された状態となる。本実施形態では、第２電圧VR2の値として、この状態における検出トランジスタTRSFのチャネルがオンするような値、例えば０．５〜１Vを採用する。これにより、ステップ(ii)において浮遊不純物拡散領域２２をリセットしたのと同時に、検出トランジスタTRSFがオン状態になる。
As a result, the detection transistor TR SF is in a state where the second voltage VR 2 is applied to the source and the first voltage VR 1 is applied to the gate. In the present embodiment, as the second value of voltage VR 2, the values such that the channel is on the detection transistor TR SF in this state, for example, employing a 0.5～1V. Accordingly, step (ii) at the same time as resetting the floating
この後に、ステップ(iii)において、リセット線RSTをローレベルに戻し、リセットトランジスタTRRSTをオフ状態にする。この状態では、浮遊不純物拡散領域２２にリセット電圧（第１電圧VR1）が書き込まれたままとなっている。
Thereafter, in step (iii), the reset line RST is returned to the low level, and the reset transistor TR RST is turned off. In this state, the reset voltage (first voltage VR 1 ) is still written in the floating
次のステップ(iv)では、第２トランジスタTR2をオフ状態、第３トランジスタTR3をオン状態にすることにより、垂直信号線CLに第３電圧VR3を出力する。本実施形態では、その第３電圧VR3の値として、第２電圧VR2（０．５〜１V）よりも高い１．８Vを採用する。その結果、検出トランジスタTRSFのオン状態が維持されると共に、該検出トランジスタTRSFのチャネル−ゲート間容量によって、浮遊不純物拡散領域２２の電位が上昇させられることになる。
In the next step (iv), the second transistor TR 2 is turned off and the third transistor TR 3 is turned on to output the third voltage VR 3 to the vertical signal line CL. In the present embodiment, 1.8 V, which is higher than the second voltage VR 2 (0.5 to 1 V), is adopted as the value of the third voltage VR 3 . As a result, the ON state of the detection transistor TR SF is maintained, and the potential of the floating
次いで、ステップ(v)において、転送ゲート線TGをハイレベル（２．８V）にし、それにより転送トランジスタTRTGをオン状態にする。その結果、フォトダイオードPDに蓄積されている電荷（今の場合電子）は、転送トランジスタTRTGを介して浮遊不純物拡散領域２２に転送され、浮遊不純物拡散領域２２の電位は、転送されてきた電子の量に応じてΔVだけ減少する。
Then, in step (v), the transfer gate line TG and the high level (2.8V), thereby to turn on the transfer transistor TR TG. As a result, the charge (in this case, electrons) accumulated in the photodiode PD is transferred to the floating
その後に、ステップ(vi)において転送ゲート線TGの電圧を再びローレベル（０V）に戻し、電荷転送を停止する。 Thereafter, in step (vi), the voltage of the transfer gate line TG is again returned to the low level (0 V), and the charge transfer is stopped.
続いて、ステップ(vii)において、再び第２トランジスタTR2をオン状態、第３トランジスタTR3をオフ状態にすることにより、垂直信号線CLの電圧を第２電圧V2に戻す。これにより、浮遊不純物拡散領域２２の電圧は、転送された電子の量に応じ、最初の状態（ステップ(i)）よりもΔVだけ低い電圧となる。
Subsequently, in step (vii), the voltage of the vertical signal line CL is returned to the second voltage V 2 by turning the second transistor TR 2 on and the third transistor TR 3 off again. Thereby, the voltage of the floating
そして、ステップ(vii)の状態（待機状態）が所定時間経過した後、次のステップ(viii)において、第２、第３トランジスタTR2、TR3をオフ状態とする。その後、第１トランジスタTR1をオン状態にすると共に、行選択線SELをハイレベルにして選択トランジスタTRSELもオン状態にし、検出トランジスタTRSFのソース電圧を信号電圧として垂直信号線CLに読み出す。 Then, after the state (standby state) in step (vii) has elapsed for a predetermined time, in the next step (viii), the second and third transistors TR 2 and TR 3 are turned off. Then, with the first transistor TR 1 in the ON state, the selection transistor TR SEL to row select line SEL to the high level to the ON state is read to the vertical signal line CL source voltage of the detection transistor TR SF as a signal voltage.
以上により、電荷転送と信号読み出しとが終了する。 Thus, charge transfer and signal reading are completed.
以上説明した本実施形態によれば、ステップ(ii)、(iii)において、検出トランジスタTRSFのソースに第２電圧VR2が印加された状態で、浮遊不純物拡散領域２２のリセット電圧（第１電圧VR1）を検出トランジスタTRSFのゲートに印加して検出トランジスタTRSFをオン状態にし、該検出トランジスタTRSFのチャネル−ゲート間容量を作り出す。そして、ステップ(iv)において、第２電圧VR2よりも高い第３電圧VR3を検出トランジスタTRSFのソースに印加し、上記のチャネル−ゲート間容量を利用して、検出トランジスタTRSFのゲートに繋がる浮遊不純物拡散領域２２を正電位側に引き上げる。
According to the embodiment described above, step (ii), in (iii), the detection transistor in a state where the second voltage VR 2 is applied to the source of the TR SF, reset voltage of the floating diffusion region 22 (first a detection transistor TR SF by applying a voltage VR 1) to the gate of the detection transistor TR SF oN state, the channel of the detection transistor TR SF - creating a gate capacitance. Then, in step (iv), the third voltage VR 3 higher than the second voltage VR 2 is applied to the source of the detection transistor TR SF, said channels - by using the gate capacitance, the gate of the detection transistor TR SF The floating
このようにすると、電子から見た場合の浮遊不純物拡散領域２２のポテンシャルが深くなるので、フォトダイオードPDと浮遊不純物拡散領域２２との間のポテンシャルの落差が多くなり、フォトダイオードPDから浮遊不純物拡散領域２２に電子を効果的に転送することができる。
In this way, since the potential of the floating
更に、このように浮遊不純物拡散領域２２が高くなるのは、上記のステップ(iv)〜(vi)の期間のみであるため、電荷を浮遊不純物拡散領域２２に転送してから信号を読み出すまでの待機状態（ステップ(vii)）の間に、浮遊不純物拡散領域２２とシリコン基板１との間にジャンクションリークが発生するのを防止でき、CMOSイメージセンサの信頼性を向上させることができる。
Further, since the floating
しかも、これによれば、第１実施形態のように転送ゲート１２と浮遊不純物拡散領域２２との間に大きなオーバーラップ容量を設ける必要が無いので、そのオーバーラップ容量によって浮遊不純物拡散領域２２の全容量が増加するのを防止でき、感度が低下しない。
In addition, according to this, since it is not necessary to provide a large overlap capacitance between the
図３９は、上記の利点を定性的に説明するために、本実施形態の固体撮像装置の断面に各種の容量C2、C3、C5、C6を書き加えた図である。これらのうち、C2、C3、C5の意味は第１実施形態と同じである。そして、C6は、検出トランジスタTRSFのチャネル−ゲート間容量である。 FIG. 39 is a diagram in which various capacitors C 2 , C 3 , C 5 , and C 6 are added to the cross section of the solid-state imaging device of the present embodiment in order to qualitatively explain the above advantages. Among these, C 2 , C 3 , and C 5 have the same meaning as in the first embodiment. Then, C 6 the channel of the detection transistor TR SF - a gate capacitance.
既述のように、検出トランジスタTRSFのソースに印加される第２電圧VR2は、浮遊不純物拡散領域２２が第１電圧VR1（約１．８V）にリセットされたときに、検出トランジスタTRSFのチャネルがオンとなるような値（０．５〜１V）に設定されている。従って、上記のステップ(ii)で浮遊不純物拡散領域２２の電圧を第１電圧VR1にリセットすると、検出トランジスタTRSFはオン状態となる。
As described above, the second voltage VR 2 applied to the source of the detection transistor TR SF is equal to the detection transistor TR when the floating
その後、上記のステップ(iii)でリセットトランジスタTRRSTをオフ状態とすると、今までリセットトランジスタTRRSTの反転層にあった電子が浮遊不純物拡散領域２２に流れ込むので、浮遊不純物拡散領域２２の電位は、第１電圧VR1よりも若干低いVR(1)となる。
After that, when the reset transistor TR RST is turned off in the above step (iii), electrons that have been in the inversion layer of the reset transistor TR RST so far flow into the floating
更に、ステップ(iv)において、垂直信号線CLの電位を第２電圧VR2から第３電圧VR3にすると、浮遊不純物拡散領域２２の電位は、チャネル−ゲート間容量C6を介して上昇し、VR(1)よりも高いVR(2)となる。
Furthermore, when the potential of the vertical signal line CL is changed from the second voltage VR 2 to the third voltage VR 3 in step (iv), the potential of the floating
このステップ(iv)の前後では、検出トランジスタTRSFの第５ゲート１０と浮遊不純物拡散領域２２は電気的にフローティング状態なので、これらの中にある電子の総量Qは変化しないとしてよい。
Before and after this step (iv), since the
このQは、ステップ(iv)の前では
Q = Ctotal・VR(1)+ C6・(VR(1)−VR2) …(10)
(但し、Ctotal=C2+C3+C5)
と書ける。
This Q is before step (iv)
Q = C total・ VR (1) + C 6・ (VR (1) −VR 2 )… (10)
(However, C total = C 2 + C 3 + C 5 )
Can be written.
一方、ステップ(iv)の後では、
Q = Ctotal・VR(2)+ C6・(VR(2)−VR3) …(11)
と書ける。
On the other hand, after step (iv)
Q = C total・ VR (2) + C 6・ (VR (2) −VR 3 )… (11)
Can be written.
よって、これら(10)、(11)の右辺を等しいと置けば、
VR(2)= VR(1)+ C6・(VR3−VR2)／(Ctotal + C6) …(12)
を得る。
Therefore, if we put the right sides of (10) and (11) equal,
VR (2) = VR (1) + C 6・ (VR 3 −VR 2 ) / (C total + C 6 )… (12)
Get.
従って、この式(12)から、垂直信号線CLの電位を第２電圧VR2から第３電圧VR3に変化させることにより、垂直信号線CLの電位を固定する場合と比較して、浮遊不純物拡散領域２２の電位がC6・(VR3−VR2)／(Ctotal + C6)だけ高くなることが理解される。
Therefore, from this equation (12), the floating impurity is compared with the case where the potential of the vertical signal line CL is fixed by changing the potential of the vertical signal line CL from the second voltage VR 2 to the third voltage VR 3. It is understood that the potential of the
なお、本実施形態では、第１実施形態で説明したオーバーフロードレイントランジスタTROFD（図２参照）やオーバーフロードレイン線OFDを使用していないが、勿論これらを本実施形態のCMOSイメージセンサに設けてもよい。 In this embodiment, the overflow drain transistor TR OFD (see FIG. 2) and the overflow drain line OFD described in the first embodiment are not used. Of course, these may be provided in the CMOS image sensor of this embodiment. Good.
（第９実施形態）
第８実施形態では、第２電圧VR2として、浮遊不純物拡散領域２２に第１電圧VR1が書き込まれている状態で検出トランジスタTRSFがオンするような電圧を採用し、その検出トランジスタTRSFのチャネル−ゲート間容量を利用して浮遊不純物拡散領域２２の電位を引き上げた。
(Ninth embodiment)
In the eighth embodiment, a voltage that turns on the detection transistor TR SF while the first voltage VR 1 is written in the floating
これに代えて、本実施形態では、検出トランジスタTRSFのソース−ゲート間のオーバーラップ容量を利用し、浮遊不純物拡散領域２２の電位を引き上げる。そのオーバーラップ容量は、第１実施形態のように意図的に作り出されたものではなく、通常のプロセスで自然に生じたものなので、本実施形態の素子構造を実現するための新たなプロセスは不要である。
Alternatively, in the present embodiment, the source of the detection transistor TR SF - utilizing the overlap capacitance between the gate, raising the potential of the floating
また、本実施形態では、第２電圧VR2の値として第８実施形態と異なるものを採用しさえすればよく、回路構成や動作タイミングは第８実施形態と同じでよい。よって、以下では、第６実施形態で参照した図３６〜図３８を再び参照しながら説明を行う。 In the present embodiment, the second voltage VR 2 may be different from that in the eighth embodiment, and the circuit configuration and operation timing may be the same as those in the eighth embodiment. Therefore, the following description will be made with reference to FIGS. 36 to 38 referred to in the sixth embodiment again.
図３８の最初のステップ(i)では、第２トランジスタTR2をオン状態、第３トランジスタTR3をオフ状態にすることにより、電圧供給回路９３から垂直信号線CLに第２電圧VR2を出力する。
The first step (i) of FIG. 38, the second transistor TR 2 turned on, the third so that the transistor TR 3 in an off state, outputs the second voltage VR 2 from the
次いで、ステップ(ii)において、リセット線RSTにハイレベルの電圧（２．８Ｖ）を印加することによりリセットトランジスタTRRSTをオン状態にし、浮遊不純物拡散領域２２の電位を第１電圧VR1にリセットする。これにより、検出トランジスタTRSFは、そのゲートとソースのそれぞれに第１電圧VR1、第２電圧VR2が印加された状態となる。
Next, in step (ii), the reset transistor TR RST is turned on by applying a high level voltage (2.8 V) to the reset line RST, and the potential of the floating
本実施形態では、第８実施形態と異なり、この状態の検出トランジスタTRSFがオフしたままとなるよう電圧、例えば１〜２Vの電圧を第２電圧VR2として採用する。従って、このステップ(ii)では、第８実施形態のようなチャネル−ゲート間容量が検出トランジスタTRSFに形成されない。 In the present embodiment, unlike the eighth embodiment, a voltage, for example, a voltage of 1 to 2 V, is used as the second voltage VR 2 so that the detection transistor TR SF in this state remains off. Thus, in this Step (ii), the channel, such as in the eighth embodiment - gate capacitance is not formed on the detection transistor TR SF.
続いて、ステップ(iii)において、リセット線RSTをローレベルにし、リセットトランジスタTRRSTをオフ状態とする。 Subsequently, in step (iii), the reset line RST is set to a low level, and the reset transistor TR RST is turned off.
次いで、ステップ(iv)において、第２トランジスタTR2をオフ状態、第３トランジスタTR3をオン状態にすることにより、第２電圧VR2よりも高い電圧の第３電圧VR3を垂直信号線CLに出力する。この結果、検出トランジスタTRSFのソース−ゲート間のオーバーラップ容量によって、浮遊不純物拡散領域２２の電位が、垂直信号線CLの電圧（第３電圧VR3）側に引き上げられると共に、検出トランジスタTRSFがオン状態となる。
Next, in step (iv), the second transistor TR 2 is turned off and the third transistor TR 3 is turned on, whereby the third voltage VR 3 having a voltage higher than the second voltage VR 2 is applied to the vertical signal line CL. Output to. As a result, the source of the detection transistor TR SF - by overlap capacitance between the gate, the potential of the floating
次に、ステップ(v)において、転送ゲート線TGをハイレベルにすることにより転送トランジスタTRTGをオン状態にし、フォトダイオードPDに蓄積されている電子を浮遊不純物拡散領域２２に転送する。これにより、浮遊不純物拡散領域２２の電位は、転送されてきた電子の量に応じ、ΔVだけ減少する。
Next, in step (v), the transfer transistor TRTG is turned on by setting the transfer gate line TG to high level, and the electrons accumulated in the photodiode PD are transferred to the floating
その後に、ステップ(vi)において転送ゲート線TGの電圧を再びローレベル（０V）に戻し、電荷転送を停止する。 Thereafter, in step (vi), the voltage of the transfer gate line TG is again returned to the low level (0 V), and the charge transfer is stopped.
続いて、ステップ(vii)において、再び第２トランジスタTR2をオン状態、第３トランジスタTR3をオフ状態にすることにより、垂直信号線CLの電圧を第２電圧V2に戻す。 Subsequently, in step (vii), the voltage of the vertical signal line CL is returned to the second voltage V 2 by turning the second transistor TR 2 on and the third transistor TR 3 off again.
次に、ステップ(viii)において、第２、第３トランジスタTR2、TR3をオフ状態とする。その後、第１トランジスタTR1をオン状態にすると共に、行選択線SELをハイレベルにして選択トランジスタTRSELもオン状態にし、検出トランジスタTRSFのソース電圧を信号電圧として垂直信号線CLに読み出す。 Next, in step (viii), the second and third transistors TR 2 and TR 3 are turned off. Then, with the first transistor TR 1 in the ON state, the selection transistor TR SEL to row select line SEL to the high level to the ON state is read to the vertical signal line CL source voltage of the detection transistor TR SF as a signal voltage.
以上により、電荷転送と信号読み出しとが終了する。 Thus, charge transfer and signal reading are completed.
以上説明した本実施形態によれば、検出トランジスタTRSFのソース−ゲート間のオーバーラップ容量を介して、浮遊不純物拡散領域２２の電圧を垂直選択線CLの第２電圧VR2の側に引き上げる。そのオーバーラップ容量は、垂直信号線CLの寄生容量に寄与するが、その静電容量値はチャネル−ゲート間容量よりも小さいので、チャネル−ゲート間容量を利用する第８実施形態よりも垂直信号線CLの寄生容量を小さくすることができ、信号電圧を高速に読み出すことができる。
According to the embodiment described above, the source of the detection transistor TR SF - via the overlap capacitance between the gate, pulling the voltage of the floating
（第１０実施形態）
第１〜第９実施形態では、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送時のみ、浮遊不純物拡散領域２２の（電子から見た）ポテンシャルを深くすることができる。そして、電荷転送が終了してから、電荷量に応じた出力電圧が読み出される前までの待機状態においては、浮遊不純物拡散領域２２のポテンシャルが深くならないため、N型の浮遊不純物拡散領域２２とP型のシリコン基板１とのジャンクションリークを防止できる。
(10th Embodiment)
In the first to ninth embodiments, the potential (as viewed from the electrons) of the floating
本実施形態では、このような利点を有効に利用できる固体撮像装置の読み出し動作を提供する。 In the present embodiment, a readout operation of a solid-state imaging device that can effectively use such advantages is provided.
図４０は、本実施形態に係る固体撮像装置の読み出し動作を模式的に示す平面図であって、ハッチングの掛けられた矩形は現在読み出し中の単位画素Uを示し、点線で示される矩形は読み出しが終了した単位画素Uを示す。そして、実線で示される矩形は、これから読み出される待機状態の単位画素Uを示す。 FIG. 40 is a plan view schematically showing the readout operation of the solid-state imaging device according to the present embodiment, in which the hatched rectangle indicates the unit pixel U currently being read, and the rectangle indicated by the dotted line is the readout Indicates the unit pixel U for which “.” Is completed. And the rectangle shown with a continuous line shows the unit pixel U of the standby state read from now on.
図４０に示されるように、信号電圧の読み出しは、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送を全行で同時に行った後（図３参照）、第１行目から順に行単位で行われる。電荷転送をこのように全行で一括に行うことは、電荷転送前に画素領域に結像していたイメージを全行の浮遊不純物拡散領域２２に保存することに等しいので、電気的な「一括シャッタ」とも呼ばれる。各行の信号の読み出しは、その一括シャッタの後に行単位で行われるが、この方式では、図４０のように、待機状態の持続時間（以下、待機時間と言う）の長さが行によって異なり、第１行目が最も短く、最終行が最も長くなる。
As shown in FIG. 40, the signal voltage is read out in units of rows in order from the first row after charge transfer from the photodiode PD to the floating
もし、浮遊不純物拡散領域２２に高電位が印加された状態でその待機時間が長く続くと、浮遊不純物拡散領域２２とシリコン基板１との間のジャンクションリークが増え、CMOSイメージセンサの信頼性が低下してしまう。よって、第１〜第９実施形態のような構成を採用せず、浮遊不純物拡散領域２２に常に高電位を印加して電荷転送効率を改善する場合では、上記の一括シャッタを採用することができない。従って、この場合は、露光を行いながら第１行目から順に電荷転送を行うことにより、待機状態が長くなる行を作り出さないようにする必要がある。このような電荷転送の方式は、「ローリングシャッタ」とも呼ばれる。
If the standby time continues for a long time with a high potential applied to the floating
しかしながら、このローリングシャッタでは、行毎に露光期間が異なるため、動く物体を撮影する際に、"ぶれ"や"ゆがみ"が生じ易く、ユーザに不快感を与えてしまう。 However, in this rolling shutter, since the exposure period is different for each row, when shooting a moving object, “blurring” or “distortion” is likely to occur, which causes discomfort to the user.
これに対し、第１〜第９実施形態では、待機状態にある単位画素Uの浮遊不純物拡散領域２２に高電圧を印加しないので、本実施形態の一括シャッタ方式を採用して待機時間が長くなっても、浮遊不純物拡散領域２２とシリコン基板１との間のジャンクションリークはそれ程発生しない。よって、第１〜第９実施形態は、上記の一括シャッタを好適に採用することができ、それにより露光時間が全ての行で等しくなり、動画を撮影する場合に像を流れ難くすることができる。
In contrast, in the first to ninth embodiments, since a high voltage is not applied to the floating
本実施形態では、一括シャッタ方式を採用した結果、待機時間が１ミリ秒以上となる単位画素Uがあっても、上記のジャンクションリークを防止することができる。 In the present embodiment, as a result of adopting the collective shutter method, the junction leak can be prevented even when there is a unit pixel U whose standby time is 1 millisecond or more.
（第１１実施形態）
本実施形態では、第１〜第１０実施形態の固体撮像装置を光学レンズ等と組み合わせて、固体撮像装置ユニットを提供する。
(Eleventh embodiment)
In this embodiment, a solid-state imaging device unit is provided by combining the solid-state imaging device of the first to tenth embodiments with an optical lens or the like.
図４１に示されるように、その固体撮像装置ユニット１００は、基板１０１と、この基板１０１上に実装された固体撮像装置１０２と、固体撮像装置１０２の出力信号を処理する信号処理IC１０３と、被写体からの光を固体撮像装置１０２上に集光するレンズ１０４と、紫外線等をカットするフィルタ１０５と、筐体１０６等から構成されている。 As shown in FIG. 41, the solid-state imaging device unit 100 includes a substrate 101, a solid-state imaging device 102 mounted on the substrate 101, a signal processing IC 103 that processes an output signal of the solid-state imaging device 102, and a subject. Lens 104 for condensing the light from the solid-state imaging device 102, a filter 105 for cutting off ultraviolet rays and the like, a housing 106, and the like.
被写体からの光は、レンズ１０４によって集光され、フィルタ１０５で紫外線又は赤外線がカットされた後、固体撮像装置１０２上に結像する。固体撮像装置１０２は、光学像を信号電圧に変換した後、その信号電圧を信号処理IC１０３に出力する。信号処理IC１０３では、その信号電圧に対して所定の処理が施される。 Light from the subject is collected by the lens 104, and after the ultraviolet rays or infrared rays are cut by the filter 105, the light is imaged on the solid-state imaging device 102. The solid-state imaging device 102 converts the optical image into a signal voltage, and then outputs the signal voltage to the signal processing IC 103. The signal processing IC 103 performs predetermined processing on the signal voltage.
このような固体撮像装置ユニット１００は、低消費電力が要求される携帯電話やノート型パソコン等に組み込まれて使用され、電荷転送効率が改善された良好な画像を作成することができる。 Such a solid-state imaging device unit 100 is used by being incorporated in a mobile phone, a notebook personal computer, or the like that requires low power consumption, and can create a good image with improved charge transfer efficiency.
以下に、本発明の特徴を付記する。 The features of the present invention are added below.
（付記１） 半導体基板の画素領域の表層に、互いに間を隔てて形成されたフォトダイオード及び浮遊不純物拡散領域と、
前記フォトダイオードと前記浮遊不純物拡散領域との間の前記半導体基板上に、ゲート絶縁膜を介して形成され、前記浮遊不純物拡散領域側に向けて凹凸を有する転送ゲートと
を有する固体撮像装置。
(Supplementary Note 1) Photodiodes and floating impurity diffusion regions formed on the surface layer of the pixel region of the semiconductor substrate and spaced apart from each other;
A solid-state imaging device having a transfer gate formed on a semiconductor substrate between the photodiode and the floating impurity diffusion region via a gate insulating film and having projections and depressions toward the floating impurity diffusion region.
（付記２） 前記半導体基板の上から見た場合に、前記転送ゲートは、前記浮遊不純物拡散領域の縁に沿って延びる延長部を有することを特徴とする付記１に記載の固体撮像装置。
(Supplementary note 2) The solid-state imaging device according to
（付記３） 前記半導体基板の上から見た場合に、前記転送ゲートは、浮遊不純物拡散領域の側に張り出した凸部を有することを特徴とする付記１に記載の固体撮像装置。
(Supplementary note 3) The solid-state imaging device according to
（付記４） 前記半導体基板の上から見た場合に、前記転送ゲートは、前記フォトダイオード側に凹んだ凹部を前記浮遊不純物拡散領域と重なる部分に有することを特徴とする付記１に記載の固体撮像装置。
(Supplementary note 4) The solid according to
（付記５） 前記半導体基板の前記画素領域に形成され、前記浮遊不純物拡散領域をソース領域とするリセットトランジスタと、
前記半導体基板の周辺回路領域に形成された周辺トランジスタとを有し、
前記半導体基板の上から見た場合に、前記リセットトランジスタのゲート電極が前記浮遊不純物拡散領域と第１の幅で重なると共に、前記周辺トランジスタのゲート電極が、前記第１の幅よりも広い第２の幅で前記周辺トランジスタのソース領域又はドレイン領域と重なることを特徴とする付記１に記載の固体撮像装置。
(Supplementary Note 5) A reset transistor formed in the pixel region of the semiconductor substrate and having the floating impurity diffusion region as a source region;
A peripheral transistor formed in a peripheral circuit region of the semiconductor substrate;
When viewed from above the semiconductor substrate, the gate electrode of the reset transistor overlaps the floating impurity diffusion region with a first width, and the gate electrode of the peripheral transistor has a second width wider than the first width. The solid-state imaging device according to
（付記６） 前記半導体基板の上から見た場合に、前記転送ゲートが、前記第２の幅よりも長く、且つ前記転送ゲートのゲート長よりも短い第３の幅で前記浮遊不純物拡散領域と重なることを特徴とする付記５に記載の固体撮像装置。
(Appendix 6) When viewed from above the semiconductor substrate, the transfer gate has a third width that is longer than the second width and shorter than the gate length of the transfer gate.
（付記７） 前記転送ゲートのゲート長が、前記リセットトランジスタのゲート長よりも長いことを特徴とする付記６に記載の固体撮像装置。
(Supplementary note 7) The solid-state imaging device according to
（付記８） 前記転送ゲートのチャネル幅が、前記リセットトランジスタのチャネル幅よりも広いことを特徴とする付記５に記載の固体撮像装置。
(Supplementary note 8) The solid-state imaging device according to
（付記９） 前記転送ゲート寄りの前記浮遊不純物拡散領域に形成され、該浮遊不純物拡散領域の他の部分よりも不純物濃度が高い高濃度領域と、
前記半導体基板の表層に形成され、前記高濃度領域の少なくとも一つの縁を画定する素子分離絶縁膜と、
前記高濃度領域を覆う絶縁膜と、
前記高濃度領域上の前記絶縁膜に形成されたホールと、
前記ホール内に形成され、前記高濃度領域と電気的に接続された導電性プラグとを有することを特徴とする付記５に記載の固体撮像装置。
(Supplementary Note 9) A high concentration region formed in the floating impurity diffusion region near the transfer gate and having a higher impurity concentration than other portions of the floating impurity diffusion region;
An element isolation insulating film formed on a surface layer of the semiconductor substrate and defining at least one edge of the high concentration region;
An insulating film covering the high concentration region;
Holes formed in the insulating film on the high concentration region;
6. The solid-state imaging device according to
（付記１０） 前記半導体基板の前記画素領域に形成され、ゲート電極が前記浮遊不純物拡散領域と電気的に接続された検出トランジスタを有し、
前記半導体基板の上から見た場合に、前記検出トランジスタのゲート電極が、前記第２の幅よりも狭い第４の幅で前記検出トランジスタのソース領域又はドレイン領域と重なることを特徴とする付記５に記載の固体撮像装置。
(Supplementary Note 10) A detection transistor formed in the pixel region of the semiconductor substrate and having a gate electrode electrically connected to the floating impurity diffusion region,
The gate electrode of the detection transistor overlaps with the source region or the drain region of the detection transistor with a fourth width narrower than the second width when viewed from above the semiconductor substrate. The solid-state imaging device described in 1.
（付記１１） 前記リセットトランジスタのドレイン領域と前記浮遊不純物拡散領域とを共にL字型に屈曲させたことを特徴とする付記５に記載の固体撮像装置。
(Supplementary note 11) The solid-state imaging device according to
（付記１２） 前記転送ゲートと前記浮遊不純物拡散領域とを覆い、上面が凹凸状の絶縁膜と、
前記浮遊不純物拡散領域の上の前記絶縁膜に形成されたホールと、
前記絶縁膜上と前記ホール内とに形成されて前記浮遊不純物拡散領域に電気的に接続されると共に、前記転送ゲートと前記浮遊不純物拡散領域とを覆う導電パターンと
を有することを特徴とする付記１に記載の固体撮像装置。
(Supplementary Note 12) An insulating film that covers the transfer gate and the floating impurity diffusion region and has an uneven upper surface;
A hole formed in the insulating film on the floating impurity diffusion region;
And an electrically conductive pattern formed on the insulating film and in the hole and electrically connected to the floating impurity diffusion region and covering the transfer gate and the floating impurity diffusion region. The solid-state imaging device according to 1.
（付記１３） 前記浮遊不純物拡散領域の他の部分よりも不純物濃度が高い高濃度領域を、前記転送ゲートの側方から前記ホールの下に至る部分における前記浮遊不純物拡散領域に形成したことを特徴とする付記１２に記載の固体撮像装置。
(Supplementary note 13) A high concentration region having an impurity concentration higher than that of other portions of the floating impurity diffusion region is formed in the floating impurity diffusion region in a portion extending from the side of the transfer gate to below the hole. The solid-state imaging device according to
（付記１４） 前記導電パターンの最下層にアモルファスシリコン膜が形成されたことを特徴とする付記１２に記載の固体撮像装置。
(Additional remark 14) The solid-state imaging device of
（付記１５） 前記導電パターンの最上層にシリサイド層が形成されたことを特徴とする付記１４に記載の固体撮像装置。
(Supplementary note 15) The solid-state imaging device according to
（付記１６） フォトダイオードと、
浮遊不純物拡散領域と、
前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送する転送トランジスタと、
第１電圧が印加される電源線と、
前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットするリセットトランジスタと、
信号線と、
ドレインが前記電源線に電気的に接続された選択トランジスタと、
ドレインが前記選択トランジスタのソースに電気的に接続され、ソースが前記信号線に電気的に接続されて、ゲートが前記浮遊不純物拡散領域に電気的に接続された検出トランジスタと、
第２電圧、及び該第２電圧よりも電圧の高い第３電圧を前記信号線に選択的に出力する電圧供給回路と
を有し、
前記第２電圧は、該第２電圧が前記信号線に出力され、前記浮遊不純物拡散領域が前記第１電圧にリセットされ、且つ前記選択トランジスタがオフ状態のときに、前記検出トランジスタがオン状態になる電圧であることを特徴とする固体撮像装置。
(Supplementary Note 16) Photodiode,
A floating impurity diffusion region;
A transfer transistor for transferring the charge generated in the photodiode to the floating impurity diffusion region;
A power line to which a first voltage is applied;
A reset transistor for resetting the voltage of the floating impurity diffusion region to the first voltage;
A signal line;
A select transistor having a drain electrically connected to the power supply line;
A detection transistor having a drain electrically connected to the source of the selection transistor, a source electrically connected to the signal line, and a gate electrically connected to the floating impurity diffusion region;
A voltage supply circuit that selectively outputs a second voltage and a third voltage higher than the second voltage to the signal line;
The second voltage is output to the signal line, the floating impurity diffusion region is reset to the first voltage, and the detection transistor is turned on when the selection transistor is turned off. A solid-state imaging device, characterized in that
（付記１７） フォトダイオードと、
浮遊不純物拡散領域と、
前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送する転送トランジスタと、
第１電圧が印加される電源線と、
前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットするリセットトランジスタと、
信号線と、
ドレインが前記電源線に電気的に接続された選択トランジスタと、
ドレインが前記選択トランジスタのソースに電気的に接続され、ソースが前記信号線に電気的に接続されて、ゲートが前記浮遊不純物拡散領域に電気的に接続された検出トランジスタと、
第２電圧、及び該第２電圧よりも電圧の高い第３電圧を前記信号線に選択的に出力する電圧供給回路と
を有し、
前記第２電圧は、該第２電圧が前記信号線に出力され、前記浮遊不純物拡散領域が前記第１電圧にリセットされ、且つ前記選択トランジスタがオフ状態のときに、前記検出トランジスタがオフ状態のままになる電圧であることを特徴とする固体撮像装置。
(Supplementary Note 17) Photodiode,
A floating impurity diffusion region;
A transfer transistor for transferring the charge generated in the photodiode to the floating impurity diffusion region;
A power line to which a first voltage is applied;
A reset transistor for resetting the voltage of the floating impurity diffusion region to the first voltage;
A signal line;
A select transistor having a drain electrically connected to the power supply line;
A detection transistor having a drain electrically connected to the source of the selection transistor, a source electrically connected to the signal line, and a gate electrically connected to the floating impurity diffusion region;
A voltage supply circuit that selectively outputs a second voltage and a third voltage higher than the second voltage to the signal line;
When the second voltage is output to the signal line, the floating impurity diffusion region is reset to the first voltage, and the selection transistor is in an off state, the detection transistor is in an off state. A solid-state imaging device characterized in that the voltage remains unchanged.
（付記１８） 前記選択トランジスタをオフ状態にし、
前記電圧供給回路から前記信号線に前記第２電圧を供給し、
前記リセットトランジスタをオン状態にすることにより、前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットし、
前記リセットトランジスタをオフ状態にし、
前記電圧供給回路から前記信号線に前記第３電圧を供給することにより前記浮遊不純物拡散領域の電圧を上昇させ、
前記転送トランジスタをオン状態にすることにより、前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送し、
前記選択トランジスタをオン状態にすることにより、前記検出トランジスタのソース電圧を出力電圧として読み出すことを特徴とする付記１６又は付記１７に記載の固体撮像装置。
(Supplementary Note 18) The selection transistor is turned off,
Supplying the second voltage from the voltage supply circuit to the signal line;
By turning on the reset transistor, the voltage of the floating impurity diffusion region is reset to the first voltage,
Turn off the reset transistor,
Increasing the voltage of the floating impurity diffusion region by supplying the third voltage from the voltage supply circuit to the signal line;
By turning on the transfer transistor, the charge generated in the photodiode is transferred to the floating impurity diffusion region,
18. The solid-state imaging device according to
（付記１９） 少なくとも一つの単位画素において、前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送した後、１ミリ秒以上の待機時間の後に、前記検出トランジスタのソース電圧を信号電圧として読み出すことを特徴とする付記１０、１６、１７のいずれかに記載の固体撮像装置。
(Supplementary Note 19) In at least one unit pixel, after the charge generated in the photodiode is transferred to the floating impurity diffusion region, the source voltage of the detection transistor is read out as a signal voltage after a waiting time of 1 millisecond or more. 18. The solid-state imaging device according to any one of
（付記２０） 前記フォトダイオードから前記浮遊不純物拡散領域への電荷転送を全行で一括して行い、その後に、前記検出トランジスタのソース電圧を信号電圧として１行毎に読み出すことを特徴とする付記１０、１６、１７のいずれかに記載の固体撮像装置。 (Supplementary Note 20) The charge transfer from the photodiode to the floating impurity diffusion region is collectively performed in all rows, and thereafter, the source voltage of the detection transistor is read as a signal voltage for each row. The solid-state imaging device according to any one of 10, 16, and 17.
（付記２１） 半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、
前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、
前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記第２レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。
(Appendix 21) A step of forming a first insulating film on a semiconductor substrate;
Forming a transfer gate and a gate electrode of a reset transistor at an interval on the first insulating film;
Forming a first resist pattern having a first window in which a first side surface of the transfer gate and a second side surface of the gate electrode facing the first side surface are exposed, over the semiconductor substrate;
Forming a floating impurity diffusion region in the surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the semiconductor substrate through the first window;
Removing the first resist pattern;
After removing the first resist pattern, forming a second resist pattern having a second window exposing the first side surface of the transfer gate and covering the second side surface of the gate electrode above the semiconductor substrate. When,
Forming a high concentration region in the floating impurity diffusion region by introducing an impurity into a surface layer of the semiconductor substrate through a second window of the second resist pattern;
Removing the second resist pattern;
Forming a photodiode on a surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate;
A step of forming a drain region of the reset transistor by introducing an impurity into a surface layer of the semiconductor substrate on the side of the fourth side opposite to the second side among the side of the gate electrode. Manufacturing method of imaging apparatus.
（付記２２） 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
前記浮遊不純物拡散領域の上の前記第２絶縁膜を覆う第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクに使用して前記第２絶縁膜をエッチングすることにより、前記浮遊不純物拡散領域上の前記第２絶縁膜を残しながら、前記ドレイン領域上の前記第２絶縁膜を絶縁性サイドウォールとして前記ゲート電極の第４側面に残す工程と、
前記絶縁性サイドウォールの側方に露出する前記第ドレイン領域の表層にシリサイド層を形成する工程と、
前記第２絶縁膜上、前記絶縁性サイドウォール上、及び前記シリサイド層上に第３絶縁膜を形成する工程と、
前記高濃度領域上の前記第２絶縁膜と前記第３絶縁膜に、第１のエッチング条件により第１ホールを形成する工程と、
前記シリサイド層上の前記第３絶縁膜に、第２のエッチング条件により第２ホールを形成する工程と、
前記高濃度領域と電気的に接続する第１導電性プラグを前記第１ホールの中に形成する工程と、
前記シリサイド層と電気的に接続される第２導電性プラグを前記第２ホールの中に形成する工程とを有することを特徴とする付記２１に記載の固体撮像装置の製造方法。
(Appendix 22) After forming the high concentration region, forming a second insulating film that covers the transfer gate, the gate electrode, the floating impurity diffusion region, and the drain region;
Forming a third resist pattern covering the second insulating film on the floating impurity diffusion region;
Etching the second insulating film using the third resist pattern as a mask insulates the second insulating film on the drain region while leaving the second insulating film on the floating impurity diffusion region. Leaving a conductive side wall on the fourth side surface of the gate electrode;
Forming a silicide layer on a surface layer of the drain region exposed to the side of the insulating sidewall;
Forming a third insulating film on the second insulating film, on the insulating sidewall, and on the silicide layer;
Forming a first hole in the second insulating film and the third insulating film on the high concentration region under a first etching condition;
Forming a second hole in the third insulating film on the silicide layer under a second etching condition;
Forming a first conductive plug electrically connected to the high concentration region in the first hole;
The method of manufacturing a solid-state imaging device according to
（付記２３） 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
前記高濃度領域上の前記第２絶縁膜に第３ホールを形成する工程と、
前記第２絶縁膜上と前記第３ホール内に導電膜を形成する工程と、
前記導電膜をパターニングして前記浮遊不純物拡散領域を覆う導電パターンにする工程と
を有することを特徴とする付記２１に記載の固体撮像装置の製造方法。
(Supplementary Note 23) After forming the high concentration region, forming a second insulating film that covers the transfer gate, the gate electrode, the floating impurity diffusion region, and the drain region;
Forming a third hole in the second insulating film on the high concentration region;
Forming a conductive film on the second insulating film and in the third hole;
The manufacturing method of the solid-state imaging device according to
（付記２４） 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に前記第２絶縁膜を形成し、該ゲート電極上の該第２絶縁膜に第４ホールを形成し、前記導電パターンを該第４ホール内に形成することにより、前記導電パターンを介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする付記２３に記載の固体撮像装置の製造方法。
(Supplementary Note 24) A gate electrode of a detection transistor is formed on the first insulating film, the second insulating film is formed on the gate electrode, and a fourth hole is formed in the second insulating film on the gate electrode. 24. The
（付記２５） 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に第３絶縁膜を形成し、該ゲート電極上の該第３絶縁膜に第５ホールを形成し、前記導電パターン上の前記第３絶縁膜に第６ホールを形成し、前記第５ホール内に第３導電性プラグを形成し、前記第６ホール内に第４導電性プラグを形成し、前記第３導電性プラグ上、前記第４導電性プラグ上、及び前記第３絶縁膜上に金属配線層を形成し、該金属配線を介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする付記２３に記載の固体撮像装置の製造方法。
(Supplementary Note 25) A gate electrode of a detection transistor is formed on the first insulating film, a third insulating film is formed on the gate electrode, and a fifth hole is formed in the third insulating film on the gate electrode. Forming a sixth hole in the third insulating film on the conductive pattern, forming a third conductive plug in the fifth hole, forming a fourth conductive plug in the sixth hole, A metal wiring layer is formed on the third conductive plug, the fourth conductive plug, and the third insulating film, and the high concentration region and the gate electrode of the detection transistor are electrically connected via the metal wiring. 24. The method of manufacturing a solid-state imaging device according to
（付記２６） 半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、
前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。
(Additional remark 26) The process of forming an insulating film on a semiconductor substrate,
Forming a transfer gate and a gate electrode of a reset transistor at an interval on the insulating film;
Forming a resist pattern provided with a window exposing the first side surface of the transfer gate and the second side surface of the gate electrode opposite to the first side surface; and
Forming a floating impurity diffusion region in the surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the semiconductor substrate through the window;
By implanting impurities into the surface layer of the semiconductor substrate through the window while tilting the semiconductor substrate in a direction in which the shadow of the resist pattern window appears from the second side surface of the gate electrode, the floating impurity diffusion region is increased. Forming a concentration region;
Removing the resist pattern;
Forming a photodiode on a surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate;
Forming a drain region of the reset transistor by introducing an impurity into a surface layer of the semiconductor substrate on a side of the fourth side surface opposite to the second side surface of the side surface of the gate electrode. Manufacturing method of solid-state imaging device.
（付記２７） 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記影の長さが０．２μm以上となるように前記半導体基板を傾けることを特徴とする付記２６に記載の固体撮像装置の製造方法。
(Supplementary note 27) The solid-state imaging according to
（付記２８） 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記半導体基板の法線方向が、不純物の導入方向と１０度以上の角を成すように前記半導体基板を傾けることを特徴とする付記２７に記載の固体撮像装置の製造方法。 (Supplementary Note 28) In the step of forming a high concentration region in the floating impurity diffusion region, the semiconductor substrate is tilted so that a normal direction of the semiconductor substrate forms an angle of 10 degrees or more with an impurity introduction direction. The manufacturing method of the solid-state imaging device according to appendix 27.
（付記２９） 前記浮遊不純物拡散領域の高濃度領域を形成する工程において、前記転送ゲートの第１側面の下へ不純物が打ち込まれる方向に前記半導体基板を傾けることを特徴とする付記２６に記載の固体撮像装置の製造方法。
(Supplementary note 29) The
（付記３０） 前記転送ゲートの下を流れる電荷の移動方向を示す単位ベクトルと、前記リセットトランジスタのゲート電極の下を流れる電荷の移動方向を示す単位ベクトルとの内積が、０又は正の値であることを特徴とする付記２６に記載の固体撮像装置の製造方法。
(Supplementary Note 30) The inner product of the unit vector indicating the movement direction of the charge flowing under the transfer gate and the unit vector indicating the movement direction of the charge flowing under the gate electrode of the reset transistor is 0 or a positive value. 27. A method for manufacturing a solid-state imaging device according to
（付記３１） 前記浮遊不純物拡散領域の電圧をリセットする前と後での該浮遊不純物拡散領域の電圧差を電荷の転送効率として採用し、該転送効率を前記転送ゲートと前記浮遊不純物拡散領域とのオーバーラップ容量の関数として求め、
前記フォトダイオードから前記浮遊不純物拡散領域に転送された電荷の量の前記電圧差における比例係数を、前記電荷の量を電圧に変換する際の感度として採用し、前記感度を前記オーバーラップ容量の関数として求め、
前記転送効率と前記感度との積の最大値を与える前記オーバーラップ容量の最大値を求め、
前記最大値を超えない範囲で前記オーバーラップ容量を調節することにより、前記転送効率と前記感度との両立を図るようにすることを特徴とする付記２１に記載の固体撮像装置の製造方法。
(Supplementary Note 31) A voltage difference between the floating impurity diffusion region before and after resetting the voltage of the floating impurity diffusion region is adopted as a charge transfer efficiency, and the transfer efficiency is determined between the transfer gate, the floating impurity diffusion region, As a function of the overlap capacity of
A proportional coefficient in the voltage difference of the amount of charge transferred from the photodiode to the floating impurity diffusion region is adopted as sensitivity when converting the amount of charge into voltage, and the sensitivity is a function of the overlap capacitance. As sought
Find the maximum value of the overlap capacity giving the maximum value of the product of the transfer efficiency and the sensitivity,
The method of manufacturing a solid-state imaging device according to
１・・・シリコン基板、２・・・Pウエル、３・・・Nウエル、４…素子分離絶縁膜、５…第１絶縁膜、５ａ〜５ｃ…ゲート絶縁膜、６〜１１…第１〜第６ゲート電極、９ａ…第２側面、９ｂ…第４側面、１２…転送ゲート、１２ａ…第１側面、１２ｂ…第３側面、１２ｃ…延長部、１３…第１P型不純物拡散領域、１４…第２P型不純物拡散領域、１５〜２０…第１〜第６N型不純物拡散領域、２１…第２レジストパターン、２１ａ…第１窓、２２…浮遊不純物拡散領域、２２ａ…高濃度領域、２３…第３レジストパターン、２３ａ…第２窓、２４…埋め込みN型不純物拡散層、２５…P+シールド層、２６…第２絶縁膜、２６ａ〜２６ｊ…絶縁性サイドウォール、２６ｋ…第３ホール、２６ｍ…第４ホール、２７…第４レジストパターン、２８ａ〜２８ｈ…コバルトシリサイド層、２９…第３絶縁膜、２９ａ…第１ホール、２９ｂ〜２９ｈ…第２ホール、２９ｉ…第５ホール、３０ａ…第１導電性プラグ、３０ａ〜３０ｈ…第２導電性プラグ、３０ｐ〜３０ｖ…第３導電性プラグ、３０ｉ…第７導電性プラグ、３１…一層目金属配線、３２…第４絶縁膜、３３…第４導電性プラグ、３４…二層目金属配線、３５…第５絶縁膜、３６…第５導電性プラグ、３７…三層目金属配線、３８…第６絶縁膜、３９…第６導電性プラグ、４０…四層目金属配線、４１…第７絶縁膜、４２…カバー膜、４３…第１レジストパターン、５０…第１導電膜、５１…第２導電膜、５２…導電パターン、５３…第５レジストパターン、５４…第６レジストパターン、５５ａ、５５ｂ…コバルトシリサイド層、６０…第７レジストパターン、６１…第８レジストパターン、６１ａ…第３窓、９０…行選択回路、９１…信号読み出し／ノイズキャンセル回路、９２…コラムアンプ／AD変換回路、９３…電圧供給回路、９４…制御回路、１００…イメージセンサユニット、１０１…基板、１０２…固体撮像装置、１０３…信号処理IC、１０４…レンズ、１０５…フィルタ、１０６…筐体、A…画素領域、B…周辺回路領域、U…単位画素、SEL…行選択線、RST…リセット線、TG…転送ゲート線、OFD…オーバーフロードレイン線、CL…垂直信号線、VR…電源線、PD…フォトダイオード、TRRST…リセットトランジスタ、TRSF…検出トランジスタ、TROFD…オーバーフロードレイントランジスタ、TRSEL…選択トランジスタ。
DESCRIPTION OF
Claims (11)
前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、
前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、
前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記第２レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。 Forming a first insulating film on the semiconductor substrate;
Forming a transfer gate and a gate electrode of a reset transistor at an interval on the first insulating film;
Forming a first resist pattern having a first window in which a first side surface of the transfer gate and a second side surface of the gate electrode facing the first side surface are exposed, over the semiconductor substrate;
Forming a floating impurity diffusion region in the surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the semiconductor substrate through the first window;
Removing the first resist pattern;
After removing the first resist pattern, forming a second resist pattern having a second window exposing the first side surface of the transfer gate and covering the second side surface of the gate electrode above the semiconductor substrate. When,
Forming a high concentration region in the floating impurity diffusion region by introducing an impurity into a surface layer of the semiconductor substrate through a second window of the second resist pattern;
Removing the second resist pattern;
Forming a photodiode on a surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate;
A step of forming a drain region of the reset transistor by introducing an impurity into a surface layer of the semiconductor substrate on the side of the fourth side opposite to the second side among the side of the gate electrode. Manufacturing method of imaging apparatus.
前記浮遊不純物拡散領域の上の前記第２絶縁膜を覆う第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクに使用して前記第２絶縁膜をエッチングすることにより、前記浮遊不純物拡散領域上の前記第２絶縁膜を残しながら、前記ドレイン領域上の前記第２絶縁膜を絶縁性サイドウォールとして前記ゲート電極の第４側面に残す工程と、
前記絶縁性サイドウォールの側方に露出する前記第ドレイン領域の表層にシリサイド層を形成する工程と、
前記第２絶縁膜上、前記絶縁性サイドウォール上、及び前記シリサイド層上に第３絶縁膜を形成する工程と、
前記高濃度領域上の前記第２絶縁膜と前記第３絶縁膜に、第１のエッチング条件により第１ホールを形成する工程と、
前記シリサイド層上の前記第３絶縁膜に、第２のエッチング条件により第２ホールを形成する工程と、
前記高濃度領域と電気的に接続する第１導電性プラグを前記第１ホールの中に形成する工程と、
前記シリサイド層と電気的に接続される第２導電性プラグを前記第２ホールの中に形成する工程とを有することを特徴とする請求項１に記載の固体撮像装置の製造方法。 Forming a second insulating film covering the transfer gate, the gate electrode, the floating impurity diffusion region, and the drain region after forming the high concentration region;
Forming a third resist pattern covering the second insulating film on the floating impurity diffusion region;
Etching the second insulating film using the third resist pattern as a mask insulates the second insulating film on the drain region while leaving the second insulating film on the floating impurity diffusion region. Leaving a conductive side wall on the fourth side surface of the gate electrode;
Forming a silicide layer on a surface layer of the drain region exposed to the side of the insulating sidewall;
Forming a third insulating film on the second insulating film, on the insulating sidewall, and on the silicide layer;
Forming a first hole in the second insulating film and the third insulating film on the high concentration region under a first etching condition;
Forming a second hole in the third insulating film on the silicide layer under a second etching condition;
Forming a first conductive plug electrically connected to the high concentration region in the first hole;
2. The method of manufacturing a solid-state imaging device according to claim 1, further comprising: forming a second conductive plug electrically connected to the silicide layer in the second hole.
前記高濃度領域上の前記第２絶縁膜に第３ホールを形成する工程と、
前記第２絶縁膜上と前記第３ホール内に導電膜を形成する工程と、
前記導電膜をパターニングして前記浮遊不純物拡散領域を覆う導電パターンにする工程と
を有することを特徴とする請求項１に記載の固体撮像装置の製造方法。 Forming a second insulating film covering the transfer gate, the gate electrode, the floating impurity diffusion region, and the drain region after forming the high concentration region;
Forming a third hole in the second insulating film on the high concentration region;
Forming a conductive film on the second insulating film and in the third hole;
The method of manufacturing a solid-state imaging device according to claim 1, further comprising: patterning the conductive film to form a conductive pattern that covers the floating impurity diffusion region.
前記フォトダイオードから前記浮遊不純物拡散領域に転送された電荷の量の前記電圧差における比例係数を、前記電荷の量を電圧に変換する際の感度として採用し、前記感度を前記オーバーラップ容量の関数として求め、
前記転送効率と前記感度との積の最大値を与える前記オーバーラップ容量の最大値を求め、
前記最大値を超えない範囲で前記オーバーラップ容量を調節することにより、前記転送効率と前記感度との両立を図るようにすることを特徴とする請求項１に記載の固体撮像装置の製造方法。 A voltage difference between the floating impurity diffusion region before and after resetting the voltage of the floating impurity diffusion region is adopted as a charge transfer efficiency, and the transfer efficiency is used as an overlap capacitance between the transfer gate and the floating impurity diffusion region. As a function of
A proportional coefficient in the voltage difference of the amount of charge transferred from the photodiode to the floating impurity diffusion region is adopted as sensitivity when converting the amount of charge into voltage, and the sensitivity is a function of the overlap capacitance. As sought
Find the maximum value of the overlap capacity giving the maximum value of the product of the transfer efficiency and the sensitivity,
2. The method of manufacturing a solid-state imaging device according to claim 1, wherein both the transfer efficiency and the sensitivity are achieved by adjusting the overlap capacity within a range not exceeding the maximum value.
前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、
前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体 基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a transfer gate and a gate electrode of a reset transistor at an interval on the insulating film;
Forming a resist pattern provided with a window exposing the first side surface of the transfer gate and the second side surface of the gate electrode opposite to the first side surface; and
Forming a floating impurity diffusion region in the surface layer of the semiconductor substrate between the transfer gate and the gate electrode by introducing impurities into the surface layer of the semiconductor substrate through the window;
By implanting impurities into the surface layer of the semiconductor substrate through the window while tilting the semiconductor substrate in a direction in which the shadow of the resist pattern window appears from the second side surface of the gate electrode, the floating impurity diffusion region is increased. Forming a concentration region;
Removing the resist pattern;
Forming a photodiode on a surface layer of the semiconductor substrate on the side of the third side surface opposite to the first side surface among the side surfaces of the transfer gate;
Forming a drain region of the reset transistor by introducing an impurity into a surface layer of the semiconductor substrate on a side of the fourth side surface opposite to the second side surface of the side surface of the gate electrode. Manufacturing method of solid-state imaging device.
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