JP2010238284A - Predictive diagnosis architecture and predictive diagnosis method of defective memory cell - Google Patents
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Abstract
Description
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法に関する技術である。 The present invention relates to an architecture and a method for predicting and diagnosing a defective memory cell, in which a defective memory cell having a small margin in an SRAM block is subjected to a predictive diagnosis in advance by an accelerated test, and an error can be avoided.
ＬＳＩの大部分を占めるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）は、その使用環境の変化によって生じる動作エラーを完全に排除できない。特に、近年のＳＲＡＭは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
このようなＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされる。
SRAM (Static Random Access) occupying most of LSI
Memory) cannot completely eliminate operation errors caused by changes in its usage environment. In particular, in recent SRAMs, CMOS process technology mounted on SoC has progressed, processing dimensions (scaling size) of integrated circuits have been reduced, higher chip density and lower chip cost have been realized, and memory capacity has increased. Yes. Such a reduction in the scaling size increases the variation in threshold voltage of the transistors constituting the SRAM memory cell, reduces the noise margin for reading and writing in the memory cell, destabilizes the memory cell operation, The error rate (BER) is increased.
In order to avoid an error caused by variations in the threshold voltage of the transistors constituting the SRAM memory cell, a technique capable of predicting the occurrence of the error is required.
一方、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性（ＱｏＢ：Ｑｕａｌｉｔｙ ｏｆ Ｂｉｔ）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードとを動的に切り替えることができ、モードを切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリ（以下、「ＱｏＢ
ＳＲＡＭ」と記す）を既に提案している（特許文献１を参照）。
On the other hand, the present inventors can dynamically change the bit reliability (QoB: Quality of Bit) of the memory cell according to the application and the memory condition, and ensure the operation stability and reduce the power consumption. For the purpose of providing a memory capable of realizing high reliability, a mode in which 1 bit is constituted by one memory cell and a mode in which 1 bit is constituted by connecting two memory cells are provided. It is possible to switch dynamically, and by switching modes, it is possible to increase the operation stability of 1 bit, increase the cell current of the read operation (speed up the read operation), and perform self-repair of bit errors Semiconductor memory (hereinafter referred to as “QoSB”)
Has been proposed (refer to Patent Document 1).
かかる提案中の半導体メモリ（ＱｏＢ ＳＲＡＭ）の一実施例は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。 One embodiment of such a proposed semiconductor memory (QoB SRAM) is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, as shown in FIG. A memory cell comprising a pair of cross-coupled inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line whose conduction of the switch portions can be controlled , A pair of P-type MOS transistors (M20, M21) and one mode control line capable of controlling the P-type MOS transistor to conduct are added between data holding nodes of two adjacent memory cells. The configuration is
ここで、図１のメモリセルの回路動作を簡単に説明する。図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
Here, the circuit operation of the memory cell of FIG. 1 will be briefly described. A memory cell (MC01) shown in FIG. 1 includes a P-type MOS transistor (M00) and an N-type MOS transistor (M02) connected in series between a power supply potential VVDDA and a ground potential VGNDA, and a power supply potential VVDDA and a ground potential VGNDA. A latch circuit composed of a P-type MOS transistor (M01) and an N-type MOS transistor (M03) connected in series is formed. The memory cell (MC01) itself is a general 6-transistor memory cell.
Similarly, in memory cell (MC10), P-type MOS transistor (M10) and N-type MOS transistor (M12) connected in series between power supply potential VVDDB and ground potential VGNDB, and between power supply potential VVDDB and ground potential VGNDB. A latch circuit including a P-type MOS transistor (M11) and an N-type MOS transistor (M13) connected in series to each other is formed. The memory cell (MC10) itself is a memory cell having a general 6-transistor configuration.
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。 In the memory cell (MC01), the gate terminals of the P-type MOS transistor (M00) and the N-type MOS transistor (M02) are both connected to the node (N01) of the P-type MOS transistor (M01) and the N-type MOS transistor (M03). Has been. The gate terminals of the P-type MOS transistor (M01) and the N-type MOS transistor (M03) are both connected to the node (N00) of the P-type MOS transistor (M00) and the N-type MOS transistor (M02). Since the transistors M00 to M03 are thus cross-coupled, the P-type MOS transistors (M00, M01) operate as load transistors, and the N-type MOS transistors (M02, M03) operate as drive transistors. The same applies to the memory cell (MC10).
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
The memory cell (MC01) includes a switch unit of N-type MOS transistors (M04, M05) connected between the complementary bit lines (BL, BL_N) and the nodes (N00, N01). The gate terminals of the N-type MOS transistors (M04, M05) are both connected to a common word line (WLA), and the gate potential of the N-type MOS transistors (M04, M05) is controlled by the word line (WLA). . That is, in the memory cell (MC01), the P-type MOS transistors (M00, M01) are used as load transistors, the N-type MOS transistors (M02, M03) are driven transistors, and the N-type MOS transistors (M04, M05) are used. It operates as a switch unit.
The memory cell (MC10) also includes a switch unit of N-type MOS transistors (M14, M15) connected between the complementary bit lines (BL, BL_N) and the nodes (N10, N11). The gate terminals of the N-type MOS transistors (M14, M15) are both connected to a common word line (WLA), and the gate potential of the N-type MOS transistors (M14, M15) is controlled by the word line (WLA). .
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。 A pair of P-type MOS transistors (M20, M21) serving as a mode control switch unit are provided between the data holding nodes (between N00 and N10, between N01 and N11) of the memory cells (MC01, MC10). One mode control line (/ CTRL) for controlling the conduction of the P-type MOS transistors (M20, M21) is provided.
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。この通常モードから高信頼モードに切り替えることによって、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を図ることができ、またビットエラーの自己修復が行える。 In the memory cell having the circuit configuration as described above, 1-bit data is stored in the memory cell (MC01) and 1-bit data is stored in the two memory cells, the memory cell (MC01) and the memory cell (MC10). The mode control line (/ CTRL) can be used properly. The memory cell having the above circuit configuration has two modes: a mode in which 1 bit is constituted by one memory cell (normal mode) and a mode in which 1 bit is constituted by connecting two memory cells (high reliability mode). Therefore, the bit reliability of the memory cell can be dynamically changed according to the application and the memory condition, and the operation stability is ensured to realize low power consumption and high reliability. By switching from the normal mode to the high reliability mode, it is possible to increase the operation stability of 1 bit, increase the cell current of the read operation (speed up the read operation), and perform self-repair of bit errors.
この通常モードと高信頼モードといった動作モードは、図２に示すように、メモリセルブロック毎に動的に変化させることが可能である。かかる高信頼モードへ動的に切り替えるために、不良メモリセルや動作環境の変化に伴う動作マージンの劣化の検知やその予測診断が必要となっている。 The operation modes such as the normal mode and the high reliability mode can be dynamically changed for each memory cell block as shown in FIG. In order to dynamically switch to such a high-reliability mode, it is necessary to detect deterioration of an operation margin accompanying a change in a defective memory cell or an operating environment and to predict the diagnosis thereof.
上述したように、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされている。 As described above, in order to avoid errors caused by variations in threshold voltages of transistors constituting SRAM memory cells, a technique capable of predicting and predicting the occurrence of errors is required.
本発明は、上記状況に鑑みて、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供することを目的とする。 In view of the above circumstances, an object of the present invention is to provide an architecture and a defective memory cell predictive diagnosis method in which a defective memory cell having a small margin in an SRAM block can be predicted in advance by an acceleration test and an error can be avoided. And
上記目的を達成するため、本発明は、ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。本発明にかかる加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。また、通常動作に行っていない空きブロックが生じたメモリセルブロックに対して加速試験を行う。これにより、動作環境の変化やメモリセルの動作マージンの経年劣化などによるエラーを、通常動作を行う前に事前に予知することが可能となる。
加速試験試行ブロックに対してエラーを誘発させることにより、不良メモリセルによる動作エラーの予知を行い、エラー回避などの対策処理を行うことを可能とする。
In order to achieve the above object, according to the present invention, in an SRAM block, an error in a memory cell having a small operation margin caused by a variation in threshold voltage is intentionally generated by an acceleration test, and an error generated during normal operation is corrected. We plan to make a prognostic diagnosis in advance. The acceleration test according to the present invention is performed in parallel with the normal operation by preparing the memory cell block for the acceleration test and the memory cell block for the normal operation in the SRAM block. In addition, an acceleration test is performed on a memory cell block in which an empty block that has not been subjected to normal operation is generated. As a result, errors due to changes in the operating environment, aging degradation of the operating margin of the memory cell, and the like can be predicted in advance before normal operation is performed.
By inducing an error in the accelerated test trial block, it is possible to predict an operation error due to a defective memory cell and to perform countermeasure processing such as error avoidance.
本発明の第１の観点の不良メモリ予知診断アーキテクチャーは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルにおいて、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
According to a first aspect of the present invention, there is provided a defective memory prediction / diagnosis architecture in which a pair of cross-coupled connections, each output being connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. In a 1-bit memory cell including the inverter, a pair of switch units provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch unit,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the word line power supply potential;
5) Voltage control means for lowering the memory cell power supply potential to 0.7 to 0.9 times the bit line potential;
Accelerated test means having at least one voltage control means selected from:
Means for detecting a bit reversal error of a memory cell;
It is set as the structure provided with.
かかる構成によれば、６トランジスタで構成されるメモリセルに対して、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、不良メモリセルと判断したメモリセルの使用を不許可にするなどを行い、エラーを回避できる。
ここで、上記１）〜５）の電圧制御手段のうち、どの手段を使用しても構わない。選択された１つの手段でもよいし、２以上の手段を用いてもよい。
上記１），２），５）の電圧制御手段を用いる場合、ハードウェアにダメージを与えにくく、ハードエラーが生じるリスクを低減できる。
According to such a configuration, for a memory cell composed of 6 transistors, the deterioration of the operation margin due to a change in the defective memory cell or the operating environment is predicted and detected, and the use of the memory cell determined to be a defective memory cell is not permitted. To avoid errors.
Here, any of the voltage control means 1) to 5) may be used. One selected means may be used, or two or more means may be used.
When the voltage control means 1), 2) and 5) are used, it is difficult to damage the hardware, and the risk of hardware errors can be reduced.
次に、本発明の第２の観点の不良メモリ予知診断アーキテクチャーは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
Next, the bad memory predictive diagnosis architecture according to the second aspect of the present invention provides a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. A 1-bit memory cell comprising a pair of inverters, a pair of switch units provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch units; ,
A mode control switch unit between data holding nodes of adjacent memory cells, and one mode control line for controlling conduction of the mode control switch unit,
A mode in which 1 bit is composed of one memory cell (1 bit / 1 cell mode) and a mode in which 1 bit is composed of n (n is 2 or more) memory cells (1 bit / n In a semiconductor memory that can be dynamically switched using a mode control line,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the word line power supply potential;
5) Voltage control means for lowering the memory cell power supply potential to 0.7 to 0.9 times the bit line potential;
Accelerated test means having at least one voltage control means selected from:
Means for detecting a bit reversal error of a memory cell;
It is set as the structure provided with.
かかる構成によれば、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、提案中の半導体メモリ（ＱｏＢ
ＳＲＡＭ）による高信頼モードへ動的に切り替えることが可能となる。
According to such a configuration, it is possible to predict and detect the deterioration of the operation margin due to the change of the defective memory cell or the operation environment, and to propose the proposed semiconductor memory
It is possible to dynamically switch to the high reliability mode by SRAM).
次に、本発明の第１の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させるステップから構成される。 Next, the defective memory cell predictive diagnosis method according to the first aspect of the present invention is a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. SRAM block comprising a memory cell comprising a pair of inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch portions The step of extending the cycle time when the voltage of the word line is applied to three times or more of the cycle time during the normal operation of reading the memory cell is included.
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。 According to this configuration, it is possible to induce a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detect the bit inversion error, and predict a defective memory cell in advance.
次に、本発明の第２の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ビットラインの充電時のサイクルタイムを、
ワードラインの立ち上げ後まで延長させるステップから構成される。
Next, the defective memory cell predictive diagnosis method according to the second aspect of the present invention provides a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. SRAM block comprising a memory cell comprising a pair of inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch portions The cycle time when charging the bit line,
It consists of a step that extends until after the word line is started up.
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。 According to this configuration, it is possible to induce a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detect the bit inversion error, and predict a defective memory cell in advance.
次に、本発明の第３の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させるステップから構成される。 Next, the defective memory cell predictive diagnosis method according to the third aspect of the present invention provides a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. SRAM block comprising a memory cell comprising a pair of inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch portions 1 includes a step of increasing the bit line potential to 1.1 to 1.3 times the memory cell power supply potential.
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。 According to this configuration, it is possible to induce a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detect the bit inversion error, and predict a defective memory cell in advance.
次に、本発明の第４の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させ、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする。 Next, the defective memory cell predictive diagnosis method according to the fourth aspect of the present invention provides a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. SRAM block comprising a memory cell comprising a pair of inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch portions In this case, the voltage applied to the word line is increased to 1.1 to 1.3 times the word line power supply potential to induce a bit inversion error in a memory cell having a small operation margin caused by the variation in threshold voltage. Detecting a reversal error and predicting a defective memory cell in advance.
次に、本発明の第５の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させるステップから構成される。 Next, a defective memory cell predictive diagnosis method according to a fifth aspect of the present invention provides a cross-coupled connection in which each output is connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells. SRAM block comprising a memory cell comprising a pair of inverters, a pair of switch portions provided between the bit line and the output of the inverter, and one word line for controlling conduction of the switch portions 1 includes a step of lowering the memory cell power supply potential to 0.7 to 0.9 times the bit line potential.
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。 According to this configuration, it is possible to induce a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detect the bit inversion error, and predict a defective memory cell in advance.
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるといった効果を有する。 The present invention has an effect that a faulty memory cell having a small margin in the SRAM block can be predicted and diagnosed in advance by an acceleration test to avoid an error.
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The scope of the present invention is not limited to the following examples and illustrated examples, and various changes and modifications can be made.
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、用意する加速試験用のメモリセルブロックに対して、以下の１）〜５）のいずれかの処理を施すことにより、エラーを誘発させる。例えば、図３に示すように、ＳＲＡＭブロックがＢＬＫ０〜ＢＬＫ１５まで１６ブロックある場合に、図３の矢印で示すＢＬＫ１２を加速試験ブロックとして、以下の１）〜５）の処理を施す。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In the SRAM block composed of a memory cell composed of a pair of switch sections and one word line for controlling conduction of the switch section, the following 1) An error is induced by performing any one of the processes of ~ 5). For example, as shown in FIG. 3, when there are 16 SRAM blocks from BLK0 to BLK15, the following processes 1) to 5) are performed using BLK12 indicated by the arrow in FIG. 3 as an acceleration test block.
１）ワードライン電圧印加時間延長
２）ビットライン充電時間延長
３）ビットライン電圧上昇
４）ワードライン印加電圧上昇
５）メモリセル電源電位下降
1) Word line voltage application time extension 2) Bit line charge time extension 3) Bit line voltage increase 4) Word line application voltage increase 5) Memory cell power supply potential decrease
上記の１）〜５）のうち、特に１），２），５）の処理はハードウェアにダメージを与えにくいものであり、加速試験に伴うハードエラーが生じるリスクを低減できる。これらの処理は、図４に示されるように、電圧制御手段が加速試験用のメモリセルブロックに電圧を供給して行う。
そして、加速試験用のメモリセルブロックからデータを読み出し、ＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）などのビット反転エラー検出手段が、加速試験結果をＣＰＵ（図示しない）に出力する。
以下、１）〜５）の処理について詳細な説明を行う。
Among the above 1) to 5), the processes 1), 2) and 5) are particularly difficult to damage the hardware, and the risk of causing a hard error associated with the acceleration test can be reduced. As shown in FIG. 4, these processes are performed by the voltage control means supplying a voltage to the memory cell block for the acceleration test.
Then, data is read from the memory cell block for the acceleration test, and ECC (Error)
Bit inversion error detection means such as Check and Correct outputs the acceleration test result to a CPU (not shown).
Hereinafter, the processes 1) to 5) will be described in detail.
１．ワードライン電圧印加時間延長
実施例１では、加速試験用のメモリセルブロックに対して、ワードライン電圧印加時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例１の不良メモリセル予知診断方法は、メモリセルブロックに対して、ワードラインの電圧印加時のサイクルタイムを、メモリセル読み出しの通常動作時のサイクルタイムの３倍以上に延長させることで、すなわち、ワードラインを立ち上げる時間を通常の３倍以上に延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
1. Extending word line voltage application time In the first embodiment, a word line voltage application time extension process is performed on a memory cell block for an acceleration test to induce a soft error due to a decrease in an operation margin caused by threshold voltage variations. A method for predicting and diagnosing a defective memory cell will be described.
The defective memory cell predictive diagnosis method according to the first embodiment extends the cycle time when a word line voltage is applied to a memory cell block to three times or more of the cycle time during normal operation of reading a memory cell. That is, by extending the rise time of the word line to three times or more than usual, a bit inversion error is induced in the memory cell in which the read operation margin is reduced due to the variation in threshold voltage.
図５は、メモリセルの読み出し時のワードライン（ＷＬ），ビットライン（ＢＬ，／ＢＬ），及び内部ノード（ｍ０，ｍ１）の保持データの波形を示している。ここで、図５（１）は通常時のメモリセル読み出しを示しており、図５（２）はワードライン（ＷＬ）印加時間延長時のメモリセル読み出しを示している。 FIG. 5 shows waveforms of data held in the word lines (WL), bit lines (BL, / BL), and internal nodes (m0, m1) at the time of reading from the memory cell. Here, FIG. 5A shows normal memory cell reading, and FIG. 5B shows memory cell reading when the word line (WL) application time is extended.
また、図６は、６トランジスタで構成されるメモリセルの回路構成図である。図６（１）は、メモリセルに対する通常時の読み出しの場合で、内部ノード（ｍ０）には“１”のデータが保持されており、内部ノード（ｍ１）には“０”のデータが保持されており、読み出し後も内部ノード（ｍ０）には“１”が保持され、内部ノード（ｍ１）には“０”が保持され、正常な読み出しとなった状態（ＰＡＳＳ）を示している。図６（２）は、メモリセルに対するワードライン（ＷＬ）印加時間延長時の読み出しの場合で、読み出し後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態（ＦＡＩＬ）を示している。 FIG. 6 is a circuit configuration diagram of a memory cell including six transistors. FIG. 6 (1) shows a case of normal reading from a memory cell, in which data “1” is held in the internal node (m0) and data “0” is held in the internal node (m1). Thus, even after reading, “1” is held in the internal node (m0), and “0” is held in the internal node (m1), indicating a normal reading state (PASS). FIG. 6B shows the case of reading when the word line (WL) application time is extended to the memory cell. After reading, the data held in the internal node (m0) is inverted from “1” to “0”. This shows a state (FAIL) in which the held data of (m1) is inverted from “0” to “1” and a read error occurs.
図５（２）に示されるように、ワードライン（ＷＬ）の立ち上げ時間を延長することにより、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ワードラインの電圧印加時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
As shown in FIG. 5 (2), by extending the rise time of the word line (WL), more current from the bit line flows into the internal nodes (m0, m1). The potential of the internal node (m1) holding “0” is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by extending the voltage application time of the word line.
２．ビットライン充電時間延長
実施例２では、加速試験用のメモリセルブロックに対して、ビットライン充電時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例２の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
2. Bitline Charging Time Extension In the second embodiment, a bitline charging time extension process is performed on the memory cell block for the acceleration test to induce a soft error due to a decrease in operating margin caused by threshold voltage variation. A defective memory cell predictive diagnosis method will be described.
The defective memory cell predictive diagnosis method according to the second embodiment is such that the cycle time at the time of charging the bit line is extended until the word line is raised for the memory cell block, thereby performing a read operation due to variations in threshold voltage. A bit reversal error is induced in a memory cell having a small margin.
図７は、ビットライン充電時のプリチャージ信号（ＰＣ＿Ｎ），ワードライン（ＷＬ），及びビットライン（ＢＬ，／ＢＬ）の波形を示している。ここで、図７（１）は通常のビットライン充電時を示しており、図７（２）はビットライン充電時間延長時を示している。 FIG. 7 shows waveforms of the precharge signal (PC_N), the word line (WL), and the bit line (BL, / BL) during the bit line charging. Here, FIG. 7 (1) shows a normal bit line charging time, and FIG. 7 (2) shows a bit line charging time extension time.
また、図８は、６トランジスタで構成されるメモリセルの回路に、ビットライン充電のためのプリチャージ信号回路を加えた回路構成図である。図８は、メモリセルに対するビットライン充電時間延長時の場合で、ビットライン充電後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態を示している。 FIG. 8 is a circuit configuration diagram in which a precharge signal circuit for bit line charging is added to a circuit of a memory cell composed of 6 transistors. FIG. 8 shows a case where the bit line charging time is extended for the memory cell, and the data held in the internal node (m0) is inverted from “1” to “0” after the bit line is charged, and the data held in the internal node (m1). Inverts from “0” to “1” to indicate a read error.
プリチャージ信号（ＰＣ＿Ｎ）によって、ビットラインの充電は制御される。従来は、図７（１）に示されるように、ワードライン（ＷＬ）が立ち上がる前に、プリチャージ信号（ＰＣ＿Ｎ）を“Ｈ”の状態にしてビットラインの充電は終了する。これに対して、実施例２は、図７（２）に示されるように、ビットラインの充電をワードライン（ＷＬ）が立ち上げ後まで継続・延長することにより、メモリセルの内部ノード（ｍ０，ｍ１）にビットラインから電流をより多く流れ込ませる。これにより、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ビットラインの充電時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
Bit line charging is controlled by a precharge signal (PC_N). Conventionally, as shown in FIG. 7A, before the word line (WL) rises, the precharge signal (PC_N) is set to the “H” state to complete the charging of the bit line. In contrast, in the second embodiment, as shown in FIG. 7 (2), the charging of the bit line is continued and extended until after the word line (WL) rises, whereby the internal node (m0) of the memory cell. , M1) causes more current to flow from the bit line. As a result, the potential of the internal node (m1) on the side holding “0” is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by extending the charging time of the bit line.
３．ビットライン電位上昇
実施例３では、加速試験用のメモリセルブロックに対して、ビットライン電位上昇の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例３の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
なお、ビットライン電位をメモリセル電源電位の１．３倍よりも上昇させた場合には、ハードウェアに与えるダメージリスクが大きくなる。また、１．１倍よりも小さな上昇の場合は、ビット反転エラーが誘発されにくい。
3. Bitline Potential Rise In the third embodiment, the memory cell block for the acceleration test is subjected to a process for raising the bitline potential, and a defective memory that induces a soft error accompanying a reduction in operation margin caused by threshold voltage variation. A cell predictive diagnosis method will be described.
The defective memory cell predictive diagnosis method according to the third embodiment increases the bit line potential 1.1 to 1.3 times the memory cell power supply potential with respect to the memory cell block, thereby varying the threshold voltage. A bit inversion error is induced in a memory cell having a small read operation margin.
Note that when the bit line potential is raised to 1.3 times the memory cell power supply potential, the risk of damage to hardware increases. Further, when the rise is smaller than 1.1 times, a bit inversion error is hardly induced.
図９は、ビットライン電位上昇の回路図を示している。また、図１０は、ビットライン電位上昇に伴うデータ反転時のビットラインの波形を示している。図１０に示されるように、ビットライン電位をメモリセル電源電位の１．３倍に上昇させた場合、読み出し途中で内部ノード（ｍ０，ｍ１）の保持データが反転し、始めは“１”を保持していたビットライン（ＢＬ）側が放電されていく波形が表れている。
これは、上述した実施例１のワードライン電圧印加時間延長の場合と同様、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになる。
以上のように、ビットライン電位を上昇させることで、読み込み時のデータ反転を誘発することが可能である。
FIG. 9 shows a circuit diagram of the bit line potential rise. FIG. 10 shows the waveform of the bit line at the time of data inversion accompanying a rise in the bit line potential. As shown in FIG. 10, when the bit line potential is raised to 1.3 times the memory cell power supply potential, the data held in the internal nodes (m0, m1) is inverted during reading, and “1” is initially set. A waveform is shown in which the bit line (BL) that has been held is discharged.
This is because the current from the bit line flows into the internal nodes (m0, m1) more similarly to the case of extending the word line voltage application time of the first embodiment described above, so that “0” is maintained than usual. The potential of the internal node (m1) on the other side is likely to rise. For this reason, data inversion is induced in a memory cell having a small read margin due to variations in threshold voltage.
As described above, it is possible to induce data inversion at the time of reading by increasing the bit line potential.
（その他の実施例）
４．ワードライン印加電圧上昇
上述の実施例１では、ワードライン電圧印加時間を延長させることによりビット反転エラーを誘発させているが、その他の実施例として、加速試験用のメモリセルブロックに対して、ワードラインの印加電圧をワードラインの電源電位の１．１〜１．３倍に上昇させることにより、しきい値電圧バラツキによって生じる動作マージンの低下に伴うビット反転エラーを誘発させるといった不良メモリセル予知診断方法がある。
(Other examples)
4). In the first embodiment, a bit inversion error is induced by extending the word line voltage application time. However, as another embodiment, the word line applied voltage is increased with respect to the memory cell block for the acceleration test. Predictive diagnosis of a defective memory cell in which the voltage applied to the line is raised to 1.1 to 1.3 times the power supply potential of the word line, thereby inducing a bit reversal error accompanying a reduction in the operation margin caused by the threshold voltage variation. There is a way.
５．メモリセル電源電位下降
上述の実施例３では、ビットライン電位を上昇させることによりビット反転エラーを誘発させているが、その他の実施例として、加速試験用のメモリセルブロックに対して、メモリセル電源電位をビットライン電位よりも相対的に低くなるように下降させることにより、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法がある。
この不良メモリセル予知診断方法は、メモリセルブロックに対して、メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発させるというものである。
この不良メモリセル予知診断方法は、メモリセル電源電位を強制的に通常時よりも低くするものであり、ビットラインに過剰電圧を印加する実施例３と比べて、ハードウェアにダメージを与えにくいものであるといえる。
5). In the third embodiment described above, a bit inversion error is induced by raising the bit line potential. However, as another embodiment, a memory cell power supply is used for a memory cell block for an acceleration test. There is a defective memory cell predictive diagnosis method in which a soft error accompanying a reduction in an operation margin caused by threshold voltage variation is induced by lowering the potential to be relatively lower than the bit line potential.
This defective memory cell predictive diagnosis method lowers the memory cell power supply potential to 0.7 to 0.9 times the bit line potential for the memory cell block, thereby reducing the read operation margin due to variations in threshold voltage. This is to induce a bit reversal error in a memory cell that has become smaller.
This method for predicting and diagnosing a defective memory cell is a method in which the memory cell power supply potential is forcibly made lower than normal, and the hardware is less likely to be damaged than in the third embodiment in which an excessive voltage is applied to the bit line. You can say that.
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。 The present invention is useful for an SRAM used for a cache memory of a computer or the like.
ＭＣ０１，ＭＣ１０ メモリセル MC01, MC10 memory cell
Claims (7)
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えたことを特徴とする不良メモリ予知診断アーキテクチャー。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In a 1-bit memory cell composed of a pair of switch units and a single word line that controls conduction of the switch units,
Furthermore,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during the normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the word line power supply potential;
5) Voltage control means for lowering the memory cell power supply potential to 0.7 to 0.9 times the bit line potential;
Accelerated test means having at least one voltage control means selected from:
Means for detecting a bit reversal error of a memory cell;
A failure memory predictive diagnosis architecture characterized by comprising:
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えたことを特徴とする不良メモリ予知診断アーキテクチャー。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter A 1-bit memory cell comprising a pair of switch units and one word line for controlling conduction of the switch units;
A mode control switch unit between data holding nodes of adjacent memory cells, and one mode control line for controlling conduction of the mode control switch unit,
A mode in which 1 bit is composed of one memory cell (1 bit / 1 cell mode) and a mode in which 1 bit is composed of n (n is 2 or more) memory cells connected (1 bit / n In a semiconductor memory that can be dynamically switched using a mode control line,
Furthermore,
1) Voltage control means for extending the cycle time when the word line voltage is applied to more than three times the cycle time during normal operation of reading the memory cell;
2) Voltage control means for extending the cycle time when the bit line is charged until after the word line is started up,
3) voltage control means for raising the bit line potential to 1.1 to 1.3 times the memory cell power supply potential;
4) Voltage control means for raising the word line applied voltage to 1.1 to 1.3 times the word line power supply potential;
5) Voltage control means for lowering the memory cell power supply potential to 0.7 to 0.9 times the bit line potential;
Accelerated test means having at least one voltage control means selected from:
Means for detecting a bit reversal error of a memory cell;
A failure memory predictive diagnosis architecture characterized by comprising:
ワードラインの電圧印加時のサイクルタイムを、
メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
The cycle time when the word line voltage is applied,
Extend to more than 3 times the cycle time during normal operation of memory cell reading,
Defective memory cell predictive diagnosis characterized by inducing a bit inversion error in a memory cell with a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
ビットラインの充電時のサイクルタイムを、
ワードラインの立ち上げ後まで延長させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
Cycle time when charging the bit line
Extend until after the word line is launched,
Defective memory cell prediction diagnosis characterized by inducing a bit inversion error in a memory cell having a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
ビットライン電位を、
メモリセル電源電位の１．１〜１．３倍に上昇させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
Bit line potential,
Raise the memory cell power supply potential to 1.1 to 1.3 times,
Defective memory cell predictive diagnosis characterized by inducing a bit inversion error in a memory cell with a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
ワードライン印加電圧を、
ワードライン電源電位の１．１〜１．３倍に上昇させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。 Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
The word line applied voltage is
Raise the word line power supply potential to 1.1 to 1.3 times,
Defective memory cell predictive diagnosis characterized by inducing a bit inversion error in a memory cell with a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
Provided between a pair of cross-coupled inverters, each output connected to a path leading to each of a pair of bit lines arranged corresponding to a column of memory cells, and the output of the bit line and the inverter In an SRAM block composed of memory cells composed of a pair of switch sections and one word line for controlling conduction of the switch sections,
The memory cell power supply potential is lowered to 0.7 to 0.9 times the bit line potential,
Defective memory cell predictive diagnosis characterized by inducing a bit inversion error in a memory cell with a small operation margin caused by variations in threshold voltage, detecting the bit inversion error, and predicting a defective memory cell in advance Method.
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