JP2010191988A - 回路設計およびリタイミングの方法および装置 - Google Patents
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Abstract
【解決手段】少なくとも1つの実施形態では、(例えばモジュール・レベルでのリタイミングを介して)異なる複数の最小クロック周期を有するように異なる複数のレイテンシを備える回路のモジュールが設計される。一例では、モジュールの配置配線の後、詳細なタイミング分析から最小クロック周期が決定され、モジュールを含む回路のリタイミングの際に、回路の目的のクロック周期、とレイテンシと最小クロック周期との間の相関に基づいてモジュールのデータ・フロー・グラフ表現が構築される。少なくとも1つの実施形態では、階層的なリタイミングが実行される。これは、回路の一部分がリタイミングされて(例えば異なるレイテンシについての)結果が生成され、その結果が目的のクロック周期に基づく回路全体のリタイミングに選択的に使用されるものである。
【選択図】なし
Description
最大数である。パイプライン・レジスタが挿入された後でクリティカル・パス遅延を最低限に抑えるためにリタイミングまたは最適化が行われるため、一般にc0>c1,>...,>cLであると理解されたい。本発明の一実施形態では、クリティカル・パスに沿った遅延は、モジュールが配置され、配線された後でタイミング分析から算出することができる。しかし、遅延は、合成ツールの一般的な方法を使用して推定することもできるが、こうした遅延推定は、一般に、配置配線後のタイミング分析から取得されるものほど正確ではない。本発明の一実施形態によるタイミング・モデルは、1組の値{c0,c1,...,cL}と図5に示すようなデータ・フロー・グラフ表現を含む。
ence,1999のリタイミング・アルゴリズムでは、値r(Bi)とr(Bo)は、ノードBi、Boについて解かれ、したがってリタイミングした後、エッジ351での遅延数がwからwr=w+r(Bo)r(Bi)に変わる。したがって、エッジ351の実行可能性条件は、ci<c<c(i-1)の場合はr(Bi)−r(Bo)<−i、c>c0の場合はr(Bi)−r(Bo)<0となり、またc<cLの場合は実行できない。
一部分に「投入」されるとき、これらの入力ラインは、単一のゼロ処理時間ノードに接続される。これは次いで、システム全体のリタイミングの際に少なくとも同じ数の遅延を必要とするエッジを介してノードBiに接続される。独立してリタイミングすることができる入力と出力の部分は、タイミング・モデル・トポロジを決定する。さらに独立性を許容することによって、結果的により複雑なモデルが得られる。さらに、同じ数のレジスタに「投入」するために、様々なモデルを構築することができる。この説明から、異なるレイテンシを備えるモジュールのリタイミングに基づいて、簡略化されたデータ・フロー・グラフの多くの変形を構築することができることを理解されたい。実行可能性条件は、回路システムの目的のクロックに従って設定される。
図23は、図21の設計のパイプライン式バージョンを示している。パイプライン・レジスタ1051〜1057では、図21の設計に対して、図23の設計のレイテンシが1ずつ増える。しかし、図23の設計(1041)は、図21と図22の設計(1001、1021)より速い。本発明の一実施形態では、システム・レベルの最適化は、目的のクロック周期に従って、設計1001、1041(同じアーキテクチャを有する)から1つを選択するステップ、または設計1021、1041(異なるアーキテクチャを有する)から1つを選択するステップ、または設計1001、1021、1041から1つを選択するステップを伴う。代替の設計が選択されると、本発明の様々な方法を使用して選択された設計のタイミング・モデルを構築して、モジュールのタイミング動作を簡略化し、レジスタ可用性条件を提示することができる。
Claims (33)
- 回路を設計する方法であって、
前記回路の設計の目的のクロックを選択するステップと、
前記目的のクロックの前記回路の前記設計の一部分をリタイミングして、データ・フロー・グラフの表現の第1の結果を生成するステップと、
前記第1の結果を使用して前記目的のクロックの前記設計をリタイミングするステップと
を含み、
前記設計の一部分のための前記データ・フロー・グラフの表現は、
ある1つのレジスタを含む前記設計の一部分にある少なくとも1つのパスを有する前記設計の一部分の入力について、
前記入力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい入力演算時間を有する入力演算ノードを形成し、
前記入力演算時間がゼロでない場合、前記入力演算ノードを介して、前記設計の一部分への前記入力を前記データ・フロー・グラフ内の第1ノードに接続し、
前記入力演算時間がゼロである場合、前記設計の一部分への入力を前記データ・フロー・グラフ内の前記第1ノードに直接接続し、
ある1つのレジスタを含む前記設計の一部分に少なくとも1つのパスを有する前記設計の一部分の出力について、
前記出力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい出力演算時間を有する出力演算ノードを形成し、
前記出力演算時間がゼロでない場合、前記出力演算ノードを介して、前記設計の一部分への前記出力を前記データ・フロー・グラフ内の第2ノードに接続し、
前記出力演算時間がゼロである場合、前記設計の一部分への出力を前記データ・フロー・グラフ内の前記第2ノードに直接接続し、
前記設計のリタイミングするステップは回路設計の表現上で実行され、前記表現は設計データの生成を実行するプロセッサを含むデータ処理システムのメモリ内に格納されることを特徴とする方法。 - デジタル処理システムによって実行されると、前記システムに回路を設計する方法を実行させる実行可能コンピュータ・プログラム命令を含むコンピュータ可読媒体であって、
前記方法は、
前記回路の設計の目的のクロックを選択するステップと、
前記目的のクロックの前記回路の前記設計の一部分をリタイミングして、データ・フロー・グラフの表現の第1の結果を生成するステップと、
前記第1の結果を使用して前記目的のクロックの前記設計をリタイミングするステップと
を含み、
前記設計の一部分のための前記データ・フロー・グラフの表現は、
ある1つのレジスタを含む前記設計の一部分に少なくとも1つのパスを有する前記設計の一部分の入力について、
前記入力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい入力演算時間を有する入力演算ノードを形成し、
前記入力演算時間がゼロでない場合、前記入力演算ノードを介して、前記設計の一部分への前記入力を前記データ・フロー・グラフ内の第1ノードに接続し、
前記入力演算時間がゼロである場合、前記設計の一部分への入力を前記データ・フロー・グラフ内の前記第1ノードに直接接続し、
ある1つのレジスタを含む前記設計の一部分に少なくとも1つのパスを有する前記設計の一部分の出力について、
前記出力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい出力演算時間を有する出力演算ノードを形成し、
前記出力演算時間がゼロでない場合、前記出力演算ノードを介して、前記設計の一部分への前記出力を前記データ・フロー・グラフ内の第2ノードに接続し、
前記出力演算時間がゼロである場合、前記設計の一部分への出力を前記データ・フロー・グラフ内の前記第2ノードに直接接続することを特徴とするコンピュータ可読媒体。 - 回路を設計するデータ処理システムであって、
前記回路の設計のための目的のクロックを選択する手段と、
前記目的のクロックの前記回路の前記設計の一部分をリタイミングして、データ・フロー・グラフの表現の第1の結果を生成する手段と、
前記第1の結果を使用して前記目的のクロックの前記設計をリタイミングする手段と
を含み、
前記設計の一部分のための前記データ・フロー・グラフの表現は、
ある1つのレジスタを含む前記設計の一部分に少なくとも1つのパスを有する前記設計の一部分の入力について、
前記入力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい入力演算時間を有する入力演算ノードを形成し、
前記入力演算時間がゼロでない場合、前記入力演算ノードを介して、前記設計の一部分への前記入力を前記データ・フロー・グラフ内の第1ノードに接続し、
前記入力演算時間がゼロである場合、前記設計の一部分への入力を前記データ・フロー・グラフ内の前記第1ノードに直接接続し、
ある1つのレジスタを含む前記設計の一部分に少なくとも1つのパスを有する前記設計の一部分の出力について、
前記出力と前記回路の一部分内のある1つのレジスタ間の最大遅延に等しい出力演算時間を有する出力演算ノードを形成し、
前記出力演算時間がゼロでない場合、前記出力演算ノードを介して、前記設計の一部分への前記出力を前記データ・フロー・グラフ内の第2ノードに接続し、
前記出力演算時間がゼロである場合、前記設計の一部分への出力を前記データ・フロー・グラフ内の前記第2ノードに直接接続し、
前記データ処理システムは、前記設計をリタイミングするための前記手段を実行するプロセッサをさらに備えることを特徴とするデータ処理システム。 - 入力と出力の前記最大遅延を演算するのに同一のレジスタが使用されることを特徴とする請求項1記載の方法。
- 入力と出力の前記最大遅延を演算するのに同一のレジスタが使用されることを特徴とする請求項2記載のコンピュータ可読媒体。
- 入力と出力の前記最大遅延を演算するのに同一のレジスタが使用されることを特徴とする請求項3記載のデータ処理システム。
- 前記データ・フロー・グラフ表現は、
どのレジスタを含まない前記設計の一部分に少なくとも1つのパスを有する一組の入力と出力について、
前記入力と前記出力間の最大遅延に等しい入出力演算時間を有する入出力演算ノードをさらに形成することを特徴とする、請求項1記載の方法。 - 前記データ・フロー・グラフ表現は、
どのレジスタを含まない前記設計の一部分に少なくとも1つのパスを有する一組の入力と出力について、
前記入力と前記出力間の最大遅延に等しい入出力演算時間を有する入出力演算ノードをさらに形成することを特徴とする請求項2記載のコンピュータ可読媒体。 - 前記データ・フロー・グラフ表現は、
どのレジスタを含まない前記設計の一部分に少なくとも1つのパスを有する一組の入力と出力について、
前記入力と前記出力間の最大遅延に等しい入出力演算時間を有する入出力演算ノードをさらに形成することを特徴とする請求項3記載のデータ処理システム。 - 前記データ・フロー・グラフ表現は、入力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項7記載の方法。
- 前記データ・フロー・グラフ表現は、入力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項8記載のコンピュータ可読媒体。
- 前記データ・フロー・グラフ表現は、入力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項9記載のデータ処理システム。
- 前記データ・フロー・グラフ表現は、出力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項7記載の方法。
- 前記データ・フロー・グラフ表現は、出力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項8記載のコンピュータ可読媒体。
- 前記データ・フロー・グラフ表現は、出力演算ノードと入出力演算ノード間の接続を容易にするためのゼロ処理時間を有するノードをさらに形成することを特徴とする請求項9記載のデータ処理システム。
- 前記データ・フロー・グラフ表現は、前記第1ノードと第2ノードを遅延を有するエッジを使用してさらに接続することを特徴とする請求項1記載の方法。
- 前記データ・フロー・グラフ表現は、前記第1ノードと第2ノードを遅延を有するエッジを使用してさらに接続することを特徴とする請求項2記載のコンピュータ可読媒体。
- 前記データ・フロー・グラフ表現は、前記第1ノードと第2ノードを遅延を有するエッジを使用してさらに接続することを特徴とする請求項3記載のデータ処理システム。
- 前記遅延は、少なくとも前記データ・フロー・グラフ表現に挿入されるパイプライン・レジスタの組数を含むことを特徴とする請求項16に記載の方法。
- 前記遅延は、少なくとも前記データ・フロー・グラフ表現に挿入されるパイプライン・レジスタの組数を含むことを特徴とする請求項17に記載のコンピュータ可読媒体。
- 前記遅延は、少なくとも前記データ・フロー・グラフ表現に挿入されるパイプライン・レジスタの組数を含むことを特徴とする請求項18に記載のデータ処理システム。
- 前記設計の一部分をリタイミングするステップは、前記設計の一部分を追加の遅延を追加するステップを含むことを特徴とする請求項1記載の方法。
- 前記設計の一部分をリタイミングするステップは、前記設計の一部分を追加の遅延を追加するステップを含むことを特徴とする請求項2記載のコンピュータ可読媒体。
- 前記設計の一部分をリタイミングするステップは、前記設計の一部分を追加の遅延を追加するステップを含むことを特徴とする請求項3記載のデータ処理システム。
- 前記設計の一部分に追加の遅延を追加するステップは、パイプライン・レジスタの組を追加するステップをさらに含むことを特徴とする請求項22記載の方法。
- 前記設計の一部分に追加の遅延を追加するステップは、パイプライン・レジスタの組を追加するステップをさらに含むことを特徴とする請求項23記載のコンピュータ可読媒体。
- 前記設計の一部分に追加の遅延を追加するステップは、パイプライン・レジスタの組を追加するステップをさらに含むことを特徴とする請求項24記載のデータ処理システム。
- 前記必要な追加の遅延を追加するステップは、新しいデータ・フロー・グラフ表現を生成するステップをさらに含むことを特徴とする請求項22記載の方法。
- 前記必要な追加の遅延を追加するステップは、新しいデータ・フロー・グラフ表現を生成するステップをさらに含むことを特徴とする請求項23記載のコンピュータ可読媒体。
- 前記必要な追加の遅延を追加するステップは、新しいデータ・フロー・グラフ表現を生成するステップをさらに含むことを特徴とする請求項24記載のデータ処理システム。
- 複数の異なるレイテンシを備える前記モジュールに対応する前記複数の回路設計を、あるモジュール用に生成するステップと、
全体設計のための定められた要件に基づいて、前記複数の回路設計から前記第1の結果を選択するステップと
をさらに含むことを特徴とする請求項1記載の方法。 - 複数の異なるレイテンシを備える前記モジュールに対応する前記複数の回路設計を、あるモジュール用に生成するステップと、
全体設計のための定められた要件に基づいて、前記複数の回路設計から前記第1の結果を選択するステップと
をさらに含むことを特徴とする請求項2記載のコンピュータ可読媒体。 - 複数の異なるレイテンシを備える前記モジュールに対応する前記複数の回路設計を、あるモジュール用に生成するステップと、
全体設計のための定められた要件に基づいて、前記複数の回路設計から前記第1の結果を選択するステップと
をさらに含むことを特徴とする請求項3記載のデータ処理システム。
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