JP2010183805A

JP2010183805A - Interlock system

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Publication number: JP2010183805A
Application number: JP2009027581A
Authority: JP
Inventors: Akikazu Iwata; 晃和岩田
Original assignee: Ricoh Elemex Corp
Current assignee: Ricoh Elemex Corp
Priority date: 2009-02-09
Filing date: 2009-02-09
Publication date: 2010-08-19
Anticipated expiration: 2029-02-09
Also published as: JP5428368B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an interlock system which controls a rush current properly with simple circuits, without increasing cost, and without posing any problem to the heat generation etc. of a switching circuit, in the interlock system which is mounted on a small recording device and a conveying device in which current capacity to a load to be connected is small and the switching of power supply is needed for safety. <P>SOLUTION: Immediately after an open/closed state detection circuit detects that an interlock switch, which opens and closes a feed line, is changed over form an open state to a closed state, the feed line from a power source to a load is changed to a route that passes only a resistor element excluding a power supply transistor. At this time, the rush current that flows in the feed line charges a capacitor connected between the feed line and the ground to prevent the rush current from flowing to the load. After the lapse of a predetermined delay time from the detection that the interlock switch is changed over from the open state to the closed state, the feed line is changed over to a route that passes the power supply transistor. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、インターロックシステムに関し、特に記録媒体搬送装置および画像形成装置、さらに詳しくは、プリンタ，複写機，ＦＡＸ，印刷機等及びそれらを複数搭載した複合機等に用いられる静電吸着方式の記録媒体搬送装置および該記録媒体搬送装置を搭載した小型の画像形成装置に備えられたインターロックシステム関する。 The present invention relates to an interlock system, and more particularly to a recording medium conveyance device and an image forming device, and more particularly, an electrostatic adsorption system used in a printer, a copier, a FAX, a printing machine, and a multi-function machine equipped with a plurality of them. The present invention relates to a recording medium conveying apparatus and an interlock system provided in a small image forming apparatus equipped with the recording medium conveying apparatus.

プリンタ，ファクシミリ，複写装置等の画像形成装置として用いるインクジェット記録装置は、一般的には、インク滴を吐出する記録へッドを被記録媒体（用紙）の搬送方向に対して直交する方向にシリアルスキャンさせるとともに、被記録媒体を記録幅に応じて間歇的に搬送し、搬送と記録を交互に繰り返すことによって被記録媒体に画像を形成している。 In general, an ink jet recording apparatus used as an image forming apparatus such as a printer, a facsimile machine, or a copying apparatus serializes a recording head for ejecting ink droplets in a direction orthogonal to a conveyance direction of a recording medium (paper). In addition to scanning, the recording medium is intermittently conveyed according to the recording width, and an image is formed on the recording medium by alternately repeating conveyance and recording.

このような画像形成装置において、ローラ間に掛け渡した搬送ベルトに被記録媒体全面を吸着させて搬送することで、被記録媒体のヘッドに対する平面度を確保し、形成画像の品質の向上を図るものが知られている（特許文献１〜３参照）。 In such an image forming apparatus, the entire surface of the recording medium is adsorbed and conveyed by a conveyance belt that is stretched between rollers, thereby ensuring the flatness of the recording medium with respect to the head and improving the quality of the formed image. The thing is known (refer patent documents 1-3).

このような画像形成装置においては、従来より搬送ベルトの帯電からのオペレータ保護のために、インターロック回路が給電装置内に設けられている。このインターロック回路は、画像形成装置のドア開閉に連動して開閉動作するインターロックスイッチを含み、ドアが開いている場合には、インターロックスイッチが開状態となって高電圧を発生する駆動部や定着部への給電が中止され、オペレータにとって感電等の危険な状態が発生しないようにしている。 In such an image forming apparatus, conventionally, an interlock circuit is provided in the power supply apparatus in order to protect the operator from charging of the conveyor belt. The interlock circuit includes an interlock switch that opens and closes in conjunction with the opening and closing of the door of the image forming apparatus. When the door is open, the interlock switch is opened to generate a high voltage. In addition, power supply to the fixing unit is stopped so that a dangerous state such as an electric shock for the operator does not occur.

しかし、このようなインターロック回路においては、ドアを閉めたときに高圧生成部に搭載されているコンデンサに急峻な電流（突入電流）が流れ込むことにより、インターロックスイッチが溶着してしまう問題がある。 However, in such an interlock circuit, there is a problem that the interlock switch is welded by a steep current (inrush current) flowing into the capacitor mounted on the high voltage generation unit when the door is closed. .

そこで、突入電流を低減させる策として、インターロック回路と並列に突入電流対策素子を搭載した突入電流低減回路が広く知られている（特許文献４，５参照）。これら特許文献４，５に記載の技術は、インターロック回路に接続される負荷の電流容量が大きいため、リレーを用いたインターロック回路を採用している。すなわち、電源をスイッチングするリレーと並列にＮＴＣサーミスタやＰＴＣサーミスタを接続し、突入電流によるリレーの接点溶着を防止している。 Therefore, as a measure for reducing the inrush current, an inrush current reduction circuit equipped with an inrush current countermeasure element in parallel with the interlock circuit is widely known (see Patent Documents 4 and 5). The techniques described in Patent Documents 4 and 5 employ an interlock circuit using a relay because the current capacity of a load connected to the interlock circuit is large. In other words, an NTC thermistor or a PTC thermistor is connected in parallel with the relay that switches the power source to prevent contact welding of the relay due to inrush current.

特開２０００−２３８９２５号公報JP 2000-238925 A 特開２００３−１０３８５７号公報JP 2003-103857 A 特開２００１−２０６５７４号公報JP 2001-206574 A 特開２００６−０９４５８０号公報JP 2006-094580 A 特開２００７−２３６１０３号公報JP 2007-236103 A

特許文献４にあるような、リレーを用いた給電のスイッチング回路は、回路が複雑になり、必然的にコストアップにつながってしまう。また、特許文献４の技術では、給電スイッチング回路のオンタイミングが任意に設定できず、負荷への容量が変更になった際に給電のスイッチング回路のオンタイミングを変更することができないという問題もある。 The power supply switching circuit using a relay as disclosed in Patent Document 4 becomes complicated and inevitably leads to an increase in cost. Further, the technique of Patent Document 4 has a problem that the on-timing of the power feeding switching circuit cannot be arbitrarily set and the on-timing of the power feeding switching circuit cannot be changed when the capacity to the load is changed. .

また、特許文献５では、ＮＰＮトランジスタを用いて給電スイッチング回路を構成しているが、消費電力や発熱の増大等に懸念が残る。 In Patent Document 5, an NPN transistor is used to configure a power supply switching circuit. However, there are concerns about an increase in power consumption and heat generation.

上記問題点を背景として、本発明の課題は、接続される負荷への電流容量が小さく、かつ安全上給電をスイッチングする必要のある小型の記録装置及び搬送装置に搭載するインターロックシステムについて、回路を簡潔かつコストを増大させずに、またスイッチング回路の発熱等に対して問題のない、突入電流を適切に制御したインターロックシステムを提供することにある。 Against the background of the above problems, an object of the present invention is to provide a circuit for an interlock system mounted on a small recording apparatus and a transport apparatus that have a small current capacity to a connected load and that need to switch power feeding for safety. Therefore, it is desirable to provide an interlock system in which an inrush current is appropriately controlled without increasing the cost and without increasing the cost and causing no problem with heat generation of a switching circuit.

Means for Solving the Problems and Effects of the Invention

上記課題を解決するためのインターロックシステムは、電源と、電源からの電力を負荷に供給する給電ライン上に設けられ、ユーザの操作により給電ラインを開閉するインターロックスイッチと、インターロックスイッチの開閉状態を検出する開閉状態検出回路と、給電ライン上に設けられ、検出されたインターロックスイッチの開閉状態に基づいて、電源から負荷への電力の供給／遮断をスイッチングにより切り替える給電用トランジスタと、給電ライン上に設けられ、給電用トランジスタをバイバスするように接続された抵抗素子とを含む給電スイッチング回路と、給電ラインとグランドとの間に接続されたコンデンサと、を備え、
給電スイッチング回路は、
開閉状態検出回路がインターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、給電ラインを、給電用トランジスタを含まず抵抗素子のみを通る経路に切り替え、このときに給電ラインに流れる突入電流によってコンデンサを充電して突入電流が負荷へ流れることを抑制し、インターロックスイッチが開状態から閉状態に切り替ったことを検出してから予め定められたディレイ時間が経過した後に、給電ラインを、給電用トランジスタを通る経路に切り替えることを特徴とする。 An interlock system for solving the above problems is provided on a power source, a power supply line for supplying power from the power source to a load, and opens / closes the power supply line by a user operation, and opens / closes the interlock switch An open / closed state detection circuit for detecting a state, a power supply transistor provided on the power supply line, for switching power supply / load from the power source to the load by switching based on the detected open / closed state of the interlock switch, and power supply A power supply switching circuit including a resistance element provided on the line and connected to bypass the power supply transistor, and a capacitor connected between the power supply line and the ground,
The power supply switching circuit
When the open / close state detection circuit detects that the interlock switch has been switched from the open state to the closed state, the power supply line is switched to a path that does not include the power supply transistor and passes only through the resistance element, and then flows to the power supply line The capacitor is charged by the inrush current to prevent the inrush current from flowing to the load, and power is supplied after a predetermined delay time has elapsed since the interlock switch was detected to switch from the open state to the closed state. The line is switched to a path that passes through the power supply transistor.

上記構成によって、給電用トランジスタ，インターロックスイッチや負荷等に突入電流が流れることを抑制できるため、これらを構成する部品への影響（例えば、電気的ストレス）を抑えることができる。また、耐電流値の低い部品を使用することができるので、低コストで本発明の構成を実現できる。 With the above-described configuration, it is possible to suppress the inrush current from flowing to the power supply transistor, the interlock switch, the load, and the like, and thus it is possible to suppress the influence (for example, electrical stress) on the components constituting these components. In addition, since a component having a low current resistance value can be used, the configuration of the present invention can be realized at low cost.

また、本発明のインターロックシステムにおけるディレイ時間は、検出したインターロックスイッチの開閉状態に基づいて、給電用トランジスタをオン状態とするための信号が入力されてから、給電用トランジスタが実際にオン状態となるまでのスイッチング遅延時間を含むように構成される。 The delay time in the interlock system according to the present invention is such that the power supply transistor is actually turned on after a signal for turning on the power supply transistor is input based on the detected opening / closing state of the interlock switch. It is configured to include a switching delay time until

上記構成によって、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間と同じあるいは短いときには、給電用トランジスタ以外の部品は必要なく、簡易かつ低コストで本発明の構成を実現できる。 With the above configuration, when the time during which the inrush current flows is the same as or shorter than the switching delay time of the power supply transistor, no components other than the power supply transistor are required, and the configuration of the present invention can be realized easily and at low cost.

また、本発明のインターロックシステムにおける給電スイッチング回路は、開閉状態検出回路が検出したインターロックスイッチの開閉状態に基づいてスイッチング動作を行い、このスイッチング動作により給電用トランジスタをスイッチングさせるトランジスタ回路を含み、ディレイ時間は、トランジスタ回路のスイッチング動作に要するスイッチング時間を含むように構成される。 The power supply switching circuit in the interlock system of the present invention includes a transistor circuit that performs a switching operation based on the open / close state of the interlock switch detected by the open / close state detection circuit, and switches the power supply transistor by this switching operation, The delay time is configured to include a switching time required for the switching operation of the transistor circuit.

上記構成によって、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間よりも長いときには、トランジスタ回路のスイッチング時間をディレイ時間に含めることで、負荷等に突入電流が流れることを抑制できる。また、ディレイ時間の調整をトランジスタ回路のスイッチング時間によって行うこともでき、インターロックシステムに最適な給電用トランジスタを用いることができる。 With the above configuration, when the inrush current flows for a longer time than the switching delay time of the power supply transistor, the inrush current can be suppressed from flowing to the load or the like by including the switching time of the transistor circuit in the delay time. In addition, the delay time can be adjusted by the switching time of the transistor circuit, and a power supply transistor optimal for the interlock system can be used.

また、本発明のインターロックシステムは、開閉状態検出回路が検出したインターロックスイッチの開閉状態を入力する開閉状態入力回路と、入力されたインターロックスイッチの開閉状態に基づいて、給電用トランジスタのスイッチングを制御する給電スイッチング制御信号を給電スイッチング回路に出力する制御信号出力回路と、を備え、
制御信号出力回路は、開閉状態検出回路がインターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、給電用トランジスタをオフ状態のままとする給電スイッチング制御信号を出力して、給電スイッチング回路が給電スイッチング制御信号に基づいて、給電ラインを抵抗素子のみを通る経路に切り替え、
また、制御信号出力回路は、インターロックスイッチが開状態から閉状態に切り替ってからディレイ時間が経過した後に、給電用トランジスタをオン状態とする給電スイッチング制御信号を出力して、給電スイッチング回路が給電スイッチング制御信号に基づいて、給電ラインを給電用トランジスタを通る経路に切り替えるように構成される。 Further, the interlock system of the present invention includes an open / close state input circuit for inputting an open / close state of the interlock switch detected by the open / close state detection circuit, and switching of the power supply transistor based on the input open / close state of the interlock switch. A control signal output circuit for outputting a power supply switching control signal for controlling the power supply to the power supply switching circuit,
When the open / close state detection circuit detects that the interlock switch has switched from the open state to the closed state, the control signal output circuit outputs a power supply switching control signal that keeps the power supply transistor in the off state. Based on the feed switching control signal, the switching circuit switches the feed line to a path that passes only the resistive element,
The control signal output circuit outputs a power supply switching control signal for turning on the power supply transistor after a delay time has elapsed since the interlock switch was switched from the open state to the closed state. Based on the power supply switching control signal, the power supply line is configured to be switched to a path passing through the power supply transistor.

上記構成によって、給電用トランジスタのスイッチング遅延時間、あるいはトランジスタ回路のスイッチング時間によらず、別途設けられた、開閉状態入力回路および制御信号出力回路によって任意にディレイ時間を設定できるので、負荷等に突入電流が流れることをより確実に抑制できる。また、給電用トランジスタあるいはトランジスタ回路を、インターロックシステムに応じて最適なものとすることができる。 With the above configuration, the delay time can be arbitrarily set by the open / closed state input circuit and control signal output circuit separately provided regardless of the switching delay time of the power supply transistor or the switching time of the transistor circuit. It can suppress more reliably that an electric current flows. Also, the power supply transistor or transistor circuit can be optimized according to the interlock system.

また、本発明のインターロックシステムは、給電用トランジスタの負荷側の端子の電圧の状態と、開閉状態検出回路が検出したインターロックスイッチの開閉状態との論理積信号を出力する論理積回路を備え、
給電スイッチング回路は、論理積回路が出力した論理積信号に基づいて、電源から負荷への電力の供給／遮断を行い、
ディレイ時間は、論理積回路内部で論理積信号を生成するために要する時間を含むように構成される。 The interlock system of the present invention further includes an AND circuit that outputs an AND signal of the voltage state of the load-side terminal of the power supply transistor and the open / close state of the interlock switch detected by the open / close state detection circuit. ,
The power supply switching circuit supplies / cuts off the power from the power source to the load based on the logical product signal output from the logical product circuit,
The delay time is configured to include a time required for generating an AND signal within the AND circuit.

上記構成によって、より確実にインターロックスイッチの開閉状態を検出することができる。また、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間よりも長いときには、論理積回路内部で論理積信号を生成するために要する時間をディレイ時間に含めることで、負荷等に突入電流が流れることを抑制できる。 With the above configuration, the open / close state of the interlock switch can be detected more reliably. Further, when the inrush current flows for longer than the switching delay time of the power supply transistor, the inrush current flows to the load or the like by including the time required for generating the AND signal inside the AND circuit in the delay time. This can be suppressed.

また、本発明のインターロックシステムは、給電用トランジスタとしてＦＥＴを用いるように構成される。 Further, the interlock system of the present invention is configured to use an FET as a power supply transistor.

ＦＥＴは、スイッチング素子として広く用いられていて、ＭＯＳＦＥＴのようにバイポーラトランジスタよりも大きな電流を流すことのできるものもある。上記構成によって、比較的簡易かつ安価に本発明の構成を実現できる。 FETs are widely used as switching elements, and some MOSFETs can pass a larger current than bipolar transistors. With the above configuration, the configuration of the present invention can be realized relatively easily and inexpensively.

また、本発明のインターロックシステムは、トランジスタ回路としてデジタルトランジスタを用いるように構成される。 The interlock system of the present invention is configured to use a digital transistor as the transistor circuit.

デジタルトランジスタはトランジスタチップに抵抗を内蔵したものである。上記構成によって、回路基板におけるトランジスタ回路の占有面積を小さくでき、インターロックシステムの小型化に寄与することができる。 A digital transistor is a transistor chip with a built-in resistor. With the above configuration, the area occupied by the transistor circuit in the circuit board can be reduced, which can contribute to the downsizing of the interlock system.

インターロックシステムが用いられるインクジェットプリンタにおける印刷基幹プロセスを示す図。The figure which shows the printing basic process in the inkjet printer by which an interlock system is used. 図１の搬送ベルト上での帯電の様子を表す模式図。FIG. 2 is a schematic diagram illustrating a state of charging on the conveyance belt in FIG. 1. 高電圧電源の構成の一例を示す図。The figure which shows an example of a structure of a high voltage power supply. 従来のインターロックシステムの構成を示す図。The figure which shows the structure of the conventional interlock system. 本発明のインターロックシステムの構成を示す図（実施例１）。The figure which shows the structure of the interlock system of this invention (Example 1). 図５の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例１）。FIG. 6 is a timing chart of signals related to ON / OFF of an FET in the configuration of FIG. 5 (Example 1). 本発明のインターロックシステムの構成を示す図（実施例２）。(Example 2) which shows the structure of the interlock system of this invention. 図７の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例２）。FIG. 8 is a timing chart of signals related to ON / OFF of an FET in the configuration of FIG. 7 (Example 2). 本発明のインターロックシステムの構成を示す図（実施例３）。(Example 3) which shows the structure of the interlock system of this invention. 図９の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例３）。FIG. 10 is a timing chart of signals related to ON / OFF of an FET in the configuration of FIG. 9 (Example 3). 給電ライン開閉制御処理を説明するフロー図（実施例３）。FIG. 9 is a flowchart for explaining power supply line opening / closing control processing (third embodiment). 本発明のインターロックシステムの構成を示す図（実施例４）。(Example 4) which shows the structure of the interlock system of this invention. 図１２の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例４）。FIG. 13 is a timing chart of signals related to ON / OFF of FETs in the configuration of FIG. 12 (Example 4).

以下、本発明に係るインターロックシステムの実施形態を、本発明の好適な実施例として、小型のプリンタ、特にインクジェットプリンタを例に挙げて、図面を参照しつつ説明する。図１に、インクジェットプリンタ２００における印刷基幹プロセスの説明図を示す。図２に、図１における搬送ベルト２１上での帯電の様子を表す模式図を示す。 Hereinafter, an embodiment of an interlock system according to the present invention will be described with reference to the drawings, taking a small printer, particularly an ink jet printer as an example, as a preferred example of the present invention. FIG. 1 is an explanatory diagram of a printing basic process in the inkjet printer 200. FIG. 2 is a schematic diagram showing a state of charging on the conveyor belt 21 in FIG.

図１に示すように、インクジェットプリンタ２００では、図示しない左右の側板に横架したガイド部材であるガイドロッド１と、図示しないガイドステーとでキャリッジ３をキャリッジ主走査方向に摺動自在に保持し、主走査モータ４で駆動プーリ６ａと従動プーリ６ｂ間に架け渡したタイミングベルト５を介して、キャリッジ主走査方向に移動走査する。なお、キャリッジ３とガイドロッド１との間にはガイドブッシュ（軸受）３ａ，３ａをそれぞれ介在させている。 As shown in FIG. 1, in the inkjet printer 200, the carriage 3 is slidably held in the carriage main scanning direction by a guide rod 1 which is a guide member horizontally mounted on left and right side plates (not shown) and a guide stay (not shown). The main scanning motor 4 moves and scans in the carriage main scanning direction via the timing belt 5 spanned between the driving pulley 6a and the driven pulley 6b. Note that guide bushes (bearings) 3a and 3a are interposed between the carriage 3 and the guide rod 1, respectively.

このキャリッジ３には、例えばイエロー（Ｙ），シアン（Ｃ），マゼンタ（Ｍ），ブラック（Ｂｋ）の各色のインク滴を吐出する４個のインクジェットヘッドからなる記録ヘッド７を複数のインク吐出口を主走査方向と交叉する方向に配列し、インク滴吐出方向を下方（印刷用紙１２側）に向けて装着している。 The carriage 3 includes, for example, a recording head 7 including four ink jet heads that eject ink droplets of each color of yellow (Y), cyan (C), magenta (M), and black (Bk). Are arranged in a direction crossing the main scanning direction, and the ink droplet ejection direction is directed downward (printing paper 12 side).

記録ヘッド７を構成するインクジェットヘッドとしては、圧電素子などの圧電アクチュエータ、発熱抵抗体などの電気熱変換素子を用いて液体の膜沸騰による相変化を利用するサーマルアクチュエータ、温度変化による金属相変化を用いる形状記憶合金アクチュエータ、静電力を用いる静電アクチュエータなどをインクを吐出するためのエネルギー発生手段として備えたものなどを使用できる。なお、異なる色を吐出する複数のノズル列を備えた１または複数の液滴吐出ヘッドで記録ヘッドを構成することもできる。 As an ink jet head constituting the recording head 7, a piezoelectric actuator such as a piezoelectric element, a thermal actuator that utilizes a phase change caused by film boiling of a liquid using an electrothermal transducer such as a heating resistor, and a metal phase change caused by a temperature change. A shape memory alloy actuator to be used, an electrostatic actuator using an electrostatic force, or the like as an energy generating means for discharging ink can be used. Note that the recording head can also be configured by one or a plurality of liquid droplet ejection heads provided with a plurality of nozzle rows that eject different colors.

搬送ベルト２１は、無端または繋ぎ合わされた（これらを「無端状」という）ベルトであり、搬送ローラ２７とテンションを与えたテンションローラ２８との間に掛け渡されて、副走査モータ３１からタイミングベルト３２およびタイミングローラ３３を介して搬送ローラ２７が回転されることで、ベルト搬送方向（副走査方向）に周回するように構成している。 The transport belt 21 is an endless or connected belt (these are referred to as “endless”), and is stretched between the transport roller 27 and a tension roller 28 to which tension is applied. The conveyance roller 27 is rotated via the rotation roller 32 and the timing roller 33 so that the belt rotates in the belt conveyance direction (sub-scanning direction).

このインクジェットプリンタ２００における用紙搬送装置は、搬送ベルト２１および搬送ローラ２７、高電圧電源５０などによって構成される。 The paper transport device in the ink jet printer 200 includes the transport belt 21, the transport roller 27, the high voltage power supply 50, and the like.

図３のように、高電圧電源５０は、２個のＤＣトランス（Ｔ１）５１、５２が１枚の基板５３上に配設されており、制御部１００からの制御信号に応じて、これらのＤＣトランス５１、５２によって生成した矩形波高電圧を、高圧ケーブル５４を介して帯電ローラ２６に印加する。 As shown in FIG. 3, in the high voltage power supply 50, two DC transformers (T1) 51 and 52 are arranged on a single substrate 53, and according to a control signal from the control unit 100, these DC transformers (T1) 51 and 52 are provided. The rectangular wave high voltage generated by the DC transformers 51 and 52 is applied to the charging roller 26 via the high voltage cable 54.

制御部１００は、周知のＣＰＵ，ＲＯＭ，ＲＡＭおよびその周辺回路を含むマイクロコンピュータとして構成され、ＣＰＵがＲＯＭ等に記憶された制御プログラムを実行することで、インクジェットプリンタの各種機能を実現する。 The control unit 100 is configured as a microcomputer including a known CPU, ROM, RAM, and peripheral circuits thereof, and the CPU executes various control functions stored in the ROM or the like, thereby realizing various functions of the ink jet printer.

図３のように、帯電ローラ２６は、搬送ベルト２１の表層に接触し、搬送ベルト２１の回動に従動して回転するように配置されている。よって、図２のように、帯電ローラ２６が１回転したときに搬送されたベルト２１の長さ（つまり、円筒状の帯電ローラ２６の断面を形成する円の円周の長さ）が帯電幅となる。また、搬送ローラ２７はアースローラの役目も担っており、搬送ベルト２２の中抵抗層と接触配置され、図示しない接地ラインを介して接地している。 As shown in FIG. 3, the charging roller 26 is disposed so as to come into contact with the surface layer of the transport belt 21 and rotate following the rotation of the transport belt 21. Therefore, as shown in FIG. 2, the length of the belt 21 conveyed when the charging roller 26 makes one rotation (that is, the length of the circumference of the circle forming the cross section of the cylindrical charging roller 26) is the charging width. It becomes. Further, the transport roller 27 also serves as an earth roller, is placed in contact with the middle resistance layer of the transport belt 22 and is grounded via a ground line (not shown).

また、搬送ローラ２７の軸には、スリット円板３４を取り付け、このスリット円板３４のスリットを検知するセンサ３５を設けて、これらのスリット円板３４およびセンサ３５によってエンコーダ３６を構成している（図１，図２参照）。 In addition, a slit disk 34 is attached to the shaft of the transport roller 27, and a sensor 35 for detecting the slit of the slit disk 34 is provided, and the encoder 36 is configured by the slit disk 34 and the sensor 35. (See FIGS. 1 and 2).

図４に、従来のインターロックシステムの構成を示す。電源ＶＨと負荷である高電圧電源５０とを結ぶ給電ラインＬには、給電ラインＬを開閉するためのインターロックスイッチ６と、インターロックスイッチ６を挟むようにコネクタ２ａ，２ｂが設けられている。このインターロックスイッチ６は、インクジェットプリンタのドアあるいはカバーの開閉に連動して開閉動作するものである。また、インターロックスイッチ６は、制御部１００等が含まれる制御基板（図示せず）のコネクタ２ａと高電圧電源５０側のコネクタ２ｂとを接続するハーネス上に組み込まれることが多い。 FIG. 4 shows the configuration of a conventional interlock system. The power supply line L that connects the power supply VH and the high voltage power supply 50 that is a load is provided with an interlock switch 6 for opening and closing the power supply line L and connectors 2a and 2b so as to sandwich the interlock switch 6. . The interlock switch 6 opens and closes in conjunction with opening and closing of the door or cover of the inkjet printer. The interlock switch 6 is often incorporated on a harness that connects the connector 2a of a control board (not shown) including the control unit 100 and the like to the connector 2b on the high voltage power supply 50 side.

また、インターロックスイッチ６の開閉を検知することを目的とし、高電圧電源５０へ給電された電圧を監視するための信号を生成するために、抵抗４ａと４ｂとが配置されている。すなわち、インターロックスイッチ６が閉状態であるときには、抵抗４ｂの電位Ｖｂは、抵抗４ａと４ｂとの分圧比による値となり、インターロックスイッチ６が開状態であるときには、抵抗４ｂの電位Ｖｂは、０Ｖとなる。 In addition, resistors 4a and 4b are arranged to detect the opening and closing of the interlock switch 6 and to generate a signal for monitoring the voltage supplied to the high voltage power supply 50. That is, when the interlock switch 6 is in the closed state, the potential Vb of the resistor 4b is a value based on the voltage division ratio between the resistors 4a and 4b. When the interlock switch 6 is in the open state, the potential Vb of the resistor 4b is 0V.

また、インターロックスイッチ６は、安全規格の要求により、機械的に接点同士の沿面距離を必要とすることが多い。そこで、インクジェットプリンタ全体に通電されているときにドアを閉めると、インターロックスイッチ６が開→閉状態となり、高電圧電源５０上のコンデンサ１４に対してインターロックスイッチ６を介して突発的な電流（突入電流）が流れ込む。この突入電流により、インターロックスイッチ６が接点の溶着を起こしたり、各基板上のコネクタ２ａないし２ｂの端子が溶着する等して、正常に高電圧が搬送ベルト２７に供給されなくなってしまう。 Further, the interlock switch 6 often requires a creeping distance between the contact points mechanically according to the requirement of the safety standard. Therefore, when the door is closed while the entire inkjet printer is energized, the interlock switch 6 is opened to closed, and a sudden current is passed through the interlock switch 6 to the capacitor 14 on the high voltage power supply 50. (Inrush current) flows in. Due to this inrush current, the interlock switch 6 causes the contacts to be welded or the terminals of the connectors 2a to 2b on the respective boards are welded, so that the high voltage is not normally supplied to the transport belt 27.

図５に、本発明のインターロックシステムの構成の一例を示す。本構成においては、図４の構成に加えて、給電ラインＬの電源ＶＨとコネクタ２ａとの間に、給電スイッチング回路１３ｄが設けられている。給電スイッチング回路１３ｄは、給電側にて、給電ラインＬを電気的に遮断することのできるＦＥＴ１１を含んで構成される。ＦＥＴ１１のソース端子Ｓが給電ラインＬ上の電源ＶＨ側に接続され、ドレイン端子Ｄが給電ラインＬ上の負荷すなわち高電圧電源５０側に接続され、ＦＥＴ１１のゲート端子Ｇは、静電気やサージ電圧による破壊防止用のゲート保護抵抗９ｂを介して、抵抗４ａ，４ｂの接続点に接続されている。つまり、ＦＥＴ１１は、インターロックスイッチ６の開閉に応じて変化する抵抗４ｂの電位Ｖｂに応じて、オン／オフの状態が切り替る。また、ゲート端子Ｇ〜ソース端子Ｓ間に接続された抵抗９ａは、ＦＥＴ１１内部に溜まった電荷を放電させて、ＦＥＴ１１の動作を確実にするためのものである。なお、抵抗４ａ，４ｂが本発明の開閉状態検出回路に相当する。また、ＦＥＴ１１が本発明の給電用トランジスタに相当し、本実施例ではＭＯＳＦＥＴを用いている。 FIG. 5 shows an example of the configuration of the interlock system of the present invention. In this configuration, in addition to the configuration of FIG. 4, a power supply switching circuit 13 d is provided between the power supply VH of the power supply line L and the connector 2 a. The power supply switching circuit 13d includes a FET 11 that can electrically cut off the power supply line L on the power supply side. The source terminal S of the FET 11 is connected to the power supply VH side on the power supply line L, the drain terminal D is connected to the load on the power supply line L, that is, the high voltage power supply 50 side, and the gate terminal G of the FET 11 is caused by static electricity or surge voltage. It is connected to the connection point of the resistors 4a and 4b via the gate protection resistor 9b for preventing breakdown. That is, the FET 11 is turned on / off in accordance with the potential Vb of the resistor 4b that changes in accordance with the opening / closing of the interlock switch 6. The resistor 9a connected between the gate terminal G and the source terminal S is for discharging the charge accumulated in the FET 11 to ensure the operation of the FET 11. The resistors 4a and 4b correspond to the open / close state detection circuit of the present invention. Further, the FET 11 corresponds to a power feeding transistor of the present invention, and a MOS FET is used in this embodiment.

また、給電ラインＬには、ＦＥＴ１１をバイパスするように抵抗９が接続されている。また、高電圧電源５０側の給電ラインＬとグランドとの間には、コンデンサ１４が接続されている。なお、抵抗９が本発明の抵抗素子に相当する。 Further, a resistor 9 is connected to the power supply line L so as to bypass the FET 11. A capacitor 14 is connected between the power supply line L on the high voltage power supply 50 side and the ground. The resistor 9 corresponds to the resistance element of the present invention.

また、高電圧電源５０は、図３のＤＣトランス５１、５２が実装された基板５３および高電圧を発生するために必要な他の回路を含んでいる。 The high voltage power supply 50 includes a substrate 53 on which the DC transformers 51 and 52 of FIG. 3 are mounted and other circuits necessary for generating a high voltage.

図６に、図５の構成におけるインターロックスイッチ６とＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、ゲート端子Ｇ（すなわち電位Ｖｂ）への入力電圧がほぼ０Ｖとなるので、ＦＥＴ１１はオン→オフ状態となる。 FIG. 6 is a timing chart showing the operational relationship between the interlock switch 6 and the FET 11 in the configuration of FIG. When the interlock switch 6 is changed from the closed state to the open state, the input voltage to the gate terminal G (that is, the potential Vb) is almost 0 V, so that the FET 11 is turned on to off.

その後、インターロックスイッチ６が開→閉状態となった直後には、ＦＥＴ１１は直ちにオフ→オン状態とはならず、インターロックスイッチ６が開→閉状態となってから時間Ｔ１１（詳細は後述）だけ遅れてオン状態となる。その間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電される。これにより、高電圧電源５０へ流れる突入電流を抑制できるので、高電圧電源５０を保護することができる。また、抵抗９の値を調整して突入電流の一部を熱として消費させることで、インターロックスイッチ６の溶着を防ぐこともできる。そして、時間Ｔ１１が経過した後にＦＥＴ１１がオン状態となって、電源ＶＨからの電流（定格電流）は、抵抗９ではなくＦＥＴ１１を流れ、コンデンサ１４への充電が終わると、高圧生成回路８で所定の高電圧を発生することが可能となる。 Thereafter, immediately after the interlock switch 6 is changed from the open state to the closed state, the FET 11 is not immediately turned off to the on state, and time T11 (details will be described later) after the interlock switch 6 is changed from the open state to the closed state. Only after a short delay. In the meantime, a current (inrush current) from the power source VH flows through the resistor 9 and is charged in the capacitor 14. Thereby, since the inrush current which flows into the high voltage power supply 50 can be suppressed, the high voltage power supply 50 can be protected. Moreover, welding of the interlock switch 6 can also be prevented by adjusting the value of the resistor 9 and consuming part of the inrush current as heat. Then, after the time T11 elapses, the FET 11 is turned on, and the current (rated current) from the power source VH flows through the FET 11 instead of the resistor 9, and when the capacitor 14 is completely charged, the high voltage generation circuit 8 It is possible to generate a high voltage.

なお、上述の時間Ｔ１１が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ１１は、インターロックスイッチ６が開→閉状態となってから、実際にＦＥＴ１１がオン状態となるまでのスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。 The time T11 described above corresponds to the delay time of the present invention. In the above example, the time T11 corresponds to the switching delay time (so-called gate delay time) from when the interlock switch 6 is opened to closed until the FET 11 is actually turned on. .

図７に、本発明のインターロックシステムの構成の別例を示す。図７の例は、図５の給電スイッチング回路１３ｄにおけるＦＥＴ１１のゲート端子Ｇより抵抗９ｂを介して、トランジスタチップに抵抗を内蔵したデジタルトランジスタ１０のコレクタ端子Ｃに接続し、エミッタ端子Ｅを接地したもので、その他の構成は図５と同様であるため、ここでの詳細な説明は割愛する。なお、デジタルトランジスタ１０が本発明のトランジスタ回路に相当する。また、デジタルトランジスタ１０のトランジスタ以外の構成要素については、図示を省略している。 FIG. 7 shows another example of the configuration of the interlock system of the present invention. In the example of FIG. 7, the gate terminal G of the FET 11 in the power supply switching circuit 13d of FIG. 5 is connected through the resistor 9b to the collector terminal C of the digital transistor 10 with a built-in resistor in the transistor chip, and the emitter terminal E is grounded. However, since the other structure is the same as that of FIG. 5, detailed description here is omitted. The digital transistor 10 corresponds to the transistor circuit of the present invention. Further, illustration of components other than the transistor of the digital transistor 10 is omitted.

後述のように、デジタルトランジスタ１０は、インターロックスイッチ６の開閉状態すなわち抵抗４ｂの電位Ｖｂに基づいてオン／オフのスイッチングを行い、デジタルトランジスタ１０のスイッチング動作に基づいて、ＦＥＴ１１のスイッチングを行う。 As will be described later, the digital transistor 10 performs on / off switching based on the open / close state of the interlock switch 6, that is, the potential Vb of the resistor 4b, and performs switching of the FET 11 based on the switching operation of the digital transistor 10.

図８に、図７の構成におけるインターロックスイッチ６，デジタルトランジスタ１０，ＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂがほぼ０Ｖとなり、デジタルトランジスタ１０がオン→オフ状態となって、ＦＥＴ１１もオン→オフ状態となる。 FIG. 8 is a timing chart showing the operation relationship between the interlock switch 6, the digital transistor 10, and the FET 11 in the configuration of FIG. When the interlock switch 6 is changed from the closed state to the open state, the potential Vb of the resistor 4b becomes almost 0V, the digital transistor 10 is turned on / off, and the FET 11 is turned on / off.

その後、インターロックスイッチ６が開→閉状態となったときには、時間Ｔ２１だけ遅れてデジタルトランジスタ１０がオフ→オン状態となる。さらに、デジタルトランジスタ１０がオフ→オン状態となってから時間Ｔ２２だけ遅れてＦＥＴ１１がオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ２（＝Ｔ２１＋Ｔ２２）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例１と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。 Thereafter, when the interlock switch 6 is changed from the open state to the closed state, the digital transistor 10 is changed from the off state to the on state with a delay of time T21. Further, the FET 11 is turned off to on after a time T22 after the digital transistor 10 is turned off to on. That is, during the time T2 (= T21 + T22) after the interlock switch 6 is changed from the open state to the closed state, the current (inrush current) from the power source VH flows through the resistor 9 and is charged in the capacitor 14, and the above-mentioned As in the first embodiment, the high voltage power supply 50 can be protected and the interlock switch 6 can be prevented from being welded.

なお、上述の時間Ｔ２１とＴ２２との和であるＴ２が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ２１は、インターロックスイッチ６が開→閉状態となってから、実際にデジタルトランジスタ１０がオン状態となるまでのスイッチング時間に相当している。また、時間Ｔ２２は、デジタルトランジスタ１０がオン状態となってから、実際にＦＥＴ１１がオン状態となるまでのスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。 Note that T2, which is the sum of the above-described times T21 and T22, corresponds to the delay time of the present invention. In the above example, the time T21 corresponds to the switching time from when the interlock switch 6 is opened to closed until the digital transistor 10 is actually turned on. The time T22 corresponds to a switching delay time (so-called gate delay time) from when the digital transistor 10 is turned on to when the FET 11 is actually turned on.

図９に、本発明のインターロックシステムの構成の別例を示す。図９の例は、図７の構成において、インターロックスイッチ６の開閉検知信号となる抵抗４ｂの電位Ｖｂが制御部１００の入力端子Ｉｎに入力され、制御部１００の出力端子Ｏｕｔとデジタルトランジスタ１０のベース端子とが接続されている。 FIG. 9 shows another example of the configuration of the interlock system of the present invention. In the example of FIG. 9, in the configuration of FIG. 7, the potential Vb of the resistor 4 b serving as the open / close detection signal of the interlock switch 6 is input to the input terminal In of the control unit 100, and the output terminal Out of the control unit 100 and the digital transistor 10. Is connected to the base terminal.

制御部１００は、ＣＰＵ１０１，ＲＯＭ１０２，ＲＡＭ１０３，および周知の入出力回路であるＩ／Ｏ１０４がバスライン１０５で接続されたマイクロコンピュータとして構成されている。そして、ＣＰＵ１０１が、ＲＯＭ１０２に記憶された制御プログラムを実行し、Ｉ／Ｏ１０４を介して、入力端子Ｉｎに入力された抵抗４ｂの電位Ｖｂの値に応じて、出力端子Ｏｕｔの状態を切り替え、デジタルトランジスタ１０のオン／オフの状態を切り替える。なお、ＲＡＭ１０３は、制御プログラムを実行する際のワークエリアとして用いられる。 The control unit 100 is configured as a microcomputer in which a CPU 101, a ROM 102, a RAM 103, and an I / O 104 that is a well-known input / output circuit are connected by a bus line 105. Then, the CPU 101 executes the control program stored in the ROM 102, switches the state of the output terminal Out according to the value of the potential Vb of the resistor 4b input to the input terminal In via the I / O 104, and performs digital The on / off state of the transistor 10 is switched. The RAM 103 is used as a work area when executing the control program.

図１０に、図９の構成におけるインターロックスイッチ６，入力端子Ｉｎ，出力端子Ｏｕｔ，デジタルトランジスタ１０，ＦＥＴ１１の動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂが０Ｖとなるので、入力端子ＩｎにはＬレベルが入力される。制御プログラムでは、入力端子ＩｎがＬレベルになったことを検知した場合、直ちに出力端子ＯｕｔからＬレベル（０Ｖ）を出力する。これにより、デジタルトランジスタ１０がオン→オフ状態となって、これに伴いＦＥＴ１１もオン→オフ状態となる。 FIG. 10 is a timing chart showing the relationship between the operation of the interlock switch 6, the input terminal In, the output terminal Out, the digital transistor 10, and the FET 11 in the configuration of FIG. When the interlock switch 6 is changed from the closed state to the open state, the potential Vb of the resistor 4b becomes 0V, and therefore the L level is input to the input terminal In. In the control program, when it is detected that the input terminal In has become L level, the L level (0 V) is immediately output from the output terminal Out. As a result, the digital transistor 10 is turned from the on state to the off state, and the FET 11 is also turned from the on state to the off state.

その後、インターロックスイッチ６が開→閉状態となったときには、電位Ｖｂが例えば５Ｖとなるので、入力端子ＩｎにはＨレベルが入力される。制御プログラムでは、入力端子ＩｎがＬ→Ｈレベルになったことを検知した場合、タイマを作動させる。タイマ値Ｔ３１は、例えば突入電流が発生する時間と同じかその時間よりも大きい値を設定する。そして、タイマの値が設定値を超えたときに出力端子ＯｕｔからＨレベル（すなわち、例えば５Ｖのようなデジタルトランジスタ１０をオン状態とすることができる電圧値）を出力する。 Thereafter, when the interlock switch 6 is changed from the open state to the closed state, the potential Vb becomes, for example, 5 V, so that the H level is input to the input terminal In. In the control program, when it is detected that the input terminal In has changed from the L level to the H level, the timer is activated. For example, the timer value T31 is set to a value that is equal to or greater than the time at which the inrush current occurs. When the value of the timer exceeds the set value, the output terminal Out outputs an H level (that is, a voltage value that can turn on the digital transistor 10 such as 5 V).

出力端子ＯｕｔからＨレベルが出力されたときには、時間Ｔ３２だけ遅れてデジタルトランジスタ１０がオフ→オン状態となる。さらに、デジタルトランジスタ１０がオフ→オン状態となってから時間Ｔ３３だけ遅れてＦＥＴ１１がオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ３（＝Ｔ３１＋Ｔ３２＋Ｔ３３）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例１と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。 When the H level is output from the output terminal Out, the digital transistor 10 is turned from OFF to ON with a delay of time T32. Further, the FET 11 is turned off to on after a time T33 after the digital transistor 10 is turned off to on. That is, during the time T3 (= T31 + T32 + T33) after the interlock switch 6 is changed from the open state to the closed state, the current (inrush current) from the power source VH flows through the resistor 9 and is charged in the capacitor 14. As in the first embodiment, the high voltage power supply 50 can be protected and the interlock switch 6 can be prevented from being welded.

なお、上述の時間（Ｔ３１＋Ｔ３２＋Ｔ３３）が、本発明のディレイ時間に相当する。また、上述の実施例２と同様に、時間Ｔ３２は、デジタルトランジスタ１０のスイッチング時間に相当している。また、時間Ｔ３３は、ＦＥＴ１１のスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。 The time (T31 + T32 + T33) described above corresponds to the delay time of the present invention. Similarly to the second embodiment, the time T32 corresponds to the switching time of the digital transistor 10. The time T33 corresponds to the switching delay time (so-called gate delay time) of the FET 11.

図１１を用いて、制御部１１０において、ＲＯＭ１０２に記憶された制御プログラムに含まれてＣＰＵ１０１が実行する給電ライン開閉制御処理について説明する。なお、本処理は、制御プログラムに含まれる他の処理とともに繰り返し実行される。 With reference to FIG. 11, the power supply line opening / closing control process executed by the CPU 101 included in the control program stored in the ROM 102 in the control unit 110 will be described. This process is repeatedly executed together with other processes included in the control program.

まず、入力端子Ｉｎの状態をモニタする（Ｓ１１）。そして、インターロックスイッチ６が閉状態となり、入力端子Ｉｎの状態がＬレベルからＨレベルに変化した場合（Ｓ１２：Ｙｅｓ）、ディレイ時間を計測するためのタイマをスタートさせる（Ｓ１３）。 First, the state of the input terminal In is monitored (S11). When the interlock switch 6 is closed and the state of the input terminal In changes from L level to H level (S12: Yes), a timer for measuring the delay time is started (S13).

なお、入力端子Ｉｎの状態がＬレベルからＨレベルに変化しない場合（Ｓ１２：Ｎｏ）、ステップＳ１１に戻るようになっているが、無限ループを形成するものではなく、適宜他の処理が実行されている。 When the state of the input terminal In does not change from the L level to the H level (S12: No), the process returns to step S11, but does not form an infinite loop, and other processes are appropriately executed. ing.

タイマがスタートして、予め定められた時間Ｔ３１を経過した場合（Ｓ１４：Ｙｅｓ）、出力端子Ｏｕｔの状態をＬレベルからＨレベルに変化させる（Ｓ１５）。上記と同様に、ディレイ時間を経過しない場合（Ｓ１４：Ｎｏ）も、無限ループを形成するものではない。 When the timer starts and a predetermined time T31 has elapsed (S14: Yes), the state of the output terminal Out is changed from L level to H level (S15). Similarly to the above, even when the delay time does not elapse (S14: No), an infinite loop is not formed.

本実施例において、Ｔ３１，Ｔ３２，Ｔ３３の和であるＴ３をディレイ時間としているが、ディレイ時間Ｔ３の生成を制御部１０のみで行うようにしてもよい。このようにすると、ＦＥＴ１１のゲート遅延時間（Ｔ３３）およびデジタルトランジスタ１０のスイッチング時間（Ｔ３２）に関係なく、インターロックシステムに最適な部品を選択することができる。また、出力端子ＯｕｔとＦＥＴ１１のゲート端子Ｇを直接接続することもでき、デジタルトランジスタ１０を使用する必要もなくなり、部品コストを低減することもできる。 In the present embodiment, T3, which is the sum of T31, T32, and T33, is used as the delay time. However, the delay time T3 may be generated only by the control unit 10. In this way, it is possible to select the optimum component for the interlock system regardless of the gate delay time (T33) of the FET 11 and the switching time (T32) of the digital transistor 10. Further, the output terminal Out and the gate terminal G of the FET 11 can be directly connected, so that it is not necessary to use the digital transistor 10 and the cost of components can be reduced.

図１２に、本発明のインターロックシステムの構成の別例を示す。図１２の例は、図９の構成において、インターロックスイッチ６の開閉検知信号となる抵抗４ｂの電位Ｖｂと、抵抗１５ａ，１５ｂにより分圧されたＦＥＴ１１のドレイン端子Ｄの電位Ｖｄとが論理積回路であるＡＮＤ回路１６に入力されている。そして、このＡＮＤ回路１６の出力端子とデジタルトランジスタ１０のベース端子とが接続される。そして、デジタルトランジスタ１０は、ＡＮＤ回路１６の出力状態に基づいてオン／オフのスイッチングを行い、デジタルトランジスタ１０のスイッチング動作に基づいて、ＦＥＴ１１のスイッチングを行う。 FIG. 12 shows another example of the configuration of the interlock system of the present invention. In the example of FIG. 12, in the configuration of FIG. 9, the potential Vb of the resistor 4b serving as the open / close detection signal of the interlock switch 6 and the potential Vd of the drain terminal D of the FET 11 divided by the resistors 15a and 15b are logically ANDed. It is input to the AND circuit 16 which is a circuit. The output terminal of the AND circuit 16 and the base terminal of the digital transistor 10 are connected. The digital transistor 10 performs on / off switching based on the output state of the AND circuit 16, and performs switching of the FET 11 based on the switching operation of the digital transistor 10.

図１３に、図１２の構成におけるインターロックスイッチ６，ＡＮＤ回路１６，デジタルトランジスタ１０，ＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂがほぼ０Ｖ（Ｌレベル）となり、ＦＥＴ１１のドレイン端子Ｄの電位Ｖｄの状態によらずＡＮＤ回路１６はＬレベルを出力し、デジタルトランジスタ１０がオン→オフ状態となって、ＦＥＴ１１もオン→オフ状態となる。 FIG. 13 is a timing chart showing the operational relationship among the interlock switch 6, the AND circuit 16, the digital transistor 10, and the FET 11 in the configuration of FIG. When the interlock switch 6 is changed from the closed state to the open state, the potential Vb of the resistor 4b becomes almost 0 V (L level), and the AND circuit 16 outputs the L level regardless of the state of the potential Vd of the drain terminal D of the FET 11. Then, the digital transistor 10 is turned on and off, and the FET 11 is turned on and off.

その後、インターロックスイッチ６が開→閉状態となったときには、抵抗４ｂの電位ＶｂおよびＦＥＴ１１のドレイン端子Ｄの電位Ｖｄは、ＦＥＴ１１をオン状態可能となる値（Ｈレベル）となり、ＡＮＤ回路１６は、双方の電位のＨレベルが入力されてから時間Ｔ４１遅れてＨレベルを出力する。そして、デジタルトランジスタ１０は、ＡＮＤ回路１６がＨレベルを出力してから時間Ｔ４２遅れてオフ→オン状態となる。そして、ＦＥＴ１１は、デジタルトランジスタ１０がオン状態となってから時間Ｔ４３遅れてオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ４（＝Ｔ４１＋Ｔ４２＋Ｔ４３）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例３と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。 Thereafter, when the interlock switch 6 is changed from the open state to the closed state, the potential Vb of the resistor 4b and the potential Vd of the drain terminal D of the FET 11 become values (H level) that enable the FET 11 to be turned on. The H level is output with a delay of time T41 after the H level of both potentials is input. Then, the digital transistor 10 is switched from the OFF state to the ON state with a delay of time T42 after the AND circuit 16 outputs the H level. Then, the FET 11 is changed from the OFF state to the ON state with a delay of time T43 after the digital transistor 10 is turned on. That is, during the time T4 (= T41 + T42 + T43) after the interlock switch 6 is changed from the open state to the closed state, the current (inrush current) from the power source VH flows through the resistor 9 and is charged in the capacitor 14. Similar to the third embodiment, the high voltage power supply 50 can be protected and the interlock switch 6 can be prevented from being welded.

なお、上述の時間Ｔ４が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ４１は、ＡＮＤ回路１６で出力信号（すなわちＡＮＤ信号）を生成するために要する時間に相当している。また、上述の実施例２と同様に、時間Ｔ４２は、デジタルトランジスタ１０のスイッチング時間に相当している。また、時間Ｔ４３は、ＦＥＴ１１のスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。 The time T4 described above corresponds to the delay time of the present invention. In the above example, the time T41 corresponds to the time required for the AND circuit 16 to generate the output signal (that is, the AND signal). Similarly to the second embodiment, the time T42 corresponds to the switching time of the digital transistor 10. The time T43 corresponds to the switching delay time (so-called gate delay time) of the FET 11.

図１２の構成で、ディレイ時間Ｔ４が時間Ｔ４１と時間Ｔ４３の和で十分な場合は、デジタルトランジスタ１０を使用しなくてもよい。この場合、ＡＮＤ回路１６の出力端子とＦＥＴ１１のゲート端子Ｇとが接続される。 In the configuration of FIG. 12, when the delay time T4 is sufficient as the sum of the time T41 and the time T43, the digital transistor 10 may not be used. In this case, the output terminal of the AND circuit 16 and the gate terminal G of the FET 11 are connected.

また、ディレイ時間Ｔ４を、ＡＮＤ回路１６，デジタルトランジスタ１０，ＦＥＴ１１の特性によらず任意の値としたい場合には、ＡＮＤ回路１６の出力端子と制御部１００の入力端子Ｉｎとを接続し、さらに、制御部１００の出力端子Ｏｕｔとデジタルトランジスタ１０のベース端子とを接続する。そして、図１１のような給電ライン開閉制御処理を実行し、入力端子Ｉｎの状態（すなわちＡＮＤ回路１６の出力状態）に基づいて、出力端子Ｏｕｔの状態を変化させる。また、ディレイ時間Ｔ４を制御部１００で任意に決定できるため、デジタルトランジスタ１０を使用しなくてもよい。この場合、出力端子ＯｕｔとＦＥＴ１１のゲート端子Ｇとが接続される。 When the delay time T4 is desired to be an arbitrary value regardless of the characteristics of the AND circuit 16, the digital transistor 10, and the FET 11, the output terminal of the AND circuit 16 and the input terminal In of the control unit 100 are connected. The output terminal Out of the control unit 100 and the base terminal of the digital transistor 10 are connected. Then, the power supply line opening / closing control process as shown in FIG. 11 is executed, and the state of the output terminal Out is changed based on the state of the input terminal In (that is, the output state of the AND circuit 16). Further, since the delay time T4 can be arbitrarily determined by the control unit 100, the digital transistor 10 need not be used. In this case, the output terminal Out and the gate terminal G of the FET 11 are connected.

以上、本発明の実施の形態を説明したが、これらはあくまで例示にすぎず、本発明はこれらに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。 Although the embodiments of the present invention have been described above, these are merely examples, and the present invention is not limited to these embodiments, and the knowledge of those skilled in the art can be used without departing from the spirit of the claims. Various modifications based on this are possible.

６インターロックスイッチ
２ａ，２ｂコネクタ
４ａ，４ｂ抵抗（開閉状態検出回路）
９抵抗（抵抗素子）
８高圧生成回路
１０デジタルトランジスタ（トランジスタ回路）
１１ＦＥＴ（給電用トランジスタ）
１３ｄ給電スイッチング回路
１４コンデンサ
１６ＡＮＤ回路
５０高電圧電源（負荷）
１００制御部（開閉状態入力回路，制御信号出力回路）
２００インクジェットプリンタ
Ｌ給電ライン
ＶＨ電源 6 Interlock switch 2a, 2b Connector 4a, 4b Resistance (open / closed state detection circuit)
9 Resistance (resistance element)
8 High voltage generation circuit 10 Digital transistor (transistor circuit)
11 FET (Power Supply Transistor)
13d Power feeding switching circuit 14 Capacitor 16 AND circuit 50 High voltage power supply (load)
100 control unit (open / close state input circuit, control signal output circuit)
200 Inkjet printer L Power supply line VH Power supply

Claims

An interlock switch provided on a power supply line that supplies power from the power supply to a load and opens and closes the power supply line by a user operation;
An open / close state detection circuit for detecting an open / close state of the interlock switch;
A power supply transistor that is provided on the power supply line and switches power supply / cutoff from the power source to the load by switching based on the detected open / closed state of the interlock switch, and is provided on the power supply line A power supply switching circuit including a resistance element connected to bypass the power supply transistor;
A capacitor connected between the power supply line and ground;
With
The power supply switching circuit is:
When the open / close state detection circuit detects that the interlock switch has been switched from an open state to a closed state, the power supply line is switched to a path that does not include the power supply transistor and passes only through the resistance element. The capacitor is charged by an inrush current flowing in the power supply line to suppress the inrush current from flowing to the load, and is determined in advance after detecting that the interlock switch is switched from the open state to the closed state. An interlock system, wherein the power supply line is switched to a path that passes through the power supply transistor after a predetermined delay time has elapsed.

The delay time is based on the detected opening / closing state of the interlock switch, and is switched from when a signal for turning on the power supply transistor is input to when the power supply transistor is actually turned on. The interlock system according to claim 1 including a delay time.

The power supply switching circuit includes a transistor circuit that performs a switching operation based on the open / close state of the interlock switch detected by the open / close state detection circuit, and that switches the power supply transistor by the switching operation,
The interlock system according to claim 2, wherein the delay time includes a switching time required for a switching operation of the transistor circuit.

An open / close state input circuit for inputting an open / close state of the interlock switch detected by the open / close state detection circuit;
A control signal output circuit that outputs, to the power supply switching circuit, a power supply switching control signal that controls switching of the power supply transistor based on the input open / closed state of the interlock switch;
With
The control signal output circuit outputs a feed switching control signal that keeps the feed transistor off when the open / close state detection circuit detects that the interlock switch has been switched from an open state to a closed state. Then, based on the power supply switching control signal, the power supply switching circuit switches the power supply line to a path that passes only the resistance element,
The control signal output circuit outputs a power supply switching control signal for turning on the power supply transistor after the delay time has elapsed since the interlock switch was switched from the open state to the closed state. The interlock system according to any one of claims 1 to 3, wherein the power supply switching circuit switches the power supply line to a path that passes through the power supply transistor based on the power supply switching control signal.

An AND circuit that outputs a logical product signal of the voltage state of the load-side terminal of the power supply transistor and the open / close state of the interlock switch detected by the open / close state detection circuit;
The power supply switching circuit supplies / cuts off power from the power source to the load based on the logical product signal output from the logical product circuit,
The interlock system according to any one of claims 1 to 3, wherein the delay time includes a time required to generate the logical product signal in the logical product circuit.

The interlock system according to claim 1, wherein an FET is used as the power supply transistor.

The interlock system according to any one of claims 1 to 6, wherein a digital transistor is used as the transistor circuit.