JP2010177273A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、2種類以上の受光素子を有する半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device having two or more types of light receiving elements.
従来、照度センサーや、イメージセンサ等の受光素子を有する半導体装置は、例えば、2種類以上のフォトダイオード(受光素子)を、シリコン基板内に形成して構成している。例えば、特許文献1では、2種類以上のフォトダイオードを、接合の深さがそれぞれ異なるように構成することが提案されている。この提案では、接合の深さが浅いほど、比較的短い波長の光に対して感度を持ち、一方、接合を深く形成した場合は比較的短い波長の光に対しての感度を持たせている。このように波長に対して異なる感度を持つフォトダイオードからのフォト電流を検出し、演算回路による演算により、赤外線波長領域の感度を抑制させるフォトダイオードを形成している。
2. Description of the Related Art Conventionally, a semiconductor device having a light receiving element such as an illuminance sensor or an image sensor is configured by, for example, forming two or more types of photodiodes (light receiving elements) in a silicon substrate. For example,
しかしながら、2種類以上のフォトダイオード(受光素子)を、シリコン基板内に形成する場合、非常に複雑な構造となり、その製造工程数も多くなる。 However, when two or more types of photodiodes (light receiving elements) are formed in a silicon substrate, the structure becomes very complicated and the number of manufacturing steps increases.
そこで、本発明の課題は、機能を損なうことなく工程数を削減して、低コストで、2種類以上の受光素子を有する半導体装置が得られる半導体装置の製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device in which a semiconductor device having two or more types of light receiving elements can be obtained at a low cost by reducing the number of steps without impairing the function.
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置の製造方法は、
半導体基板に、第1受光素子を形成する工程と、
前記半導体基板に、第2受光素子を形成する工程と、
前記第1受光素子内に配設する引出し電極用の第1不純物拡散層と、前記第2受光素子内に配設する引出し電極用の第2不純物拡散層と、前記第1受光素子と前記第2受光素子とを分離するための分離層と、を同時に形成する工程と、
を有する
The above problem is solved by the following means. That is,
A method for manufacturing a semiconductor device of the present invention includes:
Forming a first light receiving element on a semiconductor substrate;
Forming a second light receiving element on the semiconductor substrate;
A first impurity diffusion layer for an extraction electrode disposed in the first light receiving element; a second impurity diffusion layer for an extraction electrode disposed in the second light receiving element; the first light receiving element; Forming a separation layer for separating the two light receiving elements simultaneously;
Have
本発明によれば、機能を損なうことなく工程数を削減して、低コストで、2種類以上の受光素子を有する半導体装置が得られる半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can reduce the number of processes without impairing a function, and can obtain the semiconductor device which has two or more types of light receiving elements at low cost can be provided.
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。 Hereinafter, an exemplary embodiment of the present invention will be described with reference to the drawings. In addition, the same code | symbol is provided to the member which has the substantially same function through all the drawings, and the overlapping description may be abbreviate | omitted.
図1は、本実施形態に係る半導体装置の製造方法により得られる半導体装置を示す概略構成図である。図2〜図10は、本実施形態に係る半導体装置の製造方法を示す工程図である。 FIG. 1 is a schematic configuration diagram illustrating a semiconductor device obtained by the method for manufacturing a semiconductor device according to the present embodiment. 2 to 10 are process diagrams showing the method of manufacturing the semiconductor device according to the present embodiment.
まず、本実施形態に係る半導体装置の製造方法により得られる半導体装置101(以下本実施形態に係る半導体装置)について簡単に説明する。 First, a semiconductor device 101 (hereinafter, a semiconductor device according to this embodiment) obtained by the method for manufacturing a semiconductor device according to this embodiment will be briefly described.
本実施形態に係る半導体装置101は、図1に示すように、照度センサーの一例であり、半導体基板10に照度センサー受光部PDと制御回路用トランジスタTrを具備している。本実施形態では、制御回路用トランジスタTrは、簡略のためにNMOSトランジスタのみを示しており、実際の制御回路ではPMOSトランジスタ等も具備される。
As shown in FIG. 1, the semiconductor device 101 according to the present embodiment is an example of an illuminance sensor, and the
制御回路用トランジスタTrは、周知の構成であり、例えば、ソース領域21及びドレイン領域22と、これに挟まれるチャネル領域23と、チャネル領域上に順次形成されるゲート酸化膜24及びゲート電極25と、等から構成されている。
The control circuit transistor Tr has a well-known configuration. For example, the
照度センサー受光部PDは、P型半導体である半導体基板10(SOIウエハ)のシリコン支持基板11内に配設されている。そして、照度センサー受光部PDには、2種類のフォトダイオードPD−1とフォトダイオードPD−2とで構成されている。また、フォトダイオードPD−1とフォトダイオードPD−2とを分離するための分離層として、高濃度のP+型不純物拡散層51が形成されている。
The illuminance sensor light receiving part PD is disposed in a
フォトダイオードPD−1の構造は、半導体基板10に配設されたN型ウェル31と、N型ウェル31内に配設されたP型ウェル32と、P型ウェル32内に配設されたN+型不純物拡散層33と、が順次形成されて構成している。そして、フォトダイオードPD−1は、P型ウェル32とN+型不純物拡散層33との境界面がPN接合部となっている。
The structure of the photodiode PD-1 includes an N-
また、フォトダイオードPD−1のN型ウェル31には引出し電極用の高濃度のN+型不純物拡散層34が形成されており、P型ウェル32には引出し電極用の高濃度のP+型不純物拡散層35が形成されている。
Further, a high concentration N + type
一方、フォトダイオードPD−2の構造は、半導体基板10に配設されたN型ウェル41と、N型ウェル41内に配設されたP型ウェル42と、が順次形成されて構成している。そして、フォトダイオードPD−2は、N型ウェル41とP型ウェル42との境界面がPN接合部となっている。
On the other hand, the photodiode PD-2 has a structure in which an N-
また、フォトダイオードPD−2のN型ウェル41には引出し電極用の高濃度のN+型不純物拡散層44が形成されており、P型ウェル42には引出し電極用の高濃度のP+型不純物拡散層45が形成されている。
Further, a high concentration N + type
ここで、フォトダイオードPD−1におけるPN接合部はP型ウェル32とN+型不純物拡散層33との境界面とするのに対し、フォトダイオードPD−2におけるPN接合部はN型ウェル41とP型ウェル42との境界面としていることから、フォトダイオードPD−1におけるPN接合部よりも深く、フォトダイオードPD−2におけるPN接合部が位置されている。言い換えれば、フォトダイオードPD−2におけるPN接合部よりも浅く、フォトダイオードPD−1におけるPN接合部が位置されている。
Here, the PN junction in the photodiode PD-1 is the interface between the P-
例えば、フォトダイオードPD−1は、フォトダイオードPD−2よりもPN接合部の位置を浅く形成させることで、300nm〜500nm程度の波長領域に感度を持たせられる。一方、フォトダイオードPD−2は、フォトダイオードPD−1よりもPN接合部の位置を深くすることで、300nm〜500nm程度の波長領域の感度を落とすことができる。このような2種類のフォトダイオードを適用することで、当該2種類のフォトダイオードからフォト電流値を検出し、演算回路により可視光波長の領域に感度を持たせることができる。 For example, the photodiode PD-1 can have sensitivity in a wavelength region of about 300 nm to 500 nm by forming the PN junction at a shallower position than the photodiode PD-2. On the other hand, the photodiode PD-2 can reduce the sensitivity in the wavelength region of about 300 nm to 500 nm by deepening the position of the PN junction portion than the photodiode PD-1. By applying these two types of photodiodes, the photocurrent value can be detected from the two types of photodiodes, and the sensitivity can be given to the visible light wavelength region by the arithmetic circuit.
以下、本実施形態に係る半導体装置101の製造方法について説明する。
本実施形態に係る半導体装置101の製造方法では、まず、図2(A)に示すように、P型の半導体基板10として、例えば、シリコン支持基板11と埋め込みシリコン酸化膜層12とシリコン層13とが順次形成されたSOI(Silicon On Insulator)基板(SOIウェハ)を準備する。そして、図示しないが、例えば、LOCOS(Local Oxidation of Silicon)法により、各素子を形成するための素子分離層を形成する。
Hereinafter, a method for manufacturing the semiconductor device 101 according to the present embodiment will be described.
In the method for manufacturing the semiconductor device 101 according to the present embodiment, first, as shown in FIG. 2A, for example, as a P-
次に、図2(B)に示すように、制御回路用トランジスタTrを形成するためのアクティブ領域となる半導体基板10(シリコン層13)上にパターン形成された窒化膜層14を形成する。この窒化膜層14をマスクとしてシリコン層13をフィールド酸化させフィールド酸化膜層13Aを形成する。このフィールド酸化により、マスクとしての窒化膜層14下層のシリコン層13が、制御回路用トランジスタTrを形成するためのアクティブ領域23Aとなる。
Next, as shown in FIG. 2B, a patterned
次に、図3(C)に示すように、照度センサー受光部PDとなる領域を露出する開口パターンが形成されたフォトレジスト15Aを、半導体基板10上に形成する。このフォトレジスト15Aをマスクとして、例えば反応性イオンエッチング(RIE)等により、フィールド酸化膜層13A及び埋め込み酸化膜層12を除去する。これにより、半導体基板10のシリコン支持基板11の表面が露出される。
Next, as illustrated in FIG. 3C, a photoresist 15 </ b> A is formed on the
次に、図3(D)に示すように、照度センサー受光部PDとなる領域、即ち上記フィールド酸化膜層13A及び埋め込み酸化膜層12の除去により露出した半導体基板10のシリコン支持基板11表面を酸化させ、例えば30nm程度の酸化膜層16を形成する。
Next, as shown in FIG. 3D, the surface of the
次に、図4(E)に示すように、上記フォトレジスト15Aを除去した後、2つのフォトダイオードPD−1,PD−2を形成するための領域を露出する開口パターンが形成されたフォトレジスト15Bを、半導体基板10上に形成する。
Next, as shown in FIG. 4E, after removing the
このフォトレジスト15Bをマスクとして、半導体基板10のシリコン支持基板11表層に、イオン注入により、フォトダイオードPD−1を構成するN型ウェル31と、フォトダイオードPD−2を構成するN型ウェル41と、を同時に形成する。このイオン注入は、例えばイオン種としてリンを用い、イオンを2400KeV程度に加速して打ち込みことで行う。
Using this
次に、図4(F)に示すように、上記フォトレジスト15Bを除去した後、2つのフォトダイオードPD−1,PD−2を構成するN型ウェル31,41の中央部を露出する開口パターンが形成されたフォトレジスト15Cを、半導体基板10上に形成する。
Next, as shown in FIG. 4 (F), after removing the
このフォトレジスト15Cをマスクとして、イオン注入により、フォトダイオードPD−1を構成するN型ウェル31の中央部表層にP型ウェル32と、フォトダイオードPD−2を構成するN型ウェル41の中央部表層に42をそれぞれ同時に形成する。このイオン注入は、例えばイオン種としてボロンを用い、イオンを1000KeV程度に加速して打ち込みことで行う。
Using this photoresist 15C as a mask, by ion implantation, a P-
次に、図5(G)に示すように、上記フォトレジスト15Cを除去した後、半導体基板10に対して例えば1000℃程度の熱処理を施す。これにより、N型ウェル31、41の底部、P型ウェル32、42の底部をシリコン支持基板11の深さ方向へ移動し、当該N型ウェル31、41、P型ウェル32、42の深さが深くなる。結果、フォトダイオードPD−2のPN接合位置(P型ウェル32底部とN型ウェル31との界面)を深くなる。
Next, as shown in FIG. 5G, after removing the photoresist 15C, the
次に、図6(H)に示すように、制御回路用トランジスタTrを形成する領域において、窒化膜層14を除去した後、アクティブ領域23A表面(シリコン層13表面)を酸化させゲート酸化膜24を形成する。このゲート酸化膜24を形成した後、ゲート酸化膜24以外の領域となる半導体基板10上にフォトリソマスクを形成し、イオン注入を行い、アクティブ領域23AをP−型不純物拡散層23Bとする。
Next, as shown in FIG. 6H, after removing the
次に、図6(I)に示すように、ゲート酸化膜24上にゲート電極25を形成する共に、ゲート電極25両側面にサイドウォールスペーサ26を形成する。
Next, as shown in FIG. 6I, a
次に、図7(J)に示すように、半導体基板10全面(つまり、制御回路用トランジスタTrを形成するための領域、及び照度センサー受光部PDとなる領域の全面)に、例えば例えば膜厚10nm程度でCVD法などにより、マスク酸化膜層17を形成する。
Next, as shown in FIG. 7J, for example, a film thickness is formed on the entire surface of the semiconductor substrate 10 (that is, the entire surface of the region for forming the control circuit transistor Tr and the region serving as the illuminance sensor light-receiving portion PD). A mask
次に、図7(K)に示すように、ゲート電極25及びP−型不純物拡散層23Bを露出する開口パターンが形成されたフォトレジスト(不図示)を、半導体基板10上に形成する。このフォトレジストをマスクとして、イオン注入により、ゲート電極25、及びゲート電極25を挟むP−型不純物拡散層23Bの両端部を、高濃度のN+型不純物拡散層とする。このイオン注入は、イオン種を例えば砒素を用いて行う。
Next, as shown in FIG. 7K, a photoresist (not shown) in which an opening pattern exposing the
ここで、形成したP−型不純物拡散層23Bにおいて、両端部に形成された2つのN+型不純物拡散層のうち、一方をそれぞれソース領域21とし、他方をドレイン領域22とし、当該ソース領域21及びドレイン領域22に挟まれ領域をチャネル領域23とする。
Here, in the formed P− type
次に、図8(L)に示すように、上記フォトレジスト(不図示)を除去した後、フォトダイオードPD−1を構成するN型ウェル31の一部及びP型ウェル32中央部を露出する開口パターンと共に、フォトダイオードPD−2を構成するN型ウェル31の一部とを露出する開口パターンが形成されたフォトレジスト15Dを、半導体基板10上に形成する。
Next, as shown in FIG. 8L, after removing the photoresist (not shown), a part of the N-
このフォトレジスト15Dをマスクとして、イオン注入により、フォトダイオードPD−1を構成するN型ウェル31に引出し電極用の高濃度のN+型不純物拡散層34と、フォトダイオードPD−1を構成するP型ウェル32中央部表層にPN接合部となるN+型不純物拡散層33と、フォトダイオードPD−2を構成するN型ウェル41に引出し電極用の高濃度のN+型不純物拡散層44と、を同時に形成する。
Using this
次に、図9(M)に示すように、上記フォトレジスト15Dを除去した後、フォトダイオードPD−1を構成するP型ウェル32の一部及びフォトダイオードPD−2を構成するP型ウェル42の一部を露出する開口パターンと共に、フォトダイオードPD−1の周囲及びフォトダイオードPD−2の周囲を露出する開口パターンが形成されたフォトレジスト15Eを形成する。
Next, as shown in FIG. 9M, after removing the
このフォトレジスト15Eをマスクとして、イオン注入により、フォトダイオードPD−1を構成するP型ウェル32に引出し電極用の高濃度のP+型不純物拡散層35と、フォトダイオードPD−2を構成するP型ウェル42に引出し電極用の高濃度のP+型不純物拡散層45と、フォトダイオードPD−1の周囲及びフォトダイオードPD−2の周囲(フォトダイオードPD−1及びフォトダイオードPD−2間も含む周囲)に高濃度のP+型不純物拡散層51と、を同時に形成する。このフォトダイオードPD−1の周囲及びフォトダイオードPD−2の周囲(フォトダイオードPD−1及びフォトダイオードPD−2間も含む周囲)に形成されるP+型不純物拡散層51が、フォトダイオードPD−1及びフォトダイオードPD−2を電気的に分離する分離層となる
Using this
その後、フォトレジスト15Eを除去後した後に、例えば1000℃程度の熱処理を行うことで、各N+不純物拡散層及び各P+不純物拡散層を活性化させる。
Then, after removing the
次に、図9(N)に示すように、マスク酸化膜層17の一部を除去し、制御回路用トランジスタTrを構成するゲート電極25頂面、ソース領域21表面及びドレイン領域22表面に、シリサイド層27を形成する。
Next, as shown in FIG. 9N, a part of the mask
次に、図10(O)に示すように、半導体基板10全面に層間絶縁膜61を形成すると共に、半導体基板10に形成された制御回路用トランジスタTr(そのゲート電極25、ソース領域21、及びドレイン領域)、フォトダイオードPD−1(N+型不純物拡散層34、P+型不純物拡散層35、及びPN接合部となるN型不純物拡散層33)、及びフォトダイオードPD−2(N+型不純物拡散層44、及びP+型不純物拡散層45)とそれぞれコンタクトを取るためのコンタクトホールを形成し、これにコンタクトホールに金属(例えばタングステン等)を埋め込むことで、各層に電気的に接続される金属配線層62を形成する。
Next, as shown in FIG. 10 (O), an
このようにして、半導体装置101を製造する。 In this way, the semiconductor device 101 is manufactured.
以上説明した本実施形態に係る半導体装置101の製造方法では、受光素子としてのフォトダイオードPD−1に形成する引出し電極用の不純物拡散層(P型ウェル32に形成される引出し電極用のP+型不純物拡散層35)と、受光素子としてのフォトダイオードPD−2に形成する引出し電極用の不純物拡散層(P型ウェル42に形成される引出し電極用のP+型不純物拡散層45)と、を形成する際、同時に、フォトダイオードPD−1とフォトダイオードPD−2とを電気的に分離する分離層(本実施形態では、P+型不純物拡散層51)を同時に形成している。このため、本来必要であって、当該引出し電極及び分離層の一方を形成するための各工程(例えば、レジスト形成、その開口パターン形成、イオン注入等)が省略できる。
In the manufacturing method of the semiconductor device 101 according to the present embodiment described above, the impurity diffusion layer for the extraction electrode formed in the photodiode PD-1 as the light receiving element (P + type for the extraction electrode formed in the P-type well 32). Impurity diffusion layer 35) and extraction electrode impurity diffusion layer (P + type
ここで、図11に、フォトダイオードPD−1とPD−2との間に電気的に分離する分離層(P+型不純物拡散層51)を形成した場合と、形成していない場合のフォトダイオード間のリーク特性を示す。
図11中の横軸はフォトダイオードPD−1とフォトダイオードPD−2に形成しているN型ウェル間に印加したバイアス条件で、縦軸はそのリーク電流値である。分離層(P+型不純物拡散層51)を形成していない場合は、図11中で「無し」と、分離層(P+型不純物拡散層51)を形成している場合は、図11中「有り」と表記している。分離層(P+型不純物拡散層51)を形成している場合は、形成していない場合と比較し、リーク電流値の増加を抑えていることがわかる。
Here, in FIG. 11, between the photodiodes when the isolation layer (P + type impurity diffusion layer 51) for electrical isolation is formed between the photodiodes PD-1 and PD-2, and when the isolation layer is not formed. The leak characteristics are shown.
In FIG. 11, the horizontal axis represents the bias condition applied between the N-type wells formed in the photodiode PD-1 and the photodiode PD-2, and the vertical axis represents the leakage current value. When the isolation layer (P + type impurity diffusion layer 51) is not formed, “None” in FIG. 11, and when the isolation layer (P + type impurity diffusion layer 51) is formed, “Yes” in FIG. ". It can be seen that when the isolation layer (P + type impurity diffusion layer 51) is formed, an increase in the leakage current value is suppressed as compared with the case where the isolation layer is not formed.
この図11の結果より、分離層(P+型不純物拡散層51)を、フォトダイオードPD−1に形成する引出し電極用の不純物拡散層(P型ウェル32に形成される引出し電極用のP+型不純物拡散層35)、及びフォトダイオードPD−2に形成する引出し電極用の不純物拡散層(P型ウェル42に形成される引出し電極用のP+型不純物拡散層45)と同時に形成しても、分離効果が得られ、分離のための製造工程を削減することが実証される。
From the result of FIG. 11, the separation layer (P + type impurity diffusion layer 51) is formed as an extraction electrode impurity diffusion layer formed in the photodiode PD-1 (P + type impurity for extraction electrode formed in the P type well 32). Even if formed simultaneously with the diffusion layer 35) and the impurity diffusion layer for the extraction electrode formed in the photodiode PD-2 (the P + type
なお、フォトダイオードPD−1とフォトダイオードPD−2とを電気的に分離する分離層(P+型不純物拡散層51)の深さは、イオン注入条件により制御することができる。このとき、フォトダイオードPD−1に形成する引出し電極用の不純物拡散層(P型ウェル32に形成される引出し電極用のP+型不純物拡散層35)と、フォトダイオードPD−2に形成する引出し電極用の不純物拡散層(P型ウェル42に形成される引出し電極用のP+型不純物拡散層45)と、の深さも同時に変わるが、当該各引出し電極用の不純物拡散層は、両P型ウェル内で電気的に接続されていれば良く、深さがかわることによる影響は無い。
The depth of the separation layer (P + type impurity diffusion layer 51) that electrically separates the photodiode PD-1 and the photodiode PD-2 can be controlled by ion implantation conditions. At this time, an impurity diffusion layer for the extraction electrode formed in the photodiode PD-1 (P + type
また、フォトダイオードPD−1とフォトダイオードPD−2とを電気的に分離する分離層(P+型不純物拡散層51)は、フォトダイオードPD−1に形成する引出し電極用の不純物拡散層(P型ウェル32に形成される引出し電極用のP+型不純物拡散層35)と、フォトダイオードPD−2に形成する引出し電極用の不純物拡散層(P型ウェル42に形成される引出し電極用のP+型不純物拡散層45)と、が各ウェルと電気的な接続が図れる深さとなるように形成することで、分離層として十分機能が発揮される。
The isolation layer (P + type impurity diffusion layer 51) that electrically isolates the photodiode PD-1 and the photodiode PD-2 is an impurity diffusion layer (P type) for the extraction electrode formed in the photodiode PD-1. An extraction electrode P + type
したがって、本実施形態に係る半導体装置101の製造方法では、機能を損なうことなく工程数を削減して、低コストで、2種類以上の受光素子を有する半導体装置が得られる。 Therefore, in the method of manufacturing the semiconductor device 101 according to the present embodiment, the number of steps can be reduced without impairing the function, and a semiconductor device having two or more types of light receiving elements can be obtained at low cost.
なお、本実施形態に係る半導体装置101の製造方法では、フォトダイオードを2つ形成した形態を説明をしたが、これに限られず、3つ以上形成する形態であってもよい。 In the manufacturing method of the semiconductor device 101 according to the present embodiment, the form in which two photodiodes are formed has been described. However, the present invention is not limited to this, and a form in which three or more photodiodes are formed may be used.
また、本実施形態に係る半導体装置101の製造方法では、半導体基板10としてSOIウエハを用いた形態を説明したが、これに限られず、バルクウエハや、エピウエハを用いた形態であってもよい。また、半導体基板10として、P型の半導体基板を用いた形態を説明したが、これに限られず、N型半導体基板を用いた形態であってもよい。
In the manufacturing method of the semiconductor device 101 according to the present embodiment, the form using the SOI wafer as the
また、上記説明した本実施形態に係る半導体装置の製造方法は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である Further, the method for manufacturing the semiconductor device according to the present embodiment described above is not limitedly interpreted, and can be realized within a range satisfying the requirements of the present invention.
10 半導体基板
11 シリコン支持基板
12 シリコン酸化膜層
13 シリコン層
13A フィールド酸化膜層
14 窒化膜層
15A フォトレジスト
15B フォトレジスト
15C フォトレジスト
15D フォトレジスト
15E フォトレジスト
16 酸化膜層
17 マスク酸化膜層
21 ソース領域
22 ドレイン領域
23 チャネル領域
23A アクティブ領域
23B P−型不純物拡散層
24 ゲート酸化膜
25 ゲート電極
26 サイドウォールスペーサ
27 シリサイド層
31 N型ウェル
32 P型ウェル
33 N+型不純物拡散層
34 N+型不純物拡散層
35 P+型不純物拡散層
41 N型ウェル
42 P型ウェル
44 N+型不純物拡散層
45 P+型不純物拡散層
51 P+型不純物拡散層(分離層)
61 層間絶縁膜
62 金属配線層
101 半導体装置
PD−1、PD−2 フォトダイオード
PD 照度センサー受光部
Tr 制御回路用トランジスタ
DESCRIPTION OF
61
Claims (3)
前記半導体基板に、第2受光素子を形成する工程と、
前記第1受光素子内に配設する引出し電極用の第1不純物拡散層と、前記第2受光素子内に配設する引出し電極用の第2不純物拡散層と、前記第1受光素子と前記第2受光素子とを分離するための分離層と、を同時に形成する工程と、
を有する半導体装置の製造方法。 Forming a first light receiving element on a semiconductor substrate;
Forming a second light receiving element on the semiconductor substrate;
A first impurity diffusion layer for an extraction electrode disposed in the first light receiving element; a second impurity diffusion layer for an extraction electrode disposed in the second light receiving element; the first light receiving element; Forming a separation layer for separating the two light receiving elements simultaneously;
A method for manufacturing a semiconductor device comprising:
前記第2受光素子を形成する工程が、第2受光素子として、半導体基板に配設する第1導電型ウェルと、第1導電型ウェルに配設する第2導電型ウェルと、を順次形成し、前記第1受光素子のPN接合部よりも深く位置する当該第1導電型ウェルと当該第2導電型ウェルとの境界面をPN接合部とするフォトダイオードを形成する工程である、請求項1に記載の半導体装置の製造方法。 The step of forming the first light receiving element includes, as the first light receiving element, a first conductivity type well disposed in a semiconductor substrate, a second conductivity type well disposed in the first conductivity type well, and the second A first conductivity type impurity diffusion layer disposed in the conductivity type well is sequentially formed, and a photodiode having a boundary surface between the second conductivity type well and the first conductivity type impurity diffusion layer as a PN junction is formed. Process
The step of forming the second light receiving element sequentially forms a first conductive type well disposed on the semiconductor substrate and a second conductive type well disposed on the first conductive type well as the second light receiving element. 2. A step of forming a photodiode having a PN junction as a boundary surface between the first conductivity type well and the second conductivity type well located deeper than the PN junction of the first light receiving element. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.
前記第2受光素子内に配設する引出し電極用の第2不純物拡散層を、前記第2受光素子の第2導電型ウェルに形成する、請求項2に記載の半導体装置の製造方法。 Forming a first impurity diffusion layer for an extraction electrode disposed in the first light receiving element in a second conductivity type well of the first light receiving element;
3. The method of manufacturing a semiconductor device according to claim 2, wherein a second impurity diffusion layer for an extraction electrode disposed in the second light receiving element is formed in a second conductivity type well of the second light receiving element.
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08335712A (en) * | 1995-04-05 | 1996-12-17 | Matsushita Electron Corp | Photodetector and its manufacture |
JP2000286406A (en) * | 1999-03-31 | 2000-10-13 | Seiko Instruments Inc | Namufacture of optical sensor |
JP2001244445A (en) * | 2000-02-28 | 2001-09-07 | Fujitsu Ltd | Optical semiconductor device and manufacturing method thereof |
JP2004119713A (en) * | 2002-09-26 | 2004-04-15 | Toshiba Corp | Semiconductor optical sensor device |
JP2006245264A (en) * | 2005-03-03 | 2006-09-14 | New Japan Radio Co Ltd | Integrated circuit equipped with semiconductor light receiving element |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08335712A (en) * | 1995-04-05 | 1996-12-17 | Matsushita Electron Corp | Photodetector and its manufacture |
JP2000286406A (en) * | 1999-03-31 | 2000-10-13 | Seiko Instruments Inc | Namufacture of optical sensor |
JP2001244445A (en) * | 2000-02-28 | 2001-09-07 | Fujitsu Ltd | Optical semiconductor device and manufacturing method thereof |
JP2004119713A (en) * | 2002-09-26 | 2004-04-15 | Toshiba Corp | Semiconductor optical sensor device |
JP2006245264A (en) * | 2005-03-03 | 2006-09-14 | New Japan Radio Co Ltd | Integrated circuit equipped with semiconductor light receiving element |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013069924A (en) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | Semiconductor device and manufacturing method of the same |
CN103325881A (en) * | 2013-06-26 | 2013-09-25 | 林大伟 | Photodiode |
WO2014205706A1 (en) * | 2013-06-26 | 2014-12-31 | 林大伟 | Photodiode |
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