JP2010154358A

JP2010154358A - D/a converter

Info

Publication number: JP2010154358A
Application number: JP2008331515A
Authority: JP
Inventors: Shogo Ito; 正吾伊藤; Hisao Suzuki; 久雄鈴木
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2010-07-08
Anticipated expiration: 2028-12-25
Also published as: JP5287228B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a D/A converter which improves conversion accuracy, from digital signal into analog signal. <P>SOLUTION: Added using current for a D/A conversion circuit 50 and an output voltage setting circuit 12 has a variation rate that decreases, as values of input digital signals D0-D3 increase. The third using current for a driving circuit 13 has a variation rate that increases as the values of input digital signals D0-D3 increase. First-third conversion resistances Rh1-Rh3 for the driving circuit 13 are set, such that they are offset with the variation rate of the added using current and the variation rate of the third used current. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

Ｄ／Ａ変換器に関する。 The present invention relates to a D / A converter.

従来、デジタル信号をアナログ信号に変換するためにＤ／Ａ変換器が用いられている。この種のＤ／Ａ変換器の回路構成としては、Ｒ−２Ｒラダー抵抗の回路構成が知られている（例えば特許文献１参照）。 Conventionally, a D / A converter is used to convert a digital signal into an analog signal. As a circuit configuration of this type of D / A converter, a circuit configuration of an R-2R ladder resistor is known (for example, see Patent Document 1).

図８は、４ビットのデジタル信号を入力するＲ−２Ｒラダー抵抗のＤ／Ａ変換回路（ラダーＤ／Ａ変換回路）５０の一例を示している。ラダーＤ／Ａ変換回路５０は、４ビットのデジタル信号Ｄ０〜Ｄ３を入力して、アナログ信号Ａｏｕｔを出力する。なお、デジタル信号Ｄ０が最下位ビット、デジタル信号Ｄ３が最上位ビットである。つまり、ラダーＤ／Ａ変換回路５０は、４ビットの設定コード「００００」〜「１１１１」として４ビットのデジタル信号Ｄ０〜Ｄ３を入力して、設定コード（デジタル信号Ｄ０〜Ｄ３）に応じたアナログ信号Ａｏｕｔを出力している。 FIG. 8 shows an example of an R-2R ladder resistor D / A conversion circuit (ladder D / A conversion circuit) 50 for inputting a 4-bit digital signal. The ladder D / A conversion circuit 50 inputs 4-bit digital signals D0 to D3 and outputs an analog signal Aout. The digital signal D0 is the least significant bit and the digital signal D3 is the most significant bit. That is, the ladder D / A conversion circuit 50 inputs the 4-bit digital signals D0 to D3 as the 4-bit setting codes “0000” to “1111”, and the analog corresponding to the setting code (digital signals D0 to D3). The signal Aout is output.

ラダーＤ／Ａ変換回路５０は、抵抗値が同じ第１〜第１３ラダー抵抗Ｒｄ１〜Ｒｄ１３、第１〜第４スイッチＳＷ１〜ＳＷ４を備えている。第１及び第２ラダー抵抗Ｒｄ１，Ｒｄ２は直列接続されて第１ラダー部ＲＬ１を構成している。第３及び第４ラダー抵抗Ｒｄ３，Ｒｄ４は直列接続されて第２ラダー部ＲＬ２を構成している。第５及び第６ラダー抵抗Ｒｄ５，Ｒｄ６は直列接続されて第３ラダー部ＲＬ３を構成している。第７及び第８ラダー抵抗Ｒｄ７，Ｒｄ８は直列接続されて第４ラダー部ＲＬ４を構成している。第９及び第１０ラダー抵抗Ｒｄ９，Ｒｄ１０は直列接続されて第５ラダー部ＲＬ５を構成している。 The ladder D / A conversion circuit 50 includes first to thirteenth ladder resistors Rd1 to Rd13 and first to fourth switches SW1 to SW4 having the same resistance value. The first and second ladder resistors Rd1, Rd2 are connected in series to form a first ladder portion RL1. The third and fourth ladder resistors Rd3 and Rd4 are connected in series to form a second ladder portion RL2. The fifth and sixth ladder resistors Rd5 and Rd6 are connected in series to form a third ladder portion RL3. The seventh and eighth ladder resistors Rd7 and Rd8 are connected in series to form a fourth ladder portion RL4. The ninth and tenth ladder resistors Rd9, Rd10 are connected in series to form a fifth ladder portion RL5.

第１ラダー部ＲＬ１は、第１端子が第２ラダー部ＲＬ２の第１端子と接続され、第２端子が接地電位に接地されている。
第２ラダー部ＲＬ２は、前記第１ラダー部ＲＬ１の第１端子と接続された第１端子が第３ラダー部ＲＬ３の第１端子と第１１ラダー抵抗Ｒｄ１１を介して接続され、その第２端子が第１スイッチＳＷ１に接続されている。第１スイッチＳＷ１は、デジタル信号Ｄ０の論理値「０」（Ｌレベル）及び「１」（Ｈレベル）に応じてオン・オフして、第２ラダー部ＲＬ２の第２端子に第１電圧としての電源電圧Ｖｃｃを印加又は第２電圧としての接地電位ＧＮＤに接地する。つまり、第１スイッチＳＷ１は、論理値「０」のデジタル信号Ｄ０を入力すると、第２ラダー部ＲＬ２の第２端子に接地電位ＧＮＤを接地する。反対に、第１スイッチＳＷ１は、論理値「１」のデジタル信号Ｄ０を入力すると、第２ラダー部ＲＬ２の第２端子に電源電圧Ｖｃｃを印加する。 The first ladder unit RL1 has a first terminal connected to a first terminal of the second ladder unit RL2, and a second terminal grounded to a ground potential.
The second ladder part RL2 has a first terminal connected to the first terminal of the first ladder part RL1 connected to the first terminal of the third ladder part RL3 via the eleventh ladder resistor Rd11, and the second terminal. Is connected to the first switch SW1. The first switch SW1 is turned on / off according to the logical values “0” (L level) and “1” (H level) of the digital signal D0, and the first voltage is applied to the second terminal of the second ladder unit RL2. Is applied or grounded to the ground potential GND as the second voltage. That is, when the first switch SW1 receives the digital signal D0 having the logical value “0”, the first switch SW1 grounds the ground potential GND to the second terminal of the second ladder unit RL2. On the other hand, the first switch SW1 applies the power supply voltage Vcc to the second terminal of the second ladder unit RL2 when the digital signal D0 having the logical value “1” is input.

第３ラダー部ＲＬ３は、第１端子が第４ラダー部ＲＬ４の第１端子と第１２ラダー抵抗Ｒｄ１２を介して接続され、その第２端子が第２スイッチＳＷ２に接続されている。第２スイッチＳＷ２は、デジタル信号Ｄ１の論理値「０」及び「１」に応じてオン・オフして、第３ラダー部ＲＬ３の第２端子に電源電圧Ｖｃｃを印加又は接地電位ＧＮＤに接地する。つまり、第２スイッチＳＷ２は、論理値「０」のデジタル信号Ｄ１を入力すると、第３ラダー部ＲＬ３の第２端子を接地電位ＧＮＤに接地する。反対に、第２スイッチＳＷ２は、論理値「１」のデジタル信号Ｄ１を入力すると、第３ラダー部ＲＬ３の第２端子に電源電圧Ｖｃｃを印加する。 The third ladder unit RL3 has a first terminal connected to the first terminal of the fourth ladder unit RL4 via the twelfth ladder resistor Rd12, and a second terminal connected to the second switch SW2. The second switch SW2 is turned on / off according to the logical values “0” and “1” of the digital signal D1, and applies the power supply voltage Vcc to the second terminal of the third ladder unit RL3 or grounds it to the ground potential GND. . That is, when the digital signal D1 having the logical value “0” is input, the second switch SW2 grounds the second terminal of the third ladder unit RL3 to the ground potential GND. On the other hand, the second switch SW2 applies the power supply voltage Vcc to the second terminal of the third ladder unit RL3 when the digital signal D1 having the logical value “1” is input.

第４ラダー部ＲＬ４は、第１端子が第５ラダー部ＲＬ５の第１端子と第１３ラダー抵抗Ｒｄ１３を介して接続され、その第２端子が第３スイッチＳＷ３に接続されている。第３スイッチＳＷ３は、デジタル信号Ｄ２の論理値「０」及び「１」に応じてオン・オフして、第４ラダー部ＲＬ４の第２端子に電源電圧Ｖｃｃを印加又は接地電位ＧＮＤに接地する。つまり、第３スイッチＳＷ３は、論理値「０」のデジタル信号Ｄ２を入力すると、第４ラダー部ＲＬ４の第２端子を接地電位ＧＮＤに接地する。反対に、第３スイッチＳＷ３は、論理値「１」のデジタル信号Ｄ２を入力すると、第４ラダー部ＲＬ４の第２端子に電源電圧Ｖｃｃを印加する。 The fourth ladder unit RL4 has a first terminal connected to the first terminal of the fifth ladder unit RL5 via the thirteenth ladder resistor Rd13, and a second terminal connected to the third switch SW3. The third switch SW3 is turned on / off according to the logical values “0” and “1” of the digital signal D2, and applies the power supply voltage Vcc to the second terminal of the fourth ladder unit RL4 or grounds it to the ground potential GND. . That is, when the digital signal D2 having the logical value “0” is input, the third switch SW3 grounds the second terminal of the fourth ladder unit RL4 to the ground potential GND. On the other hand, the third switch SW3 applies the power supply voltage Vcc to the second terminal of the fourth ladder unit RL4 when the digital signal D2 having the logical value “1” is input.

第５ラダー部ＲＬ５は、第１端子が出力端子Ｔｏに接続され、その第２端子が第４スイッチＳＷ４に接続されている。第４スイッチＳＷ４は、デジタル信号Ｄ３の論理値「０」及び「１」に応じてオン・オフして、第４ラダー部ＲＬ４の第２端子に電源電圧Ｖｃｃを印加又は接地電位ＧＮＤに接地する。つまり、第４スイッチＳＷ４は、論理値「０」のデジタル信号Ｄ３を入力すると、第５ラダー部ＲＬ５の第２端子を接地電位ＧＮＤに接地する。反対に、第４スイッチＳＷ４は、論理値「１」のデジタル信号Ｄ３を入力すると、第５ラダー部ＲＬ５の第２端子に電源電圧Ｖｃｃを印加する。 The fifth ladder unit RL5 has a first terminal connected to the output terminal To and a second terminal connected to the fourth switch SW4. The fourth switch SW4 is turned on / off according to the logical values “0” and “1” of the digital signal D3, and applies the power supply voltage Vcc to the second terminal of the fourth ladder unit RL4 or grounds it to the ground potential GND. . That is, when the digital signal D3 having the logical value “0” is input, the fourth switch SW4 grounds the second terminal of the fifth ladder unit RL5 to the ground potential GND. On the contrary, the fourth switch SW4 applies the power supply voltage Vcc to the second terminal of the fifth ladder unit RL5 when the digital signal D3 having the logical value “1” is input.

上記の回路構成により、入力される設定コード（デジタル信号Ｄ０〜Ｄ３）に応じて、第１〜第４スイッチＳＷ１〜ＳＷ４をオン・オフして、設定コードに応じたアナログ信号Ａｏｕｔを出力端子Ｔｏから出力する。 With the above circuit configuration, the first to fourth switches SW1 to SW4 are turned on / off according to the input setting code (digital signals D0 to D3), and the analog signal Aout corresponding to the setting code is output to the output terminal To. Output from.

つまり、設定コード「０００１」を入力すると、第１スイッチＳＷ１のみがオンして、（１／１６）Ｖｃｃのアナログ信号Ａｏｕｔを出力する。設定コード「００１０」を入力すると、第２スイッチＳＷ２のみがオンして、（１／８）Ｖｃｃのアナログ信号Ａｏｕｔを出力する。設定コード「０１００」を入力すると、第３スイッチＳＷ３のみがオンして（１／４）Ｖｃｃのアナログ信号Ａｏｕｔを出力する。設定コード「１０００」を入力すると、第４スイッチＳＷ４のみがオンして、（１／２）Ｖｃｃのアナログ信号Ａｏｕｔを出力する。 That is, when the setting code “0001” is input, only the first switch SW1 is turned on, and the analog signal Aout of (1/16) Vcc is output. When the setting code “0010” is input, only the second switch SW2 is turned on, and the analog signal Aout of (1/8) Vcc is output. When the setting code “0100” is input, only the third switch SW3 is turned on and (1/4) Vcc analog signal Aout is output. When the setting code “1000” is input, only the fourth switch SW4 is turned on, and the analog signal Aout of (½) Vcc is output.

上記の各設定コードにおけるアナログ信号Ａｏｕｔの足し合わせより、入力される設定コードに応じてアナログ信号Ａｏｕｔは、以下の式で表される。
Ａｏｕｔ＝｛（１／２）Ｄ３＋（１／４）Ｄ２＋（１／８）Ｄ１＋（１／１６）Ｄ０｝Ｖｃｃ
ここで、「Ｄ０」〜「Ｄ３」は、デジタル信号Ｄ０〜Ｄ３を示し、入力される設定コードに応じて「１」又は「０」が与えられる。つまり、ラダーＤ／Ａ変換回路５０は、設定コード「００００」〜「１１１１」を入力すると、接地電位ＧＮＤ〜（１５／１６）×電源電圧Ｖｃｃまでのアナログ信号Ａｏｕｔを出力端子Ｔｏから出力する。 From the sum of the analog signals Aout in the above setting codes, the analog signal Aout is expressed by the following expression according to the input setting code.
Aout = {(1/2) D3 + (1/4) D2 + (1/8) D1 + (1/16) D0} Vcc
Here, “D0” to “D3” indicate digital signals D0 to D3, and “1” or “0” is given according to the input setting code. That is, when the setting codes “0000” to “1111” are input, the ladder D / A conversion circuit 50 outputs the analog signal Aout from the output terminal To to the ground potential GND to (15/16) × the power supply voltage Vcc.

ところで、ラダーＤ／Ａ変換回路５０は、入力される設定コードによって、第１〜第１３ラダー抵抗Ｒｄ１〜Ｒｄ１３の合成抵抗値が異なるため消費電流が異なりばらつきがある。 By the way, the ladder D / A conversion circuit 50 has different current consumption and varies depending on the input setting code, because the combined resistance values of the first to thirteenth ladder resistors Rd1 to Rd13 are different.

図９の表５２は、ラダーＤ／Ａ変換回路５０の設定コードに対するアナログ信号Ａｏｕｔ及び消費電流Ｉについてシミュレーションを行った結果を示す。図９において、「コード」は、４ビットの設定コード「００００」〜「１１１１」に対応する１０進数を示し、「Ｄ０」〜「Ｄ３」は、デジタル信号Ｄ０〜Ｄ３の論理値を示し、「消費電流Ｉ」は、ラダーＤ／Ａ変換回路５０の消費電流Ｉを示す。そして、「Ａｏｕｔ」は、アナログ信号Ａｏｕｔを示し、「偏差」は、１つ下の設定コードとのアナログ信号Ａｏｕｔの電圧差を示している。なお、シミュレーション条件として、電源電圧Ｖｃｃ＝１．０Ｖ、第１〜第１３ラダー抵抗Ｒｄ１〜Ｒｄ１３の抵抗値は全て１０ｋΩである。 Table 52 in FIG. 9 shows the result of simulation of the analog signal Aout and the current consumption I for the setting code of the ladder D / A conversion circuit 50. In FIG. 9, “code” indicates a decimal number corresponding to 4-bit setting codes “0000” to “1111”, “D0” to “D3” indicate logical values of the digital signals D0 to D3, and “ The “current consumption I” indicates the current consumption I of the ladder D / A conversion circuit 50. “Aout” indicates the analog signal Aout, and “deviation” indicates a voltage difference between the analog signal Aout and the next lower setting code. As simulation conditions, the power supply voltage Vcc = 1.0 V, and the resistance values of the first to thirteenth ladder resistors Rd1 to Rd13 are all 10 kΩ.

図９に示すように、ラダーＤ／Ａ変換回路５０は、設定コード「００００」〜設定コード「１１１１」の順で、アナログ信号Ａｏｕｔが高い電圧に設定されている。設定コード「００００」〜設定コード「１１１１」の各アナログ信号Ａｏｕｔは、ほぼ０．０６２５Ｖずつ等間隔でアナログ信号Ａｏｕｔが設定されている。つまり、ラダーＤ／Ａ変換回路５０は、設定コード「００００」〜設定コード「１１１１」の順で入力されると、アナログ信号Ａｏｕｔを線形に上昇させて出力している。 As shown in FIG. 9, in the ladder D / A conversion circuit 50, the analog signal Aout is set to a high voltage in the order of the setting code “0000” to the setting code “1111”. The analog signals Aout of the setting code “0000” to the setting code “1111” are set at regular intervals of approximately 0.0625V. That is, when the ladder D / A conversion circuit 50 is input in the order of the setting code “0000” to the setting code “1111”, the ladder D / A conversion circuit 50 linearly raises and outputs the analog signal Aout.

また、ラダーＤ／Ａ変換回路５０の消費電流Ｉは、設定コード毎に異なり、電流が流れない設定コード「００００」を除き、設定コード「０００１」のときの消費電流Ｉが２５．０ｕＡであって最小値、設定コード「１０１０」、設定コード「１１０１」のときの消費電流Ｉが５５．１ｕＡであって最大値となり、３０．１ｕＡのばらつきがある。
特開平９−１７２３７４号公報 The consumption current I of the ladder D / A conversion circuit 50 is different for each setting code. Except for the setting code “0000” in which no current flows, the consumption current I when the setting code is “0001” is 25.0 uA. The current consumption I when the minimum value, the setting code “1010”, and the setting code “1101” is 55.1 uA, which is the maximum value, varies by 30.1 uA.
JP-A-9-172374

しかしながら、実際のラダーＤ／Ａ変換回路５０において電源電圧Ｖｃｃを供給する電源ラインＬ１の配線抵抗、接地電位ＧＮＤを供給するＧＮＤラインＬ２の配線抵抗、及びスイッチＳＷ１〜ＳＷ４のオン抵抗を考慮する必要がある。 However, in the actual ladder D / A conversion circuit 50, it is necessary to consider the wiring resistance of the power supply line L1 that supplies the power supply voltage Vcc, the wiring resistance of the GND line L2 that supplies the ground potential GND, and the ON resistance of the switches SW1 to SW4. There is.

これにより、ラダーＤ／Ａ変換回路５０の消費電流Ｉは、設定コード毎に異なりばらつきがあるため、実際のラダーＤ／Ａ変換回路５０では、電源ラインＬ１の配線抵抗、ＧＮＤラインＬ２の配線抵抗、及び第１〜第４スイッチＳＷ１〜ＳＷ４のオン抵抗における電圧降下分等によって、アナログ信号Ａｏｕｔがばらついてしまう。つまり、実際に使用した場合、ラダーＤ／Ａ変換回路５０は、設定コード「００００」〜設定コード「１１１１」の順で入力しても、線形にアナログ信号Ａｏｕｔを出力できず、デジタル信号Ｄ０〜Ｄ３からアナログ信号Ａｏｕｔへの変換精度が悪くなってしまう。 As a result, the current consumption I of the ladder D / A conversion circuit 50 varies depending on the setting code, so that in the actual ladder D / A conversion circuit 50, the wiring resistance of the power supply line L1 and the wiring resistance of the GND line L2 The analog signal Aout varies depending on the voltage drop in the ON resistances of the first to fourth switches SW1 to SW4. That is, when actually used, even if the ladder D / A conversion circuit 50 inputs the setting code “0000” to the setting code “1111” in this order, the ladder D / A conversion circuit 50 cannot output the analog signal Aout linearly. The conversion accuracy from D3 to the analog signal Aout is deteriorated.

このＤ／Ａ変換器は、デジタル信号からアナログ信号への変換精度を向上させることを目的とする。 This D / A converter aims to improve the conversion accuracy from a digital signal to an analog signal.

このＤ／Ａ変換器は、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力端子と第１電圧との間に第１抵抗部を介在し、前記出力端子と第２電圧との間に第２抵抗部を介在して構成する出力電圧設定回路とを備え、入力されるデジタル信号に応じて消費電流が変動するＤ／Ａ変換器であって、前記Ｄ／Ａ変換回路の出力信号が入力されるアンプ回路を備え、前記入力されるデジタル信号に対するＤ／Ａ変換回路及び出力電圧設定回路の消費電流の変動に対して前記消費電流の変動を相殺する消費電流を持つ駆動回路を備えるようにした。 The D / A converter includes a D / A conversion circuit that converts a digital signal into an analog signal, a first resistor portion interposed between an output terminal of the D / A conversion circuit and a first voltage, and the output An output voltage setting circuit configured by interposing a second resistor between the terminal and the second voltage, and a D / A converter in which current consumption varies according to an input digital signal, An amplifier circuit to which an output signal of the D / A conversion circuit is input is provided, and the fluctuation of the consumption current is offset against the fluctuation of the consumption current of the D / A conversion circuit and the output voltage setting circuit with respect to the input digital signal. A drive circuit with current consumption is provided.

このＤ／Ａ変換器によれば、Ｄ／Ａ変換回路及び出力電圧設定回路の消費電流の変動を、駆動回路の消費電流の変動が相殺する。これにより、入力されるデジタル信号に対するＤ／Ａ変換器の消費電流の変動は無くなり、消費電流のばらつきが小さくなる。従って、Ｄ／Ａ変換器は、アナログ信号のばらつきが小さくなり、デジタル信号からアナログ信号への変換精度を向上することができる。 According to this D / A converter, fluctuations in current consumption in the D / A conversion circuit and output voltage setting circuit cancel out fluctuations in current consumption in the drive circuit. As a result, the fluctuation of the consumption current of the D / A converter with respect to the input digital signal is eliminated, and the fluctuation of the consumption current is reduced. Therefore, the D / A converter can reduce the variation of the analog signal and improve the conversion accuracy from the digital signal to the analog signal.

開示されたこのＤ／Ａ変換器は、デジタル信号からアナログ信号への変換精度を向上させる。 The disclosed D / A converter improves the accuracy of conversion from a digital signal to an analog signal.

以下、本実施形態を図１〜図７に従って説明する。
図１に示すように、Ｄ／Ａ変換器１０は、設定コードとして入力される複数ビット（本実施形態では４ビット）のデジタル信号（本実施形態ではデジタル信号Ｄ０〜Ｄ３）をアナログ信号Ａｏｕｔに変換する。つまり、Ｄ／Ａ変換器１０は、デジタル信号Ｄ０〜Ｄ３に対応して電源電圧Ｖｃｃと接地電位ＧＮＤとの間の電圧を駆動アナログ信号Ａｋｏｕｔとして出力する。 Hereinafter, the present embodiment will be described with reference to FIGS.
As shown in FIG. 1, the D / A converter 10 converts a multi-bit (4 bits in this embodiment) digital signal (digital signals D0 to D3 in this embodiment) inputted as a setting code into an analog signal Aout. Convert. That is, the D / A converter 10 outputs a voltage between the power supply voltage Vcc and the ground potential GND as the drive analog signal Akout corresponding to the digital signals D0 to D3.

Ｄ／Ａ変換器１０は、ラダーＤ／Ａ変換回路５０、出力電圧設定回路１２、駆動回路１３を備えている。Ｄ／Ａ変換器１０は、ラダーＤ／Ａ変換回路５０の出力端子Ｔｏから出力される設定アナログ信号Ａｓｏｕｔの駆動能力を駆動回路１３にて上げている。本実施形態では、駆動回路１３中のアンプ回路１４は差動増幅回路にて構成され、その差動対をＮチャネルＭＯＳトランジスタにて構成している。 The D / A converter 10 includes a ladder D / A conversion circuit 50, an output voltage setting circuit 12, and a drive circuit 13. In the D / A converter 10, the drive circuit 13 increases the drive capability of the set analog signal Asout output from the output terminal To of the ladder D / A conversion circuit 50. In the present embodiment, the amplifier circuit 14 in the drive circuit 13 is configured by a differential amplifier circuit, and the differential pair is configured by an N-channel MOS transistor.

従って、駆動回路１３が動作するための設定アナログ信号Ａｓｏｕｔの電圧範囲（入力電圧範囲）は、ラダーＤ／Ａ変換回路５０単体でのアナログ信号Ａｏｕｔの電圧範囲（接地電位ＧＮＤ〜電源電圧Ｖｃｃ）より狭くなっている。 Therefore, the voltage range (input voltage range) of the set analog signal Asout for operating the drive circuit 13 is more than the voltage range of the analog signal Aout (ground potential GND to power supply voltage Vcc) in the ladder D / A conversion circuit 50 alone. It is narrower.

このため、ラダーＤ／Ａ変換回路５０単体でのアナログ信号Ａｏｕｔの電圧範囲を、駆動回路１３の入力電圧範囲に設定するため、Ｄ／Ａ変換器１０は、ラダーＤ／Ａ変換回路５０と駆動回路１３との間に出力電圧設定回路１２を備えている。 For this reason, in order to set the voltage range of the analog signal Aout in the ladder D / A conversion circuit 50 alone to the input voltage range of the drive circuit 13, the D / A converter 10 drives with the ladder D / A conversion circuit 50. An output voltage setting circuit 12 is provided between the circuit 13 and the circuit 13.

ラダーＤ／Ａ変換回路５０は周知な回路構成であって、図８と同じため、説明の便宜上説明を省略する。
出力電圧設定回路１２は、第１抵抗部２１と第２抵抗部２２を備えている。 The ladder D / A conversion circuit 50 has a well-known circuit configuration and is the same as that shown in FIG.
The output voltage setting circuit 12 includes a first resistance unit 21 and a second resistance unit 22.

第１抵抗部２１は複数の抵抗素子で構成されていて、本実施形態では、８本の第１設定抵抗Ｒｓ１にて構成されている。第１抵抗部２１は、それぞれ２本の第１設定抵抗Ｒｓ１が直列接続され、その４つの直列回路が並列に接続されている。そして、その並列回路の第１端子は、ラダーＤ／Ａ変換回路５０の出力端子Ｔｏ及びアンプ回路１４のプラス入力端子に接続され、その第２端子は電源電圧Ｖｃｃが印加される。 The first resistance portion 21 is composed of a plurality of resistance elements, and in the present embodiment, is composed of eight first setting resistors Rs1. The first resistor section 21 has two first setting resistors Rs1 connected in series, and four series circuits thereof are connected in parallel. The first terminal of the parallel circuit is connected to the output terminal To of the ladder D / A conversion circuit 50 and the plus input terminal of the amplifier circuit 14, and the power supply voltage Vcc is applied to the second terminal.

第２抵抗部２２は複数の抵抗素子で構成され、本実施形態では、４本の第２設定抵抗Ｒｓ２にて構成されている。第２抵抗部２２は、それぞれ２本の第２設定抵抗Ｒｓ２が直列接続され、その２つの直列回路が並列接続されている。そして、その直列回路の第１端子は、ラダーＤ／Ａ変換回路５０の出力端子Ｔｏ及びアンプ回路１４のプラス入力端子に接続され、その第２端子は接地電位ＧＮＤに接地されている。 The second resistance portion 22 is composed of a plurality of resistance elements, and in the present embodiment, is composed of four second setting resistors Rs2. The second resistor section 22 includes two second setting resistors Rs2 connected in series, and the two series circuits are connected in parallel. The first terminal of the series circuit is connected to the output terminal To of the ladder D / A conversion circuit 50 and the plus input terminal of the amplifier circuit 14, and the second terminal is grounded to the ground potential GND.

上記の構成により、出力電圧設定回路１２は、第１抵抗部２１の抵抗値と第２抵抗部２２の抵抗値に応じて、アンプ回路１４のプラス入力端子に入力される設定アナログ信号Ａｓｏｕｔの電圧範囲を設定している。つまり、第１及び第２抵抗部２１，２２の合成抵抗値がラダーＤ／Ａ変換回路５０の合成抵抗値に対して大きいほど、設定アナログ信号Ａｓｏｕｔの電圧範囲は小さくなる。反対に、第１及び第２抵抗部２１，２２の合成抵抗値がラダーＤ／Ａ変換回路５０の合成抵抗値に対して小さいほど、設定アナログ信号Ａｓｏｕｔの電圧範囲は大きくなる。 With the above configuration, the output voltage setting circuit 12 has the voltage of the setting analog signal Asout input to the plus input terminal of the amplifier circuit 14 in accordance with the resistance value of the first resistance unit 21 and the resistance value of the second resistance unit 22. A range is set. That is, as the combined resistance value of the first and second resistance units 21 and 22 is larger than the combined resistance value of the ladder D / A conversion circuit 50, the voltage range of the set analog signal Asout becomes smaller. On the contrary, the voltage range of the set analog signal Asout increases as the combined resistance value of the first and second resistance units 21 and 22 is smaller than the combined resistance value of the ladder D / A conversion circuit 50.

また、第１抵抗部２１の抵抗値が第２抵抗部２２の抵抗値に対して大きいほど、設定アナログ信号Ａｓｏｕｔの電圧範囲が全体的に低くなる。反対に、第１抵抗部２１の抵抗値が第２抵抗部２２の抵抗値に対して小さいほど、設定アナログ信号Ａｓｏｕｔの電圧範囲が全体的に高くなる。 In addition, as the resistance value of the first resistance unit 21 is larger than the resistance value of the second resistance unit 22, the voltage range of the setting analog signal Asout is generally lowered. On the contrary, as the resistance value of the first resistance unit 21 is smaller than the resistance value of the second resistance unit 22, the voltage range of the setting analog signal Asout becomes higher overall.

本実施形態では、第１及び第２設定抵抗Ｒｓ１，Ｒｓ２の抵抗値はそれぞれ２５ｋΩになっている。そして、ラダーＤ／Ａ変換回路５０を構成する第１〜第１３ラダー抵抗Ｒｄ１〜Ｒｄ１３の抵抗値はそれぞれ２５ｋΩになっている。このような抵抗値の場合、設定アナログ信号Ａｓｏｕｔの電圧範囲は、ラダーＤ／Ａ変換回路５０単体でのアナログ信号Ａｏｕｔの電圧範囲の５０％〜７５％に設定される。つまり、ラダーＤ／Ａ変換回路５０単体での出力電圧範囲は０．００Ｖ（接地電位ＧＮＤ）〜１．００Ｖ（電源電圧Ｖｃｃ）の電圧範囲であるのに対して、出力電圧設定回路１２を備えることで、設定アナログ信号Ａｓｏｕｔは、０．５０Ｖ〜０．７５Ｖの出力電圧範囲に設定されている。 In the present embodiment, the resistance values of the first and second setting resistors Rs1, Rs2 are each 25 kΩ. The resistance values of the first to thirteenth ladder resistors Rd1 to Rd13 constituting the ladder D / A conversion circuit 50 are each 25 kΩ. In the case of such a resistance value, the voltage range of the set analog signal Asout is set to 50% to 75% of the voltage range of the analog signal Aout in the ladder D / A conversion circuit 50 alone. In other words, the output voltage range of the ladder D / A conversion circuit 50 alone is 0.00V (ground potential GND) to 1.00 V (power supply voltage Vcc), whereas the output voltage setting circuit 12 is provided. Thus, the set analog signal Asout is set to an output voltage range of 0.50V to 0.75V.

このとき、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の消費電流（以下、加算消費電流Ｉａという）は、ラダーＤ／Ａ変換回路５０の消費電流Ｉ（以下、本実施形態では第１消費電流Ｉ１という）に比べて、出力電圧設定回路１２の消費電流（以下、第２消費電流Ｉ２という）の分だけ増大する。 At this time, the consumption current of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 (hereinafter referred to as the addition consumption current Ia) is the consumption current I of the ladder D / A conversion circuit 50 (hereinafter referred to as the first in the present embodiment). The current consumption is increased by an amount corresponding to the current consumption of the output voltage setting circuit 12 (hereinafter referred to as the second current consumption I2).

従って、第２消費電流Ｉ２だけ増大することから、加算消費電流Ｉａに対するラダーＤ／Ａ変換回路５０における第１消費電流Ｉ１のばらつきの割合は、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａが大きくなっただけ小さくなる。その結果、設定アナログ信号Ａｓｏｕｔのばらつきは小さくなる。 Therefore, since the second consumption current I2 increases, the ratio of the variation of the first consumption current I1 in the ladder D / A conversion circuit 50 to the addition consumption current Ia is the ladder D / A conversion circuit 50 and the output voltage setting circuit 12. The additional consumption current Ia becomes smaller as it becomes larger. As a result, the variation in the set analog signal Asout is reduced.

ここで、入力される設定コード「００００」〜設定コード「１１１１」に対するラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａ（＝Ｉ１＋Ｉ２）は、設定コードが大きくなるほど小さくなっている。図３は設定コード「００００」〜設定コード「１１１１」に対するラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの近似線Ｋ１を示す。図３に示すように、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａは、設定コード「００００」から順番に設定コード「１１１１」まで上げていくと、近似線Ｋ１は下降傾斜になっていてその傾斜の分、加算消費電流Ｉａのばらつきが大きくなっている。 Here, the additional consumption current Ia (= I1 + I2) of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 with respect to the input setting codes “0000” to “1111” becomes smaller as the setting code becomes larger. Yes. FIG. 3 shows an approximate line K1 of the additional consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 for the setting codes “0000” to “1111”. As shown in FIG. 3, when the addition consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 is increased from the setting code “0000” to the setting code “1111” in order, the approximate line K1 is The slope is a downward slope, and the variation in the additional consumption current Ia increases by the slope.

即ち、出力電圧設定回路１２は、第１及び第２抵抗部２１，２２の抵抗値を設定することで、駆動回路１３（アンプ回路１４のプラス入力端子）に入力されるべき入力電圧範囲に設定アナログ信号Ａｓｏｕｔの電圧範囲を合せている。つまり、出力電圧設定回路１２は、設定コード「００００」〜設定コード「１１１１」に対応した設定アナログ信号Ａｓｏｕｔを、駆動回路１３（アンプ回路１４）の入力電圧範囲に合せ、駆動回路１３から出力されない設定コードのアナログ信号Ａｏｕｔがないようにしている。 That is, the output voltage setting circuit 12 sets the resistance value of the first and second resistance units 21 and 22 to set the input voltage range to be input to the drive circuit 13 (plus input terminal of the amplifier circuit 14). The voltage range of the analog signal Asout is matched. That is, the output voltage setting circuit 12 matches the setting analog signal Asout corresponding to the setting code “0000” to the setting code “1111” with the input voltage range of the driving circuit 13 (amplifier circuit 14), and is not output from the driving circuit 13. There is no analog signal Aout of the setting code.

駆動回路１３は周知な回路にて構成され（特開２００５−２１７８５５号公報参照）、アンプ回路１４、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３にて構成されている。アンプ回路１４は、プラス入力端子にラダーＤ／Ａ変換回路５０の出力端子Ｔｏが接続され、設定アナログ信号Ａｓｏｕｔが入力される。アンプ回路１４は、マイナス入力端子と出力端子Ｔｏａ間に第３変換抵抗Ｒｈ３が接続されている。 The drive circuit 13 is configured by a well-known circuit (see JP 2005-217855 A), and is configured by an amplifier circuit 14 and first to third conversion resistors Rh1 to Rh3. In the amplifier circuit 14, the output terminal To of the ladder D / A conversion circuit 50 is connected to the plus input terminal, and the setting analog signal Asout is input. In the amplifier circuit 14, a third conversion resistor Rh3 is connected between the negative input terminal and the output terminal Toa.

第１変換抵抗Ｒｈ１と第２変換抵抗Ｒｈ２は直列に接続され、その直列回路の一端は電源電圧Ｖｃｃが印加され、他端は接地電位ＧＮＤに接地されている。そして、第１変換抵抗Ｒｈ１と第２変換抵抗Ｒｈ２との接続点は、アンプ回路１４のマイナス入力端子に接続されている。 The first conversion resistor Rh1 and the second conversion resistor Rh2 are connected in series. One end of the series circuit is applied with the power supply voltage Vcc, and the other end is grounded to the ground potential GND. The connection point between the first conversion resistor Rh1 and the second conversion resistor Rh2 is connected to the negative input terminal of the amplifier circuit 14.

上記の構成により、駆動回路１３は、設定アナログ信号Ａｓｏｕｔの駆動能力を上げ、かつ出力電圧設定回路１２にて電圧範囲が設定された設定アナログ信号Ａｓｏｕｔを入力して、ラダーＤ／Ａ変換回路５０単体での出力電圧範囲である接地電位ＧＮＤから電源電圧Ｖｃｃに変換して駆動アナログ信号Ａｋｏｕｔとして出力端子Ｔｏａから出力する。 With the above configuration, the drive circuit 13 increases the drive capability of the set analog signal Asout and inputs the set analog signal Asout in which the voltage range is set by the output voltage setting circuit 12, and the ladder D / A conversion circuit 50. The ground potential GND, which is a single output voltage range, is converted to the power supply voltage Vcc and output from the output terminal Toa as the drive analog signal Akout.

駆動回路１３の消費電流（以下、第３消費電流Ｉ３という）は、入力される設定コード「００００」〜設定コード「１１１１」に対応した設定アナログ信号Ａｓｏｕｔの電圧範囲において近似式を求めると、設定コードが大きいほど大きくなっている。つまり、駆動回路１３の第３消費電流Ｉ３は、入力される設定コード「００００」から順番に設定コード「１１１１」まで上げていくと設定アナログ信号Ａｓｏｕｔの電圧範囲において、第３消費電流Ｉ３が変動、即ち、上昇傾向になる。 The consumption current of the drive circuit 13 (hereinafter referred to as the third consumption current I3) is set when an approximate expression is obtained in the voltage range of the setting analog signal Asout corresponding to the input setting code “0000” to the setting code “1111”. The larger the code, the larger it is. That is, as the third consumption current I3 of the drive circuit 13 increases from the input setting code “0000” to the setting code “1111” in order, the third consumption current I3 fluctuates in the voltage range of the setting analog signal Asout. That is, it tends to rise.

ここで、駆動回路１３は、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値に応じて、入力電圧範囲の最小値Ｖｍｉｎ及び最大値Ｖｍａｘ、つまり入力電圧範囲を設定することができる。また、駆動回路１３は、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値に応じて、第３消費電流Ｉ３の最小値Ｉｍｉｎ及び最大値Ｉｍａｘ、つまり、入力される設定コード「００００」〜設定コード「１１１１」に対応した設定アナログ信号Ａｓｏｕｔの電圧範囲において、駆動回路１３の第３消費電流Ｉ３の変動率（最大値Ｉｍａｘ−最小値Ｉｍｉｎ）を設定することができる。なお、駆動回路１３の最大値Ｉｍａｘ及び最小値Ｉｍｉｎには、アンプ回路１４の消費電流分は含まれていない。 Here, the drive circuit 13 can set the minimum value Vmin and the maximum value Vmax of the input voltage range, that is, the input voltage range, according to the resistance values of the first to third conversion resistors Rh1 to Rh3. Further, the drive circuit 13 determines the minimum value Imin and the maximum value Imax of the third consumption current I3, that is, the input setting code “0000” to the setting in accordance with the resistance values of the first to third conversion resistors Rh1 to Rh3. In the voltage range of the setting analog signal Asout corresponding to the code “1111”, the variation rate (maximum value Imax−minimum value Imin) of the third consumption current I3 of the drive circuit 13 can be set. Note that the maximum value Imax and the minimum value Imin of the drive circuit 13 do not include the current consumption of the amplifier circuit 14.

入力電圧範囲の最小値Ｖｍｉｎは、
Ｖｍｉｎ＝（Ｒ２／／Ｒ３）／｛Ｒ１＋（Ｒ２／／Ｒ３）｝
入力電圧範囲の最大値Ｖｍａｘは、
Ｖｍａｘ＝Ｒ２／｛（Ｒ１／／Ｒ３）＋Ｒ２｝
第３消費電流Ｉ３の変動率（Ｉ＝ｍａｘ−Ｉｍｉｎ）は、
Ｉｍａｘ−Ｉｍｉｎ＝Ｖｃｃ／（Ｒ２×Ｇａｉｎ）
Ｇａｉｎ＝｛（Ｒ１／／Ｒ２）＋Ｒ３｝／（Ｒ１／／Ｒ２）
になっている。 The minimum value Vmin of the input voltage range is
Vmin = (R2 // R3) / {R1 + (R2 // R3)}
The maximum value Vmax of the input voltage range is
Vmax = R2 / {(R1 // R3) + R2}
The variation rate (I = max−Imin) of the third consumption current I3 is
Imax−Imin = Vcc / (R2 × Gain)
Gain = {(R1 // R2) + R3} / (R1 // R2)
It has become.

なお、「Ｒ１」〜「Ｒ３」は第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値、「Ｖｃｃ」は電源電圧Ｖｃｃの電圧値、「／／」は、並列接続を示している。
上記の第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値は、図２に示す通り以下のステップ３０〜ステップ３８の処理を行うことにより設定されている。 “R1” to “R3” indicate resistance values of the first to third conversion resistors Rh1 to Rh3, “Vcc” indicates a voltage value of the power supply voltage Vcc, and “//” indicates parallel connection.
The resistance values of the first to third conversion resistors Rh1 to Rh3 are set by performing the following steps 30 to 38 as shown in FIG.

まず、ステップ３０（駆動回路１３の入出力電圧を設定）において、入出力電圧設定に合わせて第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３を算出する。これ以降の各ステップでは、この入出力電圧設定を維持するように抵抗値を検討する。 First, in step 30 (setting the input / output voltage of the drive circuit 13), the first to third conversion resistors Rh1 to Rh3 are calculated in accordance with the input / output voltage setting. In each subsequent step, the resistance value is examined so as to maintain this input / output voltage setting.

次に、ステップ３１（加算消費電流Ｉａについて計算）において、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａについて算出を行う。
ステップ３２（加算消費電流Ｉａの変動率測定）において、ステップ３１において得られた結果からラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの最大値及び最小値の差電流を測定する。図３に、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａについてシミュレーションを行った結果を示す。本実施形態では、コード０〜１５（設定コード「００００」〜設定コード「１１１１」）に対するラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの近似線Ｋ１は、最大値と最小値の差電流が１０ｕＡになっている。 Next, in step 31 (calculation of the additional consumption current Ia), the addition consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 is calculated.
In step 32 (measurement of fluctuation rate of the additional consumption current Ia), the difference current between the maximum value and the minimum value of the addition consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 is calculated from the result obtained in step 31. taking measurement. FIG. 3 shows the result of simulation of the additional consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12. In the present embodiment, the approximate line K1 of the added consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 for the codes 0 to 15 (setting code “0000” to setting code “1111”) is the maximum value. The minimum difference current is 10 uA.

ステップ３３（変換抵抗の算出）において、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの最大値及び最小値の差電流値と、駆動回路１３の第３消費電流Ｉ３の最大値及び最小値の差電流値とが等しくなるように第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値を上記の計算式から算出する。本実施形態では、コード「０」〜「１５」（設定コード「００００」〜設定コード「１１１１」）における駆動回路１３の第３消費電流Ｉ３の最大値と最小値の差電流値が１０ｕＡになるように、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３を算出する。 In step 33 (calculation of conversion resistance), the difference current value between the maximum value and the minimum value of the additional consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 and the third consumption current I3 of the drive circuit 13 are calculated. The resistance values of the first to third conversion resistors Rh1 to Rh3 are calculated from the above formula so that the difference current value between the maximum value and the minimum value becomes equal. In the present embodiment, the difference current value between the maximum value and the minimum value of the third current consumption I3 of the drive circuit 13 in the codes “0” to “15” (setting code “0000” to setting code “1111”) is 10 uA. Thus, the first to third conversion resistors Rh1 to Rh3 are calculated.

ステップ３４（Ｄ／Ａ変換器１０の消費電流（以下、総消費電流Ｉｔという）について算出）において、ステップ３３において算出した第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値をＤ／Ａ変換器１０のシミュレーション回路に反映して、Ｄ／Ａ変換器１０の総消費電流Ｉｔについて算出を行う。 In step 34 (calculated for the consumption current of the D / A converter 10 (hereinafter referred to as the total consumption current It)), the resistance values of the first to third conversion resistors Rh1 to Rh3 calculated in step 33 are used as the D / A converter. The total consumption current It of the D / A converter 10 is calculated by reflecting on the 10 simulation circuits.

ステップ３５（総消費電流Ｉｔの変動率測定）において、ステップ３４において得られた算出結果からＤ／Ａ変換器１０の総消費電流Ｉｔの最大値及び最小値の差電流値を測定する。上記のように、駆動回路１３の第３消費電流Ｉ３の最大値及び最小値を第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３から算出する計算式中の駆動回路１３の第３消費電流Ｉ３には、アンプ回路１４の消費電流を含んでいない。 In step 35 (measurement of fluctuation rate of total consumption current It), the difference current value between the maximum value and the minimum value of the total consumption current It of the D / A converter 10 is measured from the calculation result obtained in step 34. As described above, the third consumption current I3 of the drive circuit 13 in the calculation formula for calculating the maximum value and the minimum value of the third consumption current I3 of the drive circuit 13 from the first to third conversion resistors Rh1 to Rh3 includes: The consumption current of the amplifier circuit 14 is not included.

このため、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの最大値及び最小値の差電流値と、駆動回路１３の第３消費電流Ｉ３の最大値及び最小値の差電流値とが等しくならずに第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値の補正が必要となる。 Therefore, the difference between the maximum current value and the minimum current value of the addition current consumption Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 and the maximum value and the minimum value of the third current consumption I3 of the drive circuit 13. The resistance values of the first to third conversion resistors Rh1 to Rh3 need to be corrected without being equal to the current value.

つまり、再度、ラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａの最大値及び最小値の差電流値と、駆動回路１３の第３消費電流Ｉ３の最大値及び最小値の差電流値とが等しくなるように、ステップ３３において算出した第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３を補正する必要がある。 That is, again, the difference between the maximum value and the minimum value of the additional consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12, and the maximum value and the minimum value of the third consumption current I3 of the drive circuit 13. It is necessary to correct the first to third conversion resistors Rh1 to Rh3 calculated in step 33 so that the difference current value becomes equal.

図４に、Ｄ／Ａ変換器１０の総消費電流Ｉｔについてシミュレーションを行った結果を示す。本実施形態では、コード「０」〜「１５」におけるＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ２は、最大値と最小値の差電流値が５ｕＡになっている。 FIG. 4 shows the result of simulation for the total current consumption It of the D / A converter 10. In the present embodiment, the approximate line K2 of the total consumption current It of the D / A converter 10 in the codes “0” to “15” has a difference current value of 5 uA between the maximum value and the minimum value.

ステップ３６（変換抵抗補正）において、ステップ３５において測定したＤ／Ａ変換器１０の総消費電流Ｉｔの最大値及び最小値の差電流値が無くなるように、ステップ３３において算出した第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３に、ステップ３５において求めたコード「０」〜「１５」（設定コード「００００」〜設定コード「１１１１」）におけるＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ２についての最大値と最小値の差電流値を考慮して再算出する。本実施形態では、駆動回路１３の第３消費電流Ｉ３の最大値及び最小値の差電流値に、さらに、５ｕＡを加えて計算式から算出して、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値はそれぞれ１８ｋΩ、３６ｋΩ、３６ｋΩとなっている。 In step 36 (conversion resistance correction), the first to third values calculated in step 33 so that the difference between the maximum value and the minimum value of the total consumption current It of the D / A converter 10 measured in step 35 is eliminated. For the conversion resistors Rh1 to Rh3, an approximate line K2 of the total current consumption It of the D / A converter 10 in the codes “0” to “15” (setting code “0000” to setting code “1111”) obtained in step 35. Recalculation taking into account the difference current value between the maximum and minimum values. In this embodiment, 5 uA is further added to the difference current value between the maximum value and the minimum value of the third consumption current I3 of the drive circuit 13 to calculate from the calculation formula, and the first to third conversion resistors Rh1 to Rh3. The resistance values are 18 kΩ, 36 kΩ, and 36 kΩ, respectively.

ステップ３７（Ｄ／Ａ変換器１０の総消費電流Ｉｔについて算出）において、ステップ３６において再算出した第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値をＤ／Ａ変換器１０の回路に反映して、Ｄ／Ａ変換器１０の総消費電流Ｉｔについて算出を行う。 In step 37 (calculated for the total current consumption It of the D / A converter 10), the resistance values of the first to third conversion resistors Rh1 to Rh3 recalculated in step 36 are reflected in the circuit of the D / A converter 10. Thus, the total consumption current It of the D / A converter 10 is calculated.

ステップ３８（総消費電流Ｉｔに変動率があるか？）において、ステップ３７において得られた算出結果からＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ３を求めて、近似線Ｋ３に傾斜があるか否かを判定する。そして、Ｄ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ３に傾き（変動率）がある場合（ステップ３８でＹＥＳ）、ステップ３６に移行する。つまり、ステップ３６〜ステップ３８までの処理を再度行うことで、設定コード「００００」〜設定コード「１１１１」におけるＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ３に傾斜がなくなる。反対に、設定コード「００００」〜設定コード「１１１１」におけるＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ３に傾き（変動率）がない場合（ステップ３８でＮＯ）、第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の設定を終了する。図５に、Ｄ／Ａ変換器１０の総消費電流Ｉｔについてシミュレーションを行った結果を示す。本実施形態では、コード０〜１５（設定コード「００００」〜設定コード「１１１１」）におけるＤ／Ａ変換器１０の総消費電流Ｉｔの近似線Ｋ３は、最大値と最小値の差電流が０ｕＡになり、傾き（変動率）がなくなっている。 In step 38 (whether there is a variation rate in the total consumption current It?), An approximate line K3 of the total consumption current It of the D / A converter 10 is obtained from the calculation result obtained in step 37, and the approximate line K3 is inclined. It is determined whether or not there is. If the approximate line K3 of the total consumption current It of the D / A converter 10 has a slope (variation rate) (YES in step 38), the process proceeds to step 36. That is, by performing the processing from step 36 to step 38 again, there is no inclination in the approximate line K3 of the total consumption current It of the D / A converter 10 in the setting code “0000” to the setting code “1111”. On the contrary, when there is no slope (variation rate) in the approximate line K3 of the total consumption current It of the D / A converter 10 in the setting code “0000” to the setting code “1111” (NO in step 38), the first to first The setting of the three conversion resistors Rh1 to Rh3 is completed. FIG. 5 shows the result of simulation for the total current consumption It of the D / A converter 10. In the present embodiment, the approximate line K3 of the total current consumption It of the D / A converter 10 in the codes 0 to 15 (setting code “0000” to setting code “1111”) has a difference current of 0 uA between the maximum value and the minimum value. And the slope (rate of change) disappears.

このとき、入力電圧範囲の最小値Ｖｍｉｎは０．５０Ｖになり、入力電圧範囲の最大値Ｖｍａｘは０．７５Ｖになっている。つまり、駆動回路１３の入力電圧範囲が設定アナログ信号Ａｓｏｕｔの電圧範囲と合うように第１〜第３変換抵抗Ｒｈ１〜Ｒｈ３の抵抗値を設定されている。 At this time, the minimum value Vmin of the input voltage range is 0.50V, and the maximum value Vmax of the input voltage range is 0.75V. That is, the resistance values of the first to third conversion resistors Rh1 to Rh3 are set so that the input voltage range of the drive circuit 13 matches the voltage range of the set analog signal Asout.

これにより、Ｄ／Ａ変換器１０の総消費電流Ｉｔは、入力される設定コード「００００」〜設定コード「１１１１」の全範囲において、ほぼ一定になってばらつきが小さくなっている。 As a result, the total current consumption It of the D / A converter 10 is substantially constant and has a small variation in the entire range of the input setting code “0000” to setting code “1111”.

即ち、ラダーＤ／Ａ変換回路５０は、設定コードに応じてアナログ信号Ａｏｕｔを出力する。出力電圧設定回路１２は、ラダーＤ／Ａ変換回路５０の出力電圧を駆動回路１３の入力電圧範囲に設定して設定アナログ信号Ａｓｏｕｔとして出力している。駆動回路１３は、出力電圧設定回路１２から入力した設定アナログ信号Ａｓｏｕｔの駆動能力を上げて、かつ接地電位ＧＮＤから電源電圧Ｖｃｃの電圧範囲に変換して駆動アナログ信号Ａｋｏｕｔとして出力している。 That is, the ladder D / A conversion circuit 50 outputs the analog signal Aout according to the setting code. The output voltage setting circuit 12 sets the output voltage of the ladder D / A conversion circuit 50 within the input voltage range of the drive circuit 13 and outputs the set analog signal Asout. The drive circuit 13 increases the drive capability of the set analog signal Asout input from the output voltage setting circuit 12, converts the ground potential GND into the voltage range of the power supply voltage Vcc, and outputs the drive analog signal Akout.

上記のＤ／Ａ変換器１０及びラダーＤ／Ａ変換回路５０の配線抵抗を考慮した場合の総消費電流Ｉｔ及び第１消費電流Ｉ１と駆動アナログ信号Ａｋｏｕｔについてシミュレーションを行った結果を図６（ａ）〜図７（ｂ）に示す。なお、シミュレーション条件として、電源電圧Ｖｃｃ＝１．０Ｖ、第１〜第１３ラダー抵抗Ｒｄ１〜Ｒｄ１３の抵抗値は全て２５ｋΩである。そして、Ｄ／Ａ変換器１０及びラダーＤ／Ａ変換回路５０と電源ラインＬ１との間の配線抵抗、Ｄ／Ａ変換器１０及びラダーＤ／Ａ変換回路５０とＧＮＤラインＬ２との間の配線抵抗は２５Ωである。 FIG. 6A shows the result of simulation of the total consumption current It, the first consumption current I1, and the drive analog signal Akout when the wiring resistance of the D / A converter 10 and the ladder D / A conversion circuit 50 is taken into consideration. ) To FIG. 7B. As simulation conditions, the power supply voltage Vcc = 1.0 V and the resistance values of the first to thirteenth ladder resistors Rd1 to Rd13 are all 25 kΩ. The wiring resistance between the D / A converter 10 and the ladder D / A conversion circuit 50 and the power supply line L1, and the wiring between the D / A converter 10 and the ladder D / A conversion circuit 50 and the GND line L2. The resistance is 25Ω.

図６（ａ）は、コード「０」〜コード「１５」（設定コード「００００」〜設定コード「１１１１」）に対するＤ／Ａ変換器１０の総消費電流Ｉｔを示し、図６（ｂ）は、コード「０」〜コード「１５」（設定コード「００００」〜設定コード「１１１１」）に対するラダーＤ／Ａ変換回路５０単体での第１消費電流Ｉ１を示している。Ｄ／Ａ変換器１０の総消費電流Ｉｔの最大値及び最小値の差電流値が、ラダーＤ／Ａ変換回路５０の最大値及び最小値の差電流値より小さくなっていることがわかる。 6A shows the total current consumption It of the D / A converter 10 with respect to code “0” to code “15” (setting code “0000” to setting code “1111”), and FIG. , The first consumption current I1 of the ladder D / A conversion circuit 50 alone with respect to the codes “0” to “15” (setting code “0000” to setting code “1111”). It can be seen that the difference current value between the maximum value and the minimum value of the total consumption current It of the D / A converter 10 is smaller than the difference current value between the maximum value and the minimum value of the ladder D / A conversion circuit 50.

図７（ａ）コード「０」〜コード「１５」（設定コード「００００」〜設定コード「１１１１」）に対するＤ／Ａ変換器１０の駆動アナログ信号Ａｋｏｕｔのコード間の出力電圧変動量を示し、図７（ｂ）は、コード「０」〜コード「１５」（設定コード「００００」〜設定コード「１１１１」）に対するラダーＤ／Ａ変換回路５０単体でのアナログ信号Ａｏｕｔのコード間の出力電圧変動量を示している。Ｄ／Ａ変換器１０の駆動アナログ信号Ａｋｏｕｔのコード間変動量の最大値及び最小値の差電圧値が、ラダーＤ／Ａ変換回路５０のアナログ信号Ａｏｕｔでの最大値及び最小値の差電圧値より小さくなっていることがわかる。 FIG. 7A shows the output voltage fluctuation amount between the codes of the drive analog signal Akout of the D / A converter 10 with respect to the codes “0” to “15” (setting code “0000” to setting code “1111”), FIG. 7B shows the output voltage fluctuation between the codes of the analog signal Aout in the ladder D / A conversion circuit 50 alone with respect to the codes “0” to “15” (setting code “0000” to setting code “1111”). Indicates the amount. The difference voltage value between the maximum value and the minimum value of the inter-code fluctuation amount of the drive analog signal Akout of the D / A converter 10 is the difference voltage value between the maximum value and the minimum value of the analog signal Aout of the ladder D / A conversion circuit 50. It can be seen that it is smaller.

従って、上記のシミュレーションの結果より、Ｄ／Ａ変換器１０は、総消費電流Ｉｔのばらつきが抑えられるため、駆動アナログ信号Ａｋｏｕｔのばらつきが小さくなり、デジタル信号からアナログ信号への変換精度が向上していることがわかる。 Therefore, from the result of the above simulation, the D / A converter 10 can suppress the variation in the total current consumption It, so that the variation in the drive analog signal Akout is reduced, and the conversion accuracy from the digital signal to the analog signal is improved. You can see that

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）Ｄ／Ａ変換器１０は、ラダーＤ／Ａ変換回路５０の抵抗値より、抵抗値が大きく設定コードにより第２消費電流Ｉ２がばらつかない出力電圧設定回路１２を備えたことで、設定コードによる総消費電流Ｉｔのばらつきを小さくすることができる。
（２）Ｄ／Ａ変換器１０は、入力される設定コード「００００」〜設定コード「１１１１」におけるラダーＤ／Ａ変換回路５０及び出力電圧設定回路１２の加算消費電流Ｉａのばらつき（変動率）を、駆動回路１３の第３消費電流Ｉ３のばらつき（変動率）で相殺している。これにより、Ｄ／Ａ変換器１０は、入力される設定コード「００００」〜設定コード「１１１１」の全範囲において総消費電流Ｉｔのばらつきを小さくして、駆動アナログ信号Ａｋｏｕｔのばらつき（変動率）を小さくすることができる。従って、Ｄ／Ａ変換器１０は、デジタル信号Ｄ０〜Ｄ３から駆動アナログ信号Ａｋｏｕｔへの変換精度を向上することができる。 As described above, according to the present embodiment, the following effects can be obtained.
(1) The D / A converter 10 includes the output voltage setting circuit 12 that has a resistance value larger than the resistance value of the ladder D / A conversion circuit 50 and does not vary the second consumption current I2 due to the setting code. Variations in the total current consumption It due to the setting code can be reduced.
(2) The D / A converter 10 has a variation (variation rate) in the added consumption current Ia of the ladder D / A conversion circuit 50 and the output voltage setting circuit 12 in the input setting codes “0000” to “1111”. Is offset by the variation (variation rate) in the third consumption current I3 of the drive circuit 13. Thereby, the D / A converter 10 reduces the variation of the total consumption current It in the entire range of the setting code “0000” to the setting code “1111” to be input, and the variation (variation rate) of the drive analog signal Akout. Can be reduced. Therefore, the D / A converter 10 can improve the conversion accuracy from the digital signals D0 to D3 to the drive analog signal Akout.

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態では、出力電圧設定回路１２は、第１抵抗部２１と第２抵抗部２２がそれぞれ８本の抵抗素子と４本の抵抗素子にて構成されている。これに限らず、所定の抵抗値にすることができれば何本の抵抗素子にて構成しても良く、どのような回路構成にしてもよい。 In addition, you may implement the said embodiment in the following aspects.
In the above embodiment, in the output voltage setting circuit 12, the first resistor portion 21 and the second resistor portion 22 are each configured by eight resistor elements and four resistor elements. The present invention is not limited to this, and any number of resistance elements may be used as long as a predetermined resistance value can be obtained, and any circuit configuration may be used.

・上記実施形態では、設定アナログ信号Ａｓｏｕｔの電圧範囲は、０．５Ｖから０．７５Ｖに設定されていた。これに限らず、設定アナログ信号Ａｓｏｕｔの電圧範囲は、駆動回路１３が動作するための電圧範囲であればよい。 In the above embodiment, the voltage range of the setting analog signal Asout is set from 0.5V to 0.75V. The voltage range of the setting analog signal Asout is not limited to this, and may be a voltage range for the drive circuit 13 to operate.

Ｄ／Ａ変換器の電気ブロック回路図である。It is an electric block circuit diagram of a D / A converter. 駆動回路が備える抵抗の設定処理を示すフローチャートである。It is a flowchart which shows the setting process of the resistance with which a drive circuit is provided. シミュレーションの結果を示す説明図である。It is explanatory drawing which shows the result of simulation. シミュレーションの結果を示す説明図である。It is explanatory drawing which shows the result of simulation. シミュレーションの結果を示す説明図である。It is explanatory drawing which shows the result of simulation. （ａ）、（ｂ）はシミュレーションの結果を示す説明図である。(A), (b) is explanatory drawing which shows the result of simulation. （ａ）、（ｂ）はシミュレーションの結果を示す説明図である。(A), (b) is explanatory drawing which shows the result of simulation. 従来のラダーＤ／Ａ変換回路の電気回路図である。It is an electric circuit diagram of a conventional ladder D / A conversion circuit. ラダーＤ／Ａ変換回路の動作説明図である。It is operation | movement explanatory drawing of a ladder D / A conversion circuit.

Explanation of symbols

１０Ｄ／Ａ変換器
１２出力電圧設定回路
１３駆動回路
１４アンプ回路
５０Ｄ／Ａ変換回路
Ｄ０〜Ｄ３デジタル信号
ＧＮＤ第２電圧
Ｒｈ１〜Ｒｈ３第１〜第３抵抗
Ｔｏ出力端子
Ｖｃｃ第１電圧 DESCRIPTION OF SYMBOLS 10 D / A converter 12 Output voltage setting circuit 13 Drive circuit 14 Amplifier circuit 50 D / A conversion circuit D0-D3 Digital signal GND 2nd voltage Rh1-Rh3 1st-3rd resistance To Output terminal Vcc 1st voltage

Claims

A D / A conversion circuit for converting a digital signal into an analog signal, a first resistor portion interposed between the output terminal of the D / A conversion circuit and the first voltage, and between the output terminal and the second voltage And an output voltage setting circuit configured by interposing a second resistor portion, and a D / A converter whose current consumption varies according to an input digital signal,
A D / A converter comprising a D / A converter circuit for the input digital signal and a drive circuit having a consumption current having a change opposite to a change in the consumption current of the output voltage setting circuit. .

The D / A converter according to claim 1, wherein
The fluctuation rate of the consumption current of the D / A conversion circuit and the output voltage setting circuit with respect to the input digital signal is a first fluctuation rate in which the consumption current decreases as the value of the digital signal increases.
The D / A converter characterized in that the fluctuation rate of the consumption current of the drive circuit in the input digital signal is a second fluctuation rate that increases as the value of the digital signal increases.

The D / A converter according to claim 2,
The first variation rate and the second variation rate are:
A D / A converter characterized in that the absolute values are set equal.

The D / A converter in any one of Claims 1-3 WHEREIN:
The drive circuit includes an amplifier circuit to which an output signal of the D / A conversion circuit is input,
A first resistor is interposed between the negative input terminal of the amplifier circuit and the first voltage, a second resistor is interposed between the negative input terminal of the amplifier circuit and the second voltage, and a third resistor is the amplifier. A D / A converter characterized by being interposed between a negative input terminal and an output terminal of a circuit.

The D / A converter according to claim 4,
The drive circuit is
A D / A converter characterized by setting an input voltage range and a minimum value and a maximum value of current consumption in the input voltage range based on resistance values of the first to third resistors.