JP2010153464A

JP2010153464A - Semiconductor device and method of manufacturing the same

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Publication number: JP2010153464A
Application number: JP2008327627A
Authority: JP
Inventors: Takashi Katsuno; 高志勝野; Yukihiko Watanabe; 行彦渡辺; Takeo Yamamoto; 武雄山本; Takeshi Endo; 剛遠藤; Hirokazu Fujiwara; 広和藤原; Masaki Konishi; 正樹小西
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2010-07-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology capable of preventing the propagation of basal plane dislocation from a semiconductor layer having the basal plane dislocation to a crystally grown semiconductor layer without performing etching treatment. <P>SOLUTION: A method includes: a specifying step of specifying the position 8 of the basal plane dislocation 6 on the surface 2a of the semiconductor layer 2; a crystal re-array step of re-arraying crystals at the position 8 specified in the specifying step; and a crystal growth step of crystally growing the semiconductor layer from the surface 2a after the crystal re-array step. By the method, the basal plane dislocation 6 is not propagated to the crystally grown semiconductor layer. Since the basal plane dislocation 6 is not propagated to the crystally grown semiconductor layer, a leakage current is suppressed. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置と半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

第１半導体層の表面から第２半導体層を結晶成長させることによって、複数の半導体層を有する半導体装置を製造する手法が広く採用されている。第１半導体層の内部に基底面内転位（ＢＰＤ：ＢａｓａｌＰｌａｎｅＤｉｓｌｏｃａｔｉｏｎ）が形成されることがある。このような第１半導体層の表面から第２半導体層を結晶成長させると、第２半導体層にも基底面内転位が伝播する。即ち、第１半導体層の内部から第２半導体層の内部まで基底面内転位が連続して伸びることになる。この第１半導体層と第２半導体層に存在する基底面内転位そのものが、リーク電流を増加させる。 A method of manufacturing a semiconductor device having a plurality of semiconductor layers by growing a second semiconductor layer from the surface of the first semiconductor layer is widely adopted. A basal plane dislocation (BPD: Basal Plane Dislocation) may be formed inside the first semiconductor layer. When the second semiconductor layer is crystal-grown from the surface of the first semiconductor layer, dislocations in the basal plane propagate to the second semiconductor layer. That is, dislocations in the basal plane continuously extend from the inside of the first semiconductor layer to the inside of the second semiconductor layer. The basal plane dislocations themselves existing in the first semiconductor layer and the second semiconductor layer increase the leakage current.

非特許文献１には、基底面内転位が存在する第１半導体層の表面をエッチング処理することで、第１半導体層の上記の表面から結晶成長された第２半導体層に基底面内転位が伝播することを防止する技術が開示されている。 In Non-Patent Document 1, the surface of the first semiconductor layer in which basal plane dislocations exist is etched, so that basal plane dislocations are generated in the second semiconductor layer crystal-grown from the surface of the first semiconductor layer. Techniques for preventing propagation are disclosed.

ジャン（Ｚ．Ｚｈａｎｇ）他１名、「Ｂａｓａｌｐｌａｎｅｄｉｓｌｏｃａｔｉｏｎ−ｆｒｅｅｅｐｉｔａｘｙｏｆｓｉｌｉｃｏｎｃａｒｂｉｄｅ」、ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒｓ８７，１５１９１３、２００５年Z. Zhang et al., "Basal plane dislocation-free epitaxy of silicon carbid", Applied Physics Letters 87, 151913, 2005.

上記の従来技術では、エッチング液に由来する異物が第２半導体層に混入する可能性がある。これを防ぐためには、第２半導体層を結晶成長させる前に、エッチング処理後の第１半導体層を入念に洗浄する必要があり、手間がかかる。 In the above prior art, there is a possibility that foreign matters derived from the etching solution may be mixed into the second semiconductor layer. In order to prevent this, it is necessary to carefully clean the first semiconductor layer after the etching process before crystal growth of the second semiconductor layer, which is troublesome.

本明細書では、エッチング処理を行わなくても、基底面内転位を有する第１半導体層から結晶成長された第２半導体層に基底面内転位が伝播することを防止することができる技術を提供する。 The present specification provides a technique capable of preventing propagation of dislocations in the basal plane from the first semiconductor layer having dislocations in the basal plane to the second semiconductor layer crystal-grown without performing an etching process. To do.

本発明者らは、第１半導体層の表面の基底面内転位部分において結晶の再配列を行うと、その表面から結晶成長された第２半導体層に基底面内転位が伝播しないことを見出した。本発明は、このような知見に鑑みて創作されたものであり、以下の構成を備える。即ち、本発明の半導体装置の製造方法は、第１半導体層の表面における基底面内転位の位置を特定する特定工程と、特定工程で特定された上記の位置において結晶の再配列を行う結晶再配列工程と、結晶再配列工程の後に上記の表面から第２半導体層を結晶成長させる結晶成長工程とを備える。この方法では、第１半導体層の表面の基底面内転位部分において結晶の再配列が行なわれる。その後に第１半導体層の表面から第２半導体層を結晶成長させても、第２半導体層には基底面内転位が伝播しない。エッチング処理を行わなくても、基底面内転位を有する第１半導体層から結晶成長された第２半導体層に基底面内転位が伝播することを防止することができる。 The present inventors have found that when rearrangement of crystals is performed in the basal plane dislocation portion on the surface of the first semiconductor layer, dislocations in the basal plane do not propagate to the second semiconductor layer crystal-grown from the surface. . The present invention was created in view of such knowledge, and has the following configuration. That is, the method for manufacturing a semiconductor device of the present invention includes a specifying step for specifying the position of dislocations in the basal plane on the surface of the first semiconductor layer, and a crystal realignment for rearranging crystals at the above-mentioned positions specified in the specifying step. An alignment step; and a crystal growth step for crystal growth of the second semiconductor layer from the surface after the crystal rearrangement step. In this method, crystals are rearranged at dislocations in the basal plane on the surface of the first semiconductor layer. Thereafter, even if the second semiconductor layer is crystal-grown from the surface of the first semiconductor layer, dislocations in the basal plane do not propagate to the second semiconductor layer. Even if the etching process is not performed, it is possible to prevent the dislocations in the basal plane from propagating from the first semiconductor layer having dislocations in the basal plane to the second semiconductor layer crystal-grown.

なお、上記の方法は、第２半導体層にいずれの種類の転位も存在しなくなることを保証するものではない。例えば、第１半導体層の表面における結晶の再配列が行われた部分から、基底面内転位以外の転位が第２半導体層に伸びていく可能性がある。本発明者らの研究によって、貫通転位（ＴＤ：ＴｈｒｅａｄｉｎｇＤｉｓｌｏｃａｔｉｏｎ）が第２半導体層に伸びていく可能性があることが確認されている。ただし、基底面内転位と比べると、貫通転位は電流がリークしにくい。仮に、第２半導体層に貫通転位が形成されても、リーク電流の少ない半導体装置を実現することができる。 Note that the above method does not guarantee that any kind of dislocation does not exist in the second semiconductor layer. For example, dislocations other than basal plane dislocations may extend to the second semiconductor layer from the portion where the crystal rearrangement is performed on the surface of the first semiconductor layer. According to the study by the present inventors, it is confirmed that threading dislocation (TD) may extend to the second semiconductor layer. However, compared to dislocations in the basal plane, threading dislocations are less likely to leak current. Even if threading dislocations are formed in the second semiconductor layer, a semiconductor device with little leakage current can be realized.

なお、本発明の技術思想は、次の半導体装置として表現することもできる。即ち、本発明の半導体装置は、基底面内転位を有する第１半導体層を備えている。第１半導体層の表面における上記の基底面内転位に連続する領域は、上記の基底面内転位と異なる結晶構造を有している。この半導体装置を利用すると、第１半導体層の上記の表面から第２半導体層を結晶成長させても、第２半導体層に基底面内転位が伝播しない。基底面内転位が伝播するのを防止するためにエッチング処理を行わなくても、リーク電流の少ない半導体装置を実現することができる。 The technical idea of the present invention can also be expressed as the following semiconductor device. That is, the semiconductor device of the present invention includes the first semiconductor layer having dislocations in the basal plane. A region continuous with the above basal plane dislocations on the surface of the first semiconductor layer has a crystal structure different from the above basal plane dislocations. When this semiconductor device is used, even if the second semiconductor layer is crystal-grown from the surface of the first semiconductor layer, dislocations in the basal plane do not propagate to the second semiconductor layer. A semiconductor device with little leakage current can be realized without performing etching treatment to prevent dislocation within the basal plane from propagating.

本発明によると、エッチング処理を行わなくても、基底面内転位を有する第１半導体層から結晶成長された第２半導体層に基底面内転位が伝播することを防止することができる。 According to the present invention, it is possible to prevent dislocations in the basal plane from propagating from the first semiconductor layer having dislocations in the basal plane to the second semiconductor layer crystal-grown without performing an etching process.

下記の実施例に記載されている技術の一部を以下に例示する。
（特徴１）上記の特定工程では、フォトルミネッセンスを利用して第１半導体層の前記表面から基底面内転位の位置を特定してもよい。
（特徴２）上記の結晶再配列工程は、特定工程で特定された前記位置にレーザを照射することによって実行されてもよい。
（特徴３）半導体層の材料は、炭化珪素、珪素、窒化ガリウム、砒化ガリウムを使用してもよい。 Some of the techniques described in the examples below are illustrated below.
(Characteristic 1) In said specific process, you may specify the position of the dislocation | rearrangement in a basal plane from the said surface of a 1st semiconductor layer using photoluminescence.
(Feature 2) The crystal rearrangement step may be performed by irradiating a laser at the position specified in the specification step.
(Feature 3) The material of the semiconductor layer may be silicon carbide, silicon, gallium nitride, or gallium arsenide.

（第１実施例）
図面を参照して、本実施例の半導体装置の製造方法を説明する。図１〜図４は、本実施例の半導体装置の製造方法の各工程を順に示すものである。まず、半導体層２を用意する工程を実施する。半導体層２は、炭化珪素で形成されている。半導体層２は、高不純物濃度を有するｎ型の半導体層である。高不純物濃度を有するｎ型の半導体層２は、１×１０^１８／ｃｍ^３程度のｎ型の不純物を含有する。半導体層２は、基底面内転位６（以下ではＢＰＤ６と呼ぶ）を有する。ＢＰＤ６は、半導体層２の内部から半導体層２の表面２ａまで伸びている。 (First embodiment)
With reference to the drawings, a manufacturing method of the semiconductor device of this embodiment will be described. 1 to 4 sequentially show the respective steps of the semiconductor device manufacturing method of this embodiment. First, a step of preparing the semiconductor layer 2 is performed. Semiconductor layer 2 is made of silicon carbide. The semiconductor layer 2 is an n-type semiconductor layer having a high impurity concentration. The n-type semiconductor layer 2 having a high impurity concentration contains n-type impurities of about 1 × 10 ¹⁸ / cm ³ . The semiconductor layer 2 has basal plane dislocations 6 (hereinafter referred to as BPD 6). The BPD 6 extends from the inside of the semiconductor layer 2 to the surface 2 a of the semiconductor layer 2.

次いで、フォトルミネッセンス・イメージング法により半導体層２の表面２ａでのＢＰＤ６の位置８を特定する工程を実施する。参照番号４は、フォトルミネッセンス測定装置を示す。フォトルミネッセンス測定装置４は、励起光を照射しルミネッセンスを検出する装置を備えている。フォトルミネッセンス測定装置４では、一定の励起光に対して半導体層２が発するルミネッセンスの強度分布を測定する。ＢＰＤ６は結晶構造が乱れているため、そのルミネッセンスは、正常の箇所のルミネッセンスと異なる。そのためルミネッセンスの強度分布は、半導体層２の表面２ａでの転位の分布に依存する。従って、ルミネッセンスの強度分布から半導体層２の表面２ａにおける転位６の位置８を特定することができる。例えば、ＢＰＤ６は、波長３１３ｎｍの励起光によって励起され、波長７５０ｎｍ以上のルミネッセンスを放出する。フォトルミネッセンス装置４で波長３１３ｎｍの励起光を照射し、波長７５０ｎｍ以上のルミネッセンス強度を有する位置を特定することによって、半導体層２の表面２ａでのＢＰＤ６の位置８を特定することができる。 Next, a step of specifying the position 8 of the BPD 6 on the surface 2a of the semiconductor layer 2 by a photoluminescence imaging method is performed. Reference numeral 4 indicates a photoluminescence measuring device. The photoluminescence measuring device 4 includes a device that irradiates excitation light and detects luminescence. The photoluminescence measuring device 4 measures the intensity distribution of luminescence emitted from the semiconductor layer 2 with respect to constant excitation light. Since the crystal structure of BPD 6 is disordered, the luminescence is different from the luminescence at the normal location. Therefore, the intensity distribution of luminescence depends on the distribution of dislocations on the surface 2 a of the semiconductor layer 2. Therefore, the position 8 of the dislocation 6 on the surface 2a of the semiconductor layer 2 can be specified from the intensity distribution of luminescence. For example, the BPD 6 is excited by excitation light having a wavelength of 313 nm and emits luminescence having a wavelength of 750 nm or more. The position 8 of the BPD 6 on the surface 2a of the semiconductor layer 2 can be specified by irradiating excitation light having a wavelength of 313 nm with the photoluminescence device 4 and specifying a position having a luminescence intensity of 750 nm or more.

フォトルミネッセンス測定装置４では、一定の励起光に対して半導体層２が発する様々な波長のルミネッセンスを特定波長のみ通過するフィルタを用いて検出する。ＢＰＤ６は結晶構造が乱れているため、そのルミネッセンスは、正常の箇所のルミネッセンスと異なる。そのためルミネッセンスの強度分布は、半導体層２の表面２ａでの転位の分布に依存する。
なお、フォトルミネッセンス測定装置４には、半導体層２の表面２ａにおける転位６の位置８を特定するプログラムが内蔵されていてもよい。一方において、フォトルミネッセンス測定装置４は、上記のプログラムを有していなくてもよい。この場合、フォトルミネッセンス測定装置４で得られた蛍光の強度分布からヒトが転位６の位置８を特定してもよい。 In the photoluminescence measuring device 4, luminescence of various wavelengths emitted from the semiconductor layer 2 with respect to constant excitation light is detected using a filter that passes only a specific wavelength. Since the BPD 6 has a disordered crystal structure, the luminescence is different from the luminescence at the normal location. Therefore, the intensity distribution of luminescence depends on the distribution of dislocations on the surface 2 a of the semiconductor layer 2.
The photoluminescence measuring device 4 may incorporate a program for specifying the position 8 of the dislocation 6 on the surface 2 a of the semiconductor layer 2. On the other hand, the photoluminescence measuring device 4 may not have the above program. In this case, the human may specify the position 8 of the dislocation 6 from the fluorescence intensity distribution obtained by the photoluminescence measuring device 4.

次いで、図２に示されるレーザ照射装置１０を利用して、上記の位置８にレーザ１２を照射する工程を実施する。レーザ照射装置１０は、フォトルミネッセンス・イメージング法によって特定された位置８にレーザ１２を照射する。レーザ１２の照射位置の調整は、レーザ照射装置１０が行ってもよいし、ヒトが行ってもよい。レーザ１２の照射時間は、数秒から１分間である。この結果、半導体層２の位置８の近傍における結晶構造が、ＢＰＤ６の結晶構造とは異なる結晶構造に再配列される。ＢＰＤ６の結晶構造を異なる結晶構造に再配列させることができるレーザとしては、高出力レーザが使用可能である。例えば、ＣＯ_２レーザ、ＹＡＧレーザ、エキシマレーザ、ＫｒＦレーザ等によって、ＢＰＤ６の結晶構造を異なる結晶構造に再配列させることができる。結晶の再配列の深度はレーザの侵入長で決まるが、半導体層２の位置８においてレーザ１２がわずかに侵入していれば足りる。なお、半導体層２の表面２ａにおけるＢＰＤ６の大きさは、直径数μｍ未満である。半導体層２の表面２ａにおけるレーザ１２のスポット径は、焦点深度を変えることによって変化させることができる。一般的に半導体層２の表面２ａにおけるレーザ１２のスポット径は、半導体層２の表面２ａにおけるＢＰＤ６の大きさより大きく、１０μｍ程度である。即ち、ＢＰＤ６が形成されていない半導体層２の表面２ａにおいても、結晶の再配列が行われる。正常な半導体層２の表面２ａの結晶構造が再配列されたとしても、半導体層２の特性に影響を与えることはない。 Next, using the laser irradiation apparatus 10 shown in FIG. 2, the step of irradiating the laser beam 12 to the position 8 is performed. The laser irradiation apparatus 10 irradiates the laser 12 to the position 8 specified by the photoluminescence imaging method. Adjustment of the irradiation position of the laser 12 may be performed by the laser irradiation apparatus 10 or a human. The irradiation time of the laser 12 is several seconds to 1 minute. As a result, the crystal structure in the vicinity of the position 8 of the semiconductor layer 2 is rearranged into a crystal structure different from the crystal structure of the BPD 6. As a laser that can rearrange the crystal structure of the BPD 6 into a different crystal structure, a high-power laser can be used. For example, the crystal structure of BPD 6 can be rearranged into a different crystal structure by a CO ₂ laser, a YAG laser, an excimer laser, a KrF laser, or the like. The depth of crystal rearrangement is determined by the penetration depth of the laser, but it is sufficient if the laser 12 slightly penetrates at the position 8 of the semiconductor layer 2. The size of the BPD 6 on the surface 2a of the semiconductor layer 2 is less than a few μm in diameter. The spot diameter of the laser 12 on the surface 2a of the semiconductor layer 2 can be changed by changing the depth of focus. In general, the spot diameter of the laser 12 on the surface 2 a of the semiconductor layer 2 is larger than the size of the BPD 6 on the surface 2 a of the semiconductor layer 2 and is about 10 μm. That is, crystals are rearranged also on the surface 2a of the semiconductor layer 2 where the BPD 6 is not formed. Even if the crystal structure of the surface 2a of the normal semiconductor layer 2 is rearranged, the characteristics of the semiconductor layer 2 are not affected.

次いで、図３に示されるように、半導体層２の表面２ａから半導体層１４を結晶成長される工程を実施する。半導体層１４は、炭化珪素で形成されている。半導体層１４は、低不純物濃度を有するｎ型の半導体層である。参照番号１６は、上記の位置８にレーザ１２が照射されたことによって、半導体層２の表面２ａでのＢＰＤ６の結晶構造が再配列された領域である。半導体層２の表面２ａには、ＢＰＤ６の結晶構造が存在していない。即ち、領域１６は、ＢＰＤ６の結晶構造と異なる結晶構造を有する。結晶成長された半導体層１４には貫通転位１８（以下ではＴＤ１８と呼ぶ）が存在する可能性があるが、ＢＰＤ６が伝播することはない。ＴＤ１８は、ＢＰＤ６に比べ安定した結晶構造である。領域１６において結晶の再配列が行われたために、ＢＰＤ６がより安定な結晶構造であるＴＤ１８に変換されている。半導体基板１５は、半導体層２と結晶成長された半導体層１４により構成される。参照番号２ｂは、半導体層２の結晶成長が行われていない側の表面を示す。参照番号１４ｄは、半導体層１４の表面を示す。 Next, as shown in FIG. 3, a step of crystal growth of the semiconductor layer 14 from the surface 2a of the semiconductor layer 2 is performed. Semiconductor layer 14 is formed of silicon carbide. The semiconductor layer 14 is an n-type semiconductor layer having a low impurity concentration. Reference numeral 16 is a region in which the crystal structure of the BPD 6 on the surface 2a of the semiconductor layer 2 is rearranged by irradiating the position 12 with the laser 12. The crystal structure of BPD 6 does not exist on the surface 2 a of the semiconductor layer 2. That is, the region 16 has a crystal structure different from the crystal structure of BPD6. Although there is a possibility that threading dislocations 18 (hereinafter referred to as TD18) exist in the crystal grown semiconductor layer 14, BPD 6 does not propagate. TD18 has a more stable crystal structure than BPD6. Since the rearrangement of the crystal is performed in the region 16, the BPD 6 is converted to TD18 which is a more stable crystal structure. The semiconductor substrate 15 is constituted by the semiconductor layer 2 and the semiconductor layer 14 grown by crystal. Reference numeral 2b indicates the surface of the semiconductor layer 2 on the side where no crystal growth is performed. Reference numeral 14 d indicates the surface of the semiconductor layer 14.

次いで、半導体基板１５に電極を配置する工程を実施する。図４に示されるように、オーミック電極２０が、半導体層２の表面２ｂに配置され、ショットキー電極２２が、半導体層１４の表面１４ｄに配置される。これによって、ショットキーダイオード１７が形成される。 Next, a step of arranging electrodes on the semiconductor substrate 15 is performed. As shown in FIG. 4, the ohmic electrode 20 is disposed on the surface 2 b of the semiconductor layer 2, and the Schottky electrode 22 is disposed on the surface 14 d of the semiconductor layer 14. As a result, a Schottky diode 17 is formed.

実施例の半導体装置（本実施例ではショットキーダイオード１７）の製造方法を利用すると、半導体層２の上記の領域１６がＢＰＤ６の結晶構造とは異なる結晶構造に再配列されているため、結晶成長された半導体層１４にＢＰＤ６が伝播しない。半導体層１４には、ＴＤ１８が形成される（あるいは完全結晶成長される（即ち転位が存在しない））。本実施例で製造されたショットキーダイオード１７では、ＢＰＤ６が半導体層１４に伝播していないため、リーク電流を抑えることができる。仮に本実施例で製造されたショットキーダイオード１７にＴＤ１８が形成されても、ＢＰＤ６が半導体層１４に伝播するよりはリーク電流を減少させることができる。 When the manufacturing method of the semiconductor device of the embodiment (Schottky diode 17 in this embodiment) is used, the region 16 of the semiconductor layer 2 is rearranged into a crystal structure different from the crystal structure of the BPD 6, so that the crystal growth BPD 6 does not propagate to the formed semiconductor layer 14. A TD 18 is formed in the semiconductor layer 14 (or complete crystal growth (that is, there is no dislocation)). In the Schottky diode 17 manufactured in the present embodiment, since the BPD 6 does not propagate to the semiconductor layer 14, the leakage current can be suppressed. Even if the TD 18 is formed in the Schottky diode 17 manufactured in this embodiment, the leakage current can be reduced as compared with the case where the BPD 6 propagates to the semiconductor layer 14.

（第２実施例）
第２実施例では、ｐｎダイオードを製造する。ｐｎダイオードを製造する際の半導体基板１５を製造する工程は、第１実施例と同様である。半導体基板１５を製造すると、続いて、半導体基板１５にｐ型のイオン２４を注入する工程を実施する。図５に示されるように、半導体基板１５に表面１４ｄ側からｐ型のイオン２４が注入される。ｐ型のイオン２４が注入されることによって、半導体基板２６が形成される。半導体基板２６は、半導体層２と半導体層１４ｂと半導体層１４ａにより構成される。半導体基板２６は、半導体基板１５と同一の転位を有している。半導体層１４ｂは、低不純物濃度を有するｎ型の半導体層である。半導体層１４ａは、高不純物濃度を有するｐ型の半導体層である。半導体層１４ａは、１ｘ１０^１９／ｃｍ^−３程度のｐ型の不純物を含有する。 (Second embodiment)
In the second embodiment, a pn diode is manufactured. The process of manufacturing the semiconductor substrate 15 when manufacturing the pn diode is the same as that of the first embodiment. When the semiconductor substrate 15 is manufactured, a step of implanting p-type ions 24 into the semiconductor substrate 15 is subsequently performed. As shown in FIG. 5, p-type ions 24 are implanted into the semiconductor substrate 15 from the surface 14d side. A semiconductor substrate 26 is formed by implanting p-type ions 24. The semiconductor substrate 26 includes the semiconductor layer 2, the semiconductor layer 14b, and the semiconductor layer 14a. The semiconductor substrate 26 has the same dislocation as the semiconductor substrate 15. The semiconductor layer 14b is an n-type semiconductor layer having a low impurity concentration. The semiconductor layer 14a is a p-type semiconductor layer having a high impurity concentration. The semiconductor layer 14a contains a p-type impurity of about 1 × 10 ¹⁹ / cm ⁻³ .

次いで、半導体基板２６に電極を配置する工程を実施する。図６に示されるように、一方のオーミック電極２８が半導体層２の表面２ｂに配置され、他方のオーミック電極３０が半導体層１４の表面１４ｄに配置される。これによって、ｐｎダイオード２９が形成される。 Next, a step of arranging electrodes on the semiconductor substrate 26 is performed. As shown in FIG. 6, one ohmic electrode 28 is disposed on the surface 2 b of the semiconductor layer 2, and the other ohmic electrode 30 is disposed on the surface 14 d of the semiconductor layer 14. Thereby, a pn diode 29 is formed.

本実施例の半導体装置（本実施例ではｐｎダイオード２９）の製造方法を利用すると、半導体層２の領域１６がＢＰＤ６の結晶構造とは異なる結晶構造に再配列されているため、結晶成長された半導体層１４にＢＰＤ６が伝播しない。本実施例で製造されたｐｎダイオード２９では、ＢＰＤ６が半導体層１４に伝播していないため、リーク電流を抑えることができる。 When the manufacturing method of the semiconductor device of this example (pn diode 29 in this example) is used, the region 16 of the semiconductor layer 2 is rearranged into a crystal structure different from the crystal structure of the BPD 6, so that the crystal is grown. BPD 6 does not propagate to the semiconductor layer 14. In the pn diode 29 manufactured in the present embodiment, since the BPD 6 does not propagate to the semiconductor layer 14, the leakage current can be suppressed.

（第３実施例）
第３実施例では、ＭＯＳトランジスタを製造する。ＭＯＳトランジスタを製造する際の半導体基板１５を製造する工程は、第１実施例と同様である。半導体基板１５の表面１４ｄの一部にマスクを配置し、ｐ型のイオンを注入する工程を実施する。これにより、図７に示されるように、半導体基板１５の表面１４ｄにおいて、マスクの存在しない部分はｐ型化される。これにより、半導体層１４は、低不純物濃度を有するｎ型の半導体層１４ｂと、ｐ型化された半導体層１４ｃとを有することになる。半導体層１４ｂは、低不純物濃度を有するｎ型の半導体層である。半導体層１４ｃは、高不純物濃度を有するｐ型の半導体層である。半導体層１４ｃは、１ｘ１０^１９／ｃｍ^−３程度のｐ型の不純物を含有する。 (Third embodiment)
In the third embodiment, a MOS transistor is manufactured. The process of manufacturing the semiconductor substrate 15 when manufacturing the MOS transistor is the same as in the first embodiment. A step of placing a mask on a part of the surface 14d of the semiconductor substrate 15 and implanting p-type ions is performed. As a result, as shown in FIG. 7, the portion of the surface 14 d of the semiconductor substrate 15 where the mask is not present is made p-type. As a result, the semiconductor layer 14 has an n-type semiconductor layer 14b having a low impurity concentration and a p-type semiconductor layer 14c. The semiconductor layer 14b is an n-type semiconductor layer having a low impurity concentration. The semiconductor layer 14c is a p-type semiconductor layer having a high impurity concentration. The semiconductor layer 14c contains a p-type impurity of about 1 × 10 ¹⁹ / cm ⁻³ .

次いで、マスクを除去し、そのマスクが配置されていた部分にゲート酸化膜３４を被覆する工程を実施する。上記の半導体層１４の表面１４ｄでｐ型化されていない部分が、ゲート酸化膜３４で被覆される。これによって、図７に示される半導体基板３２が形成される。なお、半導体基板３２の製造方法は、上記方法に限られない。例えば、半導体基板１５の表面１４ｄの全域を酸化させてもよい。次いで、ゲート酸化膜３４が形成されるべき領域にマスクを配置し、エッチング処理を実施してもよい。これにより、ゲート酸化膜３４が形成される。次いで、ｐ型のイオンを注入してもよい。この場合、ゲート酸化膜３４がマスクの役割を果たし、ゲート酸化膜３４が配置されていない部分のみがｐ型化される。このようにしても、半導体基板３２を製造することができる。 Next, the step of removing the mask and covering the portion where the mask is disposed with the gate oxide film 34 is performed. A portion of the surface 14 d of the semiconductor layer 14 that is not p-type is covered with a gate oxide film 34. Thereby, the semiconductor substrate 32 shown in FIG. 7 is formed. The manufacturing method of the semiconductor substrate 32 is not limited to the above method. For example, the entire surface 14d of the semiconductor substrate 15 may be oxidized. Next, a mask may be disposed in a region where the gate oxide film 34 is to be formed, and an etching process may be performed. Thereby, the gate oxide film 34 is formed. Next, p-type ions may be implanted. In this case, the gate oxide film 34 serves as a mask, and only the portion where the gate oxide film 34 is not disposed is made p-type. Even in this way, the semiconductor substrate 32 can be manufactured.

次いで、半導体基板３２に電極を配置する工程を実施する。図８に示されるように、オーミック電極３６が、半導体基板３２の表面２ｂに配置され、ゲート電極３８がゲート酸化膜３４の表面３４ｄに配置される。これによって、ＭＯＳトランジスタ３５が形成される。 Next, a step of arranging electrodes on the semiconductor substrate 32 is performed. As shown in FIG. 8, the ohmic electrode 36 is disposed on the surface 2 b of the semiconductor substrate 32, and the gate electrode 38 is disposed on the surface 34 d of the gate oxide film 34. Thereby, the MOS transistor 35 is formed.

本実施例の半導体装置（本実施例ではＭＯＳトランジスタ３５）の製造方法を利用すると、半導体層２の領域１６がＢＰＤ６の結晶構造とは異なる結晶構造に再配列されているため、結晶成長された半導体層１４にＢＰＤ６が伝播しない。本実施例で製造されたＭＯＳトランジスタ３５では、ＢＰＤ６が半導体層１４に伝播していないため、リーク電流を抑えることができる。 When the manufacturing method of the semiconductor device of this example (MOS transistor 35 in this example) is used, the region 16 of the semiconductor layer 2 is rearranged into a crystal structure different from the crystal structure of the BPD 6, so that the crystal is grown. BPD 6 does not propagate to the semiconductor layer 14. In the MOS transistor 35 manufactured in the present embodiment, since the BPD 6 does not propagate to the semiconductor layer 14, the leakage current can be suppressed.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。上記の実施例の変形例を以下に列挙する。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The modifications of the above embodiment are listed below.

（１）上記の各実施例では、ＢＰＤ６の位置を特定する手法として、フォトルミネッセンス・イメージング法を利用しているが、この手法に限られるわけではない。例えば、Ｘ線トポグラフィ、カソードルミネッセンス、エレクトロルミネッセンス等によって、ＢＰＤ６の位置を特定することができる。Ｘ線トポグラフィは、高感度で大面積検出可能であるが、測定時間が長く、装置が高額である。カソードルミネッセンスは、狭い範囲（例えば、数μｍ角）でしか測定できない。エレクトロルミネッセンスには、透明な電極を取り付ける必要がある。従って、ＢＰＤ６を検出する一番よい手法は、フォトルミネッセンス・イメージング法であると考えられる。 (1) In each of the above-described embodiments, the photoluminescence imaging method is used as a method for specifying the position of the BPD 6. However, the method is not limited to this method. For example, the position of the BPD 6 can be specified by X-ray topography, cathodoluminescence, electroluminescence, or the like. X-ray topography can detect a large area with high sensitivity, but the measurement time is long and the apparatus is expensive. Cathodoluminescence can be measured only in a narrow range (for example, several μm square). For electroluminescence, it is necessary to attach a transparent electrode. Therefore, the best method for detecting BPD6 is considered to be a photoluminescence imaging method.

（２）なお、上記の実施例において例示したフォトルミネッセンスの条件は、適宜変更することができる。 (2) Note that the photoluminescence conditions exemplified in the above embodiments can be changed as appropriate.

（３）上記の各実施例では、ＢＰＤ６の結晶構造を再配列する手法として、レーザ１２を利用しているが、この手法に限られるわけではない。半導体層２の位置８において、局所的に表面温度を上昇させることで、ＢＰＤ６の結晶構造を再配列することができる。一般に、ＳｉＣの昇華温度は２０００℃であるため、表面温度を２０００℃程度に上昇させることができればよい。短時間（パルス）でもその温度に達すれば、結晶構造の再配列が行われる。 (3) In each of the above-described embodiments, the laser 12 is used as a method for rearranging the crystal structure of the BPD 6. However, the method is not limited to this method. By increasing the surface temperature locally at the position 8 of the semiconductor layer 2, the crystal structure of the BPD 6 can be rearranged. Generally, since the sublimation temperature of SiC is 2000 ° C., it is sufficient that the surface temperature can be raised to about 2000 ° C. If the temperature is reached even for a short time (pulse), the crystal structure is rearranged.

（４）上記の実施例では、炭化珪素の半導体層２を利用している。しかしながら、ＢＰＤ６が形成され易い他の種類の半導体層を利用する場合にも、上記の実施例の技術を適用することができる。例えば、六方晶系の材料によって形成される他の半導体層（珪素、窒化ガリウム、砒化ガリウム）を利用する場合にも、上記の実施例の技術を適用することができる。 (4) In the above embodiment, the silicon carbide semiconductor layer 2 is used. However, the technique of the above embodiment can also be applied when using other types of semiconductor layers in which the BPD 6 is easily formed. For example, the technique of the above embodiment can also be applied when using another semiconductor layer (silicon, gallium nitride, gallium arsenide) formed of a hexagonal material.

本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

半導体層の表面での基底面内転位の位置を特定する工程を示す模式図である。It is a schematic diagram which shows the process of pinpointing the position of the dislocation | rearrangement in a basal plane in the surface of a semiconductor layer. 半導体層の表面での特定した位置にレーザを照射する工程を示す模式図である。It is a schematic diagram which shows the process of irradiating a laser to the specified position on the surface of a semiconductor layer. 半導体基板の模式図である。It is a schematic diagram of a semiconductor substrate. ショットキーダイオードの模式図である。It is a schematic diagram of a Schottky diode. 第２実施例の半導体基板の模式図である。It is a schematic diagram of the semiconductor substrate of 2nd Example. ｐｎダイオードの模式図である。It is a schematic diagram of a pn diode. 第３実施例の半導体基板の模式図である。It is a schematic diagram of the semiconductor substrate of 3rd Example. ＭＯＳトランジスタの模式図である。It is a schematic diagram of a MOS transistor.

Explanation of symbols

２半導体層
２ａ表面
２ｂ表面
４フォトルミネッセンス測定装置
６基底面内転位
８位置
１０レーザ照射装置
１２レーザ
１４半導体層
１４ａ高不純物濃度のｐ型の半導体領域
１４ｂ低不純物濃度のｎ型の半導体領域
１４ｃ高不純物濃度のｐ型の半導体領域
１４ｄ表面
１５半導体基板
１６領域
１７ショットキーダイオード
１８貫通転位
２０オーミック電極
２２ショットキー電極
２４ｐ型のイオン
２６半導体基板
２８オーミック電極
２９ｐｎダイオード
３０オーミック電極
３２半導体基板
３４ゲート酸化膜
３４ｄ表面
３５ＭＯＳトランジスタ
３６オーミック電極
３８ゲート電極 2 Semiconductor layer 2a Surface 2b Surface 4 Photoluminescence measuring device 6 Intrabasal dislocation 8 Position 10 Laser irradiation device 12 Laser 14 Semiconductor layer 14a High impurity concentration p-type semiconductor region 14b Low impurity concentration n-type semiconductor region 14c High Impurity concentration p-type semiconductor region 14d Surface 15 Semiconductor substrate 16 Region 17 Schottky diode 18 Threading dislocation 20 Ohmic electrode 22 Schottky electrode 24 P-type ion 26 Semiconductor substrate 28 Ohmic electrode 29 pn diode 30 Ohmic electrode 32 Semiconductor substrate 34 Gate oxide film 34d Surface 35 MOS transistor 36 Ohmic electrode
38 Gate electrode

Claims

A specific step of specifying the position of dislocations in the basal plane on the surface of the first semiconductor layer;
A crystal rearrangement step for rearranging crystals at the position specified in the specific step;
A crystal growth step of growing a second semiconductor layer from the surface after the crystal rearrangement step;
A method for manufacturing a semiconductor device, comprising:

Comprising a first semiconductor layer having basal plane dislocations;
A region continuing to the basal plane dislocations on the surface of the first semiconductor layer has a crystal structure different from the basal plane dislocations.

The semiconductor device according to claim 2, further comprising a second semiconductor layer crystal-grown from the surface of the first semiconductor layer.