JP2010147142A - Method for manufacturing semiconductor, and apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device, wherein a silicon substrate on which an insulating film is partially formed can be covered with a single crystal; and to provide a substrate processing apparatus. <P>SOLUTION: An a-Si film 14 is formed on a Si substrate 10 on which an insulating film is partially formed (Fig.1(b)). Heat treatment is applied to the Si substrate 10, and thereby solid phase epitaxial crystallization of a-Si is performed by using the Si crystal of the substrate as a seed crystal (Fig.1(c)). A resist film 18 is formed so that a sufficiently epitaxially crystallized region is protected in the thickness direction of the substrate (Fig.1(d)), and etching treatment is performed (Fig.1(e)). Then, the resist film 18 is removed by ashing treatment and an a-Si film is formed again on the Si substrate 10 (Fig.1(f)). By applying the heat treatment again, solid phase epitaxial crystallization of a-Si is performed (Fig.1(g)). <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、シリコンウエハ等の基板に膜を形成する半導体装置の製造方法及び基板処理装置に関する。   The present invention relates to a semiconductor device manufacturing method and a substrate processing apparatus for forming a film on a substrate such as a silicon wafer.

ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を用いたＬＳＩが盛んに研究されている。これは、寄生容量の低減による動作速度の高速化や、素子間分離が簡単なため高集積化しやすい等の利点があるためである。
ＳＯＩ構造を形成する方法として、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）に代表される表面単結晶分離法が有名である。これは、表面単結晶シリコン（以下、Ｓｉと称す）層を保持しつつ内部に絶縁膜を形成する方法である。 An LSI using an SOI (Silicon on Insulator) structure has been actively studied. This is because there are advantages such as an increase in operation speed due to a reduction in parasitic capacitance and easy integration due to simple isolation between elements.
As a method for forming an SOI structure, a surface single crystal separation method represented by SIMOX (Separation by Implanted Oxygen) is well known. This is a method of forming an insulating film inside while holding a surface single crystal silicon (hereinafter referred to as Si) layer.

ＳＯＩ構造を形成する方法として、横方向エピタキシャル（以下、Ｅｐｉと称す）成長法がある。これは、表面の一部に絶縁膜を形成したＳｉ基板を用いて、絶縁膜上の横方向Ｅｐｉ成長により、単結晶Ｓｉ層を形成する方法である。部分的に絶縁膜を形成したＳｉ基板上にアモルファスシリコン（以下、ａ−Ｓｉと称す）を成膜し、続いて、約５００〜７００℃で熱処理を行うと、Ｓｉ開口部のＳｉ結晶を種として、絶縁膜上のａ−Ｓｉが単結晶化される。   As a method for forming an SOI structure, there is a lateral epitaxial (hereinafter referred to as Epi) growth method. This is a method of forming a single crystal Si layer by lateral epi growth on an insulating film using a Si substrate having an insulating film formed on a part of the surface. When amorphous silicon (hereinafter referred to as a-Si) is formed on a Si substrate on which an insulating film is partially formed, and subsequently heat-treated at about 500 to 700 ° C., Si crystals in the Si opening are seeded. As a result, a-Si on the insulating film is single-crystallized.

従来の技術の一つとして、酸化膜が形成されたシリコン基板に清浄なシード表面を形成した後、電子ビーム蒸着により非晶質シリコン膜を堆積し、続いて真空中４５０℃で熱処理を行うことで非晶質シリコン膜を緻密化し、その後、６００℃の窒素雰囲気中でアニールによる非晶質シリコン膜の固相成長を行うことが公知となっている（特許文献１）。   As one of the conventional techniques, after forming a clean seed surface on a silicon substrate on which an oxide film is formed, an amorphous silicon film is deposited by electron beam evaporation, followed by heat treatment at 450 ° C. in vacuum. It is known that the amorphous silicon film is densified by the above-described method, and thereafter, solid phase growth of the amorphous silicon film is performed by annealing in a nitrogen atmosphere at 600 ° C. (Patent Document 1).

また、他の従来技術として、ポリシリコンなどの層を６００℃程度の比較的低温で半導体基板上及びゲートを保護する絶縁膜上に堆積させ、続いて、熱処理でこれを固相成長させて半導体基板上にシリコン単結晶層を形成し、その後、単結晶化しなかった絶縁膜上のポリシリコンなどの選択エッチングを行うことが公知となっている（特許文献２）。   As another conventional technique, a layer of polysilicon or the like is deposited on a semiconductor substrate and an insulating film for protecting a gate at a relatively low temperature of about 600 ° C., followed by solid phase growth by heat treatment to form a semiconductor. It is known that a silicon single crystal layer is formed on a substrate and then selective etching of polysilicon or the like on an insulating film that has not been single crystallized is performed (Patent Document 2).

ここで、横方向固相Ｅｐｉ成長法においては、（１）ａ−Ｓｉと基板との界面の高清浄化及び（２）ａ−Ｓｉと絶縁膜との界面の微結晶粒形成抑制、が重要な要素となる。   Here, in the lateral solid phase Epi growth method, (1) high cleaning of the interface between the a-Si and the substrate and (2) suppression of microcrystal grain formation at the interface between the a-Si and the insulating film are important. Become an element.

上記（１）については、ａ−ＳｉはＳｉ開口部が種となって単結晶化されるため、基板に自然酸化膜や汚染物質が残っていると種結晶とならず、単結晶化が阻害されてしまうからである。この問題は、Ｅｐｉ成長用途の高清浄縦型ＣＶＤ装置が開発されたことで解決された。   As for (1), since a-Si is single-crystallized with the Si opening as a seed, if a natural oxide film or contaminants remain on the substrate, it does not become a seed crystal, and single-crystallisation is hindered. Because it will be done. This problem was solved by the development of a highly clean vertical CVD apparatus for use in epi growth.

上記（２）については、ａ−Ｓｉが熱処理する前に微結晶粒を含んでいると、単結晶化するために熱処理する際、この微結晶粒が成長してしまい、単結晶化が阻害されてしまうからである。微結晶粒はａ−Ｓｉと絶縁膜との界面に形成されやすく、微結晶粒の形成を抑制するにはａ−Ｓｉを低温で成膜する必要がある。   As for (2) above, if a-Si contains fine crystal grains before heat treatment, the fine crystal grains grow during the heat treatment for single crystallization, and the single crystallization is hindered. Because it will end up. The microcrystalline grains are easily formed at the interface between the a-Si and the insulating film, and it is necessary to form a-Si at a low temperature in order to suppress the formation of the microcrystalline grains.

例えば、ＳｉＨ４によるＣＶＤ法の場合、６００℃がａ−Ｓｉとポリシリコン（以下、Ｐｏｌｙ−Ｓｉと称す）の境界であり、５８０℃以下ではほとんどがａ−Ｓｉとなるが、微結晶粒の形成を抑制するには低温であるほどよい。 For example, in the case of a CVD method using SiH 4 , 600 ° C. is a boundary between a-Si and polysilicon (hereinafter referred to as Poly-Si), and most of the crystal is a-Si at 580 ° C. or less. The lower the temperature, the better to suppress the formation.

しかし、低温化した場合、成膜速度が遅くなる問題がある。例えば、ＳｉＨ４にて成膜圧力が８０Ｐａのときａ−Ｓｉの成膜速度は、５８０℃では約６ｎｍ／ｍｉｎであるが、５３０℃では約２ｎｍ／ｍｉｎになる。このため、枚葉処理装置では生産性が著しく低下するが、バッチ処理装置を適用することにより量産化の目処を得た。 However, when the temperature is lowered, there is a problem that the film forming speed becomes slow. For example, when the deposition pressure is 80 Pa in SiH 4 , the deposition rate of a-Si is about 6 nm / min at 580 ° C., but is about 2 nm / min at 530 ° C. For this reason, although the productivity of the single wafer processing apparatus is remarkably lowered, the prospect of mass production is obtained by applying the batch processing apparatus.

一般的なバッチ式縦型減圧ＣＶＤ装置では、まず、ウエハカセットにより投入されたウエハ（Ｓｉ基板）は、基板移載機によりウエハカセットからボートへ移載される。全てのウエハの移載が完了するとボートは処理室内に挿入され、真空排気系により減圧される。そして、所望の温度に加熱し温度が安定したところで原料ガスを供給し、基板上にＣＶＤ反応によりＳｉ等をＥｐｉ成長させる。   In a general batch type vertical reduced pressure CVD apparatus, first, a wafer (Si substrate) loaded by a wafer cassette is transferred from the wafer cassette to a boat by a substrate transfer machine. When all the wafers have been transferred, the boat is inserted into the processing chamber and depressurized by a vacuum exhaust system. Then, when the temperature is stabilized by heating to a desired temperature, a raw material gas is supplied, and Si or the like is epitaxially grown on the substrate by a CVD reaction.

特開昭６４−４４０６０JP-A 64-44060 特許第４０１０７２４号Patent No. 4010724

しかしながら、横方向固相Ｅｐｉ成長距離には限界があるため、成長距離を延長させる手段が必要となる場合がある。   However, since the lateral solid phase Epi growth distance is limited, a means for extending the growth distance may be required.

本発明の目的は、横方向固相Ｅｐｉ成長距離が不足した場合でも、固相Ｅｐｉ膜を延長させることにより、絶縁膜上を完全に単結晶で覆うことを可能とする半導体装置の製造方法及び基板処理装置を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of completely covering an insulating film with a single crystal by extending the solid phase Epi film even when the lateral solid phase Epi growth distance is insufficient. It is to provide a substrate processing apparatus.

上記目的を達成するために、本発明に係る半導体装置の製造方法は、部分的に絶縁膜を形成したＳｉ基板上にａ−Ｓｉ膜を形成する第１の工程と、前記Ｓｉ基板を熱処理して前記ａ−Ｓｉ膜を単結晶化する第２の工程と、前記単結晶化した部分にレジスト膜を形成する第３の工程と、前記単結晶化しなかった部分を除去する第４の工程と、前記レジスト膜を剥離する第５の工程と、前記Ｓｉ基板上に前記ａ−Ｓｉ膜を形成する第６の工程と、前記Ｓｉ基板を熱処理して前記ａ−Ｓｉ膜を単結晶化する第７の工程と、を有する。   In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a first step of forming an a-Si film on a Si substrate partially formed with an insulating film, and heat-treating the Si substrate. A second step of single-crystallizing the a-Si film, a third step of forming a resist film on the single-crystallized portion, and a fourth step of removing the portion that has not been single-crystallized. A fifth step of peeling the resist film, a sixth step of forming the a-Si film on the Si substrate, and a first step of heat-treating the Si substrate to monocrystallize the a-Si film. 7 steps.

好適には、前記半導体装置の製造方法は、前記ａ−Ｓｉ膜が全て単結晶化するまで前記第１の工程乃至前記第５の工程を所定回数繰り返す。   Preferably, in the method for manufacturing the semiconductor device, the first to fifth steps are repeated a predetermined number of times until the a-Si film is entirely single-crystallized.

好適には、前記半導体装置の製造方法は、前記第２の工程ではＳｉ膜を形成し、前記第７の工程ではシリコンゲルマニウム（以下、ＳｉＧｅと称す）膜を形成する。   Preferably, in the method for manufacturing the semiconductor device, a Si film is formed in the second step, and a silicon germanium (hereinafter referred to as SiGe) film is formed in the seventh step.

好適には、前記半導体装置の製造方法は、前記レジスト膜を形成する前記第３の工程では、予め取得したデータを基にマスクをしてエッチングを行う。   Preferably, in the method of manufacturing the semiconductor device, in the third step of forming the resist film, etching is performed using a mask based on data acquired in advance.

好適には、前記半導体装置の製造方法は、前記第２の工程ではＳｉＧｅ膜を形成し、前記第７の工程ではＳｉ膜を形成する。   Preferably, in the method for manufacturing the semiconductor device, a SiGe film is formed in the second step, and a Si film is formed in the seventh step.

また、本発明に係る基板処理装置は、部分的に絶縁膜を形成したＳｉ基板を処理する処理室と、前記Ｓｉ基板を加熱するヒータと、前記Ｓｉ基板上に少なくともＳｉ膜又はＳｉＧｅ膜のいずれかを形成するための原料ガスを供給するガス供給手段と、前記Ｓｉ基板上にレジスト膜を形成するレジスト膜形成方法と、前記Ｓｉレジスト膜を形成しない部分を除去するエッチング手段と、前記レジスト膜を剥離する剥離手段と、前記構成部位を制御する制御部とを有し、該制御部は、前記Ｓｉ基板上にａ−Ｓｉ膜を形成する第１の工程と、前記Ｓｉ基板を熱処理して前記ａ−Ｓｉ膜を単結晶化する第２の工程と、前記単結晶化した部分に前記レジスト膜形成手段により前記レジスト膜を形成する第３の工程と、前記単結晶化しなかった部分を前記エッチング手段により除去する第４の工程と、前記剥離手段により前記レジスト膜を剥離する第５の工程と、前記Ｓｉ基板上に前記ａ−Ｓｉ膜を形成する第６の工程と、前記Ｓｉ基板を熱処理して前記ａ−Ｓｉ膜を単結晶化する第７の工程とを有するように制御する。   The substrate processing apparatus according to the present invention includes a processing chamber for processing a Si substrate partially formed with an insulating film, a heater for heating the Si substrate, and at least one of a Si film and a SiGe film on the Si substrate. A gas supply means for supplying a source gas for forming the resist, a resist film forming method for forming a resist film on the Si substrate, an etching means for removing a portion where the Si resist film is not formed, and the resist film And a control unit for controlling the constituent parts. The control unit performs a first step of forming an a-Si film on the Si substrate, and heat-treats the Si substrate. A second step of single-crystallizing the a-Si film; a third step of forming the resist film on the single-crystallized portion by the resist-film forming means; and A fourth step of removing by the etching means, a fifth step of removing the resist film by the peeling means, a sixth step of forming the a-Si film on the Si substrate, and the Si substrate. And a seventh step of single-crystallizing the a-Si film by heat treatment.

好適には、前記基板処理装置は、一度に複数枚の基板の処理が可能であるバッチ式の装置である。   Preferably, the substrate processing apparatus is a batch type apparatus capable of processing a plurality of substrates at a time.

本発明によれば、絶縁膜上の横方向固相Ｅｐｉ成長距離を延ばすことができるため絶縁膜上全面を単結晶膜で覆うことが可能となる。これにより、３次元的に回路を集積化する場合の構造設計の自由度が増す利点がある。また、異種金属の単結晶構造の組合せもが容易になる。さらに、レジスト膜形成により、基板上の単結晶部分とそうでない部分をより正確に分けることができ、一度形成された単結晶部分がエッチングされることがなく効率よくＥｐｉ成長できるため、品質や歩留まりが向上する。   According to the present invention, the lateral solid phase Epi growth distance on the insulating film can be extended, so that the entire surface of the insulating film can be covered with the single crystal film. As a result, there is an advantage that the degree of freedom in structural design in the case of circuit integration in three dimensions is increased. In addition, the combination of single crystal structures of different metals is facilitated. Furthermore, by forming a resist film, the single crystal portion on the substrate can be more accurately separated from the portion that is not, and the single crystal portion once formed can be efficiently grown without being etched, so that the quality and yield can be increased. Will improve.

図１を参照にして、本発明の製造工程の一実施形態について説明する。
まずＳｉ基板１０上に部分的に絶縁膜１２を形成する（図１（ａ））。次に、部分的に絶縁膜が形成されたＳｉ基板１０上に、ａ−Ｓｉ膜１４を成膜する（図１（ｂ））。ａ−Ｓｉ膜１４が成膜されたＳｉ基板１０を約５００〜７００℃で熱処理すると、基板のＳｉ結晶を種としてａ−Ｓｉが単結晶化１５、つまり固相Ｅｐｉ化される。横方向固相Ｅｐｉ成長できる範囲の外側のａ−Ｓｉ膜は、Ｅｐｉ結晶化されずに、ａ−ＳｉもしくはＰｏｌｙ−Ｓｉ又はこれらが混在した状態１６で存在する（図１（ｃ））。次に、基板の厚さ方向に対して充分にＥｐｉ結晶化された範囲を保護するようにフォトレジスト膜１８を形成する（図１（ｄ））。フォトレジスト膜１８が形成されたＳｉ基板１０にエッチング処理を行い、Ｅｐｉ結晶化されてないａ−Ｓｉ膜等を除去する（図１（ｅ））。アッシング処理によってフォトレジスト膜１８を剥離し、このＳｉ基板１０上に再度ａ−Ｓｉ膜を成膜する（図１（ｆ））。再度、上記熱処理を行うことで、再度成膜したａ−Ｓｉが固相Ｅｐｉ化される（図１（ｇ））。
横方向固相Ｅｐｉ成長距離及びＥｐｉ結晶化範囲に応じて、絶縁膜上全体がＥｐｉ結晶化されるまで、上記工程を繰り返し適用することもできる。 An embodiment of the manufacturing process of the present invention will be described with reference to FIG.
First, the insulating film 12 is partially formed on the Si substrate 10 (FIG. 1A). Next, an a-Si film 14 is formed on the Si substrate 10 on which the insulating film is partially formed (FIG. 1B). When the Si substrate 10 on which the a-Si film 14 is formed is heat-treated at about 500 to 700 ° C., the a-Si is converted into a single crystal 15 using the Si crystal of the substrate as a seed, that is, a solid phase Epi. The a-Si film outside the range in which the lateral solid phase Epi can be grown is not Epi-crystallized but exists in a state 16 in which a-Si or Poly-Si or a mixture thereof is present (FIG. 1C). Next, a photoresist film 18 is formed so as to protect a sufficiently Epi-crystallized range with respect to the thickness direction of the substrate (FIG. 1D). Etching is performed on the Si substrate 10 on which the photoresist film 18 is formed, and an a-Si film or the like that is not Epi-crystallized is removed (FIG. 1E). The photoresist film 18 is peeled off by ashing, and an a-Si film is formed again on the Si substrate 10 (FIG. 1F). By performing the heat treatment again, the a-Si film formed again is converted into a solid phase Epi (FIG. 1 (g)).
Depending on the lateral solid phase Epi growth distance and Epi crystallization range, the above process can be repeated until the entire insulating film is Epi crystallized.

なお、上記実施形態においては、絶縁膜上に単結晶Ｓｉ膜を形成する方法について説明したが、本発明はこれに限定されるものではなく、例えば他に、単結晶ＳｉＧｅ膜又は単結晶炭化シリコン（以下、ＳｉＣと称す）膜等の形成についても適用することもできる。   In the above embodiment, the method for forming the single crystal Si film on the insulating film has been described. However, the present invention is not limited to this, and for example, a single crystal SiGe film or a single crystal silicon carbide can be used. The present invention can also be applied to the formation of a film (hereinafter referred to as SiC).

さらに、上記実施形態を用いて、絶縁膜上に単結晶Ｓｉ層や単結晶ＳｉＧe層等の異種金属を平面的又は立体的に組合わせて構成することができる。単結晶Ｓｉ層１５と単結晶ＳｉＧｅ層１９を平面的に構成した状態を図２に示す。このような構成とすることにより、例えば単結晶Ｓｉ層をｎＭＯＳ（Ｎｅｇａｔｉｖｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で使用し、単結晶ＳｉＧｅ層をｐＭＯＳ（Ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で使用するなど、応用できる幅が拡がる。   Furthermore, by using the above-described embodiment, different metals such as a single crystal Si layer and a single crystal SiGe layer can be combined in a planar or three-dimensional manner on the insulating film. FIG. 2 shows a state in which the single crystal Si layer 15 and the single crystal SiGe layer 19 are planarly configured. With such a configuration, for example, a single crystal Si layer is used in an nMOS (Negative Metal Oxide Semiconductor), and a single crystal SiGe layer is used in a pMOS (Positive Metal Oxide Semiconductor).

次に、本発明の実施形態に用いられる基板処理装置について図面に基づいて説明する。
図３は、本発明の一実施形態としての基板処理装置２０の構成のブロック図を示す。基板処理装置２０は、成膜装置２２、フォトレジスト膜形成装置２４、ドライエッチング装置２６、アッシング装置２８及びこれらの構成装置を制御する制御部３０を備える。また基板処理装置２０は、図示しないインターフェイス機構を備え、このインターフェイス機構によって基板は各構成装置間を連絡される。 Next, a substrate processing apparatus used in an embodiment of the present invention will be described with reference to the drawings.
FIG. 3 shows a block diagram of a configuration of the substrate processing apparatus 20 as an embodiment of the present invention. The substrate processing apparatus 20 includes a film forming apparatus 22, a photoresist film forming apparatus 24, a dry etching apparatus 26, an ashing apparatus 28, and a control unit 30 that controls these constituent apparatuses. Further, the substrate processing apparatus 20 includes an interface mechanism (not shown), and the substrate is communicated between the constituent devices by the interface mechanism.

図４及び図５は、成膜装置２２の概略構成図を示す。成膜装置２２は処理炉３２を有し、この処理炉３２は加熱機構としてのヒータ３４を備える。ヒータ３４は円筒形状であり、ヒータ素線とその周囲に設けられた断熱部材より構成され、図示しない保持体に支持されることにより垂直に据え付けられている。   4 and 5 are schematic configuration diagrams of the film forming apparatus 22. The film forming apparatus 22 has a processing furnace 32, and the processing furnace 32 includes a heater 34 as a heating mechanism. The heater 34 has a cylindrical shape, is composed of a heater wire and a heat insulating member provided around the heater wire, and is vertically installed by being supported by a holding body (not shown).

ヒータ３４の内側には、このヒータ３４と同心円状に反応管としてのアウターチューブ３６が配設されている。アウターチューブ３６は、石英（ＳｉＯ２）またはＳｉＣ等の耐熱材料からなり、上端が閉塞し下端が開口した円筒形状に形成されている。アウターチューブ３６の内側の筒中空部には、処理室３８が形成されており、基板としてのウエハ４０を後述するボート４２によって水平姿勢で垂直方向に多段に整列した状態で収容可能に構成されている。 An outer tube 36 as a reaction tube is disposed inside the heater 34 concentrically with the heater 34. The outer tube 36 is made of a heat-resistant material such as quartz (SiO 2 ) or SiC, and is formed in a cylindrical shape with the upper end closed and the lower end opened. A processing chamber 38 is formed in a cylindrical hollow portion inside the outer tube 36, and is configured so that wafers 40 serving as substrates can be accommodated in a state of being aligned in multiple stages in a vertical posture in a horizontal posture by a boat 42 described later. Yes.

アウターチューブ３６の下方には、このアウターチューブ３６と同心円状にマニホールド４４が配設されている。マニホールド４４は、例えば、ステンレス等からなり、上端及び下端が開口した円筒形状に形成されている。このマニホールド４４はアウターチューブ３６を支持するように設けられている。尚、マニホールド４４とアウターチューブ３６との間には、シール部材としてのＯリングが設けられている。このマニホールド４４が図示しない保持体に支持されることにより、アウターチューブ３６は垂直に据え付けられた状態となっている。このアウターチューブ３６とマニホールド４４により反応容器が形成される。   Below the outer tube 36, a manifold 44 is disposed concentrically with the outer tube 36. The manifold 44 is made of, for example, stainless steel and is formed in a cylindrical shape with an upper end and a lower end opened. The manifold 44 is provided to support the outer tube 36. An O-ring as a seal member is provided between the manifold 44 and the outer tube 36. Since the manifold 44 is supported by a holding body (not shown), the outer tube 36 is vertically installed. A reaction vessel is formed by the outer tube 36 and the manifold 44.

マニホールド４４には、ガス排気管４６が設けられると共に、ガス供給管４８が貫通するよう設けられている。ガス供給管４８は、上流側で３つに分かれており、バルブ５０、５２、５４とガス流量制御装置としてのＭＦＣ（ｍａｓｓ ｆｌｏｗ ｃｏｎｔｒｏｌｌｅｒ）５６、５８、６０を介して第１のガス供給源６２、第２のガス供給源６４、第３のガス供給源６６にそれぞれ接続されている。ＭＦＣ５６、５８、６０及びバルブ５０、５２、５４には、ガス流量制御部６８が電気的に接続されており、供給するガスの流量が所望の流量となるよう所望のタイミングにて制御するように構成されている。ガス排気管４６の下流側には、図示しない圧力検出器としての圧力センサ及び圧力調整器としてのＡＰＣバルブ７０を介して真空ポンプ等の真空排気装置７２が接続されている。圧力センサ及びＡＰＣバルブ７０には、圧力制御部７４が電気的に接続されており、圧力制御部７４は、圧力センサにより検出された圧力に基づいてＡＰＣバルブ７０の開度を調節することにより、処理室３８内の圧力が所望の圧力となるよう所望のタイミングにて制御するよう構成されている。   The manifold 44 is provided with a gas exhaust pipe 46 and a gas supply pipe 48 so as to penetrate therethrough. The gas supply pipe 48 is divided into three on the upstream side, and the first gas supply source 62 is provided via valves 50, 52, 54 and MFC (mass flow controller) 56, 58, 60 as a gas flow rate control device. Are connected to a second gas supply source 64 and a third gas supply source 66, respectively. A gas flow rate control unit 68 is electrically connected to the MFCs 56, 58 and 60 and the valves 50, 52 and 54 so that the flow rate of the gas to be supplied is controlled at a desired timing. It is configured. A vacuum exhaust device 72 such as a vacuum pump is connected to the downstream side of the gas exhaust pipe 46 through a pressure sensor (not shown) as a pressure detector and an APC valve 70 as a pressure regulator. A pressure control unit 74 is electrically connected to the pressure sensor and the APC valve 70, and the pressure control unit 74 adjusts the opening degree of the APC valve 70 based on the pressure detected by the pressure sensor. Control is performed at a desired timing so that the pressure in the processing chamber 38 becomes a desired pressure.

マニホールド４４の下方には、このマニホールド４４の下端開口を気密に閉塞するための炉口蓋体としてのシールキャップ７６が設けられている。シールキャップ７６は、例えばステンレス等の金属よりなり、円板状に形成されている。シールキャップ７６の上面には、マニホールド４４の下端と当接するシール部材としてのＯリングが設けられている。シールキャップ７６には、回転機構７８が設けられている。回転機構７８の回転軸８０はシールキャップ７６を貫通して後述するボート４２に接続されており、このボート４２を回転させることでウエハ４０を回転させるように構成されている。シールキャップ７６は、処理炉３２の外側に設けられた昇降機構としての後述する昇降モータ８２によって垂直方向に昇降されるように構成されており、これによりボート４２を処理室３８に対し搬入搬出することが可能となっている。回転機構７８及び昇降モータ８２には、駆動制御部８４が電気的に接続されており、所望の動作をするよう所望のタイミングにて制御するよう構成されている。   Below the manifold 44, a seal cap 76 is provided as a furnace port lid for hermetically closing the lower end opening of the manifold 44. The seal cap 76 is made of a metal such as stainless steel, and is formed in a disk shape. On the upper surface of the seal cap 76, an O-ring is provided as a seal member that contacts the lower end of the manifold 44. The seal cap 76 is provided with a rotation mechanism 78. A rotating shaft 80 of the rotating mechanism 78 is connected to the boat 42 described later through the seal cap 76, and is configured to rotate the wafer 40 by rotating the boat 42. The seal cap 76 is configured to be moved up and down in the vertical direction by a lifting motor 82 (described later) provided as an lifting mechanism provided outside the processing furnace 32, and thereby the boat 42 is carried into and out of the processing chamber 38. It is possible. A drive control unit 84 is electrically connected to the rotation mechanism 78 and the lifting motor 82, and is configured to control at a desired timing so as to perform a desired operation.

基板保持具としてのボート４２は、例えば石英や炭化珪素等の耐熱性材料からなり、複数枚のウエハ４０を水平姿勢でかつ互いに中心を揃えた状態で整列させて多段に保持するように構成されている。尚、ボート４２の下部には、例えば石英や炭化珪素等の耐熱性材料からなる円板形状をした断熱部材としての断熱板８６が水平姿勢で多段に複数枚配置されており、ヒータ３４からの熱がマニホールド４４側に伝わりにくくなるよう構成されている。     The boat 42 as a substrate holder is made of a heat-resistant material such as quartz or silicon carbide, and is configured to hold a plurality of wafers 40 in a horizontal posture and in a state where the centers are aligned with each other and held in multiple stages. ing. In the lower part of the boat 42, a plurality of heat insulating plates 86 as a heat insulating member having a disk shape made of a heat resistant material such as quartz or silicon carbide are arranged in multiple stages in a horizontal posture. The heat is not easily transmitted to the manifold 44 side.

ヒータ３４近傍には、処理室３８内の温度を検出する温度検出体としての図示しない温度センサが設けられる。ヒータ３４及び温度センサには、電気的に温度制御部８８が接続されており、温度センサにより検出された温度情報に基づきヒータ３４への通電具合を調節することにより処理室３８内の温度が所望の温度分布となるよう所望のタイミングにて制御するように構成されている。   In the vicinity of the heater 34, a temperature sensor (not shown) is provided as a temperature detector for detecting the temperature in the processing chamber 38. A temperature control unit 88 is electrically connected to the heater 34 and the temperature sensor, and the temperature in the processing chamber 38 is desired by adjusting the power supply to the heater 34 based on the temperature information detected by the temperature sensor. It is configured to control at a desired timing so that the temperature distribution is as follows.

この処理炉３２の構成において、第１の処理ガスは、第１のガス供給源６２から供給され、ＭＦＣ５６でその流量が調節された後、バルブ５０を介して、ガス供給管４８により処理室３８内に導入される。
第２の処理ガスは、第２のガス供給源６４から供給され、ＭＦＣ５８でその流量が調節された後、バルブ５８を介してガス供給管４８により処理室３８内に導入される。
第３の処理ガスは、第３のガス供給源６６から供給され、ＭＦＣ６０でその流量が調節された後、バルブ５４を介してガス供給管４８により処理室３８内に導入される。
また、処理室３８内のガスは、ガス排気管４６に接続された真空排気装置７２により、処理室３８から排気される。 In the configuration of the processing furnace 32, the first processing gas is supplied from the first gas supply source 62, the flow rate thereof is adjusted by the MFC 56, and then the processing chamber 38 is connected by the gas supply pipe 48 through the valve 50. Introduced in.
The second processing gas is supplied from the second gas supply source 64, the flow rate of which is adjusted by the MFC 58, and then introduced into the processing chamber 38 through the valve 58 through the gas supply pipe 48.
The third processing gas is supplied from the third gas supply source 66, the flow rate of which is adjusted by the MFC 60, and then introduced into the processing chamber 38 through the valve 54 through the gas supply pipe 48.
The gas in the processing chamber 38 is exhausted from the processing chamber 38 by a vacuum exhaust device 72 connected to the gas exhaust pipe 46.

次に、本発明の実施形態で用いられる成膜装置２２の処理炉３２周辺の構成について説明する。   Next, a configuration around the processing furnace 32 of the film forming apparatus 22 used in the embodiment of the present invention will be described.

予備室としてのロードロック室９０の外面に下基板９２が設けられる。下基板９２には昇降台９４と嵌合するガイドシャフト９６及びこの昇降台９４と螺合するボール螺子９８が設けられる。下基板９２に立設したガイドシャフト９６及びボール螺子９８の上端に上基板１００が設けられる。ボール螺子９８は上基板１００に設けられた昇降モータ８２により回転される。ボール螺子９８が回転することにより昇降台９４が昇降するように構成されている。   A lower substrate 92 is provided on the outer surface of the load lock chamber 90 as a spare chamber. The lower substrate 92 is provided with a guide shaft 96 that fits with the lifting platform 94 and a ball screw 98 that is screwed with the lifting platform 94. The upper substrate 100 is provided on the upper ends of the guide shaft 96 and the ball screw 98 erected on the lower substrate 92. The ball screw 98 is rotated by an elevating motor 82 provided on the upper substrate 100. The lifting platform 94 is configured to move up and down as the ball screw 98 rotates.

昇降台９４には中空の昇降シャフト１０２が垂設され、昇降台９４と昇降シャフト１０２の連結部は気密となっている。昇降シャフト１０２は昇降台９４と共に昇降するようになっている。昇降シャフト１０２はロードロック室９０の天板１０４を遊貫する。昇降シャフト１０２が貫通する天板１０４の貫通穴は、この昇降シャフト１０２に対して接触することがない様充分な余裕がある。ロードロック室９０と昇降台９４との間には昇降シャフト１０２の周囲を覆うように伸縮性を有する中空伸縮体としてのベローズ１０６が、ロードロック室９０を気密に保つために設けられる。ベローズ１０６は昇降台９４の昇降量に対応できる充分な伸縮量を有し、このベローズ１０６の内径は昇降シャフト１０２の外形に比べ充分に大きく、ベローズ１０６の伸縮により接触することがないように構成されている。   A hollow elevating shaft 102 is suspended from the elevating table 94, and the connecting portion between the elevating table 94 and the elevating shaft 102 is airtight. The elevating shaft 102 moves up and down together with the elevating table 94. The elevating shaft 102 penetrates the top plate 104 of the load lock chamber 90. The through hole of the top plate 104 through which the elevating shaft 102 penetrates has a sufficient margin so as not to contact the elevating shaft 102. Between the load lock chamber 90 and the lifting platform 94, a bellows 106 as a hollow stretchable body having elasticity is provided so as to cover the periphery of the lifting shaft 102 in order to keep the load lock chamber 90 airtight. The bellows 106 has a sufficient expansion / contraction amount that can correspond to the amount of elevation of the lifting platform 94, and the inner diameter of the bellows 106 is sufficiently larger than the outer shape of the lifting shaft 102 so that it does not come into contact with the expansion / contraction of the bellows 106. Has been.

昇降シャフト１０２の下端には昇降基板１０８が水平に固着される。昇降基板１０８の下面にはＯリング等のシール部材を介して駆動部カバー１１０が気密に取付けられる。昇降基板１０８と駆動部カバー１１０とで駆動部収納ケース１１２が構成されている。この構成により、駆動部収納ケース１１２内部はロードロック室９０内の雰囲気と隔離される。   A lifting substrate 108 is fixed horizontally to the lower end of the lifting shaft 102. The drive unit cover 110 is airtightly attached to the lower surface of the elevating substrate 108 via a seal member such as an O-ring. The elevating board 108 and the drive unit cover 110 constitute a drive unit storage case 112. With this configuration, the inside of the drive unit storage case 112 is isolated from the atmosphere in the load lock chamber 90.

また、駆動部収納ケース１１２の内部にはボート４２の回転機構７８が設けられ、この回転機構７８の周辺は、冷却機構１１４により、冷却される。   A rotation mechanism 78 of the boat 42 is provided inside the drive unit storage case 112, and the periphery of the rotation mechanism 78 is cooled by the cooling mechanism 114.

電力供給ケーブル１１６は、昇降シャフト１０２の上端からこの昇降シャフト１０２の中空部を通り回転機構７８に導かれて接続されている。また、冷却機構１１４及びシールキャップ７６には冷却流路１１８が形成されている。冷却水配管１２０は、昇降シャフト１０２の上端からこの昇降シャフト１０２の中空部を通り、冷却流路１１８に導かれて接続されている。   The power supply cable 116 is guided from the upper end of the lifting shaft 102 through the hollow portion of the lifting shaft 102 to the rotating mechanism 78 and connected thereto. A cooling flow path 118 is formed in the cooling mechanism 114 and the seal cap 76. The cooling water pipe 120 passes from the upper end of the elevating shaft 102 through the hollow portion of the elevating shaft 102 and is led to and connected to the cooling flow path 118.

昇降モータ８２が駆動されボール螺子９８が回転することで、昇降台９４及び昇降シャフト１０２を介して駆動部収納ケース１１２を昇降させる。   As the elevating motor 82 is driven and the ball screw 98 rotates, the drive unit storage case 112 is raised and lowered via the elevating platform 94 and the elevating shaft 102.

駆動部収納ケース１１２が上昇することにより、昇降基板１０８に気密に設けられるシールキャップ７６が処理炉３２の開口部である炉口１２２を閉塞し、ウエハ処理が可能な状態となる。駆動部収納ケース１１２が下降することにより、シールキャップ７６とともにボート４２が降下され、ウエハ４０を外部に搬出できる状態となる。   As the drive unit storage case 112 rises, the seal cap 76 provided in an airtight manner on the elevating substrate 108 closes the furnace port 122 which is an opening of the processing furnace 32, and the wafer processing becomes possible. When the drive unit storage case 112 is lowered, the boat 42 is lowered together with the seal cap 76 so that the wafer 40 can be carried out to the outside.

ガス流量制御部６８、圧力制御部７４、駆動制御部８４、温度制御部８８は、操作部及び入出力部を構成し、成膜装置２２全体を制御する主制御部１２４に電気的に接続されている。これら、ガス流量制御部６８、圧力制御部７４、駆動制御部８４、温度制御部８８、主制御部１２４は、コントローラ１２６として構成されている。   The gas flow rate control unit 68, the pressure control unit 74, the drive control unit 84, and the temperature control unit 88 constitute an operation unit and an input / output unit, and are electrically connected to the main control unit 124 that controls the entire film forming apparatus 22. ing. These gas flow rate control unit 68, pressure control unit 74, drive control unit 84, temperature control unit 88, and main control unit 124 are configured as a controller 126.

次に、上記構成に係る処理炉３２を用いて、半導体デバイスの製造工程の一工程として、ウエハ４０などの基板上に、例えばＥｐｉ−Ｓｉ膜を形成する方法について説明する。尚、以下の説明において、成膜装置２２を構成する各部の動作は、コントローラ１２６により制御される。   Next, a method of forming, for example, an Epi-Si film on a substrate such as the wafer 40 as a step of the semiconductor device manufacturing process using the processing furnace 32 having the above-described configuration will be described. In the following description, the operation of each part constituting the film forming apparatus 22 is controlled by the controller 126.

複数枚のウエハ４０がボート４２に装填されると、図４に示されるように、複数枚のウエハ４０を保持したボート４２は、昇降モータ８２による昇降台９４及び昇降シャフト１０２の昇降動作により処理室３８内に搬入（ボートローディング）される。この状態で、シールキャップ７６はＯリングを介してマニホールド４４の下端をシールした状態となる。   When a plurality of wafers 40 are loaded into the boat 42, as shown in FIG. 4, the boat 42 holding the plurality of wafers 40 is processed by the lifting and lowering operation of the lifting platform 94 and the lifting shaft 102 by the lifting motor 82. It is carried into the chamber 38 (boat loading). In this state, the seal cap 76 seals the lower end of the manifold 44 via the O-ring.

処理室３８内が所望の圧力（真空度）となるように真空排気装置７２によって真空排気される。この際、処理室３８内の圧力は、圧力センサで測定され、この測定された圧力に基づきＡＰＣバルブ７０がフィードバック制御される。また、処理室３８内が所望の温度となるようにヒータ３４により加熱される。この際、処理室３８内が所望の温度分布となるように温度センサが検出した温度情報に基づきヒータ３４への通電具合がフィードバック制御される。続いて、回転機構７８により、ボート４２が回転されることでウエハ４０が回転される。   The processing chamber 38 is evacuated by the evacuation device 72 so that a desired pressure (vacuum degree) is obtained. At this time, the pressure in the processing chamber 38 is measured by a pressure sensor, and the APC valve 70 is feedback-controlled based on the measured pressure. Further, the heater 34 is heated so that the inside of the processing chamber 38 has a desired temperature. At this time, the power supply to the heater 34 is feedback controlled based on the temperature information detected by the temperature sensor so that the inside of the processing chamber 38 has a desired temperature distribution. Subsequently, the wafer 40 is rotated by rotating the boat 42 by the rotation mechanism 78.

第１のガス供給源６２、第２のガス供給源６４、第３のガス供給源６６には、処理ガスとして、それぞれＳｉＨ４又はＳｉ２Ｈ６、ＧｅＨ４、Ｈ２が封入されており、これら処理ガス供給源からそれぞれの処理ガスが供給される。所望の流量となるようにＭＦＣ５６、５８、６０の開度が調節された後、バルブ５０、５２、５４が開かれ、それぞれの処理ガスがガス供給管４８を流通して、処理室３８の上部から、この処理室３８内に導入される。導入されたガスは、処理室３８内を通り、ガス排気管４６から排気される。処理ガスは、処理室３８内を通過する際にウエハ４０と接触し、ウエハ４０の表面上にａ−Ｓｉ膜が堆積（デポジション）される。なお、例えばａ−Ｓｉ膜を堆積させたい場合には、例えば第１のガス供給源よりＳｉＨ４を供給し、処理室内の温度を５３０℃〜５８０℃に設定する。 In the first gas supply source 62, the second gas supply source 64, and the third gas supply source 66, SiH 4 or Si 2 H 6 , GeH 4 , and H 2 are sealed as processing gases, respectively. Each processing gas is supplied from these processing gas supply sources. After the openings of the MFCs 56, 58 and 60 are adjusted so as to obtain a desired flow rate, the valves 50, 52 and 54 are opened, and each processing gas flows through the gas supply pipe 48, and the upper part of the processing chamber 38 is opened. Are introduced into the processing chamber 38. The introduced gas passes through the processing chamber 38 and is exhausted from the gas exhaust pipe 46. The processing gas comes into contact with the wafer 40 when passing through the processing chamber 38, and an a-Si film is deposited (deposited) on the surface of the wafer 40. For example, when it is desired to deposit an a-Si film, SiH 4 is supplied from a first gas supply source, for example, and the temperature in the processing chamber is set to 530 ° C. to 580 ° C.

予め設定された時間が経過すると、図示しない不活性ガス供給源から不活性ガス（例えばＮ２ガス）が供給され、処理室３８内が不活性ガスで置換されると共に、処理室内の温度を５００℃〜７００℃に加熱し、ａ−Ｓｉ膜が堆積された基板の熱処理を行う。 When a preset time elapses, an inert gas (for example, N 2 gas) is supplied from an inert gas supply source (not shown), the inside of the processing chamber 38 is replaced with the inert gas, and the temperature in the processing chamber is set to 500. The substrate on which the a-Si film is deposited is subjected to a heat treatment by heating to a temperature of from 700C to 700C.

予め設定された時間が経過すると、処理室内の加熱を停止し、圧力を常圧に復帰する。   When a preset time elapses, heating in the processing chamber is stopped and the pressure is returned to normal pressure.

その後、昇降モータ８２によりシールキャップ７６が下降されて、マニホールド４４の下端が開口されると共に、処理済ウエハ４０がボート４２に保持された状態でマニホールド４４の下端からアウターチューブ３６の外部に搬出（ボートアンローディング）される。その後、処理済のウエハ４０は、ボート４２より取出される（ウエハディスチャージ）。   Thereafter, the seal cap 76 is lowered by the elevating motor 82 so that the lower end of the manifold 44 is opened, and the processed wafer 40 is carried out from the lower end of the manifold 44 to the outside of the outer tube 36 while being held by the boat 42 ( Boat unloading). Thereafter, the processed wafer 40 is taken out from the boat 42 (wafer discharge).

横方向固相Ｅｐｉ成長において、ａ−Ｓｉの成膜及び熱処理にかかる時間を短縮するため、生産性を考慮すると、枚葉処理装置よりもバッチ処理装置の方が、好ましい。   In the lateral solid phase epi growth, the batch processing apparatus is preferable to the single wafer processing apparatus in consideration of productivity in order to shorten the time required for the film formation and heat treatment of a-Si.

なお、上記実施形態においては、Ｓｉ膜を形成する方法について説明したが、本発明はこれに限定されるものではなく、例えば他に、ＳｉＧｅ膜あるいは、Ｓｉ及びＳｉＧｅ等からなる異種金属の単結晶膜についても絶縁膜上に平面的または立体的に組合わせて適用することができる。   In the above-described embodiment, the method for forming the Si film has been described. However, the present invention is not limited to this. For example, the SiGe film or a single crystal of a different metal made of Si, SiGe, or the like can be used. The film can also be applied to the insulating film in combination in a planar or three-dimensional manner.

図６は、フォトレジスト膜形成装置２４の概略構成図を示す。フォトレジスト膜形成装置２４は、インデクサー部１３０、塗布機構１３２、現像機構１３４、露光装置１３６及び搬送機構１３８を備える。この搬送機構１３８によりウエハ４０はフォトレジスト膜形成装置２４の各所に搬送され配置される。   FIG. 6 shows a schematic configuration diagram of the photoresist film forming apparatus 24. The photoresist film forming apparatus 24 includes an indexer unit 130, a coating mechanism 132, a developing mechanism 134, an exposure device 136, and a transport mechanism 138. With this transfer mechanism 138, the wafer 40 is transferred and arranged in various places of the photoresist film forming apparatus 24.

インデクサー部１３０は、図示しないインターフェイス機構により搬送された基板収納容器としてのカセット１４０の授受を行う保持具授受部材であるカセットステージ１４２を有し、このカセット１４０にはフォトレジスト膜形成前後のウエハ４０が収蔵される。   The indexer unit 130 has a cassette stage 142 which is a holder transfer member for transferring a cassette 140 as a substrate storage container conveyed by an interface mechanism (not shown). The cassette 140 includes a wafer 40 before and after the formation of a photoresist film. Is stored.

塗布機構１３２は、ウエハ４０にフォトレジストを塗布する回転式塗布装置１４４と、ウエハ４０に加熱処理を行うプレベーク用ホットプレート１４６と、ウエハ４０を冷却するクーリングプレート１４８とを有する。塗布機構１３２は上記構成に限られず、回転式塗布装置１４４に代えて、ローラー式コーター等の塗布装置を適用することもできる。また、プレベーク用ホットプレート１４６に代えて、ベーク炉等を適用することもできる。   The coating mechanism 132 includes a rotary coating device 144 that coats the photoresist on the wafer 40, a pre-bake hot plate 146 that heats the wafer 40, and a cooling plate 148 that cools the wafer 40. The coating mechanism 132 is not limited to the above configuration, and a coating device such as a roller coater may be applied instead of the rotary coating device 144. Further, instead of the pre-baking hot plate 146, a baking furnace or the like can be applied.

露光装置１３６は、例えばステッパであり、所定のパターンを有するレチクルをマスクとして、フォトレジストが塗布されたウエハ４０上に露光を行い、フォトレジストにパターンを転写する。露光装置はステッパに限られず、例えばミラー式等投影露光装置等としてもよい。   The exposure apparatus 136 is, for example, a stepper, and exposes the wafer 40 coated with a photoresist using a reticle having a predetermined pattern as a mask, and transfers the pattern to the photoresist. The exposure apparatus is not limited to a stepper, and may be a projection exposure apparatus such as a mirror type.

ここで、横方向の固相Ｅｐｉ成長距離は、電子後方散乱パターン（ＥＢＳＰ：ｅｌｅｃｔｒｏｎ ｂａｃｋｓｃａｔｔｅｒｉｎｇ ｐａｔｔｅｒｎ）解析により測定する。ＥＢＳＰ解析により、上方から観察した場合に固相Ｅｐｉの成長距離を確認できる。フォトレジストマスク形成前のアニール条件によって、固相Ｅｐｉ成長距離は決定されるため、これを考慮することでマスク寸法を決定することができる。   Here, the solid-phase Epi growth distance in the horizontal direction is measured by electron backscattering pattern (EBSP) analysis. By EBSP analysis, the growth distance of the solid phase Epi can be confirmed when observed from above. Since the solid phase Epi growth distance is determined depending on the annealing conditions before forming the photoresist mask, the mask dimension can be determined by taking this into consideration.

現像機構１３４は、露光後のウエハ４０に現像処理を行う回転式現像装置１５０と、加熱処理を行うポストベーク用ホットプレート１５２と、加熱処理が施されたウエハ４０を冷却するクーリングプレート１５４とを有する。現像機構１３４は上記構成に限られず、回転式現像装置１５０に代えて、ウエハ４０を現像液に浸漬させるディップ方式等の現像装置を適用することもできる。また、ポストベーク用ホットプレート１５２に代えて、ベーク炉等を適用することもできる。   The developing mechanism 134 includes a rotary developing device 150 that performs a developing process on the exposed wafer 40, a post-baking hot plate 152 that performs a heating process, and a cooling plate 154 that cools the wafer 40 that has been subjected to the heating process. Have. The developing mechanism 134 is not limited to the above-described configuration, and instead of the rotary developing device 150, a developing device such as a dip system that immerses the wafer 40 in a developing solution can be applied. Further, instead of the post-baking hot plate 152, a baking furnace or the like can be applied.

次に、上記構成のフォトレジスト膜形成装置２４を用いて、ウエハ４０上にフォトレジスト膜を形成する方法について説明する。
ウエハ４０が収蔵されたウエハカセット１４０は、図示しないインターフェイス機構によってカセットステージ１４２に搬送される。その後、ウエハカセット１４０に収蔵されているウエハ４０は、搬送機構１３８によって回転式塗布装置１４４に搬送される。この回転式塗布装置１４４は、水平な状態で回転するウエハ４０上にフォトレジストを滴下させることで、フォトレジストの塗布を行う。 Next, a method for forming a photoresist film on the wafer 40 using the photoresist film forming apparatus 24 having the above-described configuration will be described.
The wafer cassette 140 storing the wafers 40 is transferred to the cassette stage 142 by an interface mechanism (not shown). Thereafter, the wafer 40 stored in the wafer cassette 140 is transferred to the rotary coating apparatus 144 by the transfer mechanism 138. The rotary coating device 144 applies the photoresist by dropping the photoresist onto the wafer 40 that rotates in a horizontal state.

フォトレジストを塗布されたウエハ４０は、プレベーク用ホットプレート１４６に搬送され、熱処理が行われる。この熱処理（プレベーク）は、塗布されたフォトレジスト膜中の残留溶剤を取り除き、フォトレジストとウエハ４０との密着性を向上させる目的で行われる。露光前の熱処理であるため、このプレベークは低温（８０℃程度）で行うことが好ましい。
プレベーク用ホットプレート１４６での熱処理後、ウエハ４０はクーリングプレート１４８へ搬送され冷却される。 The wafer 40 coated with the photoresist is transferred to a pre-bake hot plate 146 and subjected to heat treatment. This heat treatment (pre-baking) is performed for the purpose of removing the residual solvent in the applied photoresist film and improving the adhesion between the photoresist and the wafer 40. Since this is a heat treatment before exposure, this pre-bake is preferably performed at a low temperature (about 80 ° C.).
After the heat treatment on the pre-bake hot plate 146, the wafer 40 is transferred to the cooling plate 148 and cooled.

続いて、ウエハ４０は露光装置１３６へ搬送され、露光によって所定のパターンがフォトレジストに転写される。   Subsequently, the wafer 40 is transferred to the exposure apparatus 136, and a predetermined pattern is transferred to the photoresist by exposure.

露光装置１３６で露光を行った後、ウエハ４０は回転式現像装置１５０へ搬送される。この回転式現像装置１５０は、水平な状態で回転するウエハ４０上に、アルカリ性または有機溶剤系の現像液を滴下することで現像を行う。   After performing exposure with the exposure device 136, the wafer 40 is transferred to the rotary developing device 150. The rotary developing device 150 performs development by dropping an alkaline or organic solvent developer on the wafer 40 that rotates in a horizontal state.

現像後、ウエハ４０はポストベーク用ホットプレート１５２に搬送され熱処理が行われる。この熱処理（ポストベーク）は、有機溶剤や付着水分を蒸発させて除去し、後の処理工程においてフォトレジストからのガス放出を減少させたり、フォトレジストとウエハ４０との密着性や、エッチング耐性等を向上させたりする目的で行われる。ポストベークの処理温度及び処理時間は、形成されたフォトレジストの形状が変形しない範囲で設定される。
ポストベーク用ホットプレート１５２での熱処理後、ウエハ４０はクーリングプレート１５４へ搬送され冷却される。
上述したようにして、ウエハ４０上にフォトレジストがパターニングされる。つまり、以上の工程により、基板表面上の単結晶化した部分にフォトレジスト膜が形成される。なお、フォトレジスト膜以外にも単結晶化した部分を覆うことができれば、どのようなレジスト膜でもよい。 After development, the wafer 40 is transferred to a post-bake hot plate 152 and subjected to heat treatment. This heat treatment (post-bake) evaporates and removes the organic solvent and adhering water, reduces the gas emission from the photoresist in the subsequent processing steps, and adheres between the photoresist and the wafer 40, etching resistance, etc. It is done for the purpose of improving. The post-baking processing temperature and processing time are set within a range in which the shape of the formed photoresist is not deformed.
After the heat treatment on the post-bake hot plate 152, the wafer 40 is transferred to the cooling plate 154 and cooled.
As described above, a photoresist is patterned on the wafer 40. That is, a photoresist film is formed on the single crystallized portion on the substrate surface by the above process. Note that any resist film other than the photoresist film may be used as long as it can cover the single crystal portion.

図７は、ドライエッチング装置２６の概略構成図を示す。ドライエッチング装置２６は、エッチングチャンバ１６０と、このエッチングチャンバ１６０内の底面中央に設けられた載置ステージ１６２と、エッチングチャンバ１６０の上面部に設けられた上部電極１６４と、を有する。   FIG. 7 shows a schematic configuration diagram of the dry etching apparatus 26. The dry etching apparatus 26 includes an etching chamber 160, a mounting stage 162 provided at the center of the bottom surface in the etching chamber 160, and an upper electrode 164 provided on the upper surface portion of the etching chamber 160.

載置ステージ１６２は、下部電極１６６及びこの下部電極１６６を支持する支持体１６８からなり、この下部電極１６６は、高周波調整器１７０を介して高周波電力を発生する発振器１７２に接続されている。
上部電極１６４は、中空状に形成されており、この上部電極１６４の上面中央にはガスを供給するためのガス供給口１７４が配置され、下部面にはガスシャワーヘッド１７６が配置されている。ガスシャワーヘッド１７６は、エッチングチャンバ内へ処理ガスを分散して供給するための多数のガス供給孔１７８が例えば均等に配置されている。 The mounting stage 162 includes a lower electrode 166 and a support 168 that supports the lower electrode 166, and the lower electrode 166 is connected to an oscillator 172 that generates high-frequency power via a high-frequency regulator 170.
The upper electrode 164 is formed in a hollow shape. A gas supply port 174 for supplying gas is disposed at the center of the upper surface of the upper electrode 164, and a gas shower head 176 is disposed on the lower surface. In the gas shower head 176, a large number of gas supply holes 178 for distributing and supplying a processing gas into the etching chamber are arranged, for example, uniformly.

排気口１８０は、エッチングチャンバ１６０の底面に設けられ、エッチングチャンバ１６０内を減圧するように構成されている。
搬送口１８２はエッチングチャンバ１６０の壁面に設けられ、この搬送口１８２はゲートバルブ１８４によって開閉可能となっている。 The exhaust port 180 is provided on the bottom surface of the etching chamber 160 and is configured to depressurize the inside of the etching chamber 160.
The transfer port 182 is provided on the wall surface of the etching chamber 160, and the transfer port 182 can be opened and closed by a gate valve 184.

次に、このドライエッチング装置２６を用いたエッチング方法について説明する。
ウエハ４０はゲートバルブ１８４を介してエッチングチャンバ１６０内の載置ステージ１６２上に水平に載置される。ドライエッチング装置２６へのウエハ４０の搬入・搬出は、図示しないトランスファチャンバを介してゲートバルブ１８４の開閉と連動させて行い、エッチングチャンバ１６０内を外気にさらすことなくエッチング雰囲気を維持できるように構成されている。
続いて、図示しない排気系統により排気口１８０を介してエッチングチャンバ１６０内の真空排気を行う。真空排気後、ガス供給口１７４より所定の反応ガスを供給し、発振器１７２ａ及び１７２ｂの出力する高周波電力をそれぞれ高周波調整器１７０ａ及び１７０ｂを介して、上部電極１６４及び下部電極１６６に供給する。これにより反応ガスがプラズマ化され、ウエハ４０にエッチング処理が行われる。以上の工程により、基板表面上の単結晶化しなかった部分が除去される。 Next, an etching method using this dry etching apparatus 26 will be described.
The wafer 40 is horizontally mounted on the mounting stage 162 in the etching chamber 160 through the gate valve 184. The wafer 40 is carried into and out of the dry etching apparatus 26 in conjunction with opening and closing of the gate valve 184 via a transfer chamber (not shown) so that the etching atmosphere can be maintained without exposing the inside of the etching chamber 160 to the outside air. Has been.
Subsequently, the etching chamber 160 is evacuated through the exhaust port 180 by an exhaust system (not shown). After evacuation, a predetermined reaction gas is supplied from the gas supply port 174, and high frequency power output from the oscillators 172a and 172b is supplied to the upper electrode 164 and the lower electrode 166 via the high frequency regulators 170a and 170b, respectively. As a result, the reaction gas is turned into plasma, and the wafer 40 is etched. Through the above steps, the portion of the substrate surface that has not been monocrystallized is removed.

なお、エッチング装置は、所定の範囲の金属種をエッチングすることができればよく、上記構成に限られるものではない。例えば他に、誘導結合型、ナローギャップ型、ヘリコン波型等の装置、あるいはウエットエッチング装置を用いることができる。   Note that the etching apparatus is not limited to the above configuration as long as it can etch a predetermined range of metal species. For example, an inductive coupling type, a narrow gap type, a helicon wave type apparatus, or a wet etching apparatus can be used.

図８は、アッシング装置２８の概略構成図を示す。アッシング装置２８は、アッシングチャンバ１９０と、このアッシングチャンバ１９０内の底面中央に設けられた載置ステージ１９２と、を有する。   FIG. 8 shows a schematic configuration diagram of the ashing device 28. The ashing device 28 includes an ashing chamber 190 and a mounting stage 192 provided at the center of the bottom surface in the ashing chamber 190.

アッシングチャンバ１９０は、このアッシングチャンバ１９０上部中央に配置されたガス供給口１９４と、上部に配置されたガスシャワーヘッド１９６、下部周面に配置された排気口１９８と、壁面に配置された搬送口２００と、を有する。この搬送口２００はゲートバルブ２０２によって開閉可能となっている。
高周波リング電極２０４は、アッシングチャンバ１９０の周囲に設けられ、この高周波リング電極２０４は高周波調整器２０６を介して高周波電力を発生する発振器２０８に接続されている。永久磁石リング２１０は、アッシングチャンバ１９０の周囲であって高周波リング電極２０４よりも外側の位置に、高周波リング電極２０４の上下に離間するようにして設けられている。 The ashing chamber 190 includes a gas supply port 194 disposed in the upper center of the ashing chamber 190, a gas shower head 196 disposed in the upper portion, an exhaust port 198 disposed in the lower peripheral surface, and a transport port disposed in the wall surface. 200. The transfer port 200 can be opened and closed by a gate valve 202.
The high frequency ring electrode 204 is provided around the ashing chamber 190, and the high frequency ring electrode 204 is connected to an oscillator 208 that generates high frequency power via a high frequency regulator 206. The permanent magnet ring 210 is provided at a position around the ashing chamber 190 and outside the high frequency ring electrode 204 so as to be separated from the upper and lower sides of the high frequency ring electrode 204.

載置ステージ１９２は、下部電極２１２及びこの下部電極２１２を支持する支持体２１４からなり、下部電極２１２は、高周波調整器２１６に接続されている。   The mounting stage 192 includes a lower electrode 212 and a support 214 that supports the lower electrode 212, and the lower electrode 212 is connected to the high-frequency regulator 216.

次に、このアッシング装置２８を用いたアッシング方法について説明する。
ウエハ４０はゲートバルブ２０２を介してアッシングチャンバ１９０内の載置ステージ１９２上に水平に載置される。アッシング装置２８へのウエハ４０の搬入・搬出は、図示しないトランスファチャンバを介してゲートバルブ２０２の開閉と連動させて行い、アッシングチャンバ１９０内を外気にさらすことなくアッシング雰囲気を維持できるように構成されている。
続いて、図示しない排気系統により排気口１９８を介してアッシングチャンバ１９０内の真空排気を行う。真空排気後、ガス供給口１９４より所定の反応ガスを供給し、発振器２０８の出力する高周波電力を高周波調整器２０６を介して、高周波リング電極２０４に供給する。これにより反応ガスがプラズマ化され、ウエハ４０にアッシング処理が行われる。以上の工程により、基板表面上に形成されているフォトレジスト膜を剥離することができる。 Next, an ashing method using the ashing device 28 will be described.
The wafer 40 is placed horizontally on the placement stage 192 in the ashing chamber 190 via the gate valve 202. Loading / unloading of the wafer 40 to / from the ashing device 28 is performed in conjunction with opening / closing of the gate valve 202 via a transfer chamber (not shown), and the ashing atmosphere can be maintained without exposing the inside of the ashing chamber 190 to outside air. ing.
Subsequently, the ashing chamber 190 is evacuated through the exhaust port 198 by an exhaust system (not shown). After evacuation, a predetermined reaction gas is supplied from the gas supply port 194, and high frequency power output from the oscillator 208 is supplied to the high frequency ring electrode 204 via the high frequency regulator 206. As a result, the reaction gas is turned into plasma, and an ashing process is performed on the wafer 40. Through the above steps, the photoresist film formed on the substrate surface can be peeled off.

なお、アッシング装置は所定のフォトレジストを除去することができればよく、上記構成に限られるものではない。例えば他に、光励起アッシング装置等を用いることができる。   Note that the ashing device is not limited to the above configuration as long as it can remove a predetermined photoresist. For example, a light excitation ashing device or the like can be used.

次に、基板処理装置２０を用いた、絶縁膜上全体に例えば単結晶Ｓｉ膜を形成する製造工程について説明する。基板処理装置２０の各構成装置間での基板の連絡はインターフェイス機構によって行われ、各構成装置及びインターフェイス機構は制御部３０によって制御される。   Next, a manufacturing process for forming, for example, a single crystal Si film over the entire insulating film using the substrate processing apparatus 20 will be described. The substrate is communicated between the constituent devices of the substrate processing apparatus 20 by an interface mechanism, and the constituent devices and the interface mechanism are controlled by the control unit 30.

まず、部分的に絶縁膜１２が形成されたＳｉ基板１０（図１（ａ））を成膜装置２２に搬送する。成膜装置２２において、このＳｉ基板１０上にａ−Ｓｉ膜１４を成膜し（図１（ｂ））、横方向固相Ｅｐｉ成長できる範囲まで熱処理を行うと、Ｓｉ基板１０は混在膜１６が存在する状態となる（図１（ｃ））。
次に、この混在膜１６が存在する状態のＳｉ基板１０を、フォトレジスト膜形成装置２４に搬送する。ここで所定の処理を行い、Ｅｐｉ結晶化された範囲を保護するように、Ｓｉ基板１０上にフォトレジスト膜２０を形成する（図１（ｄ））。
続いて、このＳｉ基板１０をドライエッチング装置２６に搬送しエッチング処理を行うことで、フォトレジスト膜２０によって保護されていない混在膜１６を除去する（図１（ｅ））。
エッチング処理後、このＳｉ基板１０をアッシング装置２８に搬送しアッシング処理を行うことで、Ｓｉ基板１０上のフォトレジスト膜２０を剥離する。
フォトレジスト膜２０を除去したＳｉ基板１０を成膜装置２２に搬送し、再度、ａ−Ｓｉ膜１４を成膜し（図１（ｆ））、固相Ｅｐｉ化熱処理を行うことで、固相Ｅｐｉ膜１５を延長させる（図１（ｇ））。 First, the Si substrate 10 (FIG. 1A) on which the insulating film 12 is partially formed is transferred to the film forming apparatus 22. When the a-Si film 14 is formed on the Si substrate 10 in the film forming apparatus 22 (FIG. 1B) and heat treatment is performed to the extent that the lateral solid phase Epi growth can be performed, the Si substrate 10 becomes the mixed film 16. Exists (FIG. 1 (c)).
Next, the Si substrate 10 in a state where the mixed film 16 exists is transferred to the photoresist film forming apparatus 24. Here, a predetermined process is performed to form a photoresist film 20 on the Si substrate 10 so as to protect the Epi crystallized range (FIG. 1D).
Subsequently, the Si substrate 10 is transferred to the dry etching apparatus 26 and subjected to an etching process to remove the mixed film 16 that is not protected by the photoresist film 20 (FIG. 1E).
After the etching process, the Si substrate 10 is transferred to the ashing device 28 and subjected to the ashing process, whereby the photoresist film 20 on the Si substrate 10 is peeled off.
The Si substrate 10 from which the photoresist film 20 has been removed is transported to the film forming apparatus 22, and an a-Si film 14 is formed again (FIG. 1 (f)). The Epi film 15 is extended (FIG. 1 (g)).

なお、上記製造工程においては、Ｓｉ膜を形成する方法について説明したが、本発明はこれに限定されるものではなく、例えば他に、ＳｉＧｅ膜あるいは、Ｓｉ及びＳｉＧｅ等からなる異種金属膜についても適用することができる。   In the above manufacturing process, the method for forming the Si film has been described. However, the present invention is not limited to this. For example, the SiGe film or a dissimilar metal film made of Si, SiGe, or the like can be used. Can be applied.

本発明の一実施形態を示す製造工程の概略図である。It is the schematic of the manufacturing process which shows one Embodiment of this invention. 本発明の他の実施形態を示す製造工程の概略図である。It is the schematic of the manufacturing process which shows other embodiment of this invention. 本発明の一実施形態の基板処理装置２０の構成を示すブロック図である。It is a block diagram which shows the structure of the substrate processing apparatus 20 of one Embodiment of this invention. 本発明の一実施形態の基板処理装置２０を構成する成膜装置２２の断面図である。It is sectional drawing of the film-forming apparatus 22 which comprises the substrate processing apparatus 20 of one Embodiment of this invention. 本発明の一実施形態の基板処理装置２０を構成する成膜装置２２のコントローラ１２６を示すブロック図である。It is a block diagram which shows the controller 126 of the film-forming apparatus 22 which comprises the substrate processing apparatus 20 of one Embodiment of this invention. 本発明の一実施形態の基板処理装置２０を構成するレジスト膜形成装置２４の概略図である。It is the schematic of the resist film forming apparatus 24 which comprises the substrate processing apparatus 20 of one Embodiment of this invention. 本発明の一実施形態の基板処理装置２０を構成するドライエッチング装置２６の断面図である。It is sectional drawing of the dry etching apparatus 26 which comprises the substrate processing apparatus 20 of one Embodiment of this invention. 本発明の一実施形態の基板処理装置２０を構成するアッシング装置２８の断面図である。It is sectional drawing of the ashing apparatus 28 which comprises the substrate processing apparatus 20 of one Embodiment of this invention.

符号の説明Explanation of symbols

１０ Ｓｉ基板
１２ 絶縁膜
１４ ａ−Ｓｉ
１５ 単結晶化Ｓｉ
１６ 混在膜
１８ フォトレジスト
２０ 基板処理装置
２２ 成膜装置
２４ フォトレジスト膜形成装置
２６ ドライエッチング装置
２８ アッシング装置
３０ 制御部
３２ 処理炉
３４ ヒータ
３６ アウターチューブ
３８ 処理室
４０ ウエハ
４２ ボート
４４ マニホールド
４６ ガス排気管
４８ ガス供給管
５０、５２、５４ バルブ
５６、５８、６０ ＭＦＣ
６２ 第１のガス供給口
６４ 第２のガス供給口
６６ 第３のガス供給口
６８ ガス流量制御部
１２４ 主制御部
１２６ コントローラ 10 Si substrate 12 Insulating film 14 a-Si
15 Single crystal Si
16 Mixed film 18 Photoresist 20 Substrate processing device 22 Film forming device 24 Photoresist film forming device 26 Dry etching device 28 Ashing device 30 Control unit 32 Processing furnace 34 Heater 36 Outer tube 38 Processing chamber 40 Wafer 42 Boat 44 Manifold 46 Gas exhaust Pipe 48 Gas supply pipe 50, 52, 54 Valve 56, 58, 60 MFC
62 First gas supply port 64 Second gas supply port 66 Third gas supply port 68 Gas flow rate control unit 124 Main control unit 126 Controller

Claims (5)

部分的に絶縁膜を形成したシリコン基板上にアモルファスシリコン膜を形成する第１の工程と、
前記シリコン基板を熱処理して前記アモルファスシリコン膜を単結晶化する第２の工程と、
前記単結晶化した部分にレジスト膜を形成する第３の工程と、
前記単結晶化しなかった部分を除去する第４の工程と、
前記レジスト膜を剥離する第５の工程と、
前記シリコン基板上にアモルファスシリコン膜を形成する第６の工程と、
前記シリコン基板を熱処理して前記アモルファスシリコン膜を単結晶化する第７の工程と、
を有する半導体装置の製造方法。 A first step of forming an amorphous silicon film on a silicon substrate partially formed with an insulating film;
A second step of heat-treating the silicon substrate to monocrystallize the amorphous silicon film;
A third step of forming a resist film on the single-crystallized portion;
A fourth step of removing the portion that has not been crystallized;
A fifth step of stripping the resist film;
A sixth step of forming an amorphous silicon film on the silicon substrate;
A seventh step of heat treating the silicon substrate to monocrystallize the amorphous silicon film;
A method for manufacturing a semiconductor device comprising: 前記アモルファスシリコン膜が全て単結晶化するまで前記第１の工程乃至前記第５の工程を所定回数繰り返す、
請求項１に記載の半導体装置の製造方法。 The first to fifth steps are repeated a predetermined number of times until all of the amorphous silicon film is single-crystallized.
A method for manufacturing a semiconductor device according to claim 1. 前記第２の工程ではシリコン膜を形成し、前記第７の工程ではシリコンゲルマニウム膜を形成する、
請求項１に記載の半導体装置の製造方法。 In the second step, a silicon film is formed, and in the seventh step, a silicon germanium film is formed.
A method for manufacturing a semiconductor device according to claim 1. 前記レジスト膜を形成する前記第３の工程では、予め取得したデータを基にマスクをしてエッチングを行う、
請求項１に記載の半導体装置の製造方法。 In the third step of forming the resist film, etching is performed using a mask based on data acquired in advance.
A method for manufacturing a semiconductor device according to claim 1. 部分的に絶縁膜を形成したシリコン基板を処理する処理室と、
前記シリコン基板を加熱するヒータと、
前記シリコン基板上に少なくともシリコン膜又はシリコンゲルマニウム膜のいずれかを形成するための原料ガスを供給するガス供給手段と、
前記シリコン基板上にレジスト膜を形成するレジスト膜形成手段と、
前記レジスト膜を形成しない部分を除去するエッチング手段と、
前記レジスト膜を剥離する剥離手段と、
前記構成部位を制御する制御部と、
を有し、
該制御部は、前記シリコン基板上にアモルファスシリコン膜を形成する第１の工程と、
前記シリコン基板を熱処理して前記アモルファスシリコン膜を単結晶化する第２の工程と、
前記単結晶化した部分に前記レジスト膜形成手段により前記レジスト膜を形成する第３の工程と、
前記単結晶化しなかった部分を前記エッチング手段により除去する第４の工程と、
前記剥離手段により前記レジスト膜を剥離する第５の工程と、
前記シリコン基板上に前記アモルファスシリコン膜を形成する第６の工程と、
前記シリコン基板を熱処理してアモルファスシリコン膜を単結晶化する第７の工程と、
を有するように制御する基板処理装置。 A processing chamber for processing a silicon substrate partially formed with an insulating film;
A heater for heating the silicon substrate;
Gas supply means for supplying a source gas for forming at least one of a silicon film and a silicon germanium film on the silicon substrate;
A resist film forming means for forming a resist film on the silicon substrate;
Etching means for removing a portion where the resist film is not formed;
Peeling means for peeling the resist film;
A control unit for controlling the constituent parts;
Have
The control unit includes a first step of forming an amorphous silicon film on the silicon substrate;
A second step of heat-treating the silicon substrate to monocrystallize the amorphous silicon film;
A third step of forming the resist film on the single-crystallized portion by the resist film forming means;
A fourth step of removing the part that has not been crystallized by the etching means;
A fifth step of stripping the resist film by the stripping means;
A sixth step of forming the amorphous silicon film on the silicon substrate;
A seventh step of heat-treating the silicon substrate to monocrystallize the amorphous silicon film;
A substrate processing apparatus which is controlled to have.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN157312B (en) * 1982-01-12 1986-03-01 Rca Corp
JPS60152018A (en) * 1984-01-20 1985-08-10 Agency Of Ind Science & Technol Manufacture of semiconductor thin film crystal layer
JP2755653B2 (en) * 1988-06-15 1998-05-20 三洋電機株式会社 Method of forming SOI structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014515192A (en) * 2011-04-14 2014-06-26 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング Wafer having a spacer including a horizontal member

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