JP2010141044A

JP2010141044A - Semiconductor device and method of manufacturing the same

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Publication number: JP2010141044A
Application number: JP2008314755A
Authority: JP
Inventors: Jun Morioka; 純森岡; Koji Yonemura; 浩二米村; Toshihiro Sakamoto; 寿博坂本; Keita Takahashi; 啓太高橋; Hiroyoshi Kitahara; 宏良北原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-10
Filing date: 2008-12-10
Publication date: 2010-06-24

Abstract

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。
【選択図】図２The characteristics of a semiconductor device can be improved and the manufacturing cost can be reduced.
A semiconductor device according to an example of the present invention is provided on a side surface of a collector layer 2A, a base layer 3A and an emitter layer 4A sequentially stacked on a semiconductor substrate 1, and on the collector layer 2A. A first stress source film 15A that applies strain stress and a second stress source film 17 that is provided on the side surface of the base layer 3A and applies strain stress to the base layer 3A. The upper end of 15A and the upper end of the base layer are located at the same height from the surface of the semiconductor substrate, and the second stress source film 17 is provided between the side surface of the base layer 3A and the side surface of the first stress source film 15A.
[Selection] Figure 2

Description

本発明は、半導体装置及びその製造方法に係り、特に、歪み技術を用いたヘテロ接合バイポーラトランジスタ及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a heterojunction bipolar transistor using a strain technique and a manufacturing method thereof.

従来、半導体集積回路の高性能化は、半導体集積回路を構成している半導体素子の微細化によって実現されてきた。しかし、近年においては、その微細化の限界が見えはじめ、半導体集積回路の高性能化へ向けてのスピードが、鈍化する懸念がある。その為、半導体集積回路を構成している半導体素子の特性を向上するために、微細化を伴わない新規の技術が提案されている。 Conventionally, high performance of a semiconductor integrated circuit has been realized by miniaturization of a semiconductor element constituting the semiconductor integrated circuit. However, in recent years, the limit of miniaturization has started to appear, and there is a concern that the speed toward higher performance of semiconductor integrated circuits will slow down. For this reason, in order to improve the characteristics of the semiconductor elements constituting the semiconductor integrated circuit, a new technique without miniaturization has been proposed.

例えば、ヘテロ接合型バイポーラトランジスタにおいては、ベース領域にシリコンゲルマニウム（ＳｉＧｅ）を用いたＳｉＧｅ−ＨＢＴ（Hetero junction Bipolar Transistor）の開発が推し進められている。この技術によって、バイポーラトランジスタの高速（高周波）性能指標である遮断周波数（ｆ_Ｔ）特性が向上されている。 For example, in heterojunction bipolar transistors, development of SiGe-HBT (Hetero junction Bipolar Transistor) using silicon germanium (SiGe) in the base region is being promoted. This technique improves the cutoff frequency (f _T ) characteristic, which is a high-speed (high-frequency) performance index of the bipolar transistor.

さらなるｆ_Ｔ特性の向上のためには、ベース幅の縮小及びベース不純物濃度の低減が必要となるが、これらは、ベース抵抗（ＲＢ）の増加及びベース耐圧（ＢＶｃｅｏ）の低下を招いてしまう。 In order to further improve the _fT characteristics, it is necessary to reduce the base width and the base impurity concentration. However, these increase the base resistance (RB) and lower the base breakdown voltage (BVceo).

また、ｆ_Ｔ特性を向上させる技術として、歪み技術を適用したＳｉＧｅ−ＨＢＴが提案されている（例えば、特許文献１参照）。 As a technique for improving the _fT characteristic, SiGe-HBT to which a distortion technique is applied has been proposed (for example, see Patent Document 1).

この歪み技術を適用したＳｉＧｅ−ＨＢＴは、ｆ_Ｔ特性は向上するものの、その製造工程において、コレクタ領域及びベース領域に対して歪み応力を与えるストレスソース膜（ストレス誘起膜）を形成しなければならないため、リソグラフィ工程などの製造工程が増加し、製造工程が複雑化してしまう。この結果として、バイポーラトランジスタの製造コストが増大してしまう。 SiGe-HBT of applying this distortion technique, although f _T characteristics are improved, in the manufacturing process must form a stress source film (stress-induced film) distorting stress to the collector region and the base region For this reason, the number of manufacturing processes such as a lithography process increases and the manufacturing process becomes complicated. As a result, the manufacturing cost of the bipolar transistor increases.

それゆえ、バイポーラトランジスタの性能向上とその製造コストの低減を両立できる技術が求められている。
特開２００８−４１８９９号公報 Therefore, there is a need for a technique that can simultaneously improve the performance of a bipolar transistor and reduce its manufacturing cost.
JP 2008-41899 A

本発明は、半導体装置の特性を向上させると共に、製造コストを低減する技術を提案する。 The present invention proposes a technique for improving the characteristics of a semiconductor device and reducing the manufacturing cost.

本発明の例に関わる半導体装置は、半導体基板上に設けられるコレクタ層と、前記コレクタ層上に積層されるベース層と、前記ベース層上に積層されるエミッタ層と、前記コレクタ層の側面上に設けられ、前記コレクタ層に対して歪み応力を与える第１ストレスソース膜と、前記ベース層の側面上に設けられ、前記ベース層に対して歪み応力を与える第２ストレスソース膜と、を具備し、前記第１ストレスソース膜上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、前記第２ストレスソース膜は、前記ベース層の側面と前記第１ストレスソース膜の側面との間に設けられる、ことを備える。 A semiconductor device according to an example of the present invention includes a collector layer provided on a semiconductor substrate, a base layer stacked on the collector layer, an emitter layer stacked on the base layer, and a side surface of the collector layer A first stress source film that applies strain stress to the collector layer, and a second stress source film that is provided on a side surface of the base layer and applies strain stress to the base layer. The upper end of the first stress source film and the upper end of the base layer are located at the same height from the surface of the semiconductor substrate, and the second stress source film includes a side surface of the base layer and a side surface of the first stress source film. It is provided between.

本発明の例に関わる半導体装置の製造方法は、半導体基板上に順次積層されたコレクタ層、ベース層及びダミー層を形成する工程と、前記コレクタ層及び前記ベース層の側面上に、バッファ層を形成する工程と、前記コレクタ層に対して歪み応力を与える第１ストレスソース膜を、前記バッファ層を介して前記コレクタ層の側面上及び前記ベース層の側面上に自己整合的に形成する工程と、前記ベース層の側面と前記第１ストレスソースとの間に介在する前記バッファ層を除去し、前記ベース層の側面を露出する工程と、前記ベース層に対して歪み応力を与える第２ストレスソース膜を、前記ベース層の露出した側面上に選択的に形成する工程と、前記コレクタ層、前記ベース層及び前記ダミー層を覆う層間絶縁膜を、前記半導体基板上に形成した後、前記層間絶縁膜の上端と前記ダミー層の上端とを一致させる工程と、前記ダミー層を除去し、前記ベース層の上面が露出する開口部を前記層間絶縁膜内に形成する工程と、前記層間絶縁膜内に形成された前記開口部内に、エミッタ層を自己整合的に形成する工程と、を具備する。 A method of manufacturing a semiconductor device according to an example of the present invention includes a step of forming a collector layer, a base layer, and a dummy layer sequentially stacked on a semiconductor substrate, and a buffer layer on side surfaces of the collector layer and the base layer. Forming a first stress source film that applies a strain stress to the collector layer on the side surface of the collector layer and the side surface of the base layer via the buffer layer; Removing the buffer layer interposed between the side surface of the base layer and the first stress source to expose the side surface of the base layer; and a second stress source for applying strain stress to the base layer Forming a film selectively on the exposed side surface of the base layer; and forming an interlayer insulating film covering the collector layer, the base layer and the dummy layer on the semiconductor substrate. And a step of aligning an upper end of the interlayer insulating film with an upper end of the dummy layer, and a step of removing the dummy layer and forming an opening in the interlayer insulating film from which the upper surface of the base layer is exposed. And forming an emitter layer in a self-aligned manner in the opening formed in the interlayer insulating film.

本発明によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。 According to the present invention, the characteristics of the semiconductor device can be improved and the manufacturing cost can be reduced.

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。 Hereinafter, some embodiments for carrying out examples of the present invention will be described in detail with reference to the drawings.

１．実施形態
（１）第１の実施形態
図１乃至図１６を用いて、本発明の第１の実施形態に係る半導体装置について、説明する。 1. Embodiment
(1) First embodiment
A semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.

（ａ）構造
図１及び図２を用いて、第１の実施形態に係る半導体装置の構造について、説明する。本実施形態の半導体装置は、ヘテロ接合型バイポーラトランジスタであって、例えば、シリコンゲルマニウム（ＳｉＧｅ）をベース層に用いたＳｉＧｅ−ＨＢＴである。 (A) Structure
The structure of the semiconductor device according to the first embodiment will be described with reference to FIGS. The semiconductor device of this embodiment is a heterojunction bipolar transistor, for example, a SiGe-HBT using silicon germanium (SiGe) as a base layer.

図１及び図２は、本発明の第１の実施形態に係るＳｉＧｅ−ＨＢＴの構造を示している。図１は本実施形態に係るＳｉＧｅ−ＨＢＴの平面構造を図示し、図２は図１のＡ−Ａ線に沿う断面構造を図示している。
図１に示すように、本実施形態のＳｉＧｅ−ＨＢＴは、縦型構造を有している。つまり、半導体基板（例えば、Ｐ型シリコン基板）１上に、コレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａが順次積層された構造となっている。 1 and 2 show the structure of a SiGe-HBT according to the first embodiment of the present invention. FIG. 1 illustrates a planar structure of the SiGe-HBT according to the present embodiment, and FIG. 2 illustrates a cross-sectional structure taken along line AA in FIG.
As shown in FIG. 1, the SiGe-HBT of this embodiment has a vertical structure. In other words, the collector layer 2A, the base layer 3A, and the emitter layer 4A are sequentially stacked on the semiconductor substrate (for example, a P-type silicon substrate) 1.

半導体基板１上に設けられたコレクタ層２Ａは、バイポーラトランジスタがＮＰＮ型である場合、例えば、導電型がＮ型のポリシリコン層２Ａである。但し、コレクタ層２Ａは、ポリシリコン層のような多結晶層に限定されず、エピタキシャル層など単結晶層でもよい。 When the bipolar transistor is an NPN type, the collector layer 2A provided on the semiconductor substrate 1 is, for example, a polysilicon layer 2A having an N conductivity type. However, the collector layer 2A is not limited to a polycrystalline layer such as a polysilicon layer, and may be a single crystal layer such as an epitaxial layer.

コレクタ層２Ａの側面上には、バッファ膜２０（例えば、ＴＥＯＳ膜）を介して、第１ストレスソース膜１５Ａが設けられている。第１ストレスソース膜１５Ａは、コレクタ層２Ａの各側面上に設けられている。ストレスソース膜１５Ａには、例えば、絶縁性の窒化シリコン（ＳｉＮ）が用いられる。
ここで、窒化シリコンの熱膨張率は、シリコンの熱膨張率よりも大きい。本実施形態においては、この熱膨張率の違いを利用して、ストレスソース膜（窒化シリコン膜）からコレクタ層（シリコン層）に、半導体基板表面に対して垂直方向の引っ張り応力が与えられる。この垂直方向の引っ張り応力によって、コレクタ層（シリコン層）の結晶格子が歪み、この歪みに起因して、コレクタ層２Ａ中のキャリア移動度が向上する。
尚、第１ストレスソース膜１５Ａは、Ｎ型のコレクタ層２Ａに対して、引っ張り応力を加えることができればよい。それゆえ、第１ストレスソース膜２Ａには、窒化シリコン膜の代わりに、例えば、絶縁性のシリコンゲルマニウム（ＳｉＧｅ）混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜などを用いてもよい。 A first stress source film 15A is provided on the side surface of the collector layer 2A via a buffer film 20 (for example, a TEOS film). The first stress source film 15A is provided on each side surface of the collector layer 2A. For example, insulating silicon nitride (SiN) is used for the stress source film 15A.
Here, the thermal expansion coefficient of silicon nitride is larger than the thermal expansion coefficient of silicon. In the present embodiment, a tensile stress in a direction perpendicular to the surface of the semiconductor substrate is applied from the stress source film (silicon nitride film) to the collector layer (silicon layer) using this difference in thermal expansion coefficient. Due to the tensile stress in the vertical direction, the crystal lattice of the collector layer (silicon layer) is distorted, and the carrier mobility in the collector layer 2A is improved due to this distortion.
The first stress source film 15A only needs to apply tensile stress to the N-type collector layer 2A. Therefore, instead of the silicon nitride film, for example, an insulating silicon germanium (SiGe) mixed crystal film, a silicon oxide film, a laminated film of a silicon oxide film and a silicon nitride film, or the like is used for the first stress source film 2A. It may be used.

ベース層３Ａは、コレクタ層２Ａ上に設けられ、このベース層３Ａには、例えば、導電性を有するシリコンゲルマニウム層（以下、ＳｉＧｅ層と呼ぶ）が用いられている。上記のように、バイポーラトランジスタがＮＰＮ型である場合、ベース層３Ａは、Ｐ型のＳｉＧｅである。ベース層３ＡとしてのＳｉＧｅは、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）とが所定の混晶比（組成比）となるように形成された混晶層である。 The base layer 3A is provided on the collector layer 2A, and for example, a conductive silicon germanium layer (hereinafter referred to as a SiGe layer) is used as the base layer 3A. As described above, when the bipolar transistor is an NPN type, the base layer 3A is P-type SiGe. SiGe as the base layer 3A is a mixed crystal layer formed so that silicon (Si) and germanium (Ge) have a predetermined mixed crystal ratio (composition ratio).

ここで、コレクタ、ベース及びエミッタから構成されるＨＢＴの動作速度は、電子がエミッタからコレクタへ到達するまでの時間で決まる。そのため、ベース領域を狭くし、電子の移動距離を短くすることで、動作の高速化を実現できる。但し、単純にベース領域を狭くすると、ベース抵抗（ＲＢ）の増大、ベース耐圧（ＢＶｃｅｏ）の低下が生じる。 Here, the operation speed of the HBT composed of the collector, the base and the emitter is determined by the time until the electrons reach the collector from the emitter. Therefore, speeding up of the operation can be realized by narrowing the base region and shortening the moving distance of electrons. However, if the base region is simply narrowed, the base resistance (RB) increases and the base breakdown voltage (BVceo) decreases.

本実施形態のように、ＳｉＧｅをベース層３Ａに用いた場合、ＳｉＧｅのバンドギャップはシリコンのバンドギャップよりも狭いため、ベース層３Ａ界面のエネルギーバリアが大きくなる。このようなＳｉＧｅのバンドギャップナロー効果を利用することによって、キャリア（ここでは、ホール）がベース領域からエミッタ領域へ注入されるのを抑制でき、これに加えて、ベース抵抗の低減のため、ベース層３Ａの不純物濃度を高くしても、ベース耐圧（ＢＶｃｅｏ）は低下しない。それゆえ、ＳｉＧｅをベース層３Ａに用いることで、ベース層３Ａの膜厚を薄くでき、ベース領域を狭くして、素子特性を向上できる。 When SiGe is used for the base layer 3A as in the present embodiment, the SiGe band gap is narrower than the silicon band gap, so that the energy barrier at the interface of the base layer 3A is increased. By utilizing such a band gap narrow effect of SiGe, carriers (here, holes) can be suppressed from being injected from the base region to the emitter region, and in addition, the base resistance can be reduced to reduce the base resistance. Even if the impurity concentration of the layer 3A is increased, the base breakdown voltage (BVceo) does not decrease. Therefore, by using SiGe for the base layer 3A, the thickness of the base layer 3A can be reduced, the base region can be narrowed, and the device characteristics can be improved.

また、例えば、ＳｉＧｅを用いたベース層３Ａ内のシリコンをゲルマニウムに置換する際に、ベース層内のゲルマニウムの混晶比（濃度）をエミッタ領域に向かうにつれて連続的に減らした傾斜型のＧｅプロファイル（不純物分布）にしてもよい。これによって、ベース領域内に電圧勾配（電界）を発生させ、キャリアのベース領域内での電界加速効果を利用することも可能である。 In addition, for example, when silicon in the base layer 3A using SiGe is replaced with germanium, the germanium mixed crystal ratio (concentration) in the base layer is continuously reduced toward the emitter region. (Impurity distribution) may be used. Thus, it is possible to generate a voltage gradient (electric field) in the base region and use the electric field acceleration effect in the base region of carriers.

尚、ベース層３Ａは、ＳｉＧｅ層に限定されず、ＳｉＧｅ内にさらに炭素（Ｃ）を含むＳｉＧｅＣ混晶層でもよい。通常、ＳｉＧｅ層のＧｅの混晶比が高くなるほど、ＳｉＧｅ層の格子ひずみが大きくなる。ただし、Ｇｅの混晶比が過剰になると、ベース層３ＡとしてのＳｉＧｅ層内に転移に起因する格子欠陥（結晶欠陥）が発生し、素子特性が劣化してしまう。しかし、炭素をＳｉＧｅ層に添加することで、素子特性の劣化を引き起こす格子ひずみを緩和でき、ベース層３Ａ内に格子欠陥（結晶欠陥）が発生するのを防止できる。これによって、格子欠陥に起因する素子特性の劣化を防止できる。さらには、格子ひずみの緩和に伴い、ＳｉＧｅＣ層中に添加できるＧｅ混晶比を増加でき、素子特性（例えば、高周波特性）も向上できる。 The base layer 3A is not limited to the SiGe layer, and may be a SiGeC mixed crystal layer further containing carbon (C) in SiGe. Usually, the higher the mixed crystal ratio of Ge in the SiGe layer, the larger the lattice strain of the SiGe layer. However, when the mixed crystal ratio of Ge becomes excessive, lattice defects (crystal defects) due to transition occur in the SiGe layer as the base layer 3A, and the device characteristics deteriorate. However, by adding carbon to the SiGe layer, lattice strain that causes deterioration of device characteristics can be relaxed, and generation of lattice defects (crystal defects) in the base layer 3A can be prevented. As a result, it is possible to prevent deterioration of device characteristics due to lattice defects. Furthermore, with the relaxation of the lattice strain, the Ge mixed crystal ratio that can be added to the SiGeC layer can be increased, and the device characteristics (for example, high-frequency characteristics) can be improved.

ベース層３Ａの側面上に、第２ストレスソース膜１７が設けられている。第２ストレスソース膜１７は、例えば、導電性を有するＳｉＧｅ混晶膜である。第２ストレスソース膜１７は、例えば、ベース層３Ａ側面に加え、ベース層３Ａ上面の端部も覆っている。ストレスソース膜１７は、格子定数の違いを利用して、ベース層３Ａに応力ひずみを与えている。 A second stress source film 17 is provided on the side surface of the base layer 3A. The second stress source film 17 is, for example, a conductive SiGe mixed crystal film. For example, the second stress source film 17 covers the end of the upper surface of the base layer 3A in addition to the side surface of the base layer 3A. The stress source film 17 applies stress strain to the base layer 3A using the difference in lattice constant.

この第２ストレスソース膜１７は、半導体基板１表面に対して垂直方向の引っ張り応力を、ベース層３Ａに与える。このように、ベース層３Ａに引っ張り応力が与えられることによって、ベース層３Ａ中のキャリア移動度が向上する。 The second stress source film 17 applies a tensile stress in the direction perpendicular to the surface of the semiconductor substrate 1 to the base layer 3A. As described above, when tensile stress is applied to the base layer 3A, carrier mobility in the base layer 3A is improved.

ここで、ストレスソース膜１７がベース層３Ａに引っ張り応力を与えるためには、ストレスソース膜１７に用いられているＳｉＧｅの格子定数を、ベース層３Ａに用いられているＳｉＧｅの格子定数よりも、大きくしなければならない。これは、ＳｉＧｅは、Ｇｅ混晶比が高くなると格子定数が大きくなるため、格子定数の違いによってベース層３Ａに引っ張り応力を与えるためには、ストレスソース膜１７に用いられるＳｉＧｅのＧｅ混晶比を、ベース層３Ａに用いられるＳｉＧｅのＧｅ混晶比よりも高くしなければないからである。 Here, in order for the stress source film 17 to apply a tensile stress to the base layer 3A, the lattice constant of SiGe used for the stress source film 17 is set to be larger than the lattice constant of SiGe used for the base layer 3A. Must be bigger. This is because SiGe has a larger lattice constant as the Ge mixed crystal ratio becomes higher. Therefore, in order to apply tensile stress to the base layer 3A due to the difference in lattice constant, the Ge mixed crystal ratio of SiGe used for the stress source film 17 This is because it must be higher than the Ge mixed crystal ratio of SiGe used for the base layer 3A.

第２ストレスソース膜１７は、例えば、選択的エピタキシャル成長法を用いて、ベース層３Ａ表面に選択的に形成される。そのため、ストレスソース膜１７を所定の形状に加工するために、フォトリソグラフィプロセスを実行することは不要である。 The second stress source film 17 is selectively formed on the surface of the base layer 3A by using, for example, a selective epitaxial growth method. Therefore, it is not necessary to perform a photolithography process in order to process the stress source film 17 into a predetermined shape.

尚、第２ストレスソース膜１７のベース層３Ａ側面に形成された部分において、半導体基板表面に対して水平方向の厚さは、ベース層３Ａに歪み応力を与え、且つ、第１ストレスソース膜１５Ａの歪み応力の影響を受けない厚さで、形成される。 Note that, in the portion formed on the side surface of the base layer 3A of the second stress source film 17, the thickness in the horizontal direction with respect to the surface of the semiconductor substrate applies strain stress to the base layer 3A, and the first stress source film 15A. The thickness is not affected by the strain stress.

ベース層３Ａ側面は、導電性の第２ストレスソース膜１７を経由して、ベース電極層３３に接続される。ベース電極層３３は、ストレスソース膜１７に接触するポリシリコン層３０Ａと、ポリシリコン層３０Ａ表面に形成されたシリサイド層３０Ｂとを含んでいる。
このように、第２ストレスソース膜１７が導電性を有することで、本実施形態のように、ベース層３Ａ側面にストレスソース膜１７を設けても、複雑な配線レイアウトを用いることなく、ベース層３Ａとベース電極層３３とを接続することができる。尚、ポリシリコン層３０Ａには、ＳｉＧｅ−ＨＢＴの雑音指数を低減するため、高濃度の導電性不純物がドープされていてもよい。
ベース層３Ａ上には、エミッタ層４Ａが設けられている。エミッタ層４Ａは、絶縁膜２５Ａ，５０Ａによって、ベース電極層３３と電気的に絶縁されている。エミッタ層４Ａは、絶縁膜２５側面上に形成されたサイドウォール４１Ａと、ベース層３Ａ上面に接触するように、サイドウォール分内に埋め込まれた部分４２とを含んでいる。エミッタ層４Ａには、例えば、ＮＰＮ型のＨＢＴである場合、Ｎ型ポリシリコン層が用いられる。エミッタ層４Ａとベース層３Ａとを接続するための開口（エミッタ開口と呼ばれる）を形成する際、サイドウォール４１Ａをマスクとして、ベース層３Ａ上面を覆う部材がエッチングされる。このため、エミッタ開口を形成するためのフォトリソグラフィプロセスは不要となる。また、これによって、エミッタ開口を形成するための露光マスクは不要となるため、露光の加工限界よりも小さな寸法の開口を形成でき、結果として、半導体装置（ＳｉＧｅ−ＨＢＴ）を微細化できる。 The side surface of the base layer 3 </ b> A is connected to the base electrode layer 33 through the conductive second stress source film 17. The base electrode layer 33 includes a polysilicon layer 30A in contact with the stress source film 17, and a silicide layer 30B formed on the surface of the polysilicon layer 30A.
As described above, since the second stress source film 17 has conductivity, even if the stress source film 17 is provided on the side surface of the base layer 3A as in the present embodiment, the base layer can be used without using a complicated wiring layout. 3A and the base electrode layer 33 can be connected. The polysilicon layer 30A may be doped with a high concentration of conductive impurities in order to reduce the noise figure of SiGe-HBT.
An emitter layer 4A is provided on the base layer 3A. The emitter layer 4A is electrically insulated from the base electrode layer 33 by insulating films 25A and 50A. The emitter layer 4A includes a sidewall 41A formed on the side surface of the insulating film 25, and a portion 42 embedded in the sidewall so as to be in contact with the upper surface of the base layer 3A. For the emitter layer 4A, for example, in the case of an NPN type HBT, an N type polysilicon layer is used. When forming an opening (called an emitter opening) for connecting the emitter layer 4A and the base layer 3A, a member covering the upper surface of the base layer 3A is etched using the sidewall 41A as a mask. This eliminates the need for a photolithography process for forming the emitter opening. Further, this eliminates the need for an exposure mask for forming the emitter opening, so that an opening having a size smaller than the processing limit of exposure can be formed, and as a result, the semiconductor device (SiGe-HBT) can be miniaturized.

エミッタ層４Ａ上面には、エミッタ電極層３５が設けられている。エミッタ電極層３５は、例えば、シリサイド層である。 An emitter electrode layer 35 is provided on the upper surface of the emitter layer 4A. The emitter electrode layer 35 is a silicide layer, for example.

また、半導体基板１上には、コレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａを覆う第１乃至第３層間絶縁膜５５，５７，５９が設けられている。これらの層間絶縁膜５５，５７，５９内には、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が埋め込まれている。 On the semiconductor substrate 1, first to third interlayer insulating films 55, 57, and 59 are provided to cover the collector layer 2A, the base layer 3A, and the emitter layer 4A. Contact plugs CP1, CP2, CP3 are buried in these interlayer insulating films 55, 57, 59.

コレクタ層２Ａには、コンタクトプラグＣＰ１が接続されている。ベース層３Ａには、ベース電極層３３を経由して、コンタクトプラグＣＰ２が接続されている。エミッタ層４Ａには、エミッタ電極層３５を経由して、コンタクトプラグＣＰ３が接続されている。 A contact plug CP1 is connected to the collector layer 2A. A contact plug CP2 is connected to the base layer 3A via the base electrode layer 33. A contact plug CP3 is connected to the emitter layer 4A via an emitter electrode layer 35.

また、図２に示す構造において、第２層間絶縁膜５７は、第１層間絶縁膜５５及び半導体基板１内に形成されたトレンチに埋め込まれ、素子分離絶縁膜ＤＴとしても機能している。素子分離絶縁膜ＤＴとして機能する部分は、例えば、ディープトレンチ（ＤＴ：Deep Trench）構造を有している。但し、層間絶縁膜５７を素子分離絶縁膜として用いずに、層間絶縁膜５７とは別途の工程で形成された絶縁膜を、半導体基板１内に設けて、素子分離絶縁膜としてもよい。また、ＤＴ構造の素子分離絶縁膜に限定されず、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜であってもよい。 In the structure shown in FIG. 2, the second interlayer insulating film 57 is buried in the first interlayer insulating film 55 and the trench formed in the semiconductor substrate 1 and also functions as the element isolation insulating film DT. The portion functioning as the element isolation insulating film DT has, for example, a deep trench (DT) structure. However, instead of using the interlayer insulating film 57 as the element isolation insulating film, an insulating film formed in a separate process from the interlayer insulating film 57 may be provided in the semiconductor substrate 1 to be the element isolation insulating film. The element isolation insulating film is not limited to the DT structure, and may be an element isolation insulating film having an STI (Shallow Trench Isolation) structure, for example.

以上のように、本実施形態のＳｉＧｅ−ＨＢＴは、第１及び第２ストレスソース膜１５Ａ，１７を用いて局所的（本例では、コレクタ層２Ａ及びベース層３Ａ）に歪み応力を与えられた、ローカル歪み技術が用いられている。 As described above, in the SiGe-HBT of this embodiment, the strain stress is applied locally (in this example, the collector layer 2A and the base layer 3A) using the first and second stress source films 15A and 17. Local distortion technology is used.

本発明の第１の実施形態に係るバイポーラトランジスタは、ベース層３ＡにＳｉＧｅ層を用いたヘテロ接合型バイポーラトランジスタであって、コレクタ層２Ａに歪み応力を与える第１ストレスソース膜１５がコレクタ層２Ａ側面上に設けられ、また、ベース層３Ａに歪み応力を与える第２ストレスソース膜１７がベース層３Ａ側面上に設けられている。 The bipolar transistor according to the first embodiment of the present invention is a heterojunction bipolar transistor using a SiGe layer as the base layer 3A, and the first stress source film 15 that applies strain stress to the collector layer 2A is the collector layer 2A. A second stress source film 17 is provided on the side surface of the base layer 3A. The second stress source film 17 applies strain stress to the base layer 3A.

第１ストレスソース膜１７上端及びベース層３Ａ上端は、半導体基板１表面から同じ高さに位置しており、第２ストレスソース膜１７は、ベース層３Ａ側面と第１ストレスソース膜１５側面との間に設けられている。 The upper end of the first stress source film 17 and the upper end of the base layer 3A are located at the same height from the surface of the semiconductor substrate 1, and the second stress source film 17 is formed between the side surface of the base layer 3A and the side surface of the first stress source film 15. It is provided in between.

本実施形態のバイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）は、ベース層３Ａに用いたＳｉＧｅのバンドギャップナロー効果と電界加速効果を利用することによって、バイポーラトランジスタの動作特性を高速化できる。
これと共に、本実施形態のＳｉＧｅ−ＨＢＴは、コレクタ層２Ａ及びベース層３Ａのそれぞれに対して歪み応力を与えることで、それらに格子歪みが生じ、コレクタ層２Ａ内及びベース層３Ａ内のキャリア移動度が向上する。 The bipolar transistor (SiGe-HBT) of this embodiment can increase the operating characteristics of the bipolar transistor by utilizing the band gap narrow effect and electric field acceleration effect of SiGe used for the base layer 3A.
At the same time, the SiGe-HBT of this embodiment gives strain stress to each of the collector layer 2A and the base layer 3A, thereby causing lattice strain in the collector layer 2A and carrier movement in the collector layer 2A and the base layer 3A. The degree is improved.

それゆえ、本実施形態に係るＳｉＧｅ−ＨＢＴにおいては、素子特性が向上できる。 Therefore, the device characteristics can be improved in the SiGe-HBT according to the present embodiment.

また、本実施形態のＳｉＧｅ−ＨＢＴは、後述の製造方法によって、構成部材が自己整合的に形成されるため、フォトリソグラフィプロセスを削減して作製できる。 In addition, since the constituent members are formed in a self-aligned manner by the manufacturing method described later, the SiGe-HBT of this embodiment can be manufactured by reducing the photolithography process.

したがって、本発明の第１の実施形態に係る半導体装置（バイポーラトランジスタ）によれば、素子特性を向上できると共に、製造コストを低減できる。 Therefore, according to the semiconductor device (bipolar transistor) according to the first embodiment of the present invention, the element characteristics can be improved and the manufacturing cost can be reduced.

（ｂ）製造方法
以下、図２乃至図１６を用いて、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ヘテロ接合型バイポーラトランジスタの製造方法であって、例えば、ＳｉＧｅをベース層に用いたＳｉＧｅ−ＨＢＴの製造方法である。尚、ここで述べるＳｉＧｅ−ＨＢＴは、ＮＰＮ型であるが、本実施形態はこれに限定されない。 (B) Manufacturing method
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS. The manufacturing method of the semiconductor device of this embodiment is a manufacturing method of a heterojunction bipolar transistor, for example, a manufacturing method of SiGe-HBT using SiGe as a base layer. The SiGe-HBT described here is an NPN type, but the present embodiment is not limited to this.

まず、図３に示すように、半導体基板（例えば、Ｐ型シリコン基板）１上に、Ｎ型シリコン層２、Ｐ型シリコンゲルマニウム（ＳｉＧｅ）層３及びダミー層５０，５１が、例えば、化学気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法を用いて、順次堆積される。 First, as shown in FIG. 3, an N-type silicon layer 2, a P-type silicon germanium (SiGe) layer 3, and dummy layers 50 and 51 are formed on a semiconductor substrate (for example, a P-type silicon substrate) 1. The layers are sequentially deposited using a phase deposition method (CVD: Chemical Vapor Deposition).

Ｎ型シリコン層２は、バイポーラトランジスタのコレクタ層となり、Ｐ型ＳｉＧｅ膜３は、バイポーラトランジスタのベース層となる。尚、Ｐ型ＳｉＧｅ膜３内に、さらに炭素（Ｃ）を添加してもよい。 The N-type silicon layer 2 becomes a collector layer of the bipolar transistor, and the P-type SiGe film 3 becomes a base layer of the bipolar transistor. Carbon (C) may be further added into the P-type SiGe film 3.

また、２つのダミー層５０，５１は、それぞれ異なる材料が用いられる。例えば、ＳｉＧｅ膜３上のダミー層５０には、ＴＥＯＳ層（酸化シリコン層）が用いられ、ＴＥＯＳ層５０上のダミー層５１には、例えば、窒化シリコン層５１が用いられる。 The two dummy layers 50 and 51 are made of different materials. For example, a TEOS layer (silicon oxide layer) is used for the dummy layer 50 on the SiGe film 3, and a silicon nitride layer 51 is used for the dummy layer 51 on the TEOS layer 50, for example.

尚、本実施形態においては、一例として、シリコン基板を用いた場合について説明するが、シリコン基板の代わりにＳＯＩ（Silicon-On-Insulator）基板を用いてもよい。また、本実施形態においては、コレクタ層としてポリシリコン層を用いているが、これに限定されない。例えば、コレクタ層に、シリコン基板上に形成されたエピタキシャル層を用いたり、シリコン基板中に形成したＮ型不純物層を用いたり、してもよいのはもちろんである。 In the present embodiment, a case where a silicon substrate is used will be described as an example, but an SOI (Silicon-On-Insulator) substrate may be used instead of the silicon substrate. In this embodiment, a polysilicon layer is used as the collector layer, but the present invention is not limited to this. For example, an epitaxial layer formed on a silicon substrate may be used as the collector layer, or an N-type impurity layer formed in the silicon substrate may be used.

次に、図４に示すように、フォトリソグラフィ技術を用いた１回目のフォトリソグラフィプロセスによって、シリコン窒化膜５１上に塗布されたレジスト（図示せず）に、所定のマスクパターンが転写される。そして、パターニングされたレジストをマスクとして、半導体基板１上に積層された各膜が、異方性反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、順次エッチングされる。これによって、パターニングされたダミー層５０Ａ，５１Ａ下方に、所定の形状（寸法）を有するＮ型シリコン層２Ａ及びＳｉＧｅ膜３Ａが、それぞれ形成される。続いて、バッファ膜（例えば、ＴＥＯＳ膜）２０が、Ｎ型シリコン層２Ａ、ＳｉＧｅ膜３Ａ及びダミー絶縁膜５０Ａ，５１Ａをそれぞれ覆うように、例えば、ＣＶＤ法を用いて、形成される。 Next, as shown in FIG. 4, a predetermined mask pattern is transferred to a resist (not shown) applied on the silicon nitride film 51 by a first photolithography process using a photolithography technique. Then, using the patterned resist as a mask, the respective films stacked on the semiconductor substrate 1 are sequentially etched using an anisotropic reactive ion etching (RIE) method. As a result, an N-type silicon layer 2A and a SiGe film 3A having a predetermined shape (dimension) are formed below the patterned dummy layers 50A and 51A, respectively. Subsequently, a buffer film (for example, TEOS film) 20 is formed by using, for example, a CVD method so as to cover the N-type silicon layer 2A, the SiGe film 3A, and the dummy insulating films 50A and 51A.

そして、図６に示すように、バッファ膜２０上に、シリコン窒化膜１１が、例えば、ＣＶＤ法によって、形成される。このシリコン窒化膜１５は、コレクタ層（Ｎ型シリコン層２Ａ）に対して歪み応力を与えるストレスソース膜となる。 Then, as shown in FIG. 6, the silicon nitride film 11 is formed on the buffer film 20 by, for example, the CVD method. The silicon nitride film 15 serves as a stress source film that applies strain stress to the collector layer (N-type silicon layer 2A).

この後、窒化シリコン膜１５に対してエッチバックが施される。これによって、図７に示すように、コレクタ層となるＮ型シリコン層２Ａの側面上に、ストレスソース膜１５Ａが形成される。ここで、ストレスソース膜１５Ａは、例えば、熱膨張率の違いを利用して、コレクタ層２Ａに対して、歪み応力を与える。本実施形態において、窒化シリコンを用いたストレスソース膜１５Ａは、Ｎ型シリコンを用いたコレクタ層２Ａに対して、半導体基板１表面に対して垂直方向の引っ張り応力を与える。これによって、ＨＢＴの動作時に、コレクタ層２Ａ中の電子移動度が向上される。尚、本実施形態においては、ストレスソース膜１５Ａに窒化シリコン膜を用いているが、これに限定されず、例えば、絶縁性のＳｉＧｅ混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜などを用いてもよい。 Thereafter, the silicon nitride film 15 is etched back. As a result, as shown in FIG. 7, the stress source film 15A is formed on the side surface of the N-type silicon layer 2A to be the collector layer. Here, the stress source film 15A applies strain stress to the collector layer 2A using, for example, a difference in thermal expansion coefficient. In the present embodiment, the stress source film 15A using silicon nitride gives a tensile stress in the direction perpendicular to the surface of the semiconductor substrate 1 to the collector layer 2A using N-type silicon. This improves the electron mobility in the collector layer 2A during the operation of the HBT. In this embodiment, a silicon nitride film is used for the stress source film 15A. However, the present invention is not limited to this. For example, an insulating SiGe mixed crystal film, a silicon oxide film, a silicon oxide film and a silicon nitride film are used. Alternatively, a laminated film or the like may be used.

この後、図８に示すように、例えば、第１層間絶縁膜（例えば、ＴＥＯＳ膜）５５が、例えば、ＣＶＤ法を用いて、半導体基板上方を覆うように堆積される。堆積された層間絶縁膜５５上端は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ダミー層５１Ａをストッパ膜として平坦化される。さらに、層間絶縁膜５５上端は、半導体基板１表面からの高さが、ベース層（ＳｉＧｅ層）３Ａ上端と実質的に同じ高さになるまで、等方性エッチング技術（例えば、ウェットエッチング）によりエッチングされる。
この際、ダミー層（窒化シリコン膜）５１Ａ上のバッファ膜（ＴＥＯＳ膜）２０は、層間絶縁膜５５と同じ材料が用いられているため、同時にエッチングされ、ダミー層５１Ａ上から除去される。 Thereafter, as shown in FIG. 8, for example, a first interlayer insulating film (for example, TEOS film) 55 is deposited so as to cover the upper portion of the semiconductor substrate by using, for example, a CVD method. The upper end of the deposited interlayer insulating film 55 is planarized using the dummy layer 51A as a stopper film, for example, using a CMP (Chemical Mechanical Polishing) method. Further, the upper end of the interlayer insulating film 55 is isotropic etching technology (for example, wet etching) until the height from the surface of the semiconductor substrate 1 becomes substantially the same as the upper end of the base layer (SiGe layer) 3A. Etched.
At this time, since the same material as the interlayer insulating film 55 is used for the buffer film (TEOS film) 20 on the dummy layer (silicon nitride film) 51A, it is simultaneously etched and removed from the dummy layer 51A.

続いて、図９に示すように、例えば、ウェットエッチング法を用いて、ストレスソース膜となる窒化シリコン膜１５Ａがエッチングされ、その上端の半導体基板表面からの高さが、ベース層３Ａの上端と実質的に同じ高さにされる。尚、この際、ダミー層５１Ａとしての窒化シリコン膜も、同時にエッチングされる。 Subsequently, as shown in FIG. 9, the silicon nitride film 15A serving as the stress source film is etched by using, for example, a wet etching method, and the height of the upper end from the surface of the semiconductor substrate becomes the upper end of the base layer 3A. It is made substantially the same height. At this time, the silicon nitride film as the dummy layer 51A is also etched at the same time.

さらに、例えば、フッ酸処理（ウェットエッチング）を用いて、ＴＥＯＳ膜が用いられたバッファ膜２０が部分的にエッチングされる。この際、ベース層（ＳｉＧｅ膜）３Ａの側面上のバッファ膜２０のみが除去され、ベース層３Ａ側面が露出する。一方、コレクタ層２Ａ側面上においては、バッファ膜２０は除去されず、コレクタ層２Ａ側面はバッファ膜２０により覆われている。また、バッファ膜２０に対するエッチングの際、本実施形態において、ダミー層５０Ａはバッファ膜２０と同じ材料（ＴＥＯＳ）が用いられている。そのため、ダミー絶縁膜５０Ａもバッファ膜２０と同時にエッチングされ、ダミー絶縁膜５０Ａは、半導体基板１表面に対して平行方向に後退する。尚、層間絶縁膜（ＴＥＯＳ膜）５５上面も、バッファ膜２０に対するエッチングの際に、エッチングされる。 Further, for example, the buffer film 20 using the TEOS film is partially etched using hydrofluoric acid treatment (wet etching). At this time, only the buffer film 20 on the side surface of the base layer (SiGe film) 3A is removed, and the side surface of the base layer 3A is exposed. On the other hand, the buffer film 20 is not removed on the side surface of the collector layer 2A, and the side surface of the collector layer 2A is covered with the buffer film 20. In the present embodiment, when etching the buffer film 20, the dummy layer 50A is made of the same material (TEOS) as the buffer film 20. Therefore, the dummy insulating film 50 </ b> A is also etched simultaneously with the buffer film 20, and the dummy insulating film 50 </ b> A recedes in a direction parallel to the surface of the semiconductor substrate 1. Note that the upper surface of the interlayer insulating film (TEOS film) 55 is also etched when the buffer film 20 is etched.

次に、図１０に示すように、ベース層３Ａの側面上に、ベース層３Ａに歪み応力を与える第２ストレスソース膜１７が、例えば、選択的エピタキシャル成長法を用いて形成される。第２ストレスソース膜１７は、ベース層３Ａと同じ材料が用いられ、ここでは、ＳｉＧｅである。この第２ストレスソース膜１７は、導電性を有する。ＳｉＧｅを用いた第２ストレスソース膜１７は、Ｐ型ＳｉＧｅを用いたベース層３Ａに対して、半導体基板１表面に対して垂直方向の引っ張り応力を与える。 Next, as shown in FIG. 10, a second stress source film 17 that applies strain stress to the base layer 3A is formed on the side surface of the base layer 3A by using, for example, a selective epitaxial growth method. The second stress source film 17 is made of the same material as that of the base layer 3A, and here is SiGe. The second stress source film 17 has conductivity. The second stress source film 17 using SiGe gives a tensile stress in a direction perpendicular to the surface of the semiconductor substrate 1 to the base layer 3A using P-type SiGe.

ここで、形成されたストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比は、ベース層３ＡとしてのＳｉＧｅのＧｅ混晶比よりも大きくなるように形成される。 Here, the Ge mixed crystal ratio of SiGe as the formed stress source film 17 is formed to be larger than the Ge mixed crystal ratio of SiGe as the base layer 3A.

本実施形態では、ストレスソース膜１７とベース層３Ａとの格子定数の違いを利用して、ベース層３Ａに歪み応力を与えている。通常、ＳｉＧｅはＧｅ混晶比が大きくなると格子定数が大きくなるため、上記のように、ストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比が、ベース層３ＡとしてのＰ型ＳｉＧｅのＧｅ混晶比よりも大きくされることで、ストレスソース膜１７としてのＳｉＧｅの格子定数がベース層３ＡとしてのＳｉＧｅの格子定数よりも大きくされる。これによって、ストレスソース膜１７からベース層３Ａに対して、半導体基板１表面に対して垂直方向に引っ張り応力が与えられる。 In the present embodiment, strain stress is applied to the base layer 3A by utilizing the difference in lattice constant between the stress source film 17 and the base layer 3A. Usually, since the lattice constant of SiGe increases as the Ge mixed crystal ratio increases, as described above, the Ge mixed crystal ratio of SiGe as the stress source film 17 is equal to the Ge mixed crystal ratio of P-type SiGe as the base layer 3A. As a result, the lattice constant of SiGe as the stress source film 17 is made larger than the lattice constant of SiGe as the base layer 3A. As a result, tensile stress is applied from the stress source film 17 to the base layer 3 </ b> A in a direction perpendicular to the surface of the semiconductor substrate 1.

ストレスソース膜１７としてのＳｉＧｅ膜１７は、選択的エピタキシャル法を用いて形成されるので、ベース層３ＡとしてのＳｉＧｅ層３Ａの露出した表面上でのみ結晶成長し、他の膜１５Ａ，５１Ａ，５５上には成長しない。それゆえ、第２ストレスソース膜１７に対するリソグラフィプロセスは不要である。 Since the SiGe film 17 as the stress source film 17 is formed using a selective epitaxial method, the crystal grows only on the exposed surface of the SiGe layer 3A as the base layer 3A, and the other films 15A, 51A, 55 It doesn't grow up. Therefore, a lithography process for the second stress source film 17 is not necessary.

尚、上述のように、バッファ膜２０に対するウェットエッチングの際に、ベース層３Ａ上のダミー絶縁膜５０Ａもエッチングされるため、ベース層３Ａ上面の端部が露出する。このため、ベース層３Ａ側面上に加え、露出したベース層３Ａ上面の端部にも、ストレスソース膜１７としてのＳｉＧｅ膜が選択的に形成される。 As described above, since the dummy insulating film 50A on the base layer 3A is also etched during the wet etching of the buffer film 20, the end of the upper surface of the base layer 3A is exposed. For this reason, in addition to the side surface of the base layer 3A, an SiGe film as the stress source film 17 is selectively formed on the exposed end of the upper surface of the base layer 3A.

図１１に示すように、ベースの引き出し電極層となるポリシリコン層３０が、第１層間絶縁膜５５上に、例えば、ＣＶＤ法を用いて形成される。このポリシリコン膜３０は、導電性の第２ストレスソース膜１７に直接接触する。 As shown in FIG. 11, a polysilicon layer 30 serving as a base lead electrode layer is formed on the first interlayer insulating film 55 using, for example, a CVD method. The polysilicon film 30 is in direct contact with the conductive second stress source film 17.

ポリシリコン層３０上面が、例えば、ＣＭＰ法により、ダミー層５１Ａをストッパとして平坦化された後、さらに、エッチバックがポリシリコン層３０に対して施され、ダミー層５１Ａの側面の一部が露出される。この際、作製されるＨＢＴの雑音指数を低下させるために、イオン注入技術を用いて、ポリシリコン層３０内に不純物を導入してもよい。 After the upper surface of the polysilicon layer 30 is flattened by, for example, CMP using the dummy layer 51A as a stopper, an etch back is further applied to the polysilicon layer 30, and a part of the side surface of the dummy layer 51A is exposed. Is done. At this time, an impurity may be introduced into the polysilicon layer 30 using an ion implantation technique in order to lower the noise figure of the manufactured HBT.

図１２に示すように、ベース電極層３３としてのポリシリコン層は、２回目のリソグラフィプロセスによってパターニングが施された後、ＲＩＥ法によってエッチングされ、パターニングに基づいた形状に加工される。
そして、ベース電極層３３の低抵抗化のために、サリサイド技術を用いて、ポリシリコン層３０Ａ表面が選択的にシリサイド化される。これによって、シリサイド層３０Ｂが、ポリシリコン層３０Ａ表面に、自己整合的に形成される。 As shown in FIG. 12, the polysilicon layer as the base electrode layer 33 is patterned by the second lithography process, then etched by the RIE method, and processed into a shape based on the patterning.
In order to reduce the resistance of the base electrode layer 33, the surface of the polysilicon layer 30A is selectively silicided using a salicide technique. Thereby, the silicide layer 30B is formed in a self-aligned manner on the surface of the polysilicon layer 30A.

この後、図１３に示すように、３回目のリソグラフィプロセスとＲＩＥ技術を用いて、第１層間絶縁膜５５及び半導体基板１内に、ディープトレンチが形成される。そして、第２層間絶縁膜５７が第１層間絶縁膜５５上に形成されるのと同時に、形成されたトレンチ内に、絶縁膜５７が埋め込まれる。形成された絶縁膜５７上面は、ダミーＳｉＮ膜をストッパ膜として、例えば、ＣＭＰ法を用いて平坦化される。絶縁膜５７は、第２層間絶縁膜としても機能と共に、他の素子と電気的に分離を行うための素子分離絶縁膜として機能する。
尚、本実施形態においては、図１３に示す工程で、層間絶縁膜の形成と同時に素子分離絶縁膜を形成した。しかし、これに限定されず、図３に示す工程において、コレクタ層となるポリシリコンを形成する前に、フォトリソグラフィプロセスを用いて、半導体基板１内にトレンチを形成し、このトレンチに素子分離絶縁膜を形成してもよい。このように、図３に示す工程の前に、素子分離絶縁膜を形成しても、フォトリソグラフィプロセスの回数は増加しない。 Thereafter, as shown in FIG. 13, a deep trench is formed in the first interlayer insulating film 55 and the semiconductor substrate 1 by using the third lithography process and the RIE technique. Then, at the same time as the second interlayer insulating film 57 is formed on the first interlayer insulating film 55, the insulating film 57 is buried in the formed trench. The upper surface of the formed insulating film 57 is planarized using, for example, a CMP method using a dummy SiN film as a stopper film. The insulating film 57 functions as a second interlayer insulating film and also functions as an element isolation insulating film for performing electrical isolation from other elements.
In this embodiment, the element isolation insulating film is formed simultaneously with the formation of the interlayer insulating film in the step shown in FIG. However, the present invention is not limited to this, and in the step shown in FIG. 3, a trench is formed in the semiconductor substrate 1 using a photolithography process before forming polysilicon as a collector layer, and element isolation insulation is formed in this trench. A film may be formed. Thus, even if an element isolation insulating film is formed before the step shown in FIG. 3, the number of photolithography processes does not increase.

図１４に示すように、第２ダミー層が、例えば、ＲＩＥ法によって第１ダミー層５０Ａ上から除去されて、第１ダミー絶縁膜５０Ａのみがベース層３Ａ上に残存される。第２ダミー絶縁膜の除去により、ベース層３Ａ上方に開口部Ｕが形成され、ベース電極層３０Ａ側面は露出する。 As shown in FIG. 14, the second dummy layer is removed from the first dummy layer 50A by, for example, the RIE method, and only the first dummy insulating film 50A remains on the base layer 3A. By removing the second dummy insulating film, an opening U is formed above the base layer 3A, and the side surface of the base electrode layer 30A is exposed.

そして、露出したベース電極層３３と後の工程で形成されるエミッタ層とを電気的に絶縁するために、例えば、ＣＶＤ法を用いて、ベース電極層３３側面上及びダミー絶縁膜５０Ａ上に、絶縁膜（例えば、ＴＥＯＳ膜）２５が形成される。さらに、絶縁膜２５上に、例えば、ポリシリコン膜４１が形成される。 Then, in order to electrically insulate the exposed base electrode layer 33 and the emitter layer formed in a later step, for example, using the CVD method, on the side surface of the base electrode layer 33 and the dummy insulating film 50A, An insulating film (for example, TEOS film) 25 is formed. Further, for example, a polysilicon film 41 is formed on the insulating film 25.

この後、ポリシリコン膜４１に対して、例えば、ＲＩＥ法を用いたエッチバックを行われ、図１５に示すように、ポリシリコンからなるサイドウォール４１Ａが開口部Ｕ側面上に残存する。
尚、このサイドウォール４１Ａはエミッタ層の一部分となるため、エミッタ層のプラグ効果に起因するエミッタ抵抗の上昇を抑えるために、イオン注入法を用いて、ポリシリコン膜４１内（サイドウォール４１Ａ）内に不純物を添加してもよい。 Thereafter, the polysilicon film 41 is etched back using, for example, RIE, and the sidewall 41A made of polysilicon remains on the side surface of the opening U as shown in FIG.
Since this sidewall 41A becomes a part of the emitter layer, in order to suppress an increase in emitter resistance due to the plug effect of the emitter layer, an ion implantation method is used to within the polysilicon film 41 (sidewall 41A). Impurities may be added to the.

そして、サイドウォール４１Ａをマスクとして、例えば、ＲＩＥ法を用いて、ダミー層５０Ａ内に開口部Ｖが形成され、ベース層３Ａ上面が露出される。 Then, using the sidewall 41A as a mask, an opening V is formed in the dummy layer 50A using, for example, the RIE method, and the upper surface of the base layer 3A is exposed.

続いて、図１６に示すように、例えば、ポリシリコン膜４２が、ＣＶＤ法を用いて、層間絶縁膜５７上及びベース層３Ａ上に堆積された後、ポリシリコン膜４２上面は層間絶縁膜５７上面をストッパとしてＣＭＰ法により平坦化される。これによって、エミッタ層４Ａが形成され、エミッタ層４Ａがベース層３Ａと電気的に接続される。このエミッタ層４Ａは、開口部Ｕ側面上のサイドウォール４１Ａと開口部ＵＶ内に埋め込まれたポリシリコン層４２とから構成される。エミッタ層４Ａ（ポリシリコン層４２）は、サイドウォール４１Ａ下方に残存した絶縁膜５０Ａによって、導電性の第２ストレスソース膜１７とは電気的に絶縁されている。 Subsequently, as shown in FIG. 16, for example, after the polysilicon film 42 is deposited on the interlayer insulating film 57 and the base layer 3A by using the CVD method, the upper surface of the polysilicon film 42 is formed on the interlayer insulating film 57. The surface is planarized by the CMP method using the upper surface as a stopper. Thereby, the emitter layer 4A is formed, and the emitter layer 4A is electrically connected to the base layer 3A. The emitter layer 4A includes a sidewall 41A on the side surface of the opening U and a polysilicon layer 42 embedded in the opening UV. The emitter layer 4A (polysilicon layer 42) is electrically insulated from the conductive second stress source film 17 by the insulating film 50A remaining under the sidewall 41A.

尚、プラグ効果に起因するエミッタ抵抗の上昇を抑制するため、エミッタ層４Ａ内に不純物を添加してもよい。この不純物は、ポリシリコン層４２堆積時に不純物（ドーパント）ガスを用いて同時に添加してもよいし、ポリシリコン層４２の堆積後にイオン注入法を用いて添加してもよい。 An impurity may be added in the emitter layer 4A in order to suppress an increase in emitter resistance caused by the plug effect. This impurity may be added simultaneously using an impurity (dopant) gas when the polysilicon layer 42 is deposited, or may be added using an ion implantation method after the polysilicon layer 42 is deposited.

図１４乃至図１６に示すように、ベース層３Ａ上方のエミッタ開口は、エミッタ層４Ａの一部分を構成しているサイドウォール４１Ａをマスクに用いて、形成される。そして、ベース層３Ａと接続されるエミッタ層４Ａの一部分は、形成されたエミッタ開口Ｕ，Ｖ内に自己整合的に埋め込まれて、形成される。それゆえ、エミッタ層４Ａを形成するために、フォトリソグラフィプロセスを用いる必要はない。
また、サイドウォール４１を用いることで、露光（例えば、ｉ線露光）の加工限界よりも小さな寸法でエミッタ開口を形成できる。これによって、素子の微細化を図ることができる。 As shown in FIGS. 14 to 16, the emitter opening above the base layer 3A is formed using the sidewall 41A constituting a part of the emitter layer 4A as a mask. A part of the emitter layer 4A connected to the base layer 3A is formed in a self-aligned manner in the formed emitter openings U and V. Therefore, it is not necessary to use a photolithography process to form the emitter layer 4A.
Further, by using the sidewall 41, the emitter opening can be formed with a size smaller than the processing limit of exposure (for example, i-line exposure). Thereby, the element can be miniaturized.

そして、図２に示すように、エミッタ層４Ａとしてのポリシリコン膜４１，４２Ａ上面は、サリサイド技術によりシリサイド化され、エミッタ電極層３５が、エミッタ層４Ａ上に形成される。第３層間絶縁膜５９が第２層間絶縁膜５７上に形成された後、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が、４回目のフォトリソグラフィプロセス及びＲＩＥを用いて、層間絶縁膜５５，５７，５９内に形成される。これによって、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が、コレクタ層２Ａ、ベース層３Ａ（ベース電極層３３）及びエミッタ層４Ａ（エミッタ電極層３５）にそれぞれ接続される。 As shown in FIG. 2, the upper surfaces of the polysilicon films 41 and 42A as the emitter layer 4A are silicided by the salicide technique, and the emitter electrode layer 35 is formed on the emitter layer 4A. After the third interlayer insulating film 59 is formed on the second interlayer insulating film 57, the contact plugs CP1, CP2, CP3 are formed in the interlayer insulating films 55, 57, 59 using the fourth photolithography process and RIE. Formed. As a result, the contact plugs CP1, CP2, CP3 are connected to the collector layer 2A, the base layer 3A (base electrode layer 33), and the emitter layer 4A (emitter electrode layer 35), respectively.

以上の各工程によって、第１の実施形態に係るヘテロ接合型バイポーラトランジスタが完成する。 Through the above steps, the heterojunction bipolar transistor according to the first embodiment is completed.

上述の本実施形態に係る半導体装置の製造方法においては、コレクタ層２Ａに歪み応力を与える第１ストレスソース膜１５Ａが、コレクタ層２Ａ側面に自己整合的に形成された後、第１ストレスソース膜１５Ａ上端及びベース層３Ａ上端が、半導体基板表面から同じ高さにされる。そして、第１ストレスソース膜１５Ａ側面とベース層３Ａ側面との間に、ベース層３Ａ側面に歪み応力を与える第２ストレスソース膜１７が選択的に形成される。 In the manufacturing method of the semiconductor device according to the above-described embodiment, after the first stress source film 15A that applies strain stress to the collector layer 2A is formed on the side surface of the collector layer 2A in a self-aligned manner, the first stress source film The upper end of 15A and the upper end of the base layer 3A are set at the same height from the surface of the semiconductor substrate. Then, a second stress source film 17 that applies strain stress to the side surface of the base layer 3A is selectively formed between the side surface of the first stress source film 15A and the side surface of the base layer 3A.

本実施形態によれば、ＳｉＧｅをベース層３Ａに用いることや、歪み技術をコレクタ層２Ａ及びベース層３Ａに用いることによって、素子特性を向上できる。 According to the present embodiment, the device characteristics can be improved by using SiGe for the base layer 3A or using the strain technique for the collector layer 2A and the base layer 3A.

また、本実施形態によれば、エミッタ層３Ａや素子特性を向上させるためのストレスソース膜１５Ａ，１７を自己整合的に形成でき、この結果として、レジストの塗布工程やパターン転写のための露光工程などフォトリソグラフィプロセスを削減できる。また、フォトリソグラフィプロセスを削減できるため、そのフォトマスクを作製するための期間やマスクを作製するためのコストを削減できる。 Further, according to the present embodiment, the emitter layer 3A and the stress source films 15A and 17 for improving the element characteristics can be formed in a self-aligned manner. As a result, a resist coating process and an exposure process for pattern transfer are performed. The photolithography process can be reduced. Further, since the photolithography process can be reduced, the period for manufacturing the photomask and the cost for manufacturing the mask can be reduced.

以上のように、本発明の第１の実施形態に係る半導体装置（ヘテロ接合バイポーラトランジスタ）の製造方法によれば、素子特性を向上させた半導体装置を提供できると共に、半導体装置の製造コストを低減できる。 As described above, according to the method for manufacturing a semiconductor device (heterojunction bipolar transistor) according to the first embodiment of the present invention, a semiconductor device with improved element characteristics can be provided and the manufacturing cost of the semiconductor device can be reduced. it can.

（２）第２の実施形態
第１の実施形態においては、ローカル歪み技術を適用したヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）について、述べた。
歪み技術の１つとして、歪み応力をある部材に記憶させるストレスメモライゼーション技術（ＳＭＴ：Stress Memorization Technique）がある。 (2) Second embodiment
In the first embodiment, the heterojunction bipolar transistor (SiGe-HBT) to which local strain technology is applied has been described.
As one of the strain techniques, there is a stress memorization technique (SMT) that stores a strain stress in a certain member.

本発明の第２の実施形態においては、ローカル歪み技術に加えて、ストレスメモライゼーション技術も採用した半導体装置について、説明する。 In the second embodiment of the present invention, a semiconductor device that adopts stress memorization technology in addition to local distortion technology will be described.

（ａ）構造
図１７を用いて、本発明の第２の実施形態に係る半導体装置について、説明する。本実施形態の半導体装置は、第１の実施形態と同様に、ＳｉＧｅ−ＨＢＴを例に用いて説明する。尚、第１の実施形態と同一の部材については、同じ符号を付し、それの詳細な説明は必要に応じて行う。 (A) Structure
A semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. The semiconductor device according to the present embodiment will be described using SiGe-HBT as an example, as in the first embodiment. In addition, the same code | symbol is attached | subjected about the member same as 1st Embodiment, and the detailed description is given as needed.

図１７は、本実施形態に係るＳｉＧｅ−ＨＢＴの断面構造を示している。
図１７に示すように、本実施形態においては、コレクタ層２Ａ側面と第１ストレスソース膜１５Ａとの間に、ストレスメモライゼーション（ＳＭＴ）技術によって歪み応力が記憶された膜１１Ａが設けられていることが、第１の実施形態と相違している。以下、このＳＭＴが適用されて歪み応力が記憶された膜１１Ａのことを、ＳＭＴ膜１１Ａと呼ぶ。 FIG. 17 shows a cross-sectional structure of the SiGe-HBT according to this embodiment.
As shown in FIG. 17, in the present embodiment, a film 11A in which strain stress is stored by a stress memorization (SMT) technique is provided between the side surface of the collector layer 2A and the first stress source film 15A. This is different from the first embodiment. Hereinafter, the film 11A in which the strain stress is stored by applying the SMT is referred to as an SMT film 11A.

ＳＭＴ膜１１Ａは、例えば、ゲルマニウム（Ｇｅ）や炭素（Ｃ）など、シリコンに対して導電性不純物とはならない元素が添加された絶縁性のアモルファスシリコン膜である。このＳＭＴ膜１１Ａには、他の部材の熱膨張に起因する歪み応力が、例えば、加熱処理を用いて、記憶されている。この記憶された歪み応力が、ＳＭＴ膜１１Ａが側面上に設けられたコレクタ層２Ａに与えられる。尚、本実施形態において、ＳＭＴ膜１１Ａがコレクタ層２Ａに与える歪み応力は、例えば、半導体基板１表面に対して垂直方向の引っ張り応力である。 The SMT film 11A is an insulating amorphous silicon film to which an element that does not become a conductive impurity is added to silicon, such as germanium (Ge) or carbon (C). In this SMT film 11A, strain stress caused by thermal expansion of other members is stored using, for example, heat treatment. The stored strain stress is applied to the collector layer 2A provided with the SMT film 11A on the side surface. In the present embodiment, the strain stress applied to the collector layer 2A by the SMT film 11A is, for example, a tensile stress in the direction perpendicular to the surface of the semiconductor substrate 1.

このように、本実施形態のＳｉＧｅ−ＨＢＴには、ローカル歪み技術を用いたストレスソース膜１５Ａ，１７Ａによる歪み応力に加え、ストレスメモライゼーション技術を用いたＳＭＴ膜１１Ａによる歪み応力も与えられる。それゆえ、ＳＭＴ膜１１Ａを用いることによって、本実施形態のＳｉＧｅ−ＨＢＴは、第１の実施形態のＳｉＧｅ−ＨＢＴよりも、さらに、コレクタ層２Ａ内でのキャリア移動度が向上する。 As described above, the SiGe-HBT of this embodiment is also given the strain stress caused by the SMT film 11A using the stress memorization technology in addition to the strain stress caused by the stress source films 15A and 17A using the local strain technology. Therefore, by using the SMT film 11A, the SiGe-HBT of this embodiment further improves the carrier mobility in the collector layer 2A than the SiGe-HBT of the first embodiment.

また、後述の本実施形態の製造方法によれば、ＳｉＧｅ−ＨＢＴにストレスメモライゼーション技術を適用した場合においても、ＳＭＴ膜は自己整合的な手法を用いて形成されるため、フォトリソグラフィプロセスを用いた工程は増加しない。 In addition, according to the manufacturing method of the present embodiment described later, even when the stress memorization technique is applied to SiGe-HBT, the SMT film is formed by using a self-aligned technique. There was no increase in processes.

したがって、本発明の第２の実施形態の半導体装置（ＳｉＧｅ−ＨＢＴ）によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。 Therefore, according to the semiconductor device (SiGe-HBT) of the second embodiment of the present invention, the characteristics of the semiconductor device can be improved and the manufacturing cost can be reduced.

（ｂ）製造方法
図２乃至図２７を用いて、本発明の第２の実施形態に係る半導体装置（ＳｉＧｅ−ＨＢＴ）の製造方法について、説明する。 (B) Manufacturing method
A method for manufacturing a semiconductor device (SiGe-HBT) according to the second embodiment of the present invention will be described with reference to FIGS.

はじめに、第１の実施形態で述べた図２乃至図５に示す工程と同様に、半導体基板１上に、コレクタ層となる導電層、ベース層となる導電層及びダミー層（絶縁層）が、例えば、ＣＶＤ法を用いて順次形成される。そして、１回目のフォトリソグラフィプロセス及びＲＩＥ法によって、それらの膜が、所定の形状に加工される。そして、形成されたコレクタ層及びベース層の側面上にバッファ膜が形成される。 First, similarly to the steps shown in FIGS. 2 to 5 described in the first embodiment, a conductive layer serving as a collector layer, a conductive layer serving as a base layer, and a dummy layer (insulating layer) are formed on the semiconductor substrate 1. For example, the layers are sequentially formed using a CVD method. Then, these films are processed into a predetermined shape by the first photolithography process and the RIE method. Then, a buffer film is formed on the side surfaces of the formed collector layer and base layer.

次に、図１８に示すように、バッファ膜２０上に、例えば、ポリシリコン膜１０が、ＣＶＤ法を用いて堆積される。そして、図１９に示すように、イオン注入技術を用いて、例えば、ゲルマニウム又は炭素などが形成されたポリシリコン膜内に添加されることによって、ポリシリコン膜がアモルファス化される。これによって、アモルファスシリコン膜１１が、バッファ膜２０上に形成される。 Next, as shown in FIG. 18, for example, a polysilicon film 10 is deposited on the buffer film 20 by using the CVD method. Then, as shown in FIG. 19, the polysilicon film is made amorphous by adding, for example, germanium or carbon into the formed polysilicon film using an ion implantation technique. As a result, the amorphous silicon film 11 is formed on the buffer film 20.

続いて、図２０に示すように、アモルファスシリコン膜に対して、例えば、ウェットエッチング処理が施され、アモルファスシリコン膜１１Ａが、バッファ膜２０を介して、コレクタ層２Ａの側面上及びベース層３Ａの側面上に残存される。 Subsequently, as shown in FIG. 20, the amorphous silicon film is subjected to, for example, a wet etching process, and the amorphous silicon film 11A passes through the buffer film 20 on the side surface of the collector layer 2A and the base layer 3A. Remains on the side.

それから、図２１に示すように、半導体基板表面に対して垂直方向に引っ張り応力をアモルファスシリコン膜１１Ａに記憶させるためのＳＭＴソース膜１３が、アモルファスシリコン膜１１Ａ上に堆積される。ＳＭＴソース膜１３は、例えば、窒化シリコン膜である。
そして、アモルファスシリコン膜１１Ａ及びＳＭＴソース膜１３に対して、アニール処理を行う。これによって、ＳＭＴソース膜１３に起因する歪み応力が、アモルファスシリコン膜１１Ａに記憶される。尚、ＳＭＴソース膜１３は、シリコン窒化膜に限定されず、アモルファスシリコン膜に歪み応力（本例では、引っ張り応力）を記憶できる材料であれば、絶縁性のＳｉＧｅ混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜であってもよい。 Then, as shown in FIG. 21, an SMT source film 13 for storing a tensile stress in the amorphous silicon film 11A in a direction perpendicular to the surface of the semiconductor substrate is deposited on the amorphous silicon film 11A. The SMT source film 13 is, for example, a silicon nitride film.
Then, an annealing process is performed on the amorphous silicon film 11A and the SMT source film 13. As a result, the strain stress caused by the SMT source film 13 is stored in the amorphous silicon film 11A. Note that the SMT source film 13 is not limited to a silicon nitride film, and may be an insulating SiGe mixed crystal film, silicon oxide film, or the like as long as it is a material that can store strain stress (tensile stress in this example) in an amorphous silicon film. A laminated film of a silicon oxide film and a silicon nitride film may be used.

アニール処理の後、図２２のように、ＳＭＴソース膜は除去される。しかし、図２１に示す工程におけるアニール処理によって、除去されたＳＭＴソース膜の歪み応力（引っ張り応力）がアモルファスシリコン膜１１Ａに記憶され、このアモルファスシリコン膜１１Ａがコレクタ層２Ａに対して歪み応力を与えるＳＭＴ膜１１Ａとなる。このようにＳＭＴ膜１１Ａが形成されることによって、本実施形態に係るＳｉＧｅ−ＨＢＴにストレスメモライゼーション技術が適用される。 After the annealing process, the SMT source film is removed as shown in FIG. However, the strain stress (tensile stress) of the SMT source film removed by the annealing process in the step shown in FIG. 21 is stored in the amorphous silicon film 11A, and this amorphous silicon film 11A gives strain stress to the collector layer 2A. The SMT film 11A is formed. By forming the SMT film 11A in this way, the stress memorization technique is applied to the SiGe-HBT according to the present embodiment.

さらに、図２３に示すように、第１ストレスソース膜１５（例えば、窒化シリコン膜）が、ＳＭＴ膜１１Ａ上に、堆積される。このように、本実施形態においては、コレクタ層２Ａに対して、ＳＭＴ膜１１Ａによる引っ張り応力とストレスソース膜１５による引っ張り応力とが与えられることになる。それゆえ、第１の実施形態よりも強い歪み応力（引っ張り応力）をコレクタ層２Ａに与えることができるため、コレクタ層２Ａのキャリア移動度を、さらに向上できる。 Further, as shown in FIG. 23, a first stress source film 15 (for example, a silicon nitride film) is deposited on the SMT film 11A. As described above, in this embodiment, the tensile stress caused by the SMT film 11A and the tensile stress caused by the stress source film 15 are given to the collector layer 2A. Therefore, since the strain stress (tensile stress) stronger than that in the first embodiment can be applied to the collector layer 2A, the carrier mobility of the collector layer 2A can be further improved.

そして、図２４に示すように、第１の実施形態で述べた図８乃至図１０に示す工程と同様に、ストレスソース膜１５Ａがコレクタ層２Ａの側面上に残存するようにエッチングされた後、層間絶縁膜５５が形成される。そして、例えば、ウェットエッチングを用いて、ＳＭＴ膜１１Ａ及びストレスソース膜１５Ａの一部分が選択的に除去され、ＳＭＴ膜１１Ａ及びストレスソース膜１５Ａの上端が、ベース層３Ａの上端とほぼ同じ高さにされる。続いて、ベース層３Ａ側面上のバッファ膜２０が除去され、ベース層３Ａ側面が露出される。 Then, as shown in FIG. 24, after the stress source film 15A is etched so as to remain on the side surface of the collector layer 2A, as in the steps shown in FIGS. 8 to 10 described in the first embodiment, Interlayer insulating film 55 is formed. Then, for example, by using wet etching, a part of the SMT film 11A and the stress source film 15A is selectively removed, and the upper ends of the SMT film 11A and the stress source film 15A are approximately the same height as the upper end of the base layer 3A. Is done. Subsequently, the buffer film 20 on the side surface of the base layer 3A is removed, and the side surface of the base layer 3A is exposed.

そして、図２５に示すように、露出したベース層３Ａ（例えば、ＳｉＧｅ層）側面上に、第２ストレスソース膜１７（例えば、ＳｉＧｅ膜）が、選択的エピタキシャル成長法を用いて、形成される。尚、第１の実施形態と同様に、ベース層３Ａに半導体基板表面に対して垂直方向の引っ張り応力を与えるために、第２ストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比は、ベース層３ＡとしてのＳｉＧｅのＧｅ混晶比よりも大きくされる。
ここで、第１の実施形態と同様に、第２ストレスソース膜１７は、ベース層３Ａの表面にのみ選択的に形成されるため、第２ストレスソース膜１７に対するリソグラフィプロセスは不要である。 Then, as shown in FIG. 25, the second stress source film 17 (eg, SiGe film) is formed on the exposed side surface of the base layer 3A (eg, SiGe layer) using a selective epitaxial growth method. Note that, similarly to the first embodiment, in order to apply a tensile stress in the direction perpendicular to the surface of the semiconductor substrate to the base layer 3A, the Ge mixed crystal ratio of SiGe as the second stress source film 17 is as follows. It is made larger than the Ge mixed crystal ratio of SiGe.
Here, as in the first embodiment, since the second stress source film 17 is selectively formed only on the surface of the base layer 3A, a lithography process for the second stress source film 17 is not necessary.

続いて、図２６に示すように、第１の実施形態に示す図１２示す工程と同様に、ポリシリコン層３０Ａとその表面上に自己整合的に形成されたシリサイド層３０Ｂから構成されるベース電極層３３が形成される。ベース電極層３３は、ダミー絶縁層５１Ａ上部の側面が露出されるように、形成される。尚、ポリシリコン層３０Ａを所定の形状にパターニングするために、２回目のリソグラフィプロセスが行われる。このリソグラフィプロセスの後、転写されたパターンに基づいて、ポリシリコン層がエッチングされる。 Subsequently, as shown in FIG. 26, similarly to the step shown in FIG. 12 shown in the first embodiment, a base electrode composed of a polysilicon layer 30A and a silicide layer 30B formed on the surface in a self-aligned manner. Layer 33 is formed. The base electrode layer 33 is formed so that the side surface of the upper portion of the dummy insulating layer 51A is exposed. A second lithography process is performed to pattern the polysilicon layer 30A into a predetermined shape. After this lithography process, the polysilicon layer is etched based on the transferred pattern.

次に、図２７に示すように、第１の実施形態に示す図１３乃至図１６に示す工程と同様に、３回目のリソグラフィプロセスと、ＲＩＥ法によるエッチングによって、ディープトレンチが半導体基板１内に形成される。そして、第２層間絶縁膜５７が第１層間絶縁膜５５条に形成されるのと同時に、形成されたトレンチ内に層間絶縁膜５７が埋め込まれ、半導体基板１内に、ＤＴ構造の素子分離絶縁膜が形成される。尚、第１の実施形態と同様に、素子分離絶縁膜は、第２層間絶縁膜５７の形成とは別途の工程で形成されてもよい。また、素子分離絶縁膜の構造は、ＤＴ構造に限定されず、ＳＴＩ構造であってもよいのはもちろんである。 Next, as shown in FIG. 27, the deep trench is formed in the semiconductor substrate 1 by the third lithography process and etching by the RIE method, similarly to the steps shown in FIGS. 13 to 16 shown in the first embodiment. It is formed. At the same time as the second interlayer insulating film 57 is formed on the first interlayer insulating film 55, the interlayer insulating film 57 is buried in the formed trench, and the element isolation insulation of the DT structure is formed in the semiconductor substrate 1. A film is formed. As in the first embodiment, the element isolation insulating film may be formed in a separate process from the formation of the second interlayer insulating film 57. In addition, the structure of the element isolation insulating film is not limited to the DT structure, but may be an STI structure.

第２層間絶縁膜５７上面に対して平坦化処理を行った後、ベース層３Ａ上方の第２ダミー層が除去され、エミッタ層４Ａを形成するための開口部が形成される。ベース電極層３３と後の工程で開口部内に形成されるエミッタ層４Ａとを電気的に絶縁するために、開口部の側面上に絶縁膜２５Ａが形成される。 After planarizing the upper surface of the second interlayer insulating film 57, the second dummy layer above the base layer 3A is removed, and an opening for forming the emitter layer 4A is formed. In order to electrically insulate the base electrode layer 33 from the emitter layer 4A formed in the opening in a later step, an insulating film 25A is formed on the side surface of the opening.

この後、開口部Ｕ内に、例えば、ポリシリコン膜が用いられたサイドウォール４１Ａが形成された後、そのサイドウォール４１Ａをマスクとして、エミッタ−ベース接合部が開口され、ベース層３Ａ上面が露出する。そして、サイドウォール４１Ａ内及び開口部Ｖ内に、ポリシリコン膜４２が、例えば、ＣＶＤ法及びＣＭＰ法を用いて、埋め込まれる。これによって、サイドウォール４１Ａとポリシリコン膜４２とから構成されるエミッタ層４Ａが形成される。このエミッタ層４Ａは、自己整合的な手法を用いて形成されるため、この形成工程においても、フォトリソグラフィプロセスは不要である。 Thereafter, for example, after a sidewall 41A using a polysilicon film is formed in the opening U, the emitter-base junction is opened using the sidewall 41A as a mask, and the upper surface of the base layer 3A is exposed. To do. Then, the polysilicon film 42 is embedded in the sidewall 41A and the opening V by using, for example, a CVD method and a CMP method. Thus, an emitter layer 4A composed of the sidewall 41A and the polysilicon film 42 is formed. Since the emitter layer 4A is formed using a self-aligned technique, a photolithography process is not required even in this formation step.

そして、図１７に示すように、エミッタ層４Ａ上に、サリサイド技術によりエミッタ電極層（シリサイド層）３５を形成した、４回目のリソグラフィ技術とＲＩＥ技術を用いて、層間絶縁膜５５，５７，５９内に、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が形成される。 Then, as shown in FIG. 17, interlayer insulating films 55, 57, and 59 are formed by using the fourth lithography technique and RIE technique in which an emitter electrode layer (silicide layer) 35 is formed on the emitter layer 4A by the salicide technique. Contact plugs CP1, CP2, CP3 are formed therein.

以上の各工程によって、本実施形態に係るＳｉＧｅ−ＨＢＴが完成する。 The SiGe-HBT according to this embodiment is completed through the above steps.

以上のように、第２の実施形態に係る半導体装置の製造方法では、第１ストレスソース膜が形成される前に、ストレスメモライゼーション技術を用いたＳＭＴ膜１１Ａがコレクタ層２Ａ側面に形成される。これによって、ローカル歪み技術に加えて、さらに、ストレスメモライゼーション技術を適用したＳｉＧｅ−ＨＢＴを作製でき、コレクタ層２Ａ及びベース層３Ａのキャリア移動度を向上できる。 As described above, in the semiconductor device manufacturing method according to the second embodiment, the SMT film 11A using the stress memorization technique is formed on the side surface of the collector layer 2A before the first stress source film is formed. . Thereby, in addition to the local strain technique, a SiGe-HBT to which a stress memorization technique is applied can be manufactured, and the carrier mobility of the collector layer 2A and the base layer 3A can be improved.

また、第２の実施形態に係る半導体装置の製造方法によれば、上記のようにストレスメモライゼーション技術を適用したＳｉＧｅ−ＨＢＴを作製する場合において、自己整合的な手法を用いた工程は増加するものの、マスクを用いたリソグラフィプロセスが増加することはない。マスクの製造期間・コストに起因する半導体装置の製造コストは生じない。 In addition, according to the method for manufacturing a semiconductor device according to the second embodiment, the number of steps using a self-aligned technique increases when the SiGe-HBT to which the stress memorization technique is applied as described above. However, the lithography process using the mask does not increase. There is no manufacturing cost of the semiconductor device due to the mask manufacturing period and cost.

したがって、本発明の第２の実施形態に係る半導体装置の製造方法によれば、素子特性を向上させた半導体装置を提供できると共に、製造コストを低減できる。 Therefore, according to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, a semiconductor device with improved element characteristics can be provided, and the manufacturing cost can be reduced.

２．その他
本発明の実施形態によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。 2. Other
According to the embodiment of the present invention, the characteristics of the semiconductor device can be improved and the manufacturing cost can be reduced.

本発明の実施形態に係る半導体装置は、例えば、高周波デバイス用のＳｉＧｅ−ＨＢＴであって、携帯電話、無線ＬＡＮ（Local Area Network）等の無線通信装置、車載用高周波レーダに適用される。 The semiconductor device according to the embodiment of the present invention is, for example, a SiGe-HBT for a high-frequency device, and is applied to a wireless communication device such as a mobile phone, a wireless local area network (LAN), or a vehicle-mounted high-frequency radar.

本発明の実施形態においては、ＮＰＮ型のＨＢＴを説明に用いたが、これに限定されず、ＰＮＰ型のＨＢＴであっても、本発明の実施形態で述べた効果が得られるのはもちろんである。 In the embodiment of the present invention, the NPN type HBT is used for the description. However, the present invention is not limited to this, and the effect described in the embodiment of the present invention can be obtained even if the PNP type HBT is used. is there.

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。 The example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention. Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.

本発明の実施形態に係る半導体装置の構造を示す平面図。1 is a plan view showing a structure of a semiconductor device according to an embodiment of the present invention. 第１の実施形態に係る半導体装置の構造を示す断面図。1 is a cross-sectional view illustrating a structure of a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第２の実施形態に係る半導体装置の構造を示す断面図。Sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。Sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.

Explanation of symbols

１：半導体基板、２Ａ：コレクタ層、３Ａ：ベース層、４Ａ：エミッタ層、１５Ａ：第１ストレスソース膜、１７：第２ストレスソース膜、１１Ａ：ＳＭＴ膜、２０：バッファ膜（絶縁膜）、５０Ａ，５１Ａ：ダミー層、５５，５７，５９：層間絶縁膜。 1: semiconductor substrate, 2A: collector layer, 3A: base layer, 4A: emitter layer, 15A: first stress source film, 17: second stress source film, 11A: SMT film, 20: buffer film (insulating film), 50A, 51A: dummy layers, 55, 57, 59: interlayer insulating films.

Claims

A collector layer provided on a semiconductor substrate;
A base layer stacked on the collector layer;
An emitter layer stacked on the base layer;
A first stress source film that is provided on a side surface of the collector layer and applies strain stress to the collector layer;
A second stress source film that is provided on a side surface of the base layer and applies strain stress to the base layer;
The upper end of the first stress source film and the upper end of the base layer are located at the same height from the surface of the semiconductor substrate,
The semiconductor device, wherein the second stress source film is provided between a side surface of the base layer and a side surface of the first stress source film.

An SMT film that is provided between a side surface of the collector layer and the first stress source film, and separately applies a strain stress to the collector layer 2A from the first stress source film,
The semiconductor device according to claim 1, further comprising:

The semiconductor device according to claim 1, wherein an end of the upper surface of the base layer is covered with the second stress source film.

Forming a collector layer, a base layer, and a dummy layer sequentially stacked on a semiconductor substrate;
Forming a buffer layer on side surfaces of the collector layer and the base layer;
Forming a first stress source film that applies strain stress to the collector layer on the side surface of the collector layer and the side surface of the base layer through the buffer layer in a self-aligning manner;
Removing the buffer layer interposed between the side surface of the base layer and the first stress source to expose the side surface of the base layer;
Selectively forming a second stress source film that applies strain stress to the base layer on the exposed side surface of the base layer;
Forming an interlayer insulating film covering the collector layer, the base layer, and the dummy layer on the semiconductor substrate, and then matching an upper end of the interlayer insulating film with an upper end of the dummy layer;
Removing the dummy layer and forming an opening in the interlayer insulating film to expose the upper surface of the base layer;
Forming an emitter layer in a self-aligned manner in the opening formed in the interlayer insulating film;
A method for manufacturing a semiconductor device, comprising:

Before forming the first stress source film, a step of forming an SMT film on the side surface of the collector layer through the buffer layer in a self-aligned manner and storing a strain stress applied to the collector layer in the SMT film When,
The method of manufacturing a semiconductor device according to claim 4, further comprising: