JP2010140563A

JP2010140563A - Semiconductor integrated circuit

Info

Publication number: JP2010140563A
Application number: JP2008317000A
Authority: JP
Inventors: Toshiaki Dosaka; 利彰堂坂; Juichi Fukuda; 寿一福田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-12
Filing date: 2008-12-12
Publication date: 2010-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part. <P>SOLUTION: A word line keeper circuit 13 added so as to reduce power consumption during stand-by by executing power supply separation between the memory cell array part 10 of SRAM Macro and a peripheral circuit part, is formed by commonly using a dummy element in the dummy element area 14 of the memory cell array part. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体集積回路(LSI) に係り、特にメモリセルアレイ部と周辺回路部の電源が分離されたLSI におけるワード線キーパー回路に関するもので、例えばスタティック型半導体メモリのマクロ部(SRAM Marco)を搭載したLSI に使用されるものである。 The present invention relates to a semiconductor integrated circuit (LSI), and more particularly to a word line keeper circuit in an LSI in which the power supply of a memory cell array portion and a peripheral circuit portion is separated. For example, a macro portion (SRAM Marco) of a static semiconductor memory It is used for the mounted LSI.

LSI を搭載した携帯電話、デジタルカメラなどの携帯機器では、バッテリー駆動時間を長くするためには、LSI の非動作時（待機時）の消費電力（特にリーク電流）を低減する必要がある。待機時のリーク電流は、LSI のチップ面積が大きくなるほど大きくなる。例えば、SRAM Macroを搭載したLSI においては、チップ面積に対するSRAM Marcoの面積比率が非常に大きく、SRAM Macroのリーク電流の低減が必須となる。待機時のリーク電流を低減するためには、SRAM Macroへの電源供給を遮断することが効果的であるが、メモリの内部データを保持することができない。そのため、特許文献１に示されるように、データを保持するメモリセルアレイ部と周辺回路部の電源を分離し、待機時には周辺回路部のみ電源遮断状態（スリープモード）に設定することでリーク電流を低減する手法が使用される。この場合、待機時には、メモリセルアレイ部へのアクセスを禁止することによってメモリデータを保持するために、特許文献１の図面中のTr."138"のように、ワード線を接地レベルに維持するためのワード線キーパー回路を付加することが必要である。しかし、このようなキーパー回路の追加は、SRAM Macroのロウ数分必要であり、それによってレイアウト面積が増加する。 In mobile devices such as mobile phones and digital cameras equipped with LSIs, it is necessary to reduce the power consumption (especially leakage current) when the LSI is not operating (standby) in order to increase the battery drive time. The leakage current during standby increases as the LSI chip area increases. For example, in an LSI equipped with SRAM Macro, the area ratio of SRAM Marco to the chip area is very large, and it is essential to reduce the leakage current of SRAM Macro. In order to reduce the leakage current during standby, it is effective to cut off the power supply to the SRAM Macro, but the internal data of the memory cannot be retained. Therefore, as disclosed in Patent Document 1, the power supply for the memory cell array unit and the peripheral circuit unit for holding data is separated, and only the peripheral circuit unit is set in a power-off state (sleep mode) during standby to reduce leakage current. A technique is used. In this case, in order to hold the memory data by prohibiting access to the memory cell array portion during standby, the word line is maintained at the ground level as shown by Tr. “138” in the drawing of Patent Document 1. It is necessary to add a word line keeper circuit. However, the addition of such a keeper circuit is required for the number of rows of the SRAM Macro, thereby increasing the layout area.

なお、特許文献２に示されるように、NAND型EEPROMにおいて、セルアレイ領域外のフイールド領域やセルアレイ領域内に配線コンタクト等のために確保される広いフイールド領域にダミー素子領域を設け、メモリセル特性のばらつきを低減するものがある。
米国特許６９２５０２５号明細書特開平４−２３００７７号公報 As shown in Patent Document 2, in a NAND type EEPROM, a dummy element region is provided in a field region outside the cell array region, or in a wide field region secured for wiring contacts in the cell array region. Some reduce variation.
US Pat. No. 6,925,025 JP-A-4-230077

本発明は前記した従来の問題点を解決すべくなされたもので、メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制し得る半導体集積回路を提供することを目的とする。 The present invention has been made to solve the above-described conventional problems, and is based on a word line keeper circuit that is added to reduce power consumption during standby by separating the power supply between the memory cell array portion and the peripheral circuit portion. An object of the present invention is to provide a semiconductor integrated circuit capable of suppressing an increase in layout area.

本発明の半導体集積回路の第１の態様は、それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタの１個が前記ワード線キーパー回路として共有されていることを特徴とする。 A first aspect of the semiconductor integrated circuit of the present invention has a memory cell array portion and a peripheral circuit portion, each of which is separated from a power source, a dummy element is formed in a peripheral region in the memory cell array portion, and the power source of the peripheral circuit portion A semiconductor integrated circuit having a word line keeper circuit that keeps a word line of the memory cell array portion at a ground level when cut off, wherein one of the NMOS transistors as the dummy element is connected to the word line for each word line of the memory cell array portion It is shared as a keeper circuit.

本発明の半導体集積回路の第２の態様は、それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタおよびCMOSインバータ回路の各１個が前記ワード線キーパー回路として共有されていることを特徴とする。 A second aspect of the semiconductor integrated circuit of the present invention has a memory cell array portion and a peripheral circuit portion, each of which is separated from a power source, a dummy element is formed in a peripheral region in the memory cell array portion, and the power source of the peripheral circuit portion A semiconductor integrated circuit having a word line keeper circuit that keeps the word line of the memory cell array portion at a ground level at the time of shut-off, each of the NMOS transistor and the CMOS inverter circuit being a dummy element for each word line of the memory cell array portion Is shared as the word line keeper circuit.

本発明によれば、メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制し得る半導体集積回路を提供することができる。 According to the present invention, there is provided a semiconductor integrated circuit capable of suppressing an increase in layout area due to a word line keeper circuit added to reduce power consumption during standby by performing power source separation between a memory cell array portion and a peripheral circuit portion. Can be provided.

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this description, common parts are denoted by common reference numerals throughout the drawings.

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るCMOS型LSI におけるレイアウトの一例を概略的に示す平面図である。図２は、図１中のメモリセルアレイ部の一部の領域を取り出してパターンレイアウトの一例を拡大して概略的に示す平面図である。 <First Embodiment>
FIG. 1 is a plan view schematically showing an example of a layout in a CMOS type LSI according to the first embodiment of the present invention. FIG. 2 is a plan view schematically showing an enlarged example of a pattern layout by extracting a partial region of the memory cell array portion in FIG.

本実施形態のLSI は、SRAM Macroを搭載しており、このSRAM Macroはメモリセルアレイ部(Memory Array)１０と周辺回路部との電源を分離している。周辺回路部は、ロウアドレスデコーダ(RowDec)２１と、カラムアドレスデコーダや入出力回路を含む入出力回路(IO)２２と、制御回路(Control) ２３などを含む。ここで、メモリセルアレイ部１０に対して供給する電源電位をVDDA, 接地電位をVSSA、周辺回路部に対して供給する電源電位をVDDC, 接地電位をVSSCで示している。なお、接地電位VSSAとVSSCは、必ずしも分離する必要はない。そして、待機時には、周辺回路部のみ電源遮断状態（スリープモード）に設定することでリーク電流（消費電力）を低減するように構成されている。 The LSI of this embodiment is equipped with an SRAM Macro, which separates the power supply for the memory cell array unit (Memory Array) 10 and the peripheral circuit unit. The peripheral circuit section includes a row address decoder (RowDec) 21, an input / output circuit (IO) 22 including a column address decoder and an input / output circuit, a control circuit (Control) 23, and the like. Here, the power supply potential supplied to the memory cell array unit 10 is shown as VDDA, the ground potential is shown as VSSA, the power supply potential supplied to the peripheral circuit unit is shown as VDDC, and the ground potential is shown as VSSC. Note that the ground potentials VSSA and VSSC are not necessarily separated. In standby mode, the leakage current (power consumption) is reduced by setting only the peripheral circuit section to the power-off state (sleep mode).

メモリセルアレイ部１０は、データを保持するメモリセル（Memory Cell 、本例ではSRAMセル）１１のアレイ（セルアレイ領域１０ａ）、ロウ方向に複数のワード線(Word Line)WL、接地線（図示せず）、カラム方向に複数のビット線（BL）および反転ビット線BBL 、電源線１２１などが形成されている。ここで、複数のワード線WLとして、WL0,WL1,WL2,WL3,…を示しており、電源線１２１には前記電源電位VDDAが供給され、接地線は接地電位VSSAである。また、このSRAM Macroでは、メモリセルアレイ部１０内の周辺領域（配線コンタクト等のために確保される広いフイールド領域など）にダミー素子領域１４を設け、メモリセル特性のばらつきを低減している。 The memory cell array unit 10 includes an array (cell array region 10a) of memory cells (Memory Cell, in this example, SRAM cells) 11 for holding data, a plurality of word lines (Word Line) WL, and ground lines (not shown) in the row direction. In the column direction, a plurality of bit lines (BL), inverted bit lines BBL, power supply lines 121 and the like are formed. Here, WL0, WL1, WL2, WL3,... Are shown as the plurality of word lines WL, the power supply line 121 is supplied with the power supply potential VDDA, and the ground line is the ground potential VSSA. In this SRAM Macro, a dummy element region 14 is provided in a peripheral region (such as a wide field region secured for wiring contacts) in the memory cell array unit 10 to reduce variations in memory cell characteristics.

メモリセルアレイ部１０内のダミー素子領域１４には、電源線１４１、接地線（図示せず）、後述するモード制御信号を伝達するためのモード制御信号線１４２、ダミー素子であるNMOSトランジスタの領域１４３およびCMOSインバータ回路の領域１４４などが形成されている。ここでは、表示の簡略化のために、NMOSトランジスタの領域１４３およびCMOSインバータ回路の領域１４４は代表的に各１つずつ図示している。 The dummy element region 14 in the memory cell array unit 10 includes a power supply line 141, a ground line (not shown), a mode control signal line 142 for transmitting a mode control signal to be described later, and an NMOS transistor region 143 as a dummy element. In addition, a CMOS inverter circuit region 144 and the like are formed. Here, for simplification of display, the NMOS transistor region 143 and the CMOS inverter circuit region 144 are typically shown one by one.

ダミー素子NMOSトランジスタの領域１４３では、SRAMセル１１のNMOSドライバトランジスタやPMOSトランスファトランジスタと同様のパターン形状（大きさ）で形成されており、その下地層のレイアウトはSRAMセルのNMOSドライバトランジスタの下地層のレイアウトと同様のパターン形状を有する。また、CMOSインバータ回路の領域１４４では、CMOSインバータ回路を構成するNMOSドライバトランジスタおよびPMOSロードトランジスタの領域は、それぞれ対応してSRAMセルのNMOSドライバトランジスタおよびPMOSロードトランジスタと同様のパターン形状で形成されており、その下地層のレイアウトは、SRAMセルのCMOSインバータ回路部の下地層のレイアウトと同様のパターン形状で形成されている。 The dummy element NMOS transistor region 143 is formed in the same pattern shape (size) as the NMOS driver transistor and the PMOS transfer transistor of the SRAM cell 11, and the layout of the base layer is the base layer of the NMOS driver transistor of the SRAM cell. It has the same pattern shape as the layout. In the region 144 of the CMOS inverter circuit, the NMOS driver transistor and the PMOS load transistor constituting the CMOS inverter circuit are respectively formed in the same pattern shape as the NMOS driver transistor and the PMOS load transistor of the SRAM cell. The layout of the underlying layer is formed in the same pattern shape as the layout of the underlying layer of the CMOS inverter circuit portion of the SRAM cell.

そして、本実施形態では、待機時に、メモリセルアレイ部１０へのアクセスを禁止することによってメモリデータを保持するために、ワード線を接地レベルに維持するためのワード線キーパー回路(Word Line Keeper)をワード線毎に有する。この場合、ワード線キーパー回路として、メモリセルアレイ部１０のワード線毎にダミー素子であるNMOSトランジスタの１個が共通に使用されている。換言すれば、ワード線キーパー回路はダミー素子領域１４に構成されている。この場合、ワード線キーパー回路として共用されるダミー素子は、周辺回路部のロウアドレスデコーダ２１とメモリセルアレイ部１０のセルアレイ１０ａとの間のダミー素子領域１４において、メモリセルアレイ部１０内のフイールド領域の端部領域に配置されたダミー素子であることが好ましい。 In this embodiment, a word line keeper circuit (Word Line Keeper) for maintaining the word line at the ground level is provided in order to hold the memory data by prohibiting access to the memory cell array unit 10 during standby. For each word line. In this case, one NMOS transistor, which is a dummy element, is commonly used for each word line of the memory cell array unit 10 as the word line keeper circuit. In other words, the word line keeper circuit is configured in the dummy element region 14. In this case, a dummy element shared as the word line keeper circuit is a dummy element region 14 between the row address decoder 21 in the peripheral circuit portion and the cell array 10a in the memory cell array portion 10 and is in the field region in the memory cell array portion 10. A dummy element disposed in the end region is preferable.

図３は、ワード線キーパー回路１３の構成とワード線WL、SRAMセル１１等との接続関係の一例を示す等価回路図である。ワード線キーパー回路１３のNMOSトランジスタ１４５は、ロウアドレスデコーダ２１のワード線駆動出力回路(WL Buffer) ２１１からセルアレイ１０ａに配線されているワード線WLにドレインが接続され、ソースが接地電位VSSAに接続されており、ゲートには待機時にハイレベルになる制御信号（通常モードとスリープモードとを切替えるモード制御信号）がSRAM Macro外部から入力される。 FIG. 3 is an equivalent circuit diagram showing an example of a connection relationship between the configuration of the word line keeper circuit 13 and the word lines WL, the SRAM cells 11 and the like. The NMOS transistor 145 of the word line keeper circuit 13 has a drain connected to the word line WL wired from the word line drive output circuit (WL Buffer) 211 of the row address decoder 21 to the cell array 10a, and a source connected to the ground potential VSSA. A control signal (mode control signal for switching between the normal mode and the sleep mode) that becomes a high level during standby is input to the gate from the outside of the SRAM Macro.

上記構成によれば、待機時には、制御信号のハイレベルによってワード線キーパー回路１３のNMOSトランジスタ１４５がオン状態に制御され、ワード線WLを接地レベルに維持する。これにより、メモリセルアレイ部１０へのアクセスを禁止してメモリデータを保持することが可能になる。ここで、ワード線キーパー回路１３はダミー素子領域１４に構成されているので、SRAM Macroのレイアウト面積の増加を抑制しつつ、電源分離を実施することができる。また、ワード線キーパー回路１３は、メモリセルアレイ部１０内のロウアドレスデコーダ側のフイールド領域の端部領域におけるダミー素子を共有するように形成されていると、待機時の出力レベルが安定し、ワード線WLを接地レベルに安定に維持することができる。また、ワード線キーパー回路１３のNMOSトランジスタの領域１４３の下地層のレイアウトは、SRAMセル１１の下地層のレイアウトと同様のパターン形状で形成されているので、ワード線キーパー回路１３の下地層の加工の安定性を確保することができる。 According to the above configuration, during standby, the NMOS transistor 145 of the word line keeper circuit 13 is controlled to be in the on state by the high level of the control signal, and the word line WL is maintained at the ground level. Thereby, access to the memory cell array unit 10 can be prohibited and memory data can be held. Here, since the word line keeper circuit 13 is configured in the dummy element region 14, it is possible to perform power source separation while suppressing an increase in the layout area of the SRAM macro. Further, when the word line keeper circuit 13 is formed so as to share a dummy element in the end region of the field region on the row address decoder side in the memory cell array unit 10, the output level during standby is stabilized, The line WL can be stably maintained at the ground level. Further, since the layout of the base layer of the NMOS transistor region 143 of the word line keeper circuit 13 is formed in the same pattern shape as the layout of the base layer of the SRAM cell 11, the processing of the base layer of the word line keeper circuit 13 is performed. Can be ensured.

＜第２の実施形態＞
第２の実施形態では、第１の実施形態と比べて、ワード線キーパー回路は、ダミー素子であるNMOSトランジスタ１４５およびCMOSインバータ回路１４６の各１個が共有され、モード制御信号が不要である点が異なり、そのパターンレイアウトは、第１の実施形態におけるパターンレイアウトと比べて、ダミー素子領域１４のモード制御信号線１４２が省略されている。 <Second Embodiment>
In the second embodiment, compared to the first embodiment, the word line keeper circuit shares one each of the NMOS transistor 145 and the CMOS inverter circuit 146, which are dummy elements, and does not require a mode control signal. However, in the pattern layout, the mode control signal line 142 in the dummy element region 14 is omitted as compared with the pattern layout in the first embodiment.

図４は、第２の実施形態におけるワード線キーパー回路１３ａの構成とワード線WL、SRAMセル１１等との接続関係の一例を示す等価回路図である。ワード線キーパー回路１３ａにおいて、CMOSインバータ回路１４６は、電源としてメモリセルアレイ部１０のVDDA,VSSAが供給され、入力ノードには周辺回路部の電源電圧VDDCが印加され、出力ノードはNMOSトランジスタ１４５のゲートに接続されている。NMOSトランジスタ１４５は、ワード線WLにドレインが接続され、ソースが接地電位VSSAに接続されている。 FIG. 4 is an equivalent circuit diagram showing an example of a connection relationship between the configuration of the word line keeper circuit 13a and the word lines WL, the SRAM cells 11 and the like in the second embodiment. In the word line keeper circuit 13a, the CMOS inverter circuit 146 is supplied with VDDA and VSSA of the memory cell array unit 10 as power, the power supply voltage VDDC of the peripheral circuit unit is applied to the input node, and the output node is the gate of the NMOS transistor 145. It is connected to the. The NMOS transistor 145 has a drain connected to the word line WL and a source connected to the ground potential VSSA.

上記構成によれば、待機時には、周辺回路部の電源電圧VDDCが接地レベルへ遷移されることによって、ワード線キーパー回路１３ａのCMOSインバータ回路１４６の出力がハイレベルになる。これにより、NMOSトランジスタ１４５が自動的にオン状態に制御され、ワード線WLを接地レベルに維持するので、メモリセルアレイ部１０へのアクセスを禁止してメモリデータを保持することが可能になる。そして、ダミー素子領域１４にワード線キーパー回路１３ａが構成されているので、SRAM Macroのレイアウト面積の増加を抑制しつつ、電源分離を実施することができる。また、ワード線キーパー回路１３ａの下地層の加工の安定性を確保することができる。 According to the above configuration, during standby, the output of the CMOS inverter circuit 146 of the word line keeper circuit 13a becomes a high level by the power supply voltage VDDC of the peripheral circuit section transitioning to the ground level. As a result, the NMOS transistor 145 is automatically controlled to be turned on and the word line WL is maintained at the ground level. Therefore, access to the memory cell array unit 10 can be prohibited and memory data can be held. Since the word line keeper circuit 13a is formed in the dummy element region 14, it is possible to perform power source separation while suppressing an increase in the layout area of the SRAM macro. In addition, it is possible to ensure the processing stability of the base layer of the word line keeper circuit 13a.

なお、CMOSインバータ回路１４６の入力は、周辺回路部の電源電圧VDDCに限らず、待機時にロウレベル（接地レベル）になる制御信号を、第１の実施形態と同様にSRAM Macro外部からダミー素子領域１４のモード制御信号線１４２を介して入力するように変更することも可能である。この場合、CMOSインバータ回路１４６は、入力する制御信号のレベルを反転させ、その出力レベルをNMOSトランジスタのゲートに安定に供給する。 Note that the input of the CMOS inverter circuit 146 is not limited to the power supply voltage VDDC of the peripheral circuit section, and a control signal that becomes a low level (ground level) during standby is supplied from the outside of the SRAM Macro as in the first embodiment. It is also possible to change to input via the mode control signal line 142. In this case, the CMOS inverter circuit 146 inverts the level of the input control signal and stably supplies the output level to the gate of the NMOS transistor.

本発明の第１の実施形態に係るCMOS型LSI におけるレイアウトの一例を概略的に示す平面図。1 is a plan view schematically showing an example of a layout in a CMOS type LSI according to a first embodiment of the present invention. 図１中のメモリセルアレイ部の一部の領域を取り出してパターンレイアウトの一例を拡大して概略的に示す平面図。FIG. 2 is a plan view schematically showing an enlarged pattern layout by extracting a part of the memory cell array portion in FIG. 1. 図２中のワード線キーパー回路の構成とワード線、メモリセル等との接続関係の一例を示す等価回路図。FIG. 3 is an equivalent circuit diagram illustrating an example of a connection relationship between the configuration of the word line keeper circuit in FIG. 本発明の第２の実施形態におけるワード線キーパー回路の構成とワード線、メモリセル等との接続関係の一例を示す等価回路図。The equivalent circuit diagram which shows an example of the connection relationship with the structure of the word line keeper circuit in the 2nd Embodiment of this invention, a word line, a memory cell, etc. FIG.

Explanation of symbols

１０…メモリセルアレイ部、１０ａ…セルアレイ、１１…SRAMセル、１２１…電源線、１２２…接地線、１３、１３ａ…ワード線キーパー回路、１４…ダミー素子領域、１４１…電源線、１４２…モード制御信号線、１４３…NMOSトランジスタの領域、１４４…CMOSインバータ回路の領域、１４５…NMOSトランジスタ、２１…ロウアドレスデコーダ、２１１…ワード線駆動出力回路、２２…入出力回路、２３…制御回路。 DESCRIPTION OF SYMBOLS 10 ... Memory cell array part, 10a ... Cell array, 11 ... SRAM cell, 121 ... Power supply line, 122 ... Ground line, 13, 13a ... Word line keeper circuit, 14 ... Dummy element area | region, 141 ... Power supply line, 142 ... Mode control signal 143... NMOS transistor region, 144... CMOS inverter circuit region, 145... NMOS transistor, 21... Row address decoder, 211... Word line drive output circuit, 22.

Claims

Each has a memory cell array portion and a peripheral circuit portion, each of which is separated from a power source, a dummy element is formed in a peripheral region in the memory cell array portion, and the word line of the memory cell array portion is set to a ground level when the power source of the peripheral circuit portion is shut off A semiconductor integrated circuit having a maintaining word line keeper circuit, wherein one of the NMOS transistors as the dummy element is shared as the word line keeper circuit for each word line of the memory cell array portion Integrated circuit.

Each has a memory cell array portion and a peripheral circuit portion, each of which is separated from a power source, a dummy element is formed in a peripheral region in the memory cell array portion, and the word line of the memory cell array portion is set to a ground level when the power source of the peripheral circuit portion is shut off A semiconductor integrated circuit having a word line keeper circuit to be maintained, wherein each one of the NMOS transistor and the CMOS inverter circuit as the dummy element is shared as the word line keeper circuit for each word line of the memory cell array unit. A semiconductor integrated circuit.

In the word line keeper circuit, the power source of the CMOS inverter circuit is shared with the power source of the memory cell array unit, the power source of the peripheral circuit unit is applied to the input of the CMOS inverter circuit, and the output node of the CMOS inverter circuit is the The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit is connected to a gate of the NMOS transistor.

The dummy element used as the word line keeper circuit is a dummy element disposed in an end region of the field region in the memory cell array unit between the row address decoder of the peripheral circuit unit and the cell array of the memory cell array unit. The semiconductor integrated circuit according to claim 1, wherein:

2. The memory cell of the memory cell array portion is a CMOS type memory cell, and the NMOS transistor of the word line keeper circuit is formed in the same pattern shape as the driver transistor of the memory cell. 5. The semiconductor integrated circuit according to any one of items 1 to 4.