JP2010136086A - Circuit for extracting bit transition point from non-zero recovery signal, phase-locked clock recovery circuit using the same, and method of controlling the same - Google Patents

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ウヨン、チェ
Pyung-Su Han
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit for extracting a bit transition point from a non-zero recovery signal of a rapidly-operable structure; a phase-locked clock recovery circuit capable of recovering a correct clock even at high speed and using the same; and a method of controlling the same. <P>SOLUTION: A bit transition point extraction circuit device includes: a predetermined current-source transistor; a transistor pair biased to the current-source transistor and connected with a source with a differential non-zero recovery input signal applied thereto from the outside; a capacitor connected to the transistor pair and the current-source transistor to set the voltage of an output node of the current-source transistor constant. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、非ゼロ復帰信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法に関し、より詳しくは、高速動作が可能な簡単な構造のビット遷移点抽出装置を提供することにより、非ゼロ復帰入力信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法に関するものである。   The present invention relates to a circuit for extracting a bit transition point from a non-zero return signal, a phase-locked clock recovery circuit using the circuit, and a method for controlling the circuit, and more particularly, a bit having a simple structure capable of high-speed operation. The present invention relates to a circuit for extracting a transition point of a bit from a non-zero return input signal by providing a transition point extracting device, a phase-locked clock recovery circuit using the circuit, and a method for controlling the circuit.

非ゼロ復帰コードなどで変調された信号が入力されるシリアルリンク受信器（Ｓｅｒｉａｌ−ｌｉｎｋ ｒｅｃｅｉｖｅｒ）は入力信号に同期したクロックを再生し、再生されたクロックに基づいて変調前のビット列を復元するが、このような役割をする装置をクロックリカバリ回路という。
代表的なクロックリカバリ回路としては、位相ロックループ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）を用いるクロックリカバリ回路、オーバーサンプリングクロックリカバリ回路（Ｏｖｅｒ−ｓａｍｐｌｅｄ ｃｌｏｃｋ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ）、注入同期発振器を用いるクロックリカバリ回路（以下、注入同期クロックリカバリ回路という）などが挙げられる。 A serial link receiver to which a signal modulated with a non-zero return code or the like is input reproduces a clock synchronized with the input signal, and restores a bit string before modulation based on the reproduced clock. An apparatus having such a role is called a clock recovery circuit.
Typical clock recovery circuits include a clock recovery circuit using a phase-locked loop, an over-sampled clock recovery circuit, and a clock recovery circuit using an injection-locked oscillator (hereinafter referred to as injection). A synchronous clock recovery circuit).

前述したクロックリカバリ回路のうちの注入同期クロックリカバリ回路は、大きく、ビット遷移点抽出回路と注入同期発振器とからなっている。
既存のビット遷移点抽出回路は遅延回路と排他的論理和回路とからなっており、入力信号は非ゼロ復帰コードで変調された信号であり、前記信号は遅延回路を経た信号と共に排他的論理和回路の入力として用いられる。 Of the clock recovery circuits described above, the injection locking clock recovery circuit is largely composed of a bit transition point extraction circuit and an injection locking oscillator.
The existing bit transition point extraction circuit is composed of a delay circuit and an exclusive OR circuit, the input signal is a signal modulated by a non-zero return code, and the signal is exclusive ORed with the signal that has passed through the delay circuit. Used as circuit input.

この時、２つの入力が異なる場合には１を、同じである場合には０を出力するため、その結果、入力信号のビットの遷移がある地点で遅延回路から信号が遅れた時間だけの幅を有するパルスを出力する。   At this time, 1 is output when the two inputs are different, and 0 is output when the two inputs are the same. As a result, a width corresponding to the time when the signal is delayed from the delay circuit at the point where the bit transition of the input signal is present. Is output.

このようなビット遷移点抽出回路の遅延回路は一般的に１ビット時間幅の約半分に該当する遅延値を有するように設計される。このために、一般的には遅延回路に正帰還（Ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）を用いて構成したリング発振器（Ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ）によってクロックを生成し、リング発振器に用いられたものと同じ遅延回路をビット遷移点抽出回路に用いて必要な遅延値を得る方法が広く用いられる。   The delay circuit of such a bit transition point extraction circuit is generally designed to have a delay value corresponding to about half of one bit time width. For this purpose, a clock is generally generated by a ring oscillator configured using positive feedback in the delay circuit, and the same delay circuit used for the ring oscillator is extracted as a bit transition point. A method for obtaining a necessary delay value used in a circuit is widely used.

しかし、リング発振器は高速動作に適していないため、高速で動作する注入同期クロックリカバリ回路の場合には一般的にリング発振器より高周波数のクロックを生成できるＬＣ電圧制御発振器を用いる。この場合、ビット遷移点抽出回路に必要な遅延回路の遅延値を制御して１ビット時間幅の半分を有するようにする調整が必要であり、また、排他的論理和回路は短い時間幅を有するパルスを出力しなければならないため、その結果、従来のビット遷移点抽出回路は高速の注入同期クロックリカバリ回路において速度向上のボトルネックとなる。   However, since the ring oscillator is not suitable for high-speed operation, an LC voltage controlled oscillator capable of generating a clock having a higher frequency than the ring oscillator is generally used in the case of an injection locked clock recovery circuit that operates at high speed. In this case, it is necessary to adjust the delay value of the delay circuit necessary for the bit transition point extraction circuit so that it has half the 1-bit time width, and the exclusive OR circuit has a short time width. As a result, the conventional bit transition point extraction circuit becomes a bottleneck for speed improvement in the high-speed injection locking clock recovery circuit.

本発明は、上述した従来技術の問題点を解決するために導き出されたものであり、高速で動作できる構造のＣＭＯＳビット遷移点抽出回路を提供することをその目的とする。   The present invention has been derived to solve the above-described problems of the prior art, and an object thereof is to provide a CMOS bit transition point extraction circuit having a structure capable of operating at high speed.

また、本発明は簡単な構造のビット遷移点抽出回路を提供することを他の目的とする。   Another object of the present invention is to provide a bit transition point extraction circuit having a simple structure.

また、本発明は、高速で動作できる構造のビット遷移点抽出回路を提供して、高速においても正確なクロックを復元できる注入同期クロックリカバリ回路を提供することをまた他の目的とする。   Another object of the present invention is to provide a bit transition point extraction circuit having a structure capable of operating at high speed, and to provide an injection locked clock recovery circuit capable of restoring an accurate clock even at high speed.

前記目的を達成し、上述した従来技術の問題点を解決するために、本発明の一実施形態に係るビット遷移点抽出回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対とを含む。   In order to achieve the above object and solve the above-mentioned problems of the prior art, a bit transition point extraction circuit device according to an embodiment of the present invention is biased to a predetermined current source transistor and the current source transistor, And a transistor pair to which a source to which a differential non-zero return input signal is externally applied is connected.

また、本発明の他の実施形態に係るビット遷移点抽出回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタとを含む。
この時、前記キャパシタは、トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有する。 In addition, a bit transition point extraction circuit device according to another embodiment of the present invention is connected to a predetermined current source transistor and a source biased by the current source transistor to which a differential non-zero return input signal is applied from the outside. And a capacitor connected to the transistor pair and the current source transistor so that the voltage at the output node of the current source transistor is constant.
At this time, the capacitor has a capacitance in a range in which the VGS and IDS graphs of the transistor pair operate in a non-linear section.

また、本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器とを含む。   A clock recovery circuit device using a bit transition point extraction circuit according to an embodiment of the present invention is biased by a predetermined current source transistor and the current source transistor, and a differential non-zero return input signal is applied from the outside. A transistor pair connected to the source, a capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant, and a current pulse generated by the transistor pair. And an LC voltage controlled oscillator that inputs to a predetermined differential output terminal.

また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の第１電流源トランジスタと、前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、前記第１電流源トランジスタの出力ノードの電圧が一定になるように前記第１トランジスタ対および前記第１電流源トランジスタに接続された第１キャパシタと、所定の第２電流源トランジスタと、前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および電流源トランジスタに接続された第２キャパシタと、前記第１トランジスタ対の出力と前記第２トランジスタ対の出力が差動信号の形態で入力されるＬＣ電圧制御発振器とを含む。   Further, a clock recovery circuit device using a bit transition point extraction circuit according to another embodiment of the present invention is biased by a predetermined first current source transistor and the first current source transistor, and is differentially non-zero from the outside. A first transistor pair to which a source to which a return input signal is applied is connected, and is connected to the first transistor pair and the first current source transistor so that the voltage at the output node of the first current source transistor is constant. A first capacitor, a predetermined second current source transistor, and a second transistor biased by the second current source transistor, having one gate terminal connected to a power supply voltage and the other gate terminal connected to a ground voltage. The second transistor pair and the current source transistor so that the voltage at the output node of the pair and the second current source transistor is constant. Including a second capacitor connected to the motor, and a LC voltage controlled oscillator output with the output of said first transistor to said second transistor pair is input in the form of differential signals.

また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とを含む。   A clock recovery circuit device using a bit transition point extraction circuit according to another embodiment of the present invention is biased by a predetermined current source transistor and the current source transistor, and a differential non-zero return input signal is externally input. A transistor pair connected to an applied source, a capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant, and a current pulse generated by the transistor pair Includes an LC voltage controlled oscillator that is input to the output terminal of the bias current source transistor.

また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とを含む。
この時、前記ＬＣ電圧制御発振器は、所定の発振する信号の周波数を調整する可変キャパシタを含む。 A clock recovery circuit device using a bit transition point extraction circuit according to another embodiment of the present invention is biased by a predetermined current source transistor and the current source transistor, and a differential non-zero return input signal is externally input. A transistor pair connected to an applied source, a capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant, and a current pulse generated by the transistor pair Includes an LC voltage controlled oscillator that is input in the form of an induced current generated in the inductor using a coupled inductor.
At this time, the LC voltage controlled oscillator includes a variable capacitor for adjusting a frequency of a predetermined oscillating signal.

また、本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法は、所定の電流源トランジスタとソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が所定のトランジスタ対を介して印加されるステップと、前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップと、前記ノードの一定した電圧および予め設定されたゲート電圧によって定められたバイアス電流が出力されるステップとを含む。   Also, a method for controlling a bit transition point extraction circuit device according to an embodiment of the present invention includes a predetermined current source transistor and a source terminal connected in common, and a differential non-zero return input signal externally applied to a predetermined transistor pair. And a step of maintaining a voltage of a node connecting the current source transistor and the transistor pair to be constant, and a constant voltage of the node and a preset gate voltage. Outputting a bias current.

本発明によれば、高速で動作できる構造のＣＭＯＳビット遷移点抽出回路を提供することができる。
また、本発明によれば、簡単な構造のビット遷移点抽出回路を提供することができる。
また、本発明によれば、高速で動作できる構造のビット遷移点抽出回路を提供して、高速においても正確なクロックを復元できる注入同期クロックリカバリ回路を提供することができる。 According to the present invention, a CMOS bit transition point extraction circuit having a structure capable of operating at high speed can be provided.
Further, according to the present invention, a bit transition point extraction circuit having a simple structure can be provided.
Further, according to the present invention, it is possible to provide a bit transition point extraction circuit having a structure capable of operating at high speed, and to provide an injection locked clock recovery circuit capable of restoring an accurate clock even at high speed.

以下、添付図面および添付図面に記載された内容に基づき、本発明の望ましい実施形態について詳細に説明するが、本発明がこれらの実施形態によって制限および限定されるものではない。
図１は本発明の一実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図であり、図２は本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ構成図であり、図３は本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ電圧−電流特性グラフを示す図である。 Hereinafter, preferred embodiments of the present invention will be described in detail based on the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited by these embodiments.
FIG. 1 is a block diagram showing a configuration of a bit transition point extraction circuit device according to an embodiment of the present invention. FIG. 2 is a transistor configuration diagram of the bit transition point extraction circuit device according to an embodiment of the present invention. FIG. 3 is a diagram showing a transistor voltage-current characteristic graph of the bit transition point extraction circuit device according to the embodiment of the present invention.

本発明は、トランジスタを用いて外部から印加される差動非ゼロ復帰入力信号を受信して初期のクロックを復元するために提供される前記信号のビット遷移点を抽出できるビット遷移点抽出回路装置に基づく。   The present invention provides a bit transition point extraction circuit device capable of receiving a differential non-zero return input signal applied from the outside using a transistor and extracting a bit transition point of the signal provided to restore an initial clock. based on.

図２と図３に示すように、本発明のビット遷移点抽出回路装置は一般的なＮＭＯＳトランジスタの駆動原理を利用したものであり、図３のグラフに示すようにＮＭＯＳトランジスタはＶＧＳの二乗に比例するＩＤＳを流す。   As shown in FIGS. 2 and 3, the bit transition point extraction circuit device of the present invention uses a general NMOS transistor driving principle. As shown in the graph of FIG. 3, the NMOS transistor has a square VGS. Run proportional IDS.

前記のようなトランジスタの特性に基づき、前記ビット遷移点抽出回路装置１００の各構成を動作する順序に応じて順次説明する。
先ず、電流源トランジスタ１２０にバイアスされる差動非ゼロ復帰入力信号を印加する。 Based on the characteristics of the transistor as described above, the respective components of the bit transition point extraction circuit device 100 will be sequentially described in the order of operation.
First, a differential non-zero return input signal biased to the current source transistor 120 is applied.

その次、トランジスタ対１１０は電流源トランジスタ１２０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースと互いに接続され、外部から印加される差動非ゼロ復帰入力信号に応じて電流源トランジスタ１２０に接続されたノードの電圧が変化するように制御する。   Next, the transistor pair 110 is biased by the current source transistor 120 and is connected to a source to which a differential non-zero return input signal is applied from the outside, and a current according to the differential non-zero return input signal applied from the outside. Control is performed so that the voltage of the node connected to the source transistor 120 changes.

この時、前記差動非ゼロ復帰入力信号は、トランジスタ対１１０中、第１トランジスタ側に印加される、１と０を意味する特定の２つの電圧の間を動く電圧と、第２トランジスタ側に印加される、前記２つの電圧の間を動くが、第１トランジスタに印加される電圧とは反対方向に動く電圧の対を意味する。   At this time, the differential non-zero return input signal is applied to the first transistor side in the transistor pair 110 and moves between two specific voltages representing 1 and 0, and to the second transistor side. It refers to a pair of voltages that move between the two voltages applied, but move in the opposite direction to the voltage applied to the first transistor.

また、本発明では、前述したように、トランジスタ対１１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されるものではない。   In the present invention, as described above, an NMOS transistor is mainly used as the transistor pair 110, but the present invention is not limited to the NMOS transistor.

図４は本発明の一実施形態に係るビット遷移点抽出回路の構成を示すブロック図であり、図５は本発明の一実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。   FIG. 4 is a block diagram showing a configuration of a bit transition point extraction circuit according to an embodiment of the present invention, and FIG. 5 is a diagram showing a specific data value of the bit transition point extraction circuit according to an embodiment of the present invention in a graph. It is.

すなわち、トランジスタ対１１０は０から１に、１から０に遷移する差動非ゼロ復帰入力信号Ｖｉｎ＋、Ｖｉｎ−に応じてＮＭＯＳトランジスタのドレイン電流（ＩＤＳ＋、ＩＤＳ−）が変化することが分かる。理想的には２つのドレイン電流の和は一定でなければならない。しかし、ＮＭＯＳトランジスタがソースフォロアー（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒ）のような動作をし、ＶＸノードの電圧はＶｉｎ＋、Ｖｉｎ−のうちの高い電圧に従って動き、これは、電流源トランジスタの有限の出力抵抗（Ｏｕｔｐｕｔ Ｒｅｓｉｓｔａｎｃｅ）に従ってバイアス電流（ＩＢＩＡＳ）を変調させる。   That is, it can be seen that the drain current (IDS +, IDS−) of the NMOS transistor changes in the transistor pair 110 in accordance with the differential non-zero return input signals Vin + and Vin− that transition from 0 to 1. Ideally, the sum of the two drain currents should be constant. However, the NMOS transistor operates like a source follower, and the voltage of the VX node moves according to a higher voltage of Vin + and Vin−, which is a finite output resistance of the current source transistor. To modulate the bias current (IBIAS).

この時、ビット遷移点抽出回路装置１００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する。
すなわち、トランジスタ対１１０のドレイン電流の和は電流源トランジスタ１２０のバイアス電流（ＩＢＩＡＳ）と等しいため、ビット遷移点抽出回路装置１００は結局２つの電流の和を求めると、入力として用いられた差動非ゼロ復帰信号が０から１に、あるいは１から０に遷移する地点を検出することができる。 At this time, the bit transition point extraction circuit device 100 means a circuit that generates a pulse signal at a point where a clock regenerated from an input signal must be synchronized.
That is, since the sum of the drain currents of the transistor pair 110 is equal to the bias current (IBIAS) of the current source transistor 120, the bit transition point extraction circuit device 100 eventually obtains the differential used as an input when the sum of the two currents is obtained. The point where the non-zero return signal transitions from 0 to 1 or from 1 to 0 can be detected.

図６は本発明の他の実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。
図１で説明した本発明の一実施形態に係るビット遷移点抽出回路装置１００は、２つのＮＭＯＳトランジスタがソースフォロアーの動作をして動くＶＸノードの電圧が電流を変調したが、この場合、２つのＮＭＯＳトランジスタは図３のグラフの線形区間において動作して変調される電流の量が小さい場合もある。 FIG. 6 is a block diagram showing a configuration of a bit transition point extraction circuit device according to another embodiment of the present invention.
In the bit transition point extraction circuit device 100 according to the embodiment of the present invention described with reference to FIG. 1, the voltage of the VX node in which two NMOS transistors operate as a source follower modulates the current. One NMOS transistor may operate in the linear interval of the graph of FIG.

よって、本発明は、前記実施されたビット遷移点抽出回路装置１００だけによってもビットが遷移された地点を検出することができるが、ＶＸノードにキャパシタ（Ｃａｐａｃｉｔｏｒ）を追加して電圧を安定化し、トランジスタ対６１０を図３のグラフの非成形区間において動作するようにすることにより、バイアス電流の変調される量を極大化することもできる。   Therefore, the present invention can detect the point where the bit is transitioned only by the implemented bit transition point extraction circuit device 100, but stabilizes the voltage by adding a capacitor to the VX node, By allowing the transistor pair 610 to operate in the unshaped section of the graph of FIG. 3, the amount by which the bias current is modulated can be maximized.

前述した内容に基づいて本発明の他の実施形態に係るビット遷移点抽出回路装置について各構成を駆動する方法に応じて順次説明する。
先ず、トランジスタ対６１０は電流源トランジスタ６３０とソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が印加される。 Based on the above-described contents, a bit transition point extraction circuit device according to another embodiment of the present invention will be sequentially described according to a method of driving each component.
First, the current source transistor 630 and the source terminal of the transistor pair 610 are connected in common, and a differential non-zero return input signal is applied from the outside.

この時、前記差動非ゼロ復帰入力信号は、トランジスタ対６１０中、第１トランジスタ側に印加される一定数値のプラス電圧を意味し、第２トランジスタ側に印加される前記一定数値のマイナス電圧を意味する。   At this time, the differential non-zero return input signal means a constant positive voltage applied to the first transistor side in the transistor pair 610, and the constant negative voltage applied to the second transistor side. means.

また、本発明では、前述したように、トランジスタ対６１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されたものではない。   In the present invention, as described above, an NMOS transistor is mainly used as the transistor pair 610, but the present invention is not limited to the NMOS transistor.

図７は本発明の他の実施形態に係るビット遷移点抽出回路の構成を示すブロック図であり、図８は本発明の他の実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。   FIG. 7 is a block diagram showing a configuration of a bit transition point extraction circuit according to another embodiment of the present invention, and FIG. 8 is a graph showing specific data values of the bit transition point extraction circuit according to another embodiment of the present invention. FIG.

次に、キャパシタ６２０は電流源トランジスタ６３０とトランジスタ対６１０を接続するノードの電圧が一定になるようにトランジスタ対６１０および電流源トランジスタ６３０に接続される。   Next, the capacitor 620 is connected to the transistor pair 610 and the current source transistor 630 so that the voltage at the node connecting the current source transistor 630 and the transistor pair 610 is constant.

この時、キャパシタ６２０はトランジスタ対６１０のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有するように誘導する役割をする構成要素である。   At this time, the capacitor 620 is a component that plays a role of inducing the VGS and IDS graph of the transistor pair 610 to have a capacitance in a range that operates in the nonlinear section.

次に、電流源トランジスタ６２０は前記ノードの一定電圧および予め設定された出力抵抗に応じて変調されたバイアス電流を出力する。
この時、ビット遷移点抽出回路装置１００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する。 Next, the current source transistor 620 outputs a bias current modulated in accordance with a constant voltage of the node and a preset output resistance.
At this time, the bit transition point extraction circuit device 100 means a circuit that generates a pulse signal at a point where a clock regenerated from an input signal must be synchronized.

よって、本発明は、ＶＸノードの電圧が電流源トランジスタ６３０のバイアス電流を変調する代わりに、ＶＸノードにキャパシタ６２０を追加してＶＸノードの電圧を安定させ、その結果、トランジスタ対６１０を図３のグラフにおける非成形区間において動作するようにしてバイアス電流の変調する量を極大化することもできる。   Thus, instead of the voltage at the VX node modulating the bias current of the current source transistor 630, the present invention adds a capacitor 620 to the VX node to stabilize the voltage at the VX node, resulting in the transistor pair 610 in FIG. The amount of modulation of the bias current can be maximized by operating in the non-molding section in the graph.

図３と図８のグラフを比較してみると、変調された電流量が約２倍以上差が出ることを確認することができる。
すなわち、本発明の回路において電流パルスを発生させるものは入力信号のビットの遷移である。つまり、発生された電流パルスの幅は入力信号の遷移時間と等しくなる。 Comparing the graphs of FIG. 3 and FIG. 8, it can be confirmed that the difference in the modulated current amount is about twice or more.
That is, it is a bit transition of the input signal that generates a current pulse in the circuit of the present invention. That is, the width of the generated current pulse is equal to the transition time of the input signal.

高速で動作する回路の場合、ビットの遷移時間が１ビットに該当する時間の半分以上を占める場合が多く、このような特性は別途の遅延素子を使わなくて注入同期に好適な回路を構成することができる。   In the case of a circuit operating at high speed, the bit transition time often occupies more than half of the time corresponding to one bit, and such characteristics constitute a circuit suitable for injection locking without using a separate delay element. be able to.

図９は本発明の一実施形態に係るビット遷移点抽出回路を用いたクロック復元回路装置の構成を示すブロック図である。
本発明のクロックリカバリ回路は前述したビット遷移点抽出回路６００とＬＣ電圧制御発振器を結合して構成することができる。 FIG. 9 is a block diagram showing a configuration of a clock restoration circuit device using a bit transition point extraction circuit according to an embodiment of the present invention.
The clock recovery circuit of the present invention can be configured by combining the bit transition point extraction circuit 600 and the LC voltage controlled oscillator described above.

図１０は本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
本発明は、トランジスタを用いて外部から印加される差動非ゼロ復帰入力信号を受信して初期のクロックを復元するために提供される前記信号のビット遷移点を抽出できるビット遷移点抽出回路装置に基づく。 FIG. 10 is a diagram showing a configuration of a clock recovery circuit using a bit transition point extraction circuit according to an embodiment of the present invention.
The present invention provides a bit transition point extraction circuit device capable of receiving a differential non-zero return input signal applied from the outside using a transistor and extracting a bit transition point of the signal provided to restore an initial clock. based on.

前記のようなビット遷移点抽出回路装置６００の各構成とＬＣ電圧制御発振器９００の関係に留意して順次説明する。
本発明のクロックリカバリ回路はビット遷移点抽出回路装置６００を用いて駆動することができ、ビット遷移点抽出回路装置６００の詳細な構成内容は下記にて簡単に説明する。 Description will be made sequentially with attention to the relationship between each configuration of the bit transition point extraction circuit device 600 and the LC voltage controlled oscillator 900 as described above.
The clock recovery circuit of the present invention can be driven using the bit transition point extraction circuit device 600, and the detailed configuration of the bit transition point extraction circuit device 600 will be briefly described below.

本発明の一実施形態に係るビット遷移点抽出回路装置６００は、電流源トランジスタ６３０と、電流源トランジスタ６３０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対６１０と、電流源トランジスタ６３０の出力ノードの電圧が一定になるようにトランジスタ対６１０および電流源トランジスタ６２０に接続されたキャパシタとからなっている。   A bit transition point extraction circuit device 600 according to an embodiment of the present invention includes a current source transistor 630 and a transistor biased by the current source transistor 630 and connected to a source to which a differential non-zero return input signal is applied from the outside. The pair 610 and a capacitor connected to the transistor pair 610 and the current source transistor 620 so that the voltage at the output node of the current source transistor 630 is constant.

本発明のクロックリカバリ回路装置は、上記のように構成された遷移点抽出回路装置６００とトランジスタ対６１０によってビットが遷移された電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器９００とを結合して構成する。   The clock recovery circuit device of the present invention includes a transition point extraction circuit device 600 configured as described above, and an LC voltage controlled oscillator 900 that inputs a current pulse whose bit has been transitioned by the transistor pair 610 to a predetermined differential output terminal. Are combined.

この時、ＬＣ電圧制御発振器９００は、発振する信号の周波数を調整する可変キャパシタ９１０を含む。
すなわち、ＬＣ電圧制御発振器９００は可変キャパシタ９１０を調整することによって発振する信号の周波数を調整することができ、これを調整して、発振器９００が入力信号のビット率と近接した周波数のクロックを発振するようにすれば、ＬＣ電圧制御発振器９００は電流パルスに注入同期して入力信号に同期したクロックを発生する。 At this time, the LC voltage controlled oscillator 900 includes a variable capacitor 910 that adjusts the frequency of the oscillating signal.
That is, the LC voltage controlled oscillator 900 can adjust the frequency of the oscillating signal by adjusting the variable capacitor 910, and the oscillator 900 oscillates a clock having a frequency close to the bit rate of the input signal by adjusting this. By doing so, the LC voltage controlled oscillator 900 generates a clock synchronized with the input signal in synchronism with the current pulse.

図１１は本発明の一実施形態に係るクロックリカバリ回路の特定データ値をグラフで示す図である。
このような原理は注入同期クロックリカバリ回路で表すことができ、本発明のクロックリカバリ回路もビット０と１を各々低電圧と高電圧に対応させる非ゼロ復帰コードを用いて変調した後に送信する。前記信号はクロックリカバリ回路の入力信号として用いられる。 FIG. 11 is a graph showing specific data values of the clock recovery circuit according to the embodiment of the present invention.
Such a principle can be expressed by an injection-locked clock recovery circuit. The clock recovery circuit of the present invention also transmits after modulating bits 0 and 1 using a non-zero return code corresponding to a low voltage and a high voltage, respectively. The signal is used as an input signal for the clock recovery circuit.

図１１に示すように、ビット遷移点抽出回路６００は、入力信号から再生されるクロックが同期しなければならない地点、すなわちビットが０から１に、あるいは１から０に変わる地点でパルスを発生させる。   As shown in FIG. 11, the bit transition point extraction circuit 600 generates a pulse at a point where the clock recovered from the input signal must be synchronized, that is, at a point where the bit changes from 0 to 1 or from 1 to 0. .

この時、注入同期発振器であるＬＣ電圧制御発振器９００はクロックを発生させる発振器であり、発生したクロックの周波数に近接した周波数を有する信号が入力されて発生したクロックを前記入力信号に同期させる機能がある。   At this time, the LC voltage controlled oscillator 900, which is an injection locking oscillator, is an oscillator that generates a clock, and has a function of synchronizing a generated clock with the input signal by inputting a signal having a frequency close to the frequency of the generated clock. is there.

前記注入同期発振器を用いたクロックリカバリ回路では、入力信号のビット率と類似する周波数で発振する注入同期発振器にビット遷移点抽出回路から抽出されたパルス列を入力し、その結果、入力信号のビット列に同期したクロックを再生する。   In the clock recovery circuit using the injection-locked oscillator, the pulse train extracted from the bit transition point extraction circuit is input to the injection-locked oscillator that oscillates at a frequency similar to the bit rate of the input signal, and as a result, the bit string of the input signal is input. Play the synchronized clock.

すなわち、ＮＲＺ入力信号の他に、周期的にクロックを発生する入力信号が印加される場合、前記注入同期発振器を用いたクロックリカバリ回路は周波数逓倍器または周波数倍率器などとして用いることもできる。   That is, when an input signal that periodically generates a clock is applied in addition to the NRZ input signal, the clock recovery circuit using the injection locked oscillator can also be used as a frequency multiplier or a frequency multiplier.

また、本発明は、前述したビット遷移点抽出回路装置６００をＬＣ電圧制御発振器９００の差動出力の一側だけに接続することもできるが、ＬＣ電圧制御発振器９００の差動出力の両側に各々１つずつ接続して、一側は電流パルスを発生するビット遷移点抽出回路装置にし、他側は定電流バイアス回路の役割をするようにして、より安定したクロックリカバリ回路を構成することもできる。   In the present invention, the bit transition point extraction circuit device 600 described above can be connected to only one side of the differential output of the LC voltage controlled oscillator 900. A more stable clock recovery circuit can be configured by connecting one by one, with one side serving as a bit transition point extraction circuit device that generates current pulses and the other side serving as a constant current bias circuit. .

図１２は本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示すブロック図である。
図示したように、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成は次の通りである。 FIG. 12 is a block diagram showing a configuration of a clock recovery circuit device using a bit transition point extraction circuit according to another embodiment of the present invention.
As shown in the figure, the configuration of the clock recovery circuit using the bit transition point extraction circuit according to another embodiment of the present invention is as follows.

所定の第１電流源トランジスタと、前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、前記第１電流源トランジスタの出力ノードの電圧が一定になるように第１トランジスタ対および電流源トランジスタに接続された第１キャパシタとからなる第１ビット遷移点抽出回路装置１２１０と、所定の第２電流源トランジスタと、前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および前記第２電流源トランジスタに接続された第２キャパシタとからなる第２ビット遷移点抽出回路装置１２３０、および前記第１トランジスタ対の出力と前記第２トランジスタ対の出力とが差動信号の形態で入力されるＬＣ電圧制御発振器１２２０からなっている。   A predetermined first current source transistor, a first transistor pair that is biased to the first current source transistor and to which a source to which a differential non-zero return input signal is applied from the outside is connected; and the first current source transistor A first bit transition point extraction circuit device 1210 including a first transistor pair and a first capacitor connected to the current source transistor so that the voltage of the output node is constant; a predetermined second current source transistor; The second current source transistor is biased, one gate terminal is connected to the power supply voltage, the other gate terminal is connected to the ground voltage, and the voltage at the output node of the second current source transistor is constant. A second capacitor comprising the second transistor pair and a second capacitor connected to the second current source transistor. DOO transition point extraction circuit 1230, and an output of said first transistor pair and the output of the second transistor pair is made from LC voltage controlled oscillator 1220 is inputted in the form of differential signals.

また、前記クロックリカバリ回路装置も前述したビット遷移点抽出回路６００とＬＣ電圧制御発振器１２２０とからなっているため、各構成要素に対する詳細な説明は省略する。   Further, since the clock recovery circuit device also includes the bit transition point extraction circuit 600 and the LC voltage controlled oscillator 1220 described above, detailed description of each component will be omitted.

図１３は本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
図１３に示すように、第１ビット遷移点抽出回路装置１２１０は差動非ゼロ復帰信号が入力されてビットが遷移する地点で電流パルスを発生させてＬＣ電圧制御発振器１２２０の差動出力の一方に入力し、第２ビット遷移点抽出回路１２３０はＬＣ電圧制御発振器１２２０の他方の出力に接続して定電流バイアス回路の役割をする。 FIG. 13 is a diagram showing a configuration of a clock recovery circuit using a bit transition point extraction circuit according to another embodiment of the present invention.
As shown in FIG. 13, the first bit transition point extraction circuit device 1210 generates a current pulse at a point where a differential non-zero return signal is input and a bit transitions, and outputs one of the differential outputs of the LC voltage controlled oscillator 1220. The second bit transition point extraction circuit 1230 is connected to the other output of the LC voltage controlled oscillator 1220 and functions as a constant current bias circuit.

この時、ＬＣ電圧制御発振器１２２０はキャパシタ１２２１を調整することによって発振する信号の周波数を調整することができ、これを調整して、発振器が入力信号のビット率と近接した周波数のクロックを発振するようにすると、ＬＣ電圧制御発振器１２２０は電流パルスに注入同期して入力信号に同期したクロックを発生することができる。   At this time, the LC voltage controlled oscillator 1220 can adjust the frequency of the oscillating signal by adjusting the capacitor 1221. By adjusting this, the oscillator oscillates a clock having a frequency close to the bit rate of the input signal. In this way, the LC voltage controlled oscillator 1220 can generate a clock synchronized with the input signal in synchronization with the current pulse.

図１４は本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
図示したように、本発明のビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００はＬＣ電圧制御発振器の一側にバイアス電圧によって一定に維持するクロックリカバリ回路を構成することもでき、前記構成は次の通りである。 FIG. 14 is a circuit diagram showing a configuration of a clock recovery circuit device using a bit transition point extraction circuit according to still another embodiment of the present invention.
As shown in the figure, the clock recovery circuit device 1400 using the bit transition point extraction circuit of the present invention can constitute a clock recovery circuit that maintains a constant voltage with a bias voltage on one side of the LC voltage controlled oscillator. It is as follows.

ビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とからなっている。   A clock recovery circuit device 1400 using a bit transition point extraction circuit includes a transistor pair to which a predetermined current source transistor and a source biased by the current source transistor and to which a differential non-zero return input signal is applied from the outside are connected. A capacitor connected to the transistor pair and the current source transistor so that the voltage at the output node of the current source transistor is constant, and a current pulse generated by the transistor pair is input to the output terminal of the bias current source transistor LC voltage controlled oscillator.

図１５は本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
図１５に示すように、本発明のビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００はＬＣ電圧制御発振器に結合インダクタ（Ｃｏｕｐｌｅｄ Ｉｎｄｕｃｔｏｒ）をさらに構成する形態で製作することができ、前記構成は次の通りである。 FIG. 15 is a circuit diagram showing a configuration of a clock recovery circuit device using a bit transition point extraction circuit according to still another embodiment of the present invention.
As shown in FIG. 15, the clock recovery circuit device 1400 using the bit transition point extraction circuit of the present invention can be manufactured in a form in which a coupled inductor is further added to the LC voltage controlled oscillator. It is as follows.

ビット遷移点抽出回路を用いたクロックリカバリ回路装置１５００は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とからなっている。   A clock recovery circuit device 1500 using a bit transition point extraction circuit includes a transistor pair to which a predetermined current source transistor and a source biased by the current source transistor and to which a differential non-zero return input signal is applied from the outside are connected. A capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant, and a current pulse generated by the transistor pair is generated in the inductor using a coupled inductor. And an LC voltage controlled oscillator that is input in the form of an induced current.

図１６は本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法を示すフローチャートである。
本発明のビット遷移点抽出回路装置を制御する方法はビット遷移点抽出回路装置６００を用いて行うことができ、これについてビット遷移点抽出回路装置６００の駆動方式に応じて順次説明する。 FIG. 16 is a flowchart illustrating a method of controlling the bit transition point extraction circuit device according to an embodiment of the present invention.
The method for controlling the bit transition point extraction circuit device of the present invention can be performed using the bit transition point extraction circuit device 600, which will be sequentially described according to the driving method of the bit transition point extraction circuit device 600.

先ず、電流源トランジスタ６３０は外部から差動非ゼロ復帰入力信号が印加される（Ｓ１６１０）。   First, a differential non-zero return input signal is applied to the current source transistor 630 from the outside (S1610).

その次、トランジスタ対６１０は電流源トランジスタ６３０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースに接続されて前記入力信号が印加される（Ｓ１６２０）。   Next, the transistor pair 610 is biased by the current source transistor 630 and connected to the source to which the differential non-zero return input signal is applied from the outside, and the input signal is applied (S1620).

この時、前記差動非ゼロ復帰入力信号は、トランジスタ対６１０中、第１トランジスタ側に印加される一定数値のプラス電圧を意味し、第２トランジスタ側に印加される前記一定数値のマイナス電圧を意味する。   At this time, the differential non-zero return input signal means a constant positive voltage applied to the first transistor side in the transistor pair 610, and the constant negative voltage applied to the second transistor side. means.

また、トランジスタ対６１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されたものではない。
その次、キャパシタ６２０はトランジスタ対６１０および電流源トランジスタ６３０と接続して、電流源トランジスタ６３０の出力ノードの電圧が一定になるようにする（Ｓ１６３０）。 Further, NMOS transistors are mainly used as the transistor pair 610, but the transistor pair is not limited to NMOS transistors.
Next, the capacitor 620 is connected to the transistor pair 610 and the current source transistor 630 so that the voltage at the output node of the current source transistor 630 becomes constant (S1630).

キャパシタ６２０は、トランジスタ対６１０のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有するようにする。
この時、ビット遷移点抽出回路装置６００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する場合もある。 Capacitor 620 has a capacitance in a range in which the VGS and IDS graphs of transistor pair 610 operate in the nonlinear interval.
At this time, the bit transition point extraction circuit device 600 may mean a circuit that generates a pulse signal at a point where a clock regenerated from an input signal must be synchronized.

本発明に係る実施形態は様々なコンピュータ手段を介して行われ得るプログラム命令形態として実現され、コンピュータで読み取りできる媒体に記録され得る。前記コンピュータで読み取りできる媒体はプログラム命令、データファイル、データ構造などを単独でまたは組み合わせて含むことができる。前記媒体に記録されるプログラム命令は、特に本発明のために設計され構成されたものであるか、コンピュータソフトウェア当業者に公知の使用可能なものであってもよい。コンピュータで読み取りできる記録媒体の例にはハードディスク、フロッピーディスク、および磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ ｍｅｄｉａ）、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ ｄｉｓｋ）のような磁気−光媒体（ｍａｇｎｅｔｏ−ｏｐｔｉｃａｌ ｍｅｄｉａ）、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を格納して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例にはコンパイラによって作られるもののような機械語コードだけでなく、インタープリタなどを使ってコンピュータによって実行できる高級言語コードが含まれる。上記のハードウェア装置は本発明の動作を行うために１つ以上のソフトウェアモジュールとして作動するように構成することができ、その逆も同様である。   Embodiments according to the present invention are implemented as program instruction forms that can be executed via various computer means, and can be recorded on a computer-readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be those specifically designed and configured for the present invention or usable by those skilled in the art of computer software. Examples of the computer-readable recording medium include a hard disk, a floppy disk, and a magnetic medium such as a magnetic tape, an optical recording medium such as a CD-ROM and a DVD, and a floppy disk (floppy disk). Included are hardware devices that are specially configured to store and execute program instructions such as ROM, RAM, flash memory, etc., and magneto-optical media such as disk. Examples of program instructions include not only machine language code such as that produced by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above can be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

以上のように、本発明について限定された実施形態と図面によって説明したが、本発明は前記実施形態に限定されるものではなく、本発明が属する分野で通常の知識を有する者であれば、本記載から様々に修正および変形することができる。よって、本発明の範囲は説明した実施形態に限定されるものではなく、特許請求の範囲のみならず、該特許請求の範囲と均等なものなどによって定められなければならない。   As described above, the present invention has been described with reference to the embodiments and the drawings. However, the present invention is not limited to the above-described embodiments, and any person who has ordinary knowledge in the field to which the present invention belongs can be used. Various modifications and variations can be made from this description. Therefore, the scope of the present invention is not limited to the described embodiments, but must be determined not only by the claims but also by the equivalents of the claims.

本発明の一実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。It is a block diagram which shows the structure of the bit transition point extraction circuit apparatus which concerns on one Embodiment of this invention. 本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ構成図である。It is a transistor block diagram of the bit transition point extraction circuit device according to an embodiment of the present invention. 本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ電圧−電流特性グラフを示す図である。It is a figure which shows the transistor voltage-current characteristic graph of the bit transition point extraction circuit device concerning one Embodiment of this invention. 本発明の一実施形態に係るビット遷移点抽出回路の構成を示すブロック図である。It is a block diagram which shows the structure of the bit transition point extraction circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。It is a figure which shows the specific data value of the bit transition point extraction circuit which concerns on one Embodiment of this invention with a graph. 本発明の他の実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。It is a block diagram which shows the structure of the bit transition point extraction circuit apparatus which concerns on other embodiment of this invention. 本発明の他の実施形態に係るビット遷移点抽出回路の構成を示すブロック図である。It is a block diagram which shows the structure of the bit transition point extraction circuit which concerns on other embodiment of this invention. 本発明の他の実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。It is a figure which shows the specific data value of the bit transition point extraction circuit which concerns on other embodiment of this invention with a graph. 本発明の一実施形態に係るビット遷移点抽出回路を用いたクロック復元回路装置の構成を示すブロック図である。It is a block diagram which shows the structure of the clock recovery circuit apparatus using the bit transition point extraction circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。It is a figure which shows the structure of the clock recovery circuit using the bit transition point extraction circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係るクロックリカバリ回路の特定データ値をグラフで示す図である。It is a figure which shows the specific data value of the clock recovery circuit which concerns on one Embodiment of this invention with a graph. 本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示すブロック図である。It is a block diagram which shows the structure of the clock recovery circuit apparatus using the bit transition point extraction circuit which concerns on other embodiment of this invention. 本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。It is a figure which shows the structure of the clock recovery circuit using the bit transition point extraction circuit which concerns on other embodiment of this invention. 本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the clock recovery circuit apparatus using the bit transition point extraction circuit which concerns on other embodiment of this invention. 本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the clock recovery circuit apparatus using the bit transition point extraction circuit which concerns on other embodiment of this invention. 本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法を示すフローチャートである。3 is a flowchart illustrating a method for controlling a bit transition point extraction circuit device according to an embodiment of the present invention.

符号の説明Explanation of symbols

６００：ビット遷移点抽出回路
６１０：トランジスタ対
６２０：キャパシタ
６３０：電流源トランジスタ
９００：ＬＣ電圧制御発振器 600: Bit transition point extraction circuit 610: Transistor pair 620: Capacitor 630: Current source transistor 900: LC voltage controlled oscillator

Claims (18)

ビット遷移点抽出回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対とを含むことを特徴とするビット遷移点抽出回路装置。 A bit transition point extraction circuit device comprising:
A predetermined current source transistor;
A bit transition point extraction circuit device comprising: a transistor pair biased by the current source transistor and connected to a source to which a differential non-zero return input signal is externally applied. ビット遷移点抽出回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタとを含むことを特徴とするビット遷移点抽出回路装置。 A bit transition point extraction circuit device comprising:
A predetermined current source transistor;
A transistor pair biased by the current source transistor and connected to a source to which a differential non-zero return input signal is applied from the outside;
A bit transition point extraction circuit device comprising: the transistor pair and a capacitor connected to the current source transistor so that a voltage at an output node of the current source transistor is constant. 前記キャパシタは、前記トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有することを特徴とする請求項２に記載のビット遷移点抽出回路装置。   3. The bit transition point extraction circuit device according to claim 2, wherein the capacitor has a capacitance in a range in which a VGS and IDS graph of the transistor pair operates in a non-linear section. クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。 A clock recovery circuit device comprising:
A predetermined current source transistor;
A transistor pair biased by the current source transistor and connected to a source to which a differential non-zero return input signal is applied from the outside;
A capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant;
A clock recovery circuit device using a bit transition point extraction circuit, comprising: an LC voltage controlled oscillator for inputting a current pulse generated by the transistor pair to a predetermined differential output terminal. クロックリカバリ回路装置であって、
所定の第１電流源トランジスタと、
前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、
前記第１電流源トランジスタの出力ノードの電圧が一定になるように前記第１トランジスタ対および前記電流源トランジスタに接続された第１キャパシタと、
所定の第２電流源トランジスタと、
前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、
前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および前記第２電流源トランジスタに接続された第２キャパシタと、
前記第１トランジスタ対の出力と前記第２トランジスタ対の出力とが差動信号の形態で入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。 A clock recovery circuit device comprising:
A predetermined first current source transistor;
A first transistor pair biased by the first current source transistor and connected to a source to which a differential non-zero return input signal is applied from the outside;
A first capacitor connected to the first transistor pair and the current source transistor so that a voltage at an output node of the first current source transistor is constant;
A predetermined second current source transistor;
A second transistor pair biased by the second current source transistor, having one gate terminal connected to a power supply voltage and the other gate terminal connected to a ground voltage;
A second capacitor connected to the second transistor pair and the second current source transistor so that a voltage at an output node of the second current source transistor is constant;
A clock recovery circuit device using a bit transition point extraction circuit, comprising: an LC voltage controlled oscillator in which an output of the first transistor pair and an output of the second transistor pair are input in the form of a differential signal . クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。 A clock recovery circuit device comprising:
A predetermined current source transistor;
A transistor pair biased by the current source transistor and connected to a source to which a differential non-zero return input signal is applied from the outside;
A capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant;
A clock recovery circuit device using a bit transition point extraction circuit, comprising: an LC voltage controlled oscillator in which a current pulse generated by the transistor pair is input to an output terminal of a bias current source transistor. クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。 A clock recovery circuit device comprising:
A predetermined current source transistor;
A transistor pair biased by the current source transistor and connected to a source to which a differential non-zero return input signal is applied from the outside;
A capacitor connected to the transistor pair and the current source transistor so that a voltage at an output node of the current source transistor is constant;
A clock recovery circuit using a bit transition point extraction circuit, wherein the current pulse generated by the transistor pair includes an LC voltage controlled oscillator that is input in the form of an induced current generated in the inductor using a coupled inductor apparatus. 前記キャパシタは、前記トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有することを特徴とする請求項４乃至７の何れか一項に記載のビット遷移点抽出回路装置。   8. The bit transition point extraction circuit device according to claim 4, wherein the capacitor has a capacitance in a range in which a VGS and IDS graph of the transistor pair operates in a non-linear section. 9. 前記ＬＣ電圧制御発振器は、
所定の発振する信号の周波数を調整する可変キャパシタを含むことを特徴とする請求項４乃至７の何れか一項に記載のビット遷移点抽出回路を用いたクロックリカバリ回路装置。 The LC voltage controlled oscillator
8. The clock recovery circuit device using the bit transition point extraction circuit according to claim 4, further comprising a variable capacitor that adjusts a frequency of a predetermined oscillating signal. 前記差動非ゼロ復帰入力信号は、
前記トランジスタ対中、第１トランジスタ側に印加される一定数値のプラス電圧であると共に、第２トランジスタ側に印加される前記一定数値のマイナス電圧であることを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。 The differential non-zero return input signal is:
5. The constant value plus voltage applied to the first transistor side in the transistor pair, and the constant value minus voltage applied to the second transistor side. The bit transition point extraction circuit device according to any one of claims 1 to 7. 前記トランジスタ対は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。   8. The bit transition point extraction circuit device according to claim 1, wherein the transistor pair includes an NMOS transistor. 前記ビット遷移点抽出回路装置は、
入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路であることを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。 The bit transition point extraction circuit device includes:
8. The bit transition point extraction circuit according to claim 1, wherein the circuit generates a pulse signal at a point where a clock regenerated from an input signal must be synchronized. apparatus. ビット遷移点抽出回路装置を制御する方法であって、
所定の電流源トランジスタとソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が所定のトランジスタ対を介して印加されるステップと、
前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップと、
前記ノードの一定電圧および予め設定されたゲート電圧によって定められたバイアス電流を出力するステップとを含むことを特徴とするビット遷移点抽出回路装置を制御する方法。 A method for controlling a bit transition point extraction circuit device, comprising:
A step in which a predetermined current source transistor and a source terminal are connected in common, and a differential non-zero return input signal is applied from the outside via a predetermined transistor pair;
Maintaining a voltage at a node connecting the current source transistor and the transistor pair to be constant;
Outputting a bias current determined by a constant voltage of the node and a preset gate voltage, and controlling the bit transition point extracting circuit device. 前記差動非ゼロ復帰入力信号は、
前記トランジスタ対中、第１トランジスタ側に印加される一定数値のプラス電圧であると共に、第２トランジスタ側に印加される前記一定数値のマイナス電圧であることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。 The differential non-zero return input signal is:
14. The bit according to claim 13, wherein the bit is a constant positive voltage applied to the first transistor side of the transistor pair and the negative negative voltage applied to the second transistor side. A method of controlling a transition point extraction circuit device. 前記トランジスタ対は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。   The method of claim 13, wherein the transistor pair includes an NMOS transistor. 前記ビット遷移点抽出回路装置は、
入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路であることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。 The bit transition point extraction circuit device includes:
14. The method for controlling a bit transition point extraction circuit device according to claim 13, wherein the circuit generates a pulse signal at a point where a clock regenerated from an input signal must be synchronized. 前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップは、
トランジスタ対のＶＧＳおよびＩＤＳのグラフが非線形区間において動作する範囲の容量を有するようにするステップであることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。 Maintaining a voltage at a node connecting the current source transistor and the transistor pair to be constant,
14. The method of controlling a bit transition point extraction circuit device according to claim 13, wherein the VGS and IDS graph of the transistor pair has a capacity in a range that operates in a non-linear section. 請求項１３乃至１７の何れか一項に記載の方法を実行するためのプログラムが記録されていることを特徴とするコンピュータ読み取り可能な記録媒体。   A computer-readable recording medium on which a program for executing the method according to any one of claims 13 to 17 is recorded.
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JPH10173493A (en) * 1996-12-05 1998-06-26 Hitachi Ltd Non-linear circuit and circuit using the same

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