JP2010135386A

JP2010135386A - Semiconductor device

Info

Publication number: JP2010135386A
Application number: JP2008307398A
Authority: JP
Inventors: Kojiro Matsui; 孝二郎松井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-02
Filing date: 2008-12-02
Publication date: 2010-06-17

Abstract

<P>PROBLEM TO BE SOLVED: To dispose partial capacitive elements according to shapes of vacant spaces, and to avoid the design of wiring for connecting the partial capacitive elements to each other from being difficult. <P>SOLUTION: A first capacitive element includes a plurality of first partial capacitive elements 220, 240 electrically connected to each other while a second capacitive element includes a plurality of second partial capacitive elements 320, 340 electrically connected to each other. At least one first partial capacitive element 220 has a shape different from that of the first partial capacitive element 240. In the plurality of first partial capacitive elements 220, 240 and the plurality of second partial capacitive elements 320, 340, at least one point is positioned on the same straight line with respect to those belonging to the same row while at least one point is positioned on the same straight line with respect to those belonging to the same column. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、容量素子を有する半導体装置に関する。 The present invention relates to a semiconductor device having a capacitor element.

半導体装置にアナログ回路を搭載する場合において、容量比があらかじめ定められた値を有する２つの容量素子を形成するときがある。一方、半導体の製造プロセスにおいて、ウェハの面内方向に分布が生じることはよくある。このため、２つの容量素子の容量が予め定められた比を有するように設計しても、製造された２つの容量素子の容量があらかじめ定められた比を有さない場合がある。 In the case where an analog circuit is mounted on a semiconductor device, two capacitor elements having a predetermined capacitance ratio may be formed. On the other hand, in the semiconductor manufacturing process, a distribution often occurs in the in-plane direction of the wafer. For this reason, even if it designs so that the capacity | capacitance of two capacitive elements may have a predetermined ratio, the capacity | capacitance of two manufactured capacitive elements may not have a predetermined ratio.

特許文献１には、第１の容量素子と第２の容量素子をアレイ状に配置し、かつ第１の容量素子と第２の容量素子を、行方向または列方向に対して交互かつ等間隔に配置することが開示されている。これにより、第１の容量素子と第２の容量素子が高い相対精度を有する、と記載されている。第１の部分容量素子と第２の部分容量素子の平面形状は、すべて同一である。 In Patent Document 1, the first capacitor element and the second capacitor element are arranged in an array, and the first capacitor element and the second capacitor element are alternately and equally spaced in the row direction or the column direction. Is disclosed. Accordingly, it is described that the first capacitor element and the second capacitor element have high relative accuracy. The planar shapes of the first partial capacitor and the second partial capacitor are all the same.

特許文献２には、比精度が要求されるすべてのキャパシタを複数個の単位キャパシタ（部分容量素子）の組み合わせで構成し、かつ周囲の領域から分離された同一の島に比精度が要求されるすべてのキャパシタを配置することが記載されている。また特許文献２には、単位キャパシタを島内で少なくとも線対称または点対称となるように配置することが記載されている。単位キャパシタの平面形状はすべて同一である。 In Patent Document 2, all capacitors that require specific accuracy are configured by a combination of a plurality of unit capacitors (partial capacitance elements), and specific accuracy is required for the same island separated from the surrounding region. The placement of all capacitors is described. Patent Document 2 describes that unit capacitors are arranged so as to be at least line symmetric or point symmetric within an island. The unit capacitors have the same planar shape.

特許文献３には、並列接続されたコンデンサが２系統構成される場合において、各系統のコンデンサを交互に配置することが記載されている。各コンデンサの平面形状は同一である。 Patent Document 3 describes that capacitors in each system are alternately arranged when two systems of capacitors connected in parallel are configured. The planar shape of each capacitor is the same.

特許文献４には、要領の相対精度が要求される２種類の部分容量素子を交互に配置することが記載されている。各部分容量素子の平面形状は同一である。
特開２００６−２２８８０３号公報特開２００５−１３６０５５号公報特開２００２−２８９７８５号公報（図３、第２１段落〜第２５段落）特開平０９−２８９２８６号公報 Patent Document 4 describes that two types of partial capacitance elements that require the required relative accuracy are alternately arranged. The planar shapes of the partial capacitive elements are the same.
JP 2006-228803 A Japanese Patent Laid-Open No. 2005-136055 JP 2002-289785 A (FIG. 3, 21st to 25th paragraphs) JP 09-289286 A

上記した各特許文献に記載の技術は、部分容量素子を配置するスペースが、矩形などのある程度形が整っていることを前提にしている。しかし、半導体装置を小型化することを考慮した場合、空いているスペースがどのような形状であっても、そのスペースに部分容量素子を配置できるようにするのが好ましい。しかし、空いているスペースの形状に合わせることのみを意識して部分容量素子を配置すると、部分容量素子を相互に接続する配線の設計が難しくなることがある。 The technology described in each of the above-mentioned patent documents is based on the premise that the space for arranging the partial capacitance elements is arranged to some extent such as a rectangle. However, in consideration of downsizing of the semiconductor device, it is preferable that the partial capacitance element can be arranged in any space that is available in any shape. However, if the partial capacitance elements are arranged only in consideration of matching the shape of the vacant space, it may be difficult to design a wiring that connects the partial capacitance elements to each other.

本発明によれば、互いに電気的に接続されている複数の第１部分容量素子からなる第１容量素子と、
互いに電気的に接続されている複数の第２部分容量素子からなる第２容量素子と、
を備え、
少なくとも一つの前記第１部分容量素子は、形状が他の前記第１部分容量素子と異なり、
前記複数の第１部分容量素子及び前記複数の第２部分容量素子は平面視においてマトリクス状に配置されており、
前記複数の第１部分容量素子及び前記複数の第２部分容量素子は、前記マトリクスの行方向及び列方向の少なくとも一つにおいて、互い違いに配置されており、
前記複数の第１部分容量素子及び前記複数の第２部分容量素子は、同一の行に属しているものについては少なくとも一点が同一の直線上に位置しており、かつ同一の列に属しているものについては少なくとも一点が同一の直線上に位置している半導体装置が提供される。 According to the present invention, a first capacitive element comprising a plurality of first partial capacitive elements electrically connected to each other;
A second capacitive element comprising a plurality of second partial capacitive elements electrically connected to each other;
With
At least one of the first partial capacitive elements is different in shape from the other first partial capacitive elements,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are arranged in a matrix in a plan view,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are alternately arranged in at least one of a row direction and a column direction of the matrix,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements belong to the same row, and at least one point is located on the same straight line and belongs to the same column. A semiconductor device in which at least one point is located on the same straight line is provided.

本発明によれば、少なくとも一つの第１部分容量素子は、形状が他の第１部分容量素子と異なっているため、上記した少なくとも一つの第１部分容量素子の形状を適宜変更することにより、空いているスペースの形状に合わせて第１部分容量素子を配置することができる。また、複数の第１部分容量素子及び複数の第２部分容量素子は、同一の行に属しているものについては少なくとも一点が同一の直線上に位置しており、かつ同一の列に属しているものについては少なくとも一点が同一の直線上に位置している。従って、複数の第１部分容量素子を相互に接続する配線の設計が容易になり、かつ複数の第２部分容量素子を相互に接続する配線の設計が容易になる。 According to the present invention, since at least one first partial capacitive element is different in shape from other first partial capacitive elements, by appropriately changing the shape of the at least one first partial capacitive element described above, The first partial capacitor element can be arranged according to the shape of the vacant space. In addition, the plurality of first partial capacitors and the plurality of second partial capacitors belong to the same row, and at least one point is located on the same straight line and belongs to the same column. As for things, at least one point is located on the same straight line. Therefore, it is easy to design a wiring that connects the plurality of first partial capacitive elements to each other, and it is easy to design a wiring that connects the plurality of second partial capacitive elements to each other.

本発明によれば、空いているスペースの形状に合わせて部分容量素子を配置することができ、かつ部分容量素子を相互に接続する配線の引き回しが難しくなることを抑制できる。 According to the present invention, it is possible to arrange the partial capacitive elements in accordance with the shape of the vacant space, and it is possible to suppress the difficulty in routing the wirings connecting the partial capacitive elements to each other.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は第１容量素子と第２容量素子を有している。第１容量素子と第２容量素子は、例えば容量が同一である。第１容量素子は、互いに電気的に接続されている複数の第１部分容量素子２２０，２４０からなり、第２容量素子は、互いに電気的に接続されている複数の第２部分容量素子３２０，３４０からなる。少なくとも一つの第１部分容量素子２２０は、形状が他の第１部分容量素子２４０と異なっている。なお、ここでの形状には、２次元的な形状のほかに、３次元的な形状（例えば容量素子として用いる配線層の数）も含む。複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は平面視においてマトリクス状に配置されている。複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、マトリクスの行方向及び列方向の少なくとも一つにおいて、互い違いに配置されている。複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、同一の行に属しているものについては少なくとも一点が同一の直線上に位置しており、かつ同一の列に属しているものについては少なくとも一点が同一の直線上に位置している。 (First embodiment)
FIG. 1 is a plan view showing the configuration of the semiconductor device according to the first embodiment. This semiconductor device has a first capacitor element and a second capacitor element. The first capacitor element and the second capacitor element have the same capacity, for example. The first capacitive element includes a plurality of first partial capacitive elements 220 and 240 that are electrically connected to each other, and the second capacitive element includes a plurality of second partial capacitive elements 320 and 240 that are electrically connected to each other. 340. At least one first partial capacitive element 220 is different in shape from the other first partial capacitive elements 240. Note that the shape here includes a three-dimensional shape (for example, the number of wiring layers used as a capacitor) in addition to a two-dimensional shape. The plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 are arranged in a matrix in a plan view. The plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 are alternately arranged in at least one of the row direction and the column direction of the matrix. The plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 are at least one point on the same straight line and belong to the same column for those belonging to the same row. For those belonging to, at least one point is located on the same straight line.

本図に示す例において、第２部分容量素子３２０は、平面形状が他の第２部分容量素子３４０と異なっている。また複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、マトリクスの行方向及び列方向の双方において、互い違いに配置されている。そして、複数の第１部分容量素子２２０，２４０は、当該第１部分容量素子２２０，２４０の隣に位置する第２部分容量素子３２０，３４０と対を形成している。対を形成している第１部分容量素子２２０及び第２部分容量素子３２０は、形状が互いに同一である。なお第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０は、例えば矩形であるが、６角形であっても良いし、他の多角形であってもよい。 In the example shown in the drawing, the second partial capacitive element 320 is different in plan shape from the other second partial capacitive elements 340. The plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 are alternately arranged in both the row direction and the column direction of the matrix. The plurality of first partial capacitive elements 220 and 240 form a pair with the second partial capacitive elements 320 and 340 located next to the first partial capacitive elements 220 and 240. The first partial capacitive element 220 and the second partial capacitive element 320 forming a pair have the same shape. The first partial capacitive elements 220 and 240 and the second partial capacitive elements 320 and 340 are rectangular, for example, but may be hexagonal or other polygonal shapes.

本実施形態において、第１容量素子２２０，２４０及び第２容量素子３２０，３４０は、一つの配線層に形成されている。この配線層は、例えばゲート配線より上層の金属配線層であるが、ゲート配線が形成されている配線層であっても良い。そして第１部分容量素子２２０は、他の第１部分容量素子２４０と面積が異なる。本図に示す例において、第１部分容量素子２２０は一つであるが、複数であっても良い。 In the present embodiment, the first capacitor elements 220 and 240 and the second capacitor elements 320 and 340 are formed in one wiring layer. The wiring layer is, for example, a metal wiring layer above the gate wiring, but may be a wiring layer in which a gate wiring is formed. The first partial capacitive element 220 is different in area from the other first partial capacitive elements 240. In the example shown in the drawing, the number of the first partial capacitive elements 220 is one, but a plurality of the first partial capacitive elements 220 may be provided.

第１容量素子２２０，２４０及び第２容量素子３２０，３４０が配置されている領域１１０は矩形に近い形状を有しているが、矩形から突出した凸部１１２を有している。そしてこの凸部１１２にも有効に容量素子を配置するために、第１部分容量素子２２０及び第２部分容量素子３２０が、他の第１部分容量素子２４０及び他の第２部分容量素子３４０に対して大きくなっている。 The region 110 in which the first capacitor elements 220 and 240 and the second capacitor elements 320 and 340 are disposed has a shape close to a rectangle, but has a protruding portion 112 protruding from the rectangle. In order to effectively arrange the capacitive element also on the convex portion 112, the first partial capacitive element 220 and the second partial capacitive element 320 are replaced with the other first partial capacitive element 240 and the other second partial capacitive element 340. On the other hand, it is getting bigger.

詳細には、マトリクスの最も外側に位置する行又は列の少なくとも一つ（本図に示す例では最も上側の行）において、第１部分容量素子２２０及び第２部分容量素子３２０は、平面視で、他の複数の第１部分容量素子２４０及び複数の第２部分容量素子３４０に対して図中上側に凸になっている。逆に第１部分容量素子２２０及び第２部分容量素子３２０が、平面視で、他の複数の第１部分容量素子２４０及び複数の第２部分容量素子３４０に対して凹になっていることもある。なお第１部分容量素子２２０，３２０及び第２部分容量素子３２０，３４０は、行方向の幅はすべて等しい。 Specifically, in at least one of the outermost rows or columns of the matrix (the uppermost row in the example shown in this figure), the first partial capacitive element 220 and the second partial capacitive element 320 are in plan view. The other plurality of first partial capacitance elements 240 and the plurality of second partial capacitance elements 340 are convex upward in the drawing. Conversely, the first partial capacitive element 220 and the second partial capacitive element 320 may be concave with respect to the other plurality of first partial capacitive elements 240 and the plurality of second partial capacitive elements 340 in plan view. is there. The first partial capacitive elements 220 and 320 and the second partial capacitive elements 320 and 340 all have the same width in the row direction.

また本実施形態において、複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、同一の行に属しているものについては中心又は互いに対応する角が同一の直線上に位置しており、かつ同一の列に属しているものについては中心又は互いに対応する角が同一の直線上に位置している。本図に示す例において、複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、同一の行に属しているものについては図中左下の角が同一の直線上に位置しており、かつ同一の列に属しているものについては中心及び４つの角それぞれが同一の直線上に位置している。 In the present embodiment, the plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 belong to the same row and are on the same straight line at the center or at angles corresponding to each other. And those that belong to the same column are located at the center or on the same straight line. In the example shown in the figure, the plurality of first partial capacitive elements 220 and 240 and the plurality of second partial capacitive elements 320 and 340 belong to the same row, and the lower left corner in the figure is on the same straight line. And those belonging to the same column are located at the center and the four corners on the same straight line.

また第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０が形成するマトリクスにおいて、行の幅Ｌ_２は互いに等しく、かつ列の幅Ｌ_１は互いに等しい。行の幅Ｌ_２は、例えば同一の列に属していて上下に並んでいる２つの部分容量素子における、互いに対応する辺（又は角）の間隔として定義することができる。また列の幅Ｌ_１は、例えば同一の行に属していて横に並んでいる２つの部分容量素子における、互いに対応する辺（または角）の間隔として定義することができる。 In addition matrix first partial capacitor element 220, 240 and second portion capacitive element 320, 340 is formed, the width _{L 2} of the row are equal to each other, and the width _{L 1} of the row are equal to each other. Width L ₂ of the row, for example, in the two parts capacitive elements are arranged vertically belong to the same column can be defined as the interval of the corresponding edge (or corner) with each other. The width L ₁ of the row, in two parts capacitive element for example side by side belong to the same row can be defined as the interval from one another corresponding edge (or corner).

第１部分容量素子２２０，２４０は、ビア６４及び配線５４を介して電気的に並列に接続しており、第２部分容量素子３２０，３４０は、ビア６２及び配線５２を介して電気的に並列に接続している。配線５２，５４は、互いに異なる配線層に形成されている。ビア６４は、例えば平面視で配線５２と重ならないように配置されており、ビア６２は、例えば平面視で配線５４と重ならないように配置されている。なお配線５２，５４は、第１容量素子及び第２容量素子より上の配線層に形成されていても良いし、下の配線層に形成されていても良い。 The first partial capacitance elements 220 and 240 are electrically connected in parallel via the via 64 and the wiring 54, and the second partial capacitance elements 320 and 340 are electrically connected in parallel via the via 62 and the wiring 52. Connected to. The wirings 52 and 54 are formed in different wiring layers. The via 64 is disposed so as not to overlap the wiring 52 in a plan view, for example, and the via 62 is disposed so as not to overlap the wiring 54 in a plan view, for example. The wirings 52 and 54 may be formed in a wiring layer above the first capacitor element and the second capacitor element, or may be formed in a lower wiring layer.

図２は、第１部分容量素子２４０の構成を示す平面図である。第１部分容量素子２４０は櫛歯型の容量素子であり、櫛歯状の第１導電パターン２４０ａと櫛歯状第２導電パターン２４０ｂを互いにかみ合うように配置した構成である。 FIG. 2 is a plan view showing the configuration of the first partial capacitor 240. The first partial capacitive element 240 is a comb-shaped capacitive element, and has a configuration in which a comb-shaped first conductive pattern 240a and a comb-shaped second conductive pattern 240b are arranged to mesh with each other.

第２部分容量素子３４０は、図２に示した第１部分容量素子２４０と同一形状であるが、第１部分容量素子２２０及び第２部分容量素子３２０は、図２に示した第１部分容量素子２４０と、櫛歯の長さ又は本数の少なくとも一方が異なる。 The second partial capacitive element 340 has the same shape as the first partial capacitive element 240 shown in FIG. 2, but the first partial capacitive element 220 and the second partial capacitive element 320 are the same as the first partial capacitive element shown in FIG. The element 240 differs from at least one of the length or the number of comb teeth.

なお、第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０は、図２に示した構造に限定されず、平行平板ＭＩＭ（Metal- Insulator-Metal）型の容量素子、すなわち下部電極の上面と上部電極下面の間で容量を形成する素子をであってもよいし、ＭＯＳ型の容量素子であってもよい。 The first partial capacitive elements 220 and 240 and the second partial capacitive elements 320 and 340 are not limited to the structure shown in FIG. 2, but are parallel plate MIM (Metal-Insulator-Metal) type capacitive elements, that is, lower electrodes. An element that forms a capacitance between the upper surface of the upper electrode and the lower surface of the upper electrode may be used, or a MOS type capacitive element may be used.

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、少なくとも一つの第１部分容量素子２２０は、形状が他の第１部分容量素子２４０と異なっている。このため、第１部分容量素子２２０の形状を適宜変更することにより、領域１１０の形状に合わせて第１部分容量素子２２０，２４０を配置することができる。また、複数の第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０は、同一の行に属しているものについては少なくとも一点が同一の直線上に位置しており、かつ同一の列に属しているものについては少なくとも一点が同一の直線上に位置している。従って、複数の第１部分容量素子２２０，２４０を相互に接続する配線５４の設計が容易になり、かつ複数の第２部分容量素子３２０，３４０を相互に接続する配線５２の設計が容易になる。 Next, the operation and effect of this embodiment will be described. According to the present embodiment, at least one first partial capacitive element 220 is different in shape from the other first partial capacitive elements 240. For this reason, the first partial capacitance elements 220 and 240 can be arranged in accordance with the shape of the region 110 by appropriately changing the shape of the first partial capacitance element 220. In addition, the plurality of first partial capacitance elements 220 and 240 and the plurality of second partial capacitance elements 320 and 340 are at least one point on the same straight line and belong to the same row. For those belonging to the column, at least one point is located on the same straight line. Therefore, it is easy to design the wiring 54 that connects the plurality of first partial capacitance elements 220 and 240 to each other, and it is easy to design the wiring 52 that connects the plurality of second partial capacitance elements 320 and 340 to each other. .

また、複数の第１部分容量素子２２０，２４０が、当該第１部分容量素子２２０．２４０の隣に位置する第２部分容量素子３２０．３４０と対を形成しており、かつ対を形成している第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０の形状が互いに同一である。このため、対を形成している第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０の容量の比が設計値からずれることを抑制できる。従って、第１容量素子と第２容量素子の容量の比が設計値からずれることを抑制できる。 In addition, the plurality of first partial capacitive elements 220 and 240 form a pair with the second partial capacitive element 320.340 located next to the first partial capacitive element 220.240, and form a pair. The first partial capacitive elements 220 and 240 and the second partial capacitive elements 320 and 340 are the same in shape. For this reason, it can suppress that the ratio of the capacity | capacitance of the 1st partial capacitive elements 220 and 240 and the 2nd partial capacitive elements 320 and 340 which form a pair shift | deviates from a design value. Therefore, it can suppress that the ratio of the capacity | capacitance of a 1st capacitive element and a 2nd capacitive element shift | deviates from a design value.

また、第１部分容量素子２２０，２４０及び第２部分容量素子３２０，３４０が形成するマトリクスにおいて、行の幅が互いに等しく、かつ列の幅が互いに等しい場合、配線５２，５４を設計するときに配線５２，５４を等間隔で配置すればよくなり、配線５２，５４の設計がさらに容易になる。 In the matrix formed by the first partial capacitance elements 220 and 240 and the second partial capacitance elements 320 and 340, when the row widths are equal to each other and the column widths are equal to each other, the wirings 52 and 54 are designed. The wirings 52 and 54 need only be arranged at equal intervals, and the design of the wirings 52 and 54 is further facilitated.

（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、第１部分容量素子２２０が列方向の幅及び行方向の幅それぞれにおいて第１部分容量素子２４０と異なる点、及び第２部分容量素子３２０が列方向の幅及び行方向の幅それぞれにおいて第２部分容量素子３４０と異なる点を除いて、第１の実施形態と同様である。
この半導体装置においても、第１の実施形態と同様の効果を得ることができる。 (Second Embodiment)
FIG. 3 is a plan view showing the configuration of the semiconductor device according to the second embodiment. In this semiconductor device, the first partial capacitive element 220 differs from the first partial capacitive element 240 in each of the column-direction width and the row-direction width, and the second partial capacitance element 320 has a column-direction width and a row-direction width. Each is the same as in the first embodiment, except for the differences from the second partial capacitive element 340.
Also in this semiconductor device, the same effect as in the first embodiment can be obtained.

（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の構成を示す平面図であり、図５は図４のＡ−Ａ´断面図である。この半導体装置は、複数の配線層を有している。そして少なくとも第１容量素子は、複数の配線層を用いて形成されており、かつ少なくとも一つの第１部分容量素子２２０は、用いられている配線層の数が他の第１部分容量素子２４０と異なる。 (Third embodiment)
FIG. 4 is a plan view showing the configuration of the semiconductor device according to the third embodiment, and FIG. 5 is a cross-sectional view taken along the line AA ′ of FIG. This semiconductor device has a plurality of wiring layers. At least the first capacitive element is formed using a plurality of wiring layers, and at least one first partial capacitive element 220 has the same number of used wiring layers as the other first partial capacitive elements 240. Different.

また本図に示す例では、第２容量素子も複数の配線層を用いて形成されており、かつ少なくとも一つの第２部分容量素子３２０は、用いられている配線層の数が他の第２部分容量素子３４０と異なる。 Further, in the example shown in this drawing, the second capacitor element is also formed using a plurality of wiring layers, and at least one second partial capacitor element 320 has the number of other wiring layers used. Different from the partial capacitor 340.

具体的には、図５に示すように、第１部分容量素子２２０は、複数の配線層それぞれに形成された櫛歯型容量素子２２２を並列に接続した構成を有している。櫛歯型容量素子２２２は、平面視で互いに重なるように配置されている。また、第１部分容量素子２４０は、複数の配線層それぞれに形成された櫛歯型容量素子２４２を並列に接続した構成を有している。櫛歯型容量素子２４２は、平面視で互いに重なるように配置されている。そして櫛歯型容量素子２２２の数は、櫛歯型容量素子２４２の数より多い。なお櫛歯型容量素子２２２が形成されていて櫛歯型容量素子２４２が形成されていない配線層には、第１部分容量素子２４０と平面視で重なる配線４００が設けられている。 Specifically, as shown in FIG. 5, the first partial capacitive element 220 has a configuration in which comb-shaped capacitive elements 222 formed in a plurality of wiring layers are connected in parallel. The comb-shaped capacitive elements 222 are arranged so as to overlap each other in plan view. The first partial capacitive element 240 has a configuration in which comb-shaped capacitive elements 242 formed in each of the plurality of wiring layers are connected in parallel. The comb-shaped capacitive elements 242 are arranged so as to overlap each other in plan view. The number of comb-shaped capacitive elements 222 is larger than the number of comb-shaped capacitive elements 242. In the wiring layer in which the comb-shaped capacitive element 222 is formed and the comb-shaped capacitive element 242 is not formed, a wiring 400 that overlaps the first partial capacitive element 240 in plan view is provided.

同様に、第２部分容量素子３２０は、複数の配線層それぞれに形成された櫛歯型容量素子３２２を並列に接続した構成を有している。櫛歯型容量素子３２２の形状は互いに同一であり、平面視で互いに重なるように配置されている。第２部分容量素子３４０は、複数の配線層それぞれに形成された櫛歯型容量素子３４２を並列に接続した構成を有している。櫛歯型容量素子３４２の形状は互いに同一であり、平面視で互いに重なるように配置されている。そして櫛歯型容量素子３２２の数は、櫛歯型容量素子３４２の数より多い。なお櫛歯型容量素子３２２が形成されていて櫛歯型容量素子３４２が形成されていない配線層には、第１部分容量素子２４０と平面視で重なる配線４０２が設けられている。 Similarly, the second partial capacitive element 320 has a configuration in which comb-shaped capacitive elements 322 formed in each of a plurality of wiring layers are connected in parallel. The comb-shaped capacitive elements 322 have the same shape and are arranged so as to overlap each other in plan view. The second partial capacitive element 340 has a configuration in which comb-shaped capacitive elements 342 formed in each of a plurality of wiring layers are connected in parallel. The comb-shaped capacitive elements 342 have the same shape and are arranged so as to overlap each other in plan view. The number of comb-shaped capacitive elements 322 is larger than the number of comb-shaped capacitive elements 342. In the wiring layer in which the comb-shaped capacitive element 322 is formed and the comb-shaped capacitive element 342 is not formed, a wiring 402 that overlaps the first partial capacitive element 240 in a plan view is provided.

櫛歯型容量素子２２２の形状は櫛歯型容量素子３２２の形状と同様であり、櫛歯型容量素子２４２の形状は櫛歯型容量素子３４２の形状と同様である。本図に示す例では、櫛歯型容量素子２２２の形状と櫛歯型容量素子２４２の形状は互いに同一であるが、第１の実施形態における第１部分容量素子２２０，２４０と同様に互いに異なっていても良い。また櫛歯型容量素子２２２の数は櫛歯型容量素子３２２の数と同数であり、櫛歯型容量素子２４２の数は櫛歯型容量素子３４２の数と同数である。これにより、第１容量素子と第２容量素子の容量は等しくなる。 The shape of the comb-shaped capacitive element 222 is the same as the shape of the comb-shaped capacitive element 322, and the shape of the comb-shaped capacitive element 242 is the same as the shape of the comb-shaped capacitive element 342. In the example shown in this figure, the shape of the comb-shaped capacitive element 222 and the shape of the comb-shaped capacitive element 242 are the same, but are different from each other as in the first partial capacitive elements 220 and 240 in the first embodiment. May be. The number of comb-shaped capacitive elements 222 is the same as the number of comb-shaped capacitive elements 322, and the number of comb-shaped capacitive elements 242 is the same as the number of comb-shaped capacitive elements 342. Thereby, the capacity | capacitance of a 1st capacitive element and a 2nd capacitive element becomes equal.

なお、櫛歯型容量素子２２２，２４２，３２２，３４２の形状又は数の少なくとも一方を相互に異ならせる事により、第１容量素子と第２容量素子の容量の比率を調整することができる。 Note that the ratio of the capacitances of the first capacitor element and the second capacitor element can be adjusted by making at least one of the shapes or the numbers of the comb-shaped capacitor elements 222, 242, 322, and 342 different from each other.

また複数の櫛歯型容量素子２２２は、たとえばビア（図示せず）によって相互に並列に接続することができる。複数の櫛歯型容量素子２４２、複数の櫛歯型容量素子３２２、及び複数の櫛歯型容量素子３４２も同様に、ビア（図示せず）によって相互に並列に接続することができる。また第１部分容量素子２２０，２４０を相互に接続する配線５４及びビア６４（図５では図示せず）の構成は、第１の実施形態と同様であり、第１部分容量素子２２０，２４０を相互に接続する配線５２及びビア６２（図５では図示せず）の構成も、第１の実施形態と同様である。なお配線５２，５４は、第１容量素子及び第２容量素子より上の配線層に形成されていても良いし、下の配線層に形成されていても良い。 The plurality of comb-shaped capacitive elements 222 can be connected to each other in parallel by vias (not shown), for example. Similarly, the plurality of comb-shaped capacitive elements 242, the plurality of comb-shaped capacitive elements 322, and the plurality of comb-shaped capacitive elements 342 can be connected to each other in parallel by vias (not shown). Further, the configuration of the wiring 54 and the via 64 (not shown in FIG. 5) for connecting the first partial capacitors 220 and 240 to each other is the same as that of the first embodiment, and the first partial capacitors 220 and 240 are connected to each other. The configurations of interconnects 52 and vias 62 (not shown in FIG. 5) that are connected to each other are the same as those in the first embodiment. The wirings 52 and 54 may be formed in a wiring layer above the first capacitor element and the second capacitor element, or may be formed in a lower wiring layer.

本実施形態によれば、平面方向のみではなく、３次元的に空いているスペース（図５に示す例では、配線４００，４０２が形成されている配線層における、配線４００，４０２の横のスペース）を埋めるように櫛歯型容量素子２２２，３２２を配置することができる。このため、第１部分容量素子２２０及び第２部分容量素子３２０の容量を増加させることができ、その結果、第１容量素子及び第２容量素子の容量を増加させることができる。また、第１の実施形態と同様の効果に、複数の第１部分容量素子２２０，２４０を相互に接続する配線５４の設計が容易になり、かつ複数の第２部分容量素子３２０，３４０を相互に接続する配線５２の設計が容易になる。 According to the present embodiment, not only in the plane direction, but also in a three-dimensional space (in the example shown in FIG. 5, the space beside the wires 400 and 402 in the wiring layer in which the wires 400 and 402 are formed). The comb-shaped capacitive elements 222 and 322 can be disposed so as to fill the above. For this reason, it is possible to increase the capacitances of the first partial capacitive element 220 and the second partial capacitive element 320, and as a result, it is possible to increase the capacitances of the first capacitive element and the second capacitive element. In addition, in the same effect as the first embodiment, the design of the wiring 54 for connecting the plurality of first partial capacitance elements 220 and 240 to each other becomes easy, and the plurality of second partial capacitance elements 320 and 340 are mutually connected. It becomes easy to design the wiring 52 connected to the.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば第１容量素子及び第２容量素子は、容量が同一である必要は無く、回路上必要な比率になっていればよい。例えば必要な比率に応じて、第１部分容量素子２２０，２４０と第２部分容量素子３２０，３４０の数の比率を変えても良い。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable. For example, the first capacitor element and the second capacitor element do not need to have the same capacitance, and may have a ratio required in the circuit. For example, the ratio of the numbers of the first partial capacitive elements 220 and 240 and the second partial capacitive elements 320 and 340 may be changed according to the required ratio.

また上記した各実施形態において、マトリクスの行及び列の双方において、第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０を交互に配置したが、マトリクスの行及び列のいずれか一方においてのみ、第１部分容量素子２２０，２４０及び複数の第２部分容量素子３２０，３４０を交互に配置してもよい。 In each of the embodiments described above, the first partial capacitors 220 and 240 and the plurality of second partial capacitors 320 and 340 are alternately arranged in both the rows and columns of the matrix. In only one of them, the first partial capacitive elements 220 and 240 and the plurality of second partial capacitive elements 320 and 340 may be alternately arranged.

また図４及び図５によれば、以下の半導体装置も開示されている。
複数の配線層と、
互いに電気的に接続されている複数の第１部分容量素子からなる第１容量素子と、
互いに電気的に接続されている複数の第２部分容量素子からなる第２容量素子と、
を備え、
少なくとも前記第１容量素子は、複数の配線層を用いて形成されており、
前記少なくとも一つの第１部分容量素子は、用いられている前記配線層の数が他の前記第１部分容量素子と異なっており、
前記複数の第１部分容量素子及び前記複数の第２部分容量素子は平面視においてマトリクス状に配置されており、
前記複数の第１部分容量素子及び前記複数の第２部分容量素子は、前記マトリクスの行方向及び列方向の少なくとも一つにおいて、互い違いに配置されている半導体装置。 4 and FIG. 5, the following semiconductor devices are also disclosed.
Multiple wiring layers;
A first capacitive element comprising a plurality of first partial capacitive elements electrically connected to each other;
A second capacitive element comprising a plurality of second partial capacitive elements electrically connected to each other;
With
At least the first capacitor element is formed using a plurality of wiring layers,
The at least one first partial capacitive element is different from the other first partial capacitive elements in the number of wiring layers used;
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are arranged in a matrix in a plan view,
The semiconductor device in which the plurality of first partial capacitors and the plurality of second partial capacitors are alternately arranged in at least one of a row direction and a column direction of the matrix.

第１の実施形態に係る半導体装置の構成を示す平面図である。1 is a plan view showing a configuration of a semiconductor device according to a first embodiment. 第１部分容量素子の構成を示す平面図である。It is a top view which shows the structure of a 1st partial capacitive element. 第２の実施形態に係る半導体装置の構成を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置の構成を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 図４のＡ−Ａ´断面図である。It is AA 'sectional drawing of FIG.

Explanation of symbols

５２配線
５４配線
６２ビア
６４ビア
１１０領域
１１２凸部
２２０第１部分容量素子
２２２櫛歯型容量素子
２４０第１部分容量素子
２４０ａ第１導電パターン
２４０ｂ櫛歯状第２導電パターン
２４２櫛歯型容量素子
３２０第２部分容量素子
３２２櫛歯型容量素子
３４０第２部分容量素子
３４２櫛歯型容量素子
４００配線
４０２配線 52 Wiring 54 Wiring 62 Via 64 Via 110 Region 112 Projection 220 First Partial Capacitance Element 222 Comb Capacitance Element 240 First Partial Capacitance Element 240a First Conductive Pattern 240b Comb-Shaped Second Conductive Pattern 242 Comb-Shaped Capacitance Element 320 Second Partial Capacitor 322 Comb Capacitor 340 Second Partial Capacitor 342 Comb Capacitor 400 Wiring 402 Wiring

Claims

A first capacitive element comprising a plurality of first partial capacitive elements electrically connected to each other;
A second capacitive element comprising a plurality of second partial capacitive elements electrically connected to each other;
With
At least one of the first partial capacitive elements is different in shape from the other first partial capacitive elements,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are arranged in a matrix in a plan view,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are alternately arranged in at least one of a row direction and a column direction of the matrix,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements belong to the same row, and at least one point is located on the same straight line and belongs to the same column. A semiconductor device in which at least one point is located on the same straight line.

The semiconductor device according to claim 1,
The plurality of first partial capacitive elements and the plurality of second partial capacitive elements are located on the same straight line at the center or in the corners corresponding to each other for those belonging to the same row. Semiconductor devices in which the centers or the angles corresponding to each other are located on the same straight line.

The semiconductor device according to claim 1 or 2,
The first capacitor element and the second capacitor element are formed in one wiring layer,
At least one of the first partial capacitive elements is a semiconductor device having an area different from that of the other first partial capacitive elements.

The semiconductor device according to claim 3.
In at least one of the outermost rows or columns of the matrix, at least one of the plurality of first partial capacitive elements and the plurality of second partial capacitive elements is the other plurality of second partial capacitors in plan view. A semiconductor device that is convex or concave with respect to one partial capacitive element and the plurality of second partial capacitive elements.

The semiconductor device according to claim 1 or 2,
Has multiple wiring layers,
At least the first capacitor element is formed using the plurality of wiring layers,
The at least one first partial capacitive element is a semiconductor device in which the number of wiring layers used is different from that of the other first partial capacitive elements.

In the semiconductor device according to any one of claims 1 to 5,
The plurality of first partial capacitive elements form a pair with the second partial capacitive element located next to the first partial capacitive element,
The first partial capacitive element and the second partial capacitive element forming the pair are semiconductor devices having the same shape.

In the semiconductor device according to claim 1,
The first capacitive element is a semiconductor device having the same capacitance as the second capacitive element.

In the semiconductor device as described in any one of Claims 1-7,
In the matrix, the semiconductor devices have the same row width and the same column width.