JP2010129106A - Nonvolatile semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device in which an operation time is shortened by performing parallel control of a preparation sequence and a stress sequence of an operation sequence. <P>SOLUTION: A command buffer 20 is configured to continuously receive a plurality of commands and output them to an internal operation control part 10. When receiving an initial command signal, the control part 10 waits by the prescribed preparation sequence period for starting operation of the initial command, when the preparation period is finished and a control signal for executing the command only in the stress sequence period in which the initial command is performed, the control part 10 outputs a next command request signal indicating that the preparation sequence period is finished and a next command can be received to the command buffer 20, when the command buffer 20 receives the next command request signal and outputs the next command signal, the internal operation control part 10 executes a preparation sequence of the received next command within the stress sequence period in which the initial command is being performed. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、不揮発性半導体記憶装置の動作シーケンスに係り、詳しくは、動作シーケンスの準備シーケンスを制御することにより装置の動作時間を短縮することを可能とする不揮発性半導体記憶装置に関する。   The present invention relates to an operation sequence of a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device that can shorten an operation time of the device by controlling a preparation sequence of the operation sequence.

不揮発性半導体記憶装置が書込み、消去、読み出し等の全てのメモリ動作を装置内で行う内部動作には、大きく分けて、セクターロード、セクターチェック、データロード等のメモリセルに電圧ストレスがかからない全ての準備シーケンスと、電圧の昇圧、印加、減圧をしている全てのストレスシーケンスとがある。準備シーケンスの動作期間は、セキュリティーのチェック、セクターやデータのロード等を行う期間であり、ストレスシーケンスの動作期間は、メモリセルに電圧を掛け、書込み、消去、読み出し等を実行する期間である。 The internal operation in which the nonvolatile semiconductor memory device performs all memory operations such as writing, erasing, and reading in the device is roughly divided into all memory cells such as sector load, sector check, and data load that are not subjected to voltage stress. There are a preparation sequence and all stress sequences in which voltage is boosted, applied, and depressurized . The operation period of the preparation sequence is a period in which security check, sector and data loading are performed , and the operation period of the stress sequence is a period in which voltage is applied to the memory cell and writing, erasing, reading, and the like are executed.

これらの動作シーケンスは、記憶装置の内部動作制御部において生成され、各動作の制御信号が記憶装置に出力される。図５は、従来の内部動作制御部の構成を示すブロック図と、その動作シーケンスチャートである。図５ａにおいて、内部動作制御部１０は、準備ステート部１２とストレスステート部１４とを有している。コマンド生成部３０からコマンドを入力した準備ステート部１２において、所定の準備シーケンスが終了すると、ストレスステート部１４において、ストレスシーケンスが開始され、ストレス動作を実行するための制御信号がメモリ部６０へ出力される。   These operation sequences are generated in the internal operation control unit of the storage device, and control signals for each operation are output to the storage device. FIG. 5 is a block diagram showing a configuration of a conventional internal operation control unit and an operation sequence chart thereof. In FIG. 5 a, the internal operation control unit 10 has a preparation state unit 12 and a stress state unit 14. When a predetermined preparation sequence is completed in the preparation state unit 12 to which a command is input from the command generation unit 30, the stress sequence is started in the stress state unit 14, and a control signal for executing a stress operation is output to the memory unit 60. Is done.

図５ｂには、内部動作制御部１０において生成された、内部動作のシーケンスが示されている。準備シーケンスとストレスシーケンスとは、重なることなく連続して生成されている。このように、ストレス動作を開始する前に、必ず準備動作のシーケンス期間だけ待機するため、内部動作が連続して行われる場合には、記憶装置の動作効率が悪くなる問題がある。近年、大量のデータを一度バッファにロードし、連続して一気に書き込むライトバッファプログラムと称される書込み方法が行なわれるようになってきた。このような大量のデータを一度に処理する場合、一回に書き込むデータ幅も大きくなり、書込みデータのロード時間が延びるため、全体の動作時間の効率化が求められている。 FIG. 5 b shows a sequence of internal operations generated by the internal operation control unit 10. The preparation sequence and the stress sequence are generated continuously without overlapping. As described above, the standby operation is always waited for the sequence period of the preparation operation before the stress operation is started. Therefore, when the internal operation is continuously performed, the operation efficiency of the storage device is deteriorated. In recent years, a writing method called a write buffer program, in which a large amount of data is once loaded into a buffer and continuously written at once, has come to be performed. When such a large amount of data is processed at a time, the data width to be written at one time is increased, and the load time of the write data is extended. Therefore, the efficiency of the entire operation time is required.

特許文献１には、複数のメモリブロックに記録する情報を一時格納する第１、第２バッファメモリが、複数のメモリブロックに対して並列に設けられ、複数のメモリブロックの読み出し、書込みデータを保持し、第１バッファメモリに保持されたデータを複数のメモリブロックのうちの１つへ書き込んでいる間に、第２バッファメモリに保持されたデータをＩ／Ｏ端子から出力することにより、不揮発性メモリ装置の書換え処理を高速化する、ことが記載されている。
特開２００８−２０４６２３号公報 In Patent Document 1, first and second buffer memories for temporarily storing information to be recorded in a plurality of memory blocks are provided in parallel to the plurality of memory blocks, and read and write data of the plurality of memory blocks are held. The data held in the second buffer memory is output from the I / O terminal while the data held in the first buffer memory is being written to one of the plurality of memory blocks. It describes that the rewrite processing of the memory device is accelerated.
JP 2008-204623 A

本発明は、このような問題を解決するためになされたものであり、その目的は、動作シーケンスの準備シーケンスとストレスシーケンスとを並列制御することにより装置の動作時間を短縮することを可能とする不揮発性半導体記憶装置を提供することにある。   The present invention has been made in order to solve such a problem, and an object thereof is to shorten the operation time of the apparatus by controlling the preparation sequence of the operation sequence and the stress sequence in parallel. A non-volatile semiconductor memory device is provided.

本発明の不揮発性半導体記憶装置は、書込み、消去、読み出し等の各メモリ動作の実行コマンドを生成するコマンド生成部と、コマンドを複数格納するコマンドバッファーと、内部動作シーケンスを制御してコマンドを実行させる内部動作制御部とを含む不揮発性半導体記憶装置において、コマンドバッファーは、コマンド生成部から複数のコマンドのコマンド信号を連続して入力して格納し、複数のコマンド信号の最初のコマンド信号を、内部動作制御部に出力し、内部動作制御部は、最初のコマンド信号を入力すると、内部動作として、最初のコマンドの動作を開始するための所定の準備シーケンス期間だけ待機し、準備期間が終了すると、最初のコマンドを実行するストレスシーケンス期間だけコマンドを実行する制御信号を出力する際、準備シーケンス期間が完了し次のコマンドが受付可能であることを示す次コマンド要求信号をコマンドバッファーへ出力し、コマンドバッファーは、次コマンド要求信号を入力すると次のコマンド信号を出力し、内部動作制御部は、最初のコマンドを実行しているストレスシーケンス期間中に、入力した次のコマンドの準備シーケンスを実行することを特徴とする。これにより、準備シーケンスを先行して行なうことが可能となり、記憶装置の各メモリ動作時間を短縮することができる。   The nonvolatile semiconductor memory device of the present invention executes a command by controlling a command generation unit that generates an execution command for each memory operation such as writing, erasing, and reading, a command buffer that stores a plurality of commands, and an internal operation sequence In the nonvolatile semiconductor memory device including the internal operation control unit, the command buffer continuously inputs and stores command signals of a plurality of commands from the command generation unit, and stores the first command signal of the plurality of command signals, When the first command signal is input to the internal operation control unit, the internal operation control unit waits for a predetermined preparation sequence period for starting the operation of the first command as an internal operation, and when the preparation period ends The control signal for executing the command is output only during the stress sequence period for executing the first command. The next command request signal indicating that the preparation sequence period is completed and the next command can be accepted is output to the command buffer. When the next command request signal is input, the command buffer outputs the next command signal and performs internal operation. The control unit is characterized by executing a preparation sequence for the next input command during a stress sequence period in which the first command is being executed. As a result, the preparation sequence can be performed in advance, and each memory operation time of the storage device can be shortened.

本発明の不揮発性半導体記憶装置の内部動作制御部は、準備シーケンスを実行する準備ステート部と、ストレスシーケンスを実行するストレスステート部と、内部動作シーケンスを制御するための論理積部とを有することを特徴とする。これにより、動作シーケンスの準備シーケンスとストレスシーケンスとを並列制御することが可能となる。   The internal operation control unit of the nonvolatile semiconductor memory device of the present invention includes a preparation state unit that executes a preparation sequence, a stress state unit that executes a stress sequence, and a logical product unit that controls the internal operation sequence It is characterized by. As a result, the operation sequence preparation sequence and the stress sequence can be controlled in parallel.

本発明によれば、動作シーケンスの準備シーケンスとストレスシーケンスとを並列制御することにより準備シーケンスを先行して行なうことが可能となり、書込み、消去、読み出し等のメモリ動作時間を短縮することができる不揮発性半導体記憶装置を提供することが可能となる。   According to the present invention, the preparation sequence of the operation sequence and the stress sequence are controlled in parallel, so that the preparation sequence can be performed in advance, and the memory operation time for writing, erasing, reading, etc. can be reduced. It is possible to provide a conductive semiconductor memory device.

本発明の実施例について図面を用いて説明する。図１は、本願発明の不揮発性半導体記憶装置の構成を示すブロック図と、内部動作のシーケンスを示す動作シーケンス図である。図１ａにおいて、不揮発性半導体記憶装置１００は、書込み、消去、読み出し等の各メモリ動作のそれぞれを実行するコマンドを生成し、それら一連のコマンドのコマンド信号を連続して出力するコマンド生成部３０と、コマンドを複数格納するコマンドバッファー２０と、内部動作シーケンスを制御してコマンドを実行させる内部動作制御部１０と、各メモリ動作が行われるメモリセルの番地を生成するアドレス生成部４０と、書込み動作におけるデータを生成するデータ生成部５０と、メモリセルアレイを有するメモリ部６０とを含んでいる。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the nonvolatile semiconductor memory device of the present invention and an operation sequence diagram showing an internal operation sequence. In FIG. 1a, a nonvolatile semiconductor memory device 100 generates a command for executing each memory operation such as writing, erasing, and reading, and continuously outputs a command signal of the series of commands. A command buffer 20 for storing a plurality of commands, an internal operation control unit 10 for controlling the internal operation sequence to execute the command, an address generation unit 40 for generating an address of a memory cell in which each memory operation is performed, and a write operation The data generation part 50 which produces | generates the data in and the memory part 60 which has a memory cell array are included.

図２は、コマンドバッファーのコマンドの格納を示すコマンド配列図である。図２において、コマンドバッファー２０は、コマンドを先入れ、先出しする（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）キュー機能を有している。このため、コマンド生成部３０から連続して出力されたコマンドＡ〜Ｚの信号を連続して格納し、先入れしたコマンドＡを先出しする動作により、次に説明する内部動作制御部１０からの次コマンド要求信号に応じて、コマンド信号を順次出力する。   FIG. 2 is a command array diagram showing storage of commands in the command buffer. In FIG. 2, the command buffer 20 has a queue function for first-in and first-out (First In First Out) commands. For this reason, the signals of the commands A to Z continuously output from the command generation unit 30 are continuously stored, and the next command from the internal operation control unit 10 to be described next is performed by the operation of first-injecting the command A. Command signals are sequentially output in response to the command request signal.

図３は、本発明の内部動作制御部の構成を示す回路ブロック図である。図３において、内部動作制御部１０は、準備シーケンスを実行する準備ステート部１２と、ストレスシーケンスを実行するストレスステート部１４と、内部動作シーケンスを制御するための論理積部１６とを有している。図１及び図３において、内部動作制御部１０の準備ステート部１２は、コマンドバッファー２０からコマンドＡのコマンド信号を入力すると、図１ｂの最初の準備シーケンス期間だけ待機し、その準備期間が終了すると、準備ステート終了信号を論理積部１６へ出力する。   FIG. 3 is a circuit block diagram showing the configuration of the internal operation control unit of the present invention. In FIG. 3, the internal operation control unit 10 includes a preparation state unit 12 for executing a preparation sequence, a stress state unit 14 for executing a stress sequence, and a logical product unit 16 for controlling the internal operation sequence. Yes. 1 and 3, when the command state of command A is input from the command buffer 20, the preparation state unit 12 of the internal operation control unit 10 waits for the first preparation sequence period of FIG. 1b, and when the preparation period ends. The preparation state end signal is output to the logical product unit 16.

論理積部１６は、コマンドＡのコマンド信号と準備ステート終了信号と次コマンド要求信号とを入力すると、ストレスステート部１４へストレス動作信号を出力する。ストレスステート部１４は、ストレス動作信号を入力し、且つ、最初のストレスシーケンスが開始可能であれば、次コマンド要求信号を論理積部１６とコマンドバッファー２０へ出力する。また、図１ｂにおける最初のコマンドを実行するストレスシーケンス期間だけメモリ部６０を動作させるための制御信号を、メモリ部６０へ出力する。   The logical product unit 16 outputs a stress operation signal to the stress state unit 14 when the command signal of the command A, the preparation state end signal, and the next command request signal are input. The stress state unit 14 receives the stress operation signal and outputs the next command request signal to the logical product unit 16 and the command buffer 20 if the first stress sequence can be started. In addition, a control signal for operating the memory unit 60 is output to the memory unit 60 only during the stress sequence period in which the first command in FIG.

コマンドバッファー２０は、次コマンド要求信号を入力すると、コマンドＢのコマンド信号を内部動作制御部１０の準備ステート部１２へ出力する。準備ステート部１２は同様に、図１ｂの次の準備シーケンス期間だけ待機し、その準備期間が終了すると、準備ステート終了信号を論理積部１６へ出力する。論理積部１６は、コマンドＢのコマンド信号と準備ステート終了信号と次のストレスシーケンスが開始可能である次コマンド要求信号とを入力すると、ストレスステート部１４へストレス動作信号を出力する。   When receiving the next command request signal, the command buffer 20 outputs the command signal of command B to the preparation state unit 12 of the internal operation control unit 10. Similarly, the preparation state unit 12 waits for the next preparation sequence period shown in FIG. 1 b, and outputs a preparation state end signal to the logical product unit 16 when the preparation period ends. The logical product unit 16 outputs a stress operation signal to the stress state unit 14 when the command signal of the command B, the preparation state end signal, and the next command request signal capable of starting the next stress sequence are input.

ストレスステート部１４は、ストレス動作信号を入力し、且つ、次のストレスシーケンスが開始可能であれば、次コマンド要求信号を論理積部１６とコマンドバッファー２０とへ出力する。また、図１ｂにおける次のコマンドを実行するストレスシーケンス期間だけメモリ部６０を動作させるための制御信号を、メモリ部６０へ出力する。   The stress state unit 14 inputs a stress operation signal and outputs a next command request signal to the logical product unit 16 and the command buffer 20 if the next stress sequence can be started. In addition, a control signal for operating the memory unit 60 is output to the memory unit 60 only during the stress sequence period in which the next command in FIG.

図１ｂの一連の動作において、２番目の準備シーケンス終了とストレスシーケンス開始との間には、ウエイト期間が発生している。このように、通常は、次の動作の準備期間より、ストレスシーケンスの方が長くかかる。このため、ストレスステート部１４は、制御信号の終了状態を監視し、準備ステート終了信号が入力され、且つ、制御信号が終了すると、次コマンド要求信号を出力する。ところが、図１ｂにおける最初の次コマンド要求信号の出力は、ストレスシーケンスの制御信号がまだ発生しておらず、制御信号の終了状態と同じ状態であるため、最初の準備シーケンスが終了すると、ただちに出力されることになる。このように、コマンドバッファー２０のコマンドＡ〜Ｚの信号は、次コマンド要求信号に応じて順次出力され、メモリ部６０は、内部動作制御部１０の制御信号に応じて各メモリ動作を実行する。   In the series of operations shown in FIG. 1b, a wait period occurs between the end of the second preparation sequence and the start of the stress sequence. Thus, the stress sequence usually takes longer than the preparation period for the next operation. For this reason, the stress state unit 14 monitors the end state of the control signal, and when the preparation state end signal is input and the control signal ends, the next command request signal is output. However, the output of the first next command request signal in FIG. 1b is the same as the end state of the control signal because the control signal of the stress sequence has not yet been generated, so that it is output immediately after the end of the initial preparation sequence. Will be. As described above, the signals of the commands A to Z in the command buffer 20 are sequentially output according to the next command request signal, and the memory unit 60 executes each memory operation according to the control signal of the internal operation control unit 10.

図４は、本発明による消去、書込み動作を示す動作シーケンス図である。図４において、消去動作の準備シーケンスでは、メモリ部６０においては、セクターロードおよびセクターチェックが行われている。その後、消去動作のストレスシーケンスが開始されたタイミングで、書込みバッファープログラムの準備シーケンスが開始される。また、書込みバッファーシーケンスの準備期間には、セクターロードおよびセクターチェックに加えて、データロードの準備期間がある。   FIG. 4 is an operation sequence diagram showing erase and write operations according to the present invention. In FIG. 4, in the erase operation preparation sequence, sector loading and sector checking are performed in the memory unit 60. Thereafter, the write buffer program preparation sequence is started at the timing when the stress sequence of the erase operation is started. In addition to the sector load and sector check, the write buffer sequence preparation period includes a data load preparation period.

データロードにおいては、データバッファーの容量が大きくなるにつれて、データロード時間も長くなってくる。例えばデータが５１２ワードからなる場合は、４０〜５０μＳｅｃの時間が費やされる。この場合、本願発明では、データロードの準備期間をストレス期間中に先行して行なうことができるため、数十μＳｅｃの時間を短縮することが可能となり、内部動作が連続すればする程、この効果は大きくなる。また各メモリ動作の組み合わせにより、効果が変ることや失われることは無く、連続動作の回数の制限も無い。   In data loading, the data loading time increases as the capacity of the data buffer increases. For example, when the data consists of 512 words, 40 to 50 μSec is spent. In this case, according to the present invention, since the data load preparation period can be performed in advance during the stress period, it is possible to shorten the time of several tens of μsec, and this effect becomes more effective as the internal operation continues. Will grow. Further, the effect is not changed or lost by the combination of each memory operation, and the number of continuous operations is not limited.

以上説明したように、本発明によると、動作シーケンスの準備シーケンスとストレスシーケンスとを並列制御することにより準備シーケンスを先行して行なうことが可能となり、書込み、消去、読み出し等の各メモリ動作が連続して行われれば行なわれるだけ、全体の動作時間を短縮することができる不揮発性半導体記憶装置を提供することが可能となる。   As described above, according to the present invention, the preparation sequence can be performed in advance by controlling the preparation sequence of the operation sequence and the stress sequence in parallel, and each memory operation such as writing, erasing, and reading is continuously performed. Thus, it is possible to provide a nonvolatile semiconductor memory device that can shorten the entire operation time only if it is performed.

本願発明の不揮発性半導体記憶装置の構成を示すブロック図と、内部動作を示す動作シーケンス図。The block diagram which shows the structure of the non-volatile semiconductor memory device of this invention, and the operation | movement sequence diagram which shows internal operation. コマンドバッファーのコマンドの格納を示すコマンド配列図。The command sequence diagram which shows storing of the command of a command buffer. 本発明の内部動作制御部の構成を示す回路ブロック図。The circuit block diagram which shows the structure of the internal operation control part of this invention. 本発明による消去、書込み動作を示す動作シーケンス図。FIG. 3 is an operation sequence diagram showing erase and write operations according to the present invention. 従来の内部動作制御部の構成を示すブロック図と、その動作シーケンス図。The block diagram which shows the structure of the conventional internal operation control part, and its operation | movement sequence diagram.

符号の説明Explanation of symbols

１０ 内部動作制御部
１２ 準備ステート部
１４ ストレスステート部
１６ 論理積部
２０ コマンドバッファー
３０ コマンド生成部
４０ アドレス生成部
５０ データ生成部
６０ メモリ部
１００ 不揮発性半導体記憶装置 DESCRIPTION OF SYMBOLS 10 Internal operation control part 12 Preparation state part 14 Stress state part 16 Logical product part 20 Command buffer 30 Command generation part 40 Address generation part 50 Data generation part 60 Memory part 100 Nonvolatile semiconductor memory device

Claims (2)

書込み、消去、読み出し等の各メモリ動作の実行コマンドを生成するコマンド生成部と、前記コマンドを複数格納するコマンドバッファーと、内部動作シーケンスを制御して前記コマンドを実行させる内部動作制御部とを含む不揮発性半導体記憶装置において、
前記コマンドバッファーは、前記コマンド生成部から複数の前記コマンドのコマンド信号を連続して入力して格納し、前記複数のコマンド信号の最初のコマンド信号を、前記内部動作制御部に出力し、
前記内部動作制御部は、前記最初のコマンド信号を入力すると、内部動作として、前記最初のコマンドの動作を開始するための所定の準備シーケンス期間だけ待機し、前記準備期間が終了すると、前記最初のコマンドを実行するストレスシーケンス期間だけコマンドを実行する制御信号を出力する際、前記準備シーケンス期間が完了し次のコマンドが受付可能であることを示す次コマンド要求信号を前記コマンドバッファーへ出力し、
前記コマンドバッファーは、前記次コマンド要求信号を入力すると次のコマンド信号を出力し、
前記内部動作制御部は、前記最初のコマンドを実行しているストレスシーケンス期間中に、入力した次のコマンドの準備シーケンスを実行することを特徴とする不揮発性半導体記憶装置。 A command generation unit that generates execution commands for memory operations such as writing, erasing, and reading; a command buffer that stores a plurality of the commands; and an internal operation control unit that controls an internal operation sequence to execute the commands. In a nonvolatile semiconductor memory device,
The command buffer continuously inputs and stores command signals of the plurality of commands from the command generation unit, and outputs the first command signals of the plurality of command signals to the internal operation control unit,
When the first command signal is input, the internal operation controller waits for a predetermined preparation sequence period for starting the operation of the first command as an internal operation, and when the preparation period ends, When outputting a control signal for executing a command only during a stress sequence period for executing a command, a next command request signal indicating that the preparation sequence period is completed and a next command can be received is output to the command buffer,
The command buffer outputs the next command signal when the next command request signal is input,
The non-volatile semiconductor memory device, wherein the internal operation control unit executes a preparation sequence for the next command input during a stress sequence period in which the first command is executed. 前記内部動作制御部は、準備シーケンスを実行する準備ステート部と、ストレスシーケンスを実行するストレスステート部と、前記内部動作シーケンスを制御するための論理積部とを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。   The internal operation control unit includes a preparation state unit for executing a preparation sequence, a stress state unit for executing a stress sequence, and a logical product unit for controlling the internal operation sequence. The non-volatile semiconductor memory device described in 1.
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