JP2010119043A - データ送受信装置 - Google Patents

Abstract

【課題】ＭＡＣフレームの生成において、入力データの入力状況に応じて、ＭＡＣフレームに入力データを追加連結可能なデータ送受信装置を提供する。
【解決手段】ＭＡＣフレームを生成する際、ＭＡＣヘッダに追加連結フラグを付加し、また連結した入力データの最後に、連結終端フラグを付加するよう制御する。また、ＭＡＣフレーム受信側では追加連結フラグおよび連結終端フラグを参照し、連結された入力データを分離するよう制御する。
【選択図】図１３

Description

本発明はデータ送受信装置に関し、特に、高速ＰＬＣ（Power Line Communication）になどのネットワークシステムを構成するデータ送受信装置に関する。

ＩＥＥＥ８０２．１１で規定される無線ＬＡＮでは、伝送帯域を予め確保してデータを伝送するＴＤＭＡ（Time Division Multiple Access）方式を採用している。具体的にはＡＲＩＢ（社団法人電波産業会）にて標準規格化されたＨｉＳＷＡＮａ（High Speed Wireless Access Networking Type a：ARIB STD-T70 1.0版）などがある。

以下、上記ＨｉＳＷＡＮａ規格に採用されたＴＤＭＡ方式の概要を説明する。ＨｉＳＷＡＮａで採用されたＴＤＭＡ方式は、管理端末と呼ばれる１台の端末によりネットワーク内の各端末は管理される。

管理端末はネットワーク全体の時刻同期を管理するために、ビーコンと呼ばれるパケットデータ（以下、ＢＣＨ：Broadcast CHannelと表記）を予め定められた周期で同報通信する（ＨｉＳＷＡＮａでは２ｍｓ周期）。

ネットワーク内に配置された各クライアント端末は、ＢＣＨを受信すると、それを基準に、端末内の基準時刻情報をリセットするとともに、管理端末より送信される各種制御パケットの受信準備を開始する。

管理端末は、ＢＣＨ送出後、ネットワークに接続された各クライアント端末のデータ送信スケジュールを含むネットワークシステム制御のパケットデータ（以下、ＦＣＨ：Frame CHannelと表記）を、各クライアント端末に対して同報通信する。

上記ＦＣＨには、ネットワークに接続された各クライアント端末のデータの送受信スロット情報（送受信開始タイミング情報、データ送受信時間情報など））を含むデータの送信および受信のスケジュールが付加されており、各クライアント端末はＦＣＨを受信すると自端末がデータを送受信するタイミングを検出する。

管理端末はＦＣＨ送信後、各クライアント端末に対して送信要求受信通知のパケットデータ（以下、ＡＣＨ：Access feedback CHannelと表記）を送信する。ＡＣＨは各クライアント端末からの帯域割当要求に対する管理端末からの応答である（詳細は後述）。

管理端末より、上記ＢＣＨ、ＦＣＨ、ＡＣＨの各パケットデータの送信が完了すると、ＦＣＨにて通知されたスケジュールに基づき、各クライアント端末はパケットデータの受信、および送信動作を開始する（以下、各端末間でデータの送受信を行う期間をＴＣＨと表記）。

ＴＤＭＡ方式では、管理端末は送信したいデータを持つクライアント端末についてのみデータ送信スロットをスケジューリングする。従って、送信したいデータを持つクライアント端末は、管理端末に対して自端末のデータを送信するためのスロットを割り振るよう要求する必要がある。上記ＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式では、各クライアント端末より送信リクエストを受け付けるため、１ビーコン周期内（以下、１フレームと表記）の最後に、各クライアント端末からの上記送信スロット要求リクエスト（帯域割当要求）を受け付けるためのＣＳＭＡ（Carrier Sense Multiple Access）期間（以下、ＲＣＨ：Random access CHannel期間と表記）を準備している。

管理端末は、ＲＣＨ期間に上記送信スロット要求リクエストを受け取った端末に対しては、次の１ビーコン周期内のＡＣＨにて帯域割当要求を受け取った旨を通知する。

ここで、各端末間でデータの送受信を行うＴＣＨでは、ネットワークシステムに適応して伝送帯域を効率的に利用できるようＭＡＣ（Media Access Control）フレームの構成が使用される。例えば、特許文献１においては、ＭＡＣフレームを生成する際、宛先が同じ複数のデータ（ＭＡＣフレームを構成するデータ：以下、入力データと表記）に関しては、それらをひとまとめに連結し、連結した入力データ列にＭＡＣヘッダを１つだけ付加することによってオーバーヘッドを低減させ、伝送効率を向上させる方法が記載されている。

特許文献１に開示の方法では、ＭＡＣヘッダに予め連結される入力データの数（以下、連結数と表記）とその長さに関する情報が含まれ、受信側でその情報を参照し、連結されている入力データを分離して抽出する。

ところが、上記の方法ではＭＡＣヘッダを生成後に順次入力データを連結する作業において、ＭＡＣフレームの長さが連結される予定の入力データの長さの合計より十分大きく設定されている場合でも、ＭＡＣヘッダに付加された連結数以上の入力データは連結できず、利用可能な伝送帯域が未使用で残存するという問題や、その残存帯域に連結することができた入力データは次のＭＡＣフレーム生成まで送信されず、滞留して遅延が生じるという問題があった。

特表２００６−５２７５７０号公報

本発明は、上記のような問題点を解決するためになされたものであり、ＭＡＣフレームの生成において、入力データの入力状況に応じて、ＭＡＣフレームに入力データを追加連結可能なデータ送受信装置を提供することを目的とする。

本発明に係るデータ送受信装置は、通信ネットワークを構成するデータ送受信装置であって、前記データ送受信装置は、宛先が同じ入力データを連結して、前記通信ネットワークで使用されるＭＡＣフレームを生成する送信制御回路を備え、前記送信制御回路は、前記入力データを連結するＭＡＣフレーム生成回路と、前記入力データの連結数を決定するＭＡＣフレーム連結制御回路と、前記連結数の情報を含むように前記ＭＡＣフレームのＭＡＣヘッダを生成するＭＡＣヘッダ生成回路とを備え、前記ＭＡＣフレーム連結制御回路は、前記連結数に基づいて前記入力データを連結した後、前記連結数を越えて前記入力データを追加連結することが予め許可されている場合に、前記ＭＡＣフレーム内に前記入力データを追加連結可能な空き領域の有無を検出し、追加連結可能な前記空き領域がある場合には、前記ＭＡＣフレーム生成回路を制御して前記入力データを追加連結する。

本発明に係るデータ送受信装置によれば、ＭＡＣフレームを生成する際に、ＭＡＣヘッダに入力データの連結数を付加した後でも、ＭＡＣフレームに利用可能な伝送帯域が空き領域として残存している場合、入力データの入力状況に応じて追加して連結することが可能となり、伝送帯域を効率的に利用することができるとともに、入力データの滞留を抑制する効果が得られる。

＜Ａ．実施の形態１＞
＜Ａ−１．ネットワークシステムの構成＞
図１は、本発明の実施の形態１に係るデータ送受信装置を備えた高速ＰＬＣネットワークシステムの構成を概略的に示す図である。なお、以下においては、データ送受信装置を端末と呼称する。

図１に示すように、当該高速ＰＬＣネットワークシステムは、ネットワーク全体を管理する管理端末１、ＰＬＣネットワークシステムに接続されたクライアント端末Ａ３、クライアント端末Ｂ５およびクライアント端末Ｂ７と、信号ラインともなる電灯線９とを備え、管理端末１、クライアント端末Ａ３、クライアント端末Ｂ５およびクライアント端末Ｂ７と電灯線９との間は、それぞれ電源コンセント２、４、６および８によって電気的に接続されている。

なお、図１に示された高速ＰＬＣネットワークシステムの構成は、本発明のデータ送受信装置が適用できるシステム構成の一例であり、本発明のデータ送受信装置は、他の構成を持つ高速ＰＬＣネットワークシステム、無線ＬＡＮを用いたネットワークシステムなど、種々の有線および無線のネットワークシステムにも適用できる。

＜Ａ−２．ネットワークシステムの概略動作＞
次に、図１を用いて高速ＰＬＣネットワーク内での管理端末１の動作を中心として、当該ネットワークシステムの概略動作について説明する。なお、実施の形態１では、ＭＡＣ方式として、従来技術として説明したＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式を採用した場合を例に説明する。

なお、本発明のデータ送受信装置は上記ＴＤＭＡ方式のみへの適用に限るものではなく、複数の入力データからＭＡＣフレームを生成（詳細は後述）する他の通信方式にも適用が可能である。

＜Ａ−２−１．管理端末の動作＞
管理端末１は、最初にネットワーク全体の時刻同期を管理するために同期情報としてビーコン信号（ＢＣＨ：Broadcast CHannel）を予め定められた周期で同報通信する。ＢＣＨ送信後、管理端末１は高速ＰＬＣネットワーク内の各端末のデータ受信およびデータ送信のタイミング情報（ＦＣＨ：Frame CHannel）を同報通信する。ＦＣＨ送信後、前フレームで各クライアント端末より出力されるＲＣＨ（Random access CHannel）を受信した場合、ＲＣＨの送信クライアント端末に対して正常受信したことを通知するＡＣＨ（Access feedback CHannel）を出力する。

ＡＣＨ送信後は、ＦＣＨにて送信されたスケジュールに基づき管理端末１、クライアント端末Ａ３、クライアント端末Ｂ５およびクライアント端末Ｃ７は、各クライアント端末間でのデータの送受信をＴＣＨ期間で実施する。

＜Ａ−２−２．クライアント端末の動作＞
次に、クライアント端末の動作について説明する。クライアント端末は、管理端末１より出力されるＢＣＨを受信すると、そのＢＣＨに基づいてクライアント端末内の基準時刻を同期させる。

基準時刻の同期を実施した後、各クライアント端末は管理端末１より出力されるＦＣＨに基づいて、それぞれのデータ送信タイミングおよびデータ受信タイミングを内部に設定し、パケットデータの送信および受信の準備を開始する。パケットデータの送信の場合は、ＦＣＨに基づく送信時刻が近づくと入力データを連結してＭＡＣフレームの生成を開始し、所定のタイミングで電灯線９にＭＡＣフレームを送出する。パケットデータの受信の場合は、ＦＣＨに基づく受信時刻になるとＭＡＣフレームを復調し、入力データの抽出および誤り検出などＭＡＣフレーム受信動作を行う。

ＦＣＨでのスケジュールに基づくＭＡＣフレームの送受信が終了すると、各クライアント端末はＭＡＣフレーム送信データを持っている場合はＲＣＨの期間に管理端末１に対して帯域割当要求を出力する。

＜Ａ−３．高速ＰＬＣ端末の構成＞
＜Ａ−３−１．データ送受信装置の構成＞
次に、図２〜図５を用いて高速ＰＬＣ端末の構成を説明する。
図２は本発明に係るデータ送受信装置を高速ＰＬＣ端末に適用した場合のデータ送受信装置１０の構成を示すブロック図である。

図２に示すように、データ送受信装置１０は、ＣＰＵ（Central Processing Unit）１１、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２、ブリッジインターフェイス回路１３、ブリッジ用メモリ１４、ＰＬＣモデム回路１５、ＰＬＣ送信用メモリ１６、ＰＬＣ受信用メモリ１７およびＣＰＵバス１８を備えている。

ここで、ブリッジインターフェイス回路１３は、Ｅｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータ、Ｅｔｈｅｒｎｅｔインターフェイス回路１２へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５から入力されるＥｔｈｅｒｎｅｔフレームデータをブリッジする回路である。

また、ブリッジ用メモリ１４は、ブリッジインターフェイス回路１３に入力されたＥｔｈｅｒｎｅｔフレームが、宛先ごとに振り分けられて記憶するメモリであり、ＰＬＣ送信用メモリ１６は、電灯線９（図１）を介して送出するＭＡＣフレームデータを記憶するメモリであり、ＰＬＣ受信用メモリ１７は、電灯線９を介して受信したＭＡＣフレームデータを記憶するメモリである。

そして、Ｅｔｈｅｒｎｅｔインターフェイス回路１２は、入力端子２０および出力端子２１を介してＥｔｈｅｒｎｅｔフレームデータを、外部からデータ送受信装置１０に入力およびデータ送受信装置１０から外部に出力する回路であり、ＰＬＣモデム回路１５は、出力端子２２を介して外部にフレームデータを送信し、また入力端子２３を介して入力されたＰＬＣフレームを受信する回路である。

一般に、高速ＰＬＣネットワークでは、電灯線９（図１）に接続された各端末を論理ポートという概念を用いて、ブリッジインターフェイス回路１３において、宛先（図１中の管理端末１、クライアント端末Ａ３、クライアント端末Ｂ５およびクライアント端末Ｃ７）ごとにデータを振り分けて、ブリッジ用メモリ１４内にキューイングする。

具体的にはＥｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータを、その行き先ごとにブリッジ用メモリ１４内に振り分けて記憶する処理である。

＜Ａ−３−２．ＰＬＣモデム回路の構成＞
図３は、図２に示したデータ送受信装置１０内のＰＬＣモデム回路１５の構成を示すブロック図である。
図３に示すようにＰＬＣモデム回路１５は、ブリッジインターフェイス回路１３より入力端子３０を介して入力されるＥｔｈｅｒｎｅｔデータを連結してＰＬＣ用ＭＡＣフレームデータを生成するＰＬＣ送信制御回路４０と、電灯線９（図１）を介して受信したＰＬＣ用ＭＡＣフレームデータからＥｔｈｅｒｎｅｔフレームデータを分離して出力端子３１を介してブリッジインターフェイス回路１３に出力するＰＬＣ受信制御回路５０とを備えている。また、ＰＬＣ送信制御回路４０は、ＰＬＣ送信用メモリ１６との間で、送信用のＭＡＣフレームデータの授受を行い、ＰＬＣ受信制御回路５０は、受信用メモリ１７との間で、ＭＡＣフレームデータの授受を行う。

＜Ａ−３−３．ＰＬＣ送信制御回路の構成＞
図４は、図３に示したＰＬＣ送信制御回路４０の構成を示すブロック図である。
図４に示すようにＰＬＣ送信制御回路４０は、ＭＡＣフレーム生成回路４０１、ＰＬＣ送信タイミング生成回路４０２、ＭＡＣフレーム連結制御回路４０３、暗号化回路４０４、ＭＡＣヘッダ生成回路４０５、ＭＡＣヘッダ付加回路４０６、ＰＬＣ送信用メモリ制御回路４０７、セレクタ４０８およびＦＣＳ付加回路４０９を備えている。

ＭＡＣフレーム生成回路４０１は、ブリッジインターフェイス回路１３より入力端子３０を介して入力されるＥｔｈｅｒｎｅｔフレームデータを、ＭＡＣフレーム連結制御回路４０３の制御で連結し、ＰＬＣ用のＭＡＣフレームデータを生成する。ＰＬＣ送信タイミング生成回路４０２は、入力端子３０を介して入力されるＥｔｈｅｒｎｅｔフレームデータの受信状況とＣＰＵ１１から通知される送信タイミングとに基づいて、ＭＡＣフレーム連結制御回路４０３、ＭＡＣヘッダ生成回路４０５、ＰＬＣ送信用メモリ制御回路４０７の動作タイミングの制御や指示を行う。

ＭＡＣフレーム連結制御回路４０３は、ＰＬＣ送信タイミング生成回路４０２の指示でＥｔｈｅｒｎｅｔフレームデータの連結を制御する機能を有し、ＭＡＣフレーム生成回路４０１へ連結の指示を行う。

暗号化回路４０４は、ＭＡＣフレーム生成回路４０１において生成したＭＡＣフレームデータに暗号化を施し、ＭＡＣヘッダ生成回路４０５は、ＰＬＣ送信タイミング生成回路４０２およびＭＡＣフレーム連結制御回路４０３から与えられる制御情報に基づいてＭＡＣヘッダを生成する。

ＭＡＣヘッダ付加回路４０６は、暗号化回路４０４の出力にＭＡＣヘッダ生成回路４０５の出力を付加し、ＭＡＣフレームデータを整合する回路である。

ＰＬＣ送信用メモリ制御回路４０７は、ＭＡＣヘッダ付加回路４０６で整合されたＭＡＣフレームデータを、ＰＬＣ送信タイミング生成回路４０２の指示に基づいて、ＭＡＣフレームデータの送信タイミングに応じてＰＬＣ送信用メモリ１６に格納する制御を行う。 セレクタ４０８は、ＰＬＣ送信用メモリ制御回路４０７からの指示に基づいて、ＭＡＣヘッダ付加回路４０６およびＰＬＣ送信用メモリ制御回路４０７の出力を切り替えてＦＣＳ付加回路４０９に与え、ＦＣＳ付加回路４０９は、セレクタ４０８から出力されるＭＡＣフレームデータに、誤り検出のためのＦＣＳ（Frame Check Sequence）を付加する回路である。

なお、ＰＬＣ送信タイミング生成回路４０２は管理端末として動作する場合は、前述の動作の他、ＣＰＵ１１からの指示に基づいてＢＣＨ、ＦＣＨ、ＡＣＨなどのＰＬＣネットワーク制御情報を生成し、また、クライアント端末として動作する場合は、帯域割当要求（ＲＣＨ）の生成を行う。

＜Ａ−３−４．ＰＬＣ受信制御回路の構成＞
図５は、図３に示したＰＬＣ受信制御回路５０の構成を示すブロック図である。
図５に示すようにＰＬＣ受信制御回路５０は、ＭＡＣヘッダ解析回路５０１、ＦＣＳチェック回路５０２、ＰＬＣ受信タイミング生成回路５０３、暗号復号回路５０４、ＰＬＣ制御フレーム分離回路５０５、ＭＡＣフレーム分離回路５０６およびＰＬＣ受信用メモリ制御回路５０７を備えている。

ＭＡＣヘッダ解析回路５０１は、入力端子２３を介して入力される、受信されたＭＡＣフレームデータよりＭＡＣヘッダを分離し、その内容を解析する回路である。ＦＣＳチェック回路５０２は、同じく受信されたＭＡＣフレームデータに送信時に付加されたＦＣＳに基づいて、受信されたＭＡＣフレームデータに発生した誤りを検出する回路である。

ＰＬＣ受信タイミング生成回路５０３は、ＰＬＣ制御フレーム分離回路５０５の出力と、ＣＰＵ１１から通知される受信タイミングに基づいて、ＭＡＣヘッダ解析回路５０１、ＦＣＳチェック回路５０２の動作タイミングの制御や指示を行う。

暗号復号回路５０４は、ＭＡＣヘッダ解析回路５０１より出力される暗号化されたＭＡＣフレームデータを復号する回路であり、ＰＬＣ制御フレーム分離回路５０５は、暗号復号回路５０４より出力される復号されたＭＡＣフレームデータのうち、ＢＣＨ、ＦＣＨ、ＡＣＨなどのＰＬＣネットワーク制御情報と、Ｅｔｈｅｒｎｅｔフレームデータなどの、ＰＬＣネットワーク制御情報ではない通常のＭＡＣフレームデータとを分離するとともに、ＦＣＳチェック回路５０２により判断されたＭＡＣフレーム誤り情報に基づいて、ＭＡＣフレームデータの取り扱いを決定する。

ＭＡＣフレーム分離回路５０６は、ＰＬＣ制御フレーム分離回路５０５より出力されるＥｔｈｅｒｎｅｔフレームデータが連結されたＭＡＣフレームデータを、ＭＡＣヘッダの連結数、あるいは追加連結フラグ、連結終端フラグなどで判断し（詳細は後述）、個々のＥｔｈｅｒｎｅｔフレームデータに分離する回路である。

ＰＬＣ受信用メモリ制御回路５０７は、ＭＡＣフレーム分離回路５０６が出力したＥｔｈｅｒｎｅｔフレームデータを、一旦、ＰＬＣ受信用メモリ１７に記憶する制御信号を生成するとともに、格納したＥｔｈｅｒｎｅｔフレームデータの読み出し制御を行う回路である。

ＰＬＣ受信タイミング生成回路５０３は管理端末として動作する場合は、クライアント端末からの帯域割当要求（ＲＣＨ）をＰＬＣ制御フレーム分離回路５０５の出力と、ＣＰＵ１１からの指示に基づいて管理する。また、クライアント端末として動作する場合は、ＢＣＨ、ＦＣＨ、ＡＣＨなどのＰＬＣネットワーク制御情報とＣＰＵ１１からの指示に基づいて同期制御、スケジュール情報、帯域割当要求受信通知などを管理する。

＜Ａ−４．フレーム内のデータの送信タイミング＞
管理端末１では、背景技術でも述べたように、周期的にＢＣＨ、ＦＣＨなどを出力してＰＬＣネットワークを管理する。

図６には、ＰＬＣネットワークの１ビーコン周期（１フレーム）での各種データの送信タイミングを示す。図６に示すように、１ビーコン周期においては、ＢＣＨ、ＦＣＨおよびＡＣＨの順にネットワーク管理情報を送信した後、データ送受信期間にＮ個の通信スロット＃１〜＃ｎを送信し、最後にＲＣＨを送信することとなる。

実施の形態１では、管理端末１がＢＣＨを送出する際、管理端末１の時刻情報をペイロード情報として送出する。ＢＣＨを受信するクライアント端末は、ＢＣＨを受信すると、内部の受信基準時刻（クライアント端末側基準時刻）をＢＣＨに付加された送信側基準時刻（管理端末側基準時刻）に同期させる。

管理端末１はＢＣＨの送信に引き続きＦＣＨ（スケジューリング情報）の送信を行う。図７にＦＣＨのペイロードに付加されるスケジュール情報の構成を示す。管理端末１は、各クライアント端末からの帯域割当要求を受信するとその要求に応じたスケジューリングを実施する。スケジュール情報には、データ送受信期間（ＴＣＨ）に設けられた通信スロットごとに送信開始時間、送信時間、どの端末（送信端末）からどの端末（受信端末）へのデータ送信かを示す端末情報、およびデータを送受信する際の関連情報が含まれている。

実施の形態１では、送信端末情報および受信端末情報については、各端末の持つＭＡＣアドレス（Media Access Control Address）情報を用いるものとする。なお、ＭＡＣアドレス情報以外に、例えばそのＰＬＣネットワーク内の論理ポート番号、あるいはネットワーク内でプライベートに定められた識別情報であっても同様の効果を奏する。

また、図６に示すようにＦＣＨの送信後は、ＡＣＨ期間での管理端末１による帯域割当要求受信通知の送信、ＦＣＨにより通知されたスケジュール情報に基づくＴＣＨでの各端末間のデータ送受信、ＲＣＨ期間でのクライアント端末による帯域割当要求の送信を経て、ＰＬＣネットワークの１ビーコン周期が完了する。

図８にＴＣＨのペイロードの構成を示す。図８に示すように、ＴＣＨでは通信スロット１つに対して１つのＭＡＣフレームが割当られる。

図６〜図８に示しているＴＣＨの通信スロットは、個数がＮ個の例である（Ｎ≧０の整数）。なお、１つの通信スロットの長さ、すなわちＭＡＣフレームの大きさと、通信スロットの個数Ｎはクライアント端末の帯域割当要求の状況に応じて管理端末１が制御することで決定される。

＜Ａ−５．ＭＡＣフレームの構成＞
＜Ａ−５−１．従来的方法＞
まず、図９を用いて、従来のＭＡＣフレームの構成方法の概要について説明する。なお、実施の形態１ではＭＡＣフレームの構成要素である入力データにＥｔｈｅｒｎｅｔフレームを使用しているが、これに限るものではなく、同様の構成で長さ情報を持つフレームであれば本発明のデータ送受信装置は適用できる。

図９に示すように、ＭＡＣフレームはＭＡＣヘッダＭ１０が先頭に付加され、その後ろからＥｔｈｅｒｎｅｔフレームが順次連結される構成となっている。ＭＡＣヘッダＭ１０はＭＡＣフレームの送信元端末を示す送信元情報Ｍ２０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ２１、Ｅｔｈｅｒｎｅｔフレームの連結数Ｍ２２、その他のＭＡＣフレーム送信関連情報Ｍ２３を含んでいる。

連結数Ｍ２２は管理端末１より通知されるＦＣＨに基づいて決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔフレームの状況を判断してＭＡＣフレーム連結制御回路４０３（図４）が決定する。なお、図９の例では連結数はＰ個とされているが、Ｅｔｈｅｒｎｅｔフレームを連結しないアイドルのみの通信スロットを想定して、Ｐは０以上の整数に設定される。

図９に示されるように、ＭＡＣヘッダＭ１０に続き、１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１１と１個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ１２が順に連結され、その次には２個目（＃２）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１３と２個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ１４が順に連結されると言うように、Ｅｔｈｅｒｎｅｔフレームの長さ情報とＥｔｈｅｒｎｅｔフレーム本体とが、交互に連結され、それは連結数Ｐに達するまで続いている。そして、Ｐ個目のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１５およびＥｔｈｅｒｎｅｔフレーム本体Ｍ１６が連結されると、Ｅｔｈｅｒｎｅｔフレームの連結処理は終了する。

ここで、各々のＥｔｈｅｒｎｅｔフレーム本体の長さ情報Ｍ１１、Ｍ１３などは、連結したＥｔｈｅｒｎｅｔフレームを、ＭＡＣフレームの受信側で、その長さ情報に基づいて個々に分離するために付加するものである（詳細は後述）。

Ｅｔｈｅｒｎｅｔフレームの連結処理が終了した段階で、ＭＡＣフレームは入力データをさらに格納できる可能性のある空き領域（ＩＤＬＥ）Ｍ１７を持つ場合がある。すなわち、ＭＡＣフレームの大きさは上述の通り管理端末１のスケジューリングで決定されるが、クライアント端末が連結しようとする複数のＥｔｈｅｒｎｅｔフレームの長さの合計と、ＭＡＣフレームの大きさとが必ずしも一致しないことがあるので、ＩＤＬＥが発生する。ＩＤＬＥが発生した場合、データが意味を持たない期間として通常は０パディングなどの処理がなされる。

ＭＡＣフレームの連結処理が終了、あるいはＩＤＬＥがある場合はその期間が終了すると、誤り検出のためのＦＣＳ情報Ｍ１８が付加され、ＭＡＣフレームの生成が完了する。

次に、図１０を用いて、従来のＭＡＣフレームにおけるＥｔｈｅｒｎｅｔフレームの連結手順を説明する。

図１０では、１個目（＃１）のＥｔｈｅｒｎｅｔフレームと２個目（＃２）のＥｔｈｅｒｎｅｔフレームが入力データとして蓄積された時点でＭＡＣフレームでの連結数を２個に決定する例を示している。また、ＭＡＣヘッダに付加する連結数を２として生成した後、Ｅｔｈｅｒｎｅｔフレームの連結が始まるまでに、３個目（＃３）のＥｔｈｅｒｎｅｔフレームが蓄積されたものとする。

ＭＡＣフレームはＭＡＣヘッダに続き１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報とフレーム本体が連結され、さらに２個目（＃２）のＥｔｈｅｒｎｅｔフレームの長さ情報とフレーム本体が連結され、決定した連結数の２個に到達した時点でＥｔｈｅｒｎｅｔフレームの連結を終了する。この後ＩＤＬＥとして３個目（＃３）のＥｔｈｅｒｎｅｔフレームを連結できるだけの十分な空き領域があったとしても、３個目（＃３）のＥｔｈｅｒｎｅｔフレームは連結されることはなく、最後にＦＣＳを付加してＭＡＣフレームの生成を完了する。

このため、上記のような場合はＭＡＣフレームの構成効率（伝送帯域の効率）が低下するとともに、３個目（＃３）のＥｔｈｅｒｎｅｔフレームは次のＭＡＣフレームに連結されるまで蓄積されるので、３個目（＃３）のＥｔｈｅｒｎｅｔフレームのデータの送信が滞留することになる。

＜Ａ−５−２．発明に係るＭＡＣフレームの構成方法＞
次に、図１１を用いて実施の形態１におけるＭＡＣフレームの構成方法の概要について説明する。

図１１に示すＭＡＣフレームも、従来のＭＡＣフレームと同様にＭＡＣヘッダＭ５０が先頭に付加され、その後ろからＥｔｈｅｒｎｅｔフレームが順次連結される構成となっている。

ＭＡＣヘッダＭ５０はＭＡＣフレームの送信元端末を示す送信元情報Ｍ７０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ７１、Ｅｔｈｅｒｎｅｔフレームの連結数Ｍ７２、追加連結フラグＭ７３および、その他のＭＡＣフレーム送信関連情報Ｍ７４を含んでいる。

連結数Ｍ７２は従来と同様に管理端末１より通知されるＦＣＨに基づいて決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔフレームの状況を判断してＭＡＣフレーム連結制御回路４０３が決定する。なお、図１１の例では連結数はＰ個とされているが、Ｅｔｈｅｒｎｅｔフレームを連結しないアイドルのみの通信スロットを想定して、Ｐは０以上の整数に設定される。

また、連結数を決定した後にＥｔｈｅｒｎｅｔフレームを追加で連結することを許可するか否かの設定を、ＭＡＣフレーム連結制御回路４０３（図４）がＰＬＣ送信タイミング生成回路４０２（図４）を通じてＣＰＵ１１から通知される。この設定は、データ送受信装置１０に対して予め与えられているもので、それをＣＰＵ１１がＭＡＣフレーム連結制御回路４０３に通知するものである。

追加で連結することを許可する設定がされている場合は、実際に追加で連結するか否かに関わらず追加連結フラグＭ７３がＭＡＣヘッダの構成要素として付加される。なお、追加で連結することを許可する設定がなされていない場合は、従来のＭＡＣフレームの構成方法と同様であるので、以下追加で連結することが許可されている場合について説明する。

ＭＡＣヘッダＭ５０に続き、１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ５１と１個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ５２が順に連結され、その次には２個目（＃２）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ５３と２個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ５４が順に連結される。これを繰り返して、Ｐ個目（＃Ｐ）のＥｔｈｅｒｎｅｔフレーム本体の連結が終了した段階で、Ｐ＋１個目（＃Ｐ＋１）のＥｔｈｅｒｎｅｔフレームがすでにＭＡＣフレームの構成要素の入力データとして蓄積されており、かつＭＡＣフレームにそのＰ＋１個目のＥｔｈｅｒｎｅｔフレームを連結できる空き領域（ＩＤＬＥ）があった場合、ＭＡＣフレーム連結制御回路４０３は、ＭＡＣヘッダに付加されている連結数、すなわちＰ個を超えて、Ｐ＋１個目（＃Ｐ＋１）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ５５とＥｔｈｅｒｎｅｔフレーム本体Ｍ５６とを追加で連結する。

また、追加連結フラグＭ７３を付加した場合は、連結数Ｍ７２で設定された通りの連結個数でＥｔｈｅｒｎｅｔフレームが連結されているとは限らないため、Ｅｔｈｅｒｎｅｔフレームの連結の終端であることを示す連結終端フラグＭ５７をＭＡＣフレームに付加する。この連結終端フラグＭ５７は、実際にＥｔｈｅｒｎｅｔフレームを追加連結したか否かに関わらず、追加連結フラグＭ７３を付加した場合には必ず付加する。

なお、このＥｔｈｅｒｎｅｔフレームの追加連結は１つに限るものではなく、追加で連結可能なＥｔｈｅｒｎｅｔフレームが蓄積されており、かつＩＤＬＥにも余裕がある場合は同様にして２つ以上のＥｔｈｅｒｎｅｔフレームの連結が可能である。

追加連結を含むＭＡＣフレームの連結が終了、あるいは空き領域（ＩＤＬＥ）Ｍ５８がある場合は、その期間が終了すると、誤り検出のためのＦＣＳ情報Ｍ５９が付加され、ＭＡＣフレームの生成が完了する。

次に、図１２を用いて、具体的なＭＡＣフレームにおけるＥｔｈｅｒｎｅｔフレームの連結手順を説明する。

図１２では、１個目（＃１）のＥｔｈｅｒｎｅｔフレームと２個目（＃２）のＥｔｈｅｒｎｅｔフレームが入力データとして蓄積された時点でＭＡＣフレームでの連結数を２個に決定する例を示している。また、ＭＡＣヘッダに付加する連結数を２として生成した後、Ｅｔｈｅｒｎｅｔフレームの連結が始まるまでに、３個目（＃３）のＥｔｈｅｒｎｅｔフレームが蓄積されたものとする。さらに、連結数を決定した後にＥｔｈｅｒｎｅｔフレームを、決定した連結数を超えて追加で連結することが許可されているもの設定とする。

ＭＡＣフレームはＭＡＣヘッダに続き１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報とフレーム本体が連結され、さらに２個目（＃２）のＥｔｈｅｒｎｅｔフレームの長さ情報とフレーム本体が連結され、決定した連結数の２個に到達する。この時点で、３個目（＃３）のＥｔｈｅｒｎｅｔフレームを連結できるだけのＩＤＬＥがあれば、ＭＡＣフレーム連結制御回路４０３は３個目（＃３）のＥｔｈｅｒｎｅｔフレームの長さ情報とフレーム本体を、最初に決定した連結数を超えて連結する。

３個目（＃３）のＥｔｈｅｒｎｅｔフレームを追加連結した後、他に追加連結すべきＥｔｈｅｒｎｅｔフレームがない、あるいはＭＡＣフレームにそれ以上Ｅｔｈｅｒｎｅｔフレームを追加連結できるだけのＩＤＬＥがない場合は、連結終端フラグをＭＡＣフレームに付加し、最後にＦＣＳを付加してＭＡＣフレームの生成を完了する。

以上説明したようにＭＡＣフレームの生成を制御すれば、ＭＡＣフレームの構成効率（伝送帯域の効率）の低下を防ぐことができるだけでなく、従来の方法では次のＭＡＣフレームに連結せざるをえなかったＥｔｈｅｒｎｅｔフレームも連結することができ、データの滞留を抑制することができる。

＜Ａ−５−３．ＭＡＣフレームの構成手順＞
次に、実施の形態１におけるＭＡＣフレームの構成手順（ＭＡＣフレーム送信側）について、図１３に示すフローチャートを用いて説明する。

図１３に示すように、データの送信を開始すると、まず、ＣＰＵ１１が、管理端末１より送信されて来たＦＣＨで通知されるスケジュール情報を確認する（ステップＳ１１）。そして、ＰＬＣ送信タイミング生成回路４０２において、ＭＡＣフレーム生成開始タイミングになったか否かを確認し（ステップＳ１２）、ＭＡＣフレーム生成開始タイミングになった場合には、ＰＬＣ送信タイミング生成回路４０２とＭＡＣフレーム生成回路４０１とがＭＡＣフレームを構成する要素となる入力データ（Ｅｔｈｅｒｎｅｔフレーム）の確認を実施し（ステップＳ１３）、ＭＡＣフレーム連結制御回路４０３が、ＰＬＣ送信タイミング生成回路４０２のＥｔｈｅｒｎｅｔフレームの確認情報に基づいて連結数Ｐを決定する（ステップＳ１４）。

上記で決定した連結数Ｐに対して、連結数Ｐを超えてＥｔｈｅｒｎｅｔフレームを連結することを許可する設定がなされているか否かをＭＡＣフレーム連結制御回路４０３内で確認する（ステップＳ１５）。

そして、超過連結が許可されていない場合は、ＭＡＣフレーム連結制御回路４０３の指示のもと、ＭＡＣヘッダ生成回路４０５が連結数Ｐの情報を含むＭＡＣヘッダを生成する（ステップＳ１６）。

その後、ＭＡＣヘッダ生成回路４０５の指示のもと、ＭＡＣヘッダ付加回路４０６が、ＭＡＣヘッダ生成回路４０５で生成されたＭＡＣヘッダを付加し、続いてＭＡＣフレーム生成回路４０１が生成した暗号化前のＭＡＣフレーム（Ｐ個のＥｔｈｅｒｎｅｔフレーム）を暗号化回路４０４が暗号化し、ＭＡＣヘッダ付加回路４０６が、Ｅｔｈｅｒｎｅｔフレームの長さ情報およびＥｔｈｅｒｎｅｔフレームをＰ個に達するまで連結してＭＡＣフレームを生成する（ステップＳ１７）。

ここで、ＰＬＣ送信タイミング生成回路４０２において送信タイミングが生成され、送信タイミングはＰＬＣ送信用メモリ制御回路４０７に出力され、ＰＬＣ送信用メモリ制御回路４０７において、ＭＡＣフレームの送信開始タイミングになったか否かを確認する（ステップＳ１８）。

そして、ＭＡＣフレームの送信開始タイミングになった場合は、ＦＣＳ付加回路４０９がＦＣＳを生成してＭＡＣフレームに付加し（ステップＳ２７）、ＰＬＣ送信用メモリ制御回路４０７による送信制御でＭＡＣフレームが送信され（ステップＳ２８）、１ビーコン周期での処理を完了し（ステップＳ２９）、ステップＳ１１に戻って次のビーコン周期での処理を行う。

一方、ステップＳ１５において、連結数Ｐを超えてＥｔｈｅｒｎｅｔフレームを連結することを許可する設定がされていることを確認した場合には、ＭＡＣフレーム連結制御回路４０３の指示のもと、ＭＡＣヘッダ生成回路４０５が連結数Ｐと追加連結フラグを含むＭＡＣヘッダを作成する（ステップＳ１９）。

その後、ＭＡＣヘッダ生成回路４０５の指示のもと、ＭＡＣヘッダ付加回路４０６が、ＭＡＣヘッダ生成回路４０５で生成されたＭＡＣヘッダを付加し、続いてＭＡＣフレーム生成回路４０１が生成した暗号化前のＭＡＣフレーム（Ｐ個のＥｔｈｅｒｎｅｔフレーム）を暗号化回路４０４が暗号化し、ＭＡＣヘッダ付加回路４０６が、Ｅｔｈｅｒｎｅｔフレームの長さ情報およびＥｔｈｅｒｎｅｔフレームをＰ個に達するまで連結してＭＡＣフレームを生成する（ステップＳ２０）。

この時点で、ＭＡＣフレームの送信開始タイミングになったか否かをＰＬＣ送信用メモリ制御回路４０７において確認し（ステップＳ２１）、未だ送信開始のタイミングでない場合は、ＰＬＣ送信タイミング生成回路４０２とＥｔｈｅｒｎｅｔフレームの連結を行うＭＡＣフレーム生成回路４０１とが、Ｐ＋１個目以降のＥｔｈｅｒｎｅｔフレームの確認を行う（ステップＳ２２）。

そして、ＭＡＣフレーム連結制御回路４０３が、最初にＰ個のＥｔｈｅｒｎｅｔフレームを連結して生成したＭＡＣフレームの状態を確認し、ＭＡＣフレームに追加連結できるＩＤＬＥがあるか否かを確認し、ＰＬＣ送信タイミング生成回路４０２からのＥｔｈｅｒｎｅｔフレームの確認内容と合わせて追加連結の可否を判断する（ステップＳ２３）。

そして、追加連結可能で、連結対象となるＥｔｈｅｒｎｅｔフレームが存在する場合は、ＭＡＣフレーム連結制御回路４０３の指示のもと、ＭＡＣフレーム生成回路４０１がＭＡＣフレームにＥｔｈｅｒｎｅｔフレームを連結する（ステップＳ２４）。

一方、ステップＳ２３において、Ｅｔｈｅｒｎｅｔフレームを追加連結できるだけのＩＤＬＥがない、あるいは追加連結できるＥｔｈｅｒｎｅｔフレームがないと判断された場合は、ステップＳ２５に進み、ＭＡＣフレームの送信開始タイミングになったか否かをＰＬＣ送信用メモリ制御回路４０７において確認する。

そして、ステップＳ２１またはステップＳ２５において、ＭＡＣフレーム送信開始タイミングに達した場合は、ＭＡＣヘッダ生成回路４０５の指示のもと、ＭＡＣヘッダ付加回路４０６が連結終端フラグをＭＡＣフレームに付加する（ステップＳ２６）。その後は、ステップＳ２７以下の処理を実施することで１ビーコン周期での処理を完了する。

＜Ａ−５−４．Ｅｔｈｅｒｎｅｔフレームの抽出手順＞
次に、ＭＡＣフレームからＥｔｈｅｒｎｅｔフレームを抽出する手順（ＭＡＣフレーム受信側）について、図１４に示すフローチャートを用いて説明する。

図１４に示すように、データの送信を開始すると、まず、ＣＰＵ１１が、管理端末１より送信されて来たＦＣＨで通知されるスケジュール情報を確認する（ステップＳ１０１）。そして、ＰＬＣ受信タイミング生成回路５０３において、ＭＡＣフレームの受信タイミングになったか否かを確認し（ステップＳ１０２）、ＭＡＣフレームの受信タイミングになった場合には、ＭＡＣヘッダ解析回路５０１がＭＡＣフレームに含まれるＭＡＣヘッダを解析し（ステップＳ１０３）、連結数Ｐを確認する（ステップＳ１０４）。また、ＭＡＣヘッダ解析回路５０１では、解析したＭＡＣヘッダに追加連結フラグが付加されているか否かの確認も行う（ステップＳ１０５）。

ステップＳ１０５において、ＭＡＣヘッダに追加連結フラグが付加されていない場合は、ＭＡＣフレームには連結数の通りＰ個のＥｔｈｅｒｎｅｔフレームが連結されているものと判断する。そして、暗号復号回路５０４でＭＡＣフレームを復号し、ＰＬＣ制御フレーム分離回路５０５において、暗号復号回路５０４より出力される復号されたＭＡＣフレームのうち、ＢＣＨ、ＦＣＨ、ＡＣＨなどのＰＬＣネットワーク制御情報と、Ｅｔｈｅｒｎｅｔフレームなどの、ＰＬＣネットワーク制御情報ではない通常のＭＡＣフレームとを分離し、さらに連結されたＥｔｈｅｒｎｅｔフレームをＭＡＣフレーム分離回路５０６で分離、抽出し（ステップＳ１０６）、ステップＳ１１０に進む。

なお、ＭＡＣフレームから各Ｅｔｈｅｒｎｅｔフレームを抽出するには、ＭＡＣフレームを生成する際、各Ｅｔｈｅｒｎｅｔフレームの前に付加した長さ情報を利用する。すなわち、例えば１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さは、その直前に付加されている１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報で認識できるので、その長さ情報で得られた長さに対応するデータ数をＭＡＣフレーム分離回路５０６内でカウントし、所定のカウント数に達した段階で分離を行うことで、１個目（＃１）のＥｔｈｅｒｎｅｔフレームを抽出する。同様に、２個目以降のＥｔｈｅｒｎｅｔフレームにおいても上記の方法でＥｔｈｅｒｎｅｔフレームを分離、抽出する。

一方、ステップＳ１０５においてＭＡＣヘッダに追加連結フラグが付加されていた場合は、ＭＡＣフレームには最低Ｐ個のＥｔｈｅｒｎｅｔフレームは連結されているため、まず、ステップＳ１０６と同様の手順でＰ個のＥｔｈｅｒｎｅｔフレームを抽出する（ステップＳ１０７）。

ステップＳ１０７において、追加連結フラグが付加されている場合は、必ず連結終端フラグが付加されているので、Ｐ個のＥｔｈｅｒｎｅｔフレームを抽出した後に、ＭＡＣフレーム分離回路５０６においてそれが検出されたか否かを確認する（ステップＳ１０８）。

そして、Ｐ個目（＃Ｐ）のＥｔｈｅｒｎｅｔフレームを抽出した時点で連結終端フラグが検出されなかった場合は、さらにＥｔｈｅｒｎｅｔフレームが連結されているものと判断し、次のＥｔｈｅｒｎｅｔフレームの長さを検出し、それに基づいてＥｔｈｅｒｎｅｔフレームを抽出する（ステップＳ１０９）。そして、再びステップＳ１０８に戻って連結終端フラグの検出動作を実行する。これらの動作は、連結終端フラグが検出されるまで繰り返され、連結終端フラグが検出された場合はステップＳ１１０に進む。

ＰＬＣ受信タイミング生成回路５０３は、ＰＬＣ制御フレーム分離回路５０５およびＭＡＣフレーム分離回路５０６から、Ｅｔｈｅｒｎｅｔフレームの分離、抽出が完了したという報告を受け、ＦＣＳチェック回路５０２を制御して、ＭＡＣフレームに誤り検出のために付加されたＦＣＳのチェックを実施する（ステップＳ１１０）。
ＦＣＳはＭＡＣフレーム１つに対して、ＭＡＣフレームの最後尾に１つ付加されており、ＦＣＳで誤りが検出されなかった場合は抽出したすべてのＥｔｈｅｒｎｅｔフレームに誤りがないものと判断し、データ受信正常時の処理を行う（ステップＳ１１１）。

一方、ステップＳ１１０で誤りが検出された場合は、ＭＡＣフレームの整合性が保証されないため、分離したＥｔｈｅｒｎｅｔフレームにも誤りがある場合がある。この場合は、データ受信失敗時の処理を実施するステップＳ（Ｓ１１２）。具体的には誤り訂正の処理、あるいはデータの再送要求処理などである。

以上の処理を経て、１ビーコン周期の処理を完了し（ステップＳ１１３）、ステップＳ１０１に戻って次のビーコン周期での処理を行う。

＜Ａ−６．効果＞
以上に説明したように、実施の形態１のデータ送受信装置によれば、ＭＡＣフレームを生成する際、ＭＡＣヘッダにＥｔｈｅｒｎｅｔフレーム等の入力データの連結数を設定した後でも、ＭＡＣフレーム内に利用可能な伝送帯域が残存している場合は、入力データの入力状況に応じて入力データを追加して連結することが可能であり、伝送帯域を効率的に利用することができるとともに、データの不必要な滞留を抑制する効果が得られる。

また、連結終端フラグがＭＡＣフレームに付加されているので、受信側では、連結終端フラグを検出することでＥｔｈｅｒｎｅｔフレームの抽出作業を一義的に終えることができる。また、追加連結フラグが付加されている場合に、連結数分のＥｔｈｅｒｎｅｔフレームの抽出が終わった後も連結終端フラグを検出できない場合は、追加連結されたＥｔｈｅｒｎｅｔフレームが存在することの指標となり、間断なく追加連結されたＥｔｈｅｒｎｅｔフレームの抽出作業に移行することができる。

また、ＭＡＣフレームの最後尾にはＦＣＳを有するので、誤りが検出された場合には、データ受信失敗時の処理などを実施することにより、入力データの確度を高めることができる。

＜Ｂ．実施の形態２＞
＜Ｂ−１．発明に係るＭＡＣフレームの構成＞
以下、本発明に係る実施の形態２のデータ送受信装置におけるＭＡＣフレームの構成について説明する。なお、データ送受信装置の構成は図２に示したデータ送受信装置１０を前提とする。

なお、実施の形態２では、実施の形態１において説明したＭＡＣフレームの構成のうち、Ｅｔｈｅｒｎｅｔフレームの追加連結に関連するフラグの付加方法と、ＭＡＣフレーム受信側でのＥｔｈｅｒｎｅｔフレームの分離方法とが異なる。

＜Ｂ−１−１．ＭＡＣフレームの構成方法＞
図１５を用いて実施の形態２におけるＭＡＣフレームの構成方法について説明する。
図１５に示すＭＡＣフレームも、従来のＭＡＣフレームと同様にＭＡＣヘッダＭ１００が先頭に付加され、その後ろからＥｔｈｅｒｎｅｔフレームが順次連結される構成となっている。

ＭＡＣヘッダＭ１００はＭＡＣフレームの送信元端末を示す送信元情報Ｍ１２０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ１２１、Ｅｔｈｅｒｎｅｔフレームの連結数Ｍ１２２、およびその他のＭＡＣフレーム送信関連情報Ｍ１２３を含んでいる。

連結数Ｍ１２２は従来と同様に管理端末１より通知されるＦＣＨに基づいて決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔフレームの状況を判断してＭＡＣフレーム連結制御回路４０３が決定する。なお、図１５の例では連結数はＰ個とされているが、Ｅｔｈｅｒｎｅｔフレームを連結しないアイドルのみの通信スロットを想定して、Ｐは０以上の整数に設定される。

ＭＡＣヘッダＭ１００に続き、１個目（＃１）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１０１と１個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ１０２が順に連結され、その次には２個目（＃２）のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１０３と２個目のＥｔｈｅｒｎｅｔフレーム本体Ｍ１０４が順に連結される。これを繰り返して、Ｐ個目（＃Ｐ）のＥｔｈｅｒｎｅｔフレーム本体の連結が終了した段階で、連結数Ｐ個を超えてＥｔｈｅｒｎｅｔフレームを追加で連結することが許可されていて、Ｐ＋１個目（＃Ｐ＋１）のＥｔｈｅｒｎｅｔフレームがすでにＭＡＣフレームの構成要素の入力データとして蓄積されており、かつＭＡＣフレームにそのＰ＋１個目のＥｔｈｅｒｎｅｔフレームを連結できる空き領域のＩＤＬＥがあった場合、ＭＡＣフレーム連結制御回路４０３は追加連結フラグＭ１０５を付加の上、Ｐ＋１個目のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１０６とＥｔｈｅｒｎｅｔフレーム本体Ｍ１０７を追加で連結する。

また、同様にＰ＋２個目（＃Ｐ＋１）のＥｔｈｅｒｎｅｔフレームがすでにＭＡＣフレームの構成要素の入力データとして蓄積されており、かつＭＡＣフレームにそのＰ＋２個目のＥｔｈｅｒｎｅｔフレームを連結できる空き領域のＩＤＬＥがあった場合、ＭＡＣフレーム連結制御回路４０３は追加連結フラグＭ１０８を付加の上、Ｐ＋２個目のＥｔｈｅｒｎｅｔフレームの長さ情報Ｍ１０９とＥｔｈｅｒｎｅｔフレーム本体Ｍ１１０を追加で連結する。

追加連結を含むＭＡＣフレームの連結が終了、あるいは空き領域（ＩＤＬＥ）Ｍ１１１がある場合はその期間が終了すると誤り検出のためのＦＣＳ情報Ｍ１１２が付加され、ＭＡＣフレームの生成が完了する。

以上のように、実施の形態２のデータ送受信装置におけるＭＡＣフレームにおいては、ＭＡＣフレームのＥｔｈｅｒｎｅｔフレームの追加連結が行われていることを示すフラグをＭＡＣヘッダ部分に付加するのではなく、追加連結されるＥｔｈｅｒｎｅｔフレームの前に逐一付加する構成を採っている。

すなわち、ＭＡＣヘッダ生成時点でＭＡＣフレームが何個連結されるかはＭＡＣヘッダヘッダに連結数として付加されるが、その連結数を超えて付加する場合はＥｔｈｅｒｎｅｔフレームが追加連結されるたびに、Ｅｔｈｅｒｎｅｔフレームが追加連結されていることを示す追加連結フラグを付加する構成を採っている。

次に、実施の形態２におけるＭＡＣフレームの構成手順（ＭＡＣフレーム送信側）について、図１６に示すフローチャートを用いて説明する。

図１６に示すように、データの送信を開始すると、まず、ＣＰＵ１１が、管理端末１より送信されて来たＦＣＨで通知されるスケジュール情報を確認する（ステップＳ３１）。そして、ＰＬＣ送信タイミング生成回路４０２において、ＭＡＣフレーム生成開始タイミングになったか否かを確認し（ステップＳ３２）、ＭＡＣフレーム生成開始タイミングになった場合には、ＰＬＣ送信タイミング生成回路４０２とＭＡＣフレーム生成回路４０１とがＭＡＣフレームを構成する要素となる入力データ（Ｅｔｈｅｒｎｅｔフレーム）の確認を実施し（ステップＳ３３）、ＭＡＣフレーム連結制御回路４０３が、ＰＬＣ送信タイミング生成回路４０２のＥｔｈｅｒｎｅｔフレームの確認情報に基づいて連結数Ｐを決定する（ステップＳ３４）。

そして、ＭＡＣフレーム連結制御回路４０３の指示のもと、ＭＡＣヘッダ生成回路４０５が連結数Ｐの情報を含むＭＡＣヘッダを生成する（ステップＳ３５）。

その後、ＭＡＣヘッダ生成回路４０５の指示のもと、ＭＡＣヘッダ付加回路４０６が、ＭＡＣヘッダ生成回路４０５で生成されたＭＡＣヘッダを付加し、続いてＭＡＣフレーム生成回路４０１が生成した暗号化前のＭＡＣフレーム（Ｐ個のＥｔｈｅｒｎｅｔフレーム）を暗号化回路４０４が暗号化し、ＭＡＣヘッダ付加回路４０６が、Ｅｔｈｅｒｎｅｔフレームの長さ情報およびＥｔｈｅｒｎｅｔフレームをＰ個に達するまで連結してＭＡＣフレームを生成する（ステップＳ３６）。

次に、上記で連結した連結数Ｐに対して、連結数Ｐを超えてＥｔｈｅｒｎｅｔフレームを連結することを許可する設定がなされているか否かをＭＡＣフレーム連結制御回路４０３内で確認する（ステップＳ３７）。

ここで、超過連結が許可されていない場合は、ＰＬＣ送信用メモリ制御回路４０７において、ＭＡＣフレームの送信開始タイミングになったか否かを確認する（ステップＳ３８）。そして、ＭＡＣフレームの送信開始タイミングになった場合は、ステップＳ４４に進む。

ステップＳ４４において、ＦＣＳ付加回路４０９がＦＣＳを生成してＭＡＣフレームに付加した後、ＰＬＣ送信用メモリ制御回路４０７による送信制御でＭＡＣフレームが送信され（ステップＳ４５）、１ビーコン周期での処理を完了し（ステップＳ４６）、ステップＳ３１に戻って次のビーコン周期での処理を行う。

一方、ステップＳ３７において、連結数Ｐを超えてＥｔｈｅｒｎｅｔフレームを連結することを許可する設定がされていることを確認した場合にも、ＰＬＣ送信用メモリ制御回路４０７において、ＭＡＣフレームの送信開始タイミングになったか否かを確認する（ステップＳ３９）。

そして、未だ送信開始のタイミングでない場合は、ＰＬＣ送信タイミング生成回路４０２とＥｔｈｅｒｎｅｔフレームの連結を行うＭＡＣフレーム生成回路４０１とが、Ｐ＋１個目以降のＥｔｈｅｒｎｅｔフレームの確認を行う（ステップＳ４０）。

そして、ＭＡＣフレーム連結制御回路４０３が、最初にＰ個のＥｔｈｅｒｎｅｔフレームを連結して生成したＭＡＣフレームの状態を確認し、ＭＡＣフレームに追加連結できるＩＤＬＥがあるか否かを確認し、ＰＬＣ送信タイミング生成回路４０２からのＥｔｈｅｒｎｅｔフレームの確認内容と合わせて追加連結の可否を判断する（ステップＳ４１）。

そして、追加連結可能で、連結対象となるＥｔｈｅｒｎｅｔフレームが存在する場合は、ＭＡＣフレーム連結制御回路４０３の指示のもと、ＭＡＣフレームにＭＡＣヘッダ付加回路４０６が追加連結フラグを付加し、ＭＡＣフレーム生成回路４０１がＥｔｈｅｒｎｅｔフレームを追加で連結し（ステップＳ４２）、ステップＳ３９に戻る。

一方、ステップＳ４１において、Ｅｔｈｅｒｎｅｔフレームを追加連結できるだけのＩＤＬＥがない、あるいは追加連結できるＥｔｈｅｒｎｅｔフレームがないと判断された場合は、ステップＳ４３に進み、ＭＡＣフレームの送信開始タイミングになったか否かをＰＬＣ送信用メモリ制御回路４０７において確認する。

そして、ステップＳ３９またはステップＳ４３において、ＭＡＣフレーム送信開始タイミングに達した場合はステップＳ４４に進み、その後は、ステップＳ４４以下の処理を実施することで１ビーコン周期での処理を完了する。

＜Ｂ−１−２．ＭＡＣフレームの分離方法＞
次に、受信側となるデータ送受信装置１０において、ＭＡＣフレームから連結されているＥｔｈｅｒｎｅｔフレームを分離する方法について説明する。

ＭＡＣヘッダＭ１００の連結数Ｍ１２２に記載されている個数（図１５の例ではＰ個）まで従来例と同様に分離する。Ｐ個目の分離が完了すると追加連結フラグの検出を実施し、追加連結フラグが検出された場合はＥｔｈｅｒｎｅｔフレームが１つ追加連結されているものと判断し、その追加連結フラグの後に付加されている追加連結Ｅｔｈｅｒｎｅｔフレームの長さ情報を抽出し、それに基づいて追加連結Ｅｔｈｅｒｎｅｔフレーム本体を分離する。また、追加連結されたＥｔｈｅｒｎｅｔフレームの分離が終了すると、再度追加連結フラグの検出を行い、上記と同様の処理を行う。追加連結フラグが検出されなくなった場合は、追加連結されているＥｔｈｅｒｎｅｔフレームはもうないものとし、ＭＡＣフレームからのＥｔｈｅｒｎｅｔフレームの抽出を終了する。

次に、ＭＡＣフレームからＥｔｈｅｒｎｅｔフレームを抽出する手順（ＭＡＣフレーム受信側）について、図１７に示すフローチャートを用いて説明する。

図１７に示すように、データの送信を開始すると、まず、ＣＰＵ１１が、管理端末１より送信されて来たＦＣＨで通知されるスケジュール情報を確認する（ステップＳ２０１）。そして、ＰＬＣ受信タイミング生成回路５０３において、ＭＡＣフレームの受信タイミングになったか否かを確認し（ステップＳ２０２）、ＭＡＣフレームの受信タイミングになった場合には、ＭＡＣヘッダ解析回路５０１がＭＡＣフレームに含まれるＭＡＣヘッダを解析し（ステップＳ２０３）、連結数Ｐを確認する（ステップＳ２０４）。

その後、暗号復号回路５０４でＭＡＣフレームを復号し、ＰＬＣ制御フレーム分離回路５０５において、暗号復号回路５０４より出力される復号されたＭＡＣフレームのうち、ＢＣＨ、ＦＣＨ、ＡＣＨなどのＰＬＣネットワーク制御情報と、Ｅｔｈｅｒｎｅｔフレームなどの、ＰＬＣネットワーク制御情報ではない通常のＭＡＣフレームとを分離し、さらに連結されたＥｔｈｅｒｎｅｔフレームをＭＡＣフレーム分離回路５０６で分離、抽出する（ステップＳ２０５）。

そして、Ｐ個目の分離が完了するとＭＡＣフレーム分離回路５０６において追加連結フラグの検出を実施し（ステップＳ２０６）、追加連結フラグが検出された場合は、Ｅｔｈｅｒｎｅｔフレームが１つ追加連結されているものと判断し、その追加連結フラグの後に付加されている追加連結Ｅｔｈｅｒｎｅｔフレームの長さ情報を抽出し、それに基づいて追加連結Ｅｔｈｅｒｎｅｔフレーム本体を分離する（ステップＳ２０７）。その後、ステップＳ２０６以降の動作を繰り返す。

一方、ステップＳ２０６において追加連結フラグが検出されなかった場合は、ＰＬＣ受信タイミング生成回路５０３は、ＰＬＣ制御フレーム分離回路５０５およびＭＡＣフレーム分離回路５０６から、Ｅｔｈｅｒｎｅｔフレームの分離、抽出が完了したという報告を受け、ＦＣＳチェック回路５０２を制御して、ＭＡＣフレームに誤り検出のために付加されたＦＣＳのチェックを実施する（ステップＳ２０８）。
ＦＣＳはＭＡＣフレーム１つに対して、ＭＡＣフレームの最後尾に１つ付加されており、ＦＣＳで誤りが検出されなかった場合は抽出したすべてのＥｔｈｅｒｎｅｔフレームに誤りがないものと判断し、データ受信正常時の処理を行う（ステップＳ２０９）。

一方、ステップＳ２０８で誤りが検出された場合は、ＭＡＣフレームの整合性が保証されないため、分離したＥｔｈｅｒｎｅｔフレームにも誤りがある場合がある。この場合は、データ受信失敗時の処理を実施するステップＳ（Ｓ２１０）。具体的には誤り訂正の処理、あるいはデータの再送要求処理などである。

以上の処理を経て、１ビーコン周期の処理を完了し（ステップＳ２１１）、ステップＳ２０１に戻って次のビーコン周期での処理を行う。

＜Ｂ−２．効果＞
以上に説明したように、実施の形態２のデータ送受信装置によれば、ＭＡＣフレームを生成する際、ＭＡＣヘッダにＥｔｈｅｒｎｅｔフレーム等の入力データの連結数を設定した後でも、ＭＡＣフレーム内に利用可能な伝送帯域が残存している場合は、入力データの入力状況に応じて入力データを追加して連結することが可能であり、伝送帯域を効率的に利用することができるとともに、データの不必要な滞留を抑制する効果が得られる。

また、実施の形態２におけるＭＡＣフレームの構成方法では、ＭＡＣヘッダには追加連結に関するフラグを付加する必要がなく、また、連結されたＥｔｈｅｒｎｅｔフレーム（追加連結されたものを含む）の最後にも連結終端フラグを付加する必要がないので、Ｅｔｈｅｒｎｅｔフレームの追加連結が許可されている場合でもＥｔｈｅｒｎｅｔフレームの追加連結がない場合は、従来と同様のＭＡＣフレーム構成で済むという特徴があり、ＭＡＣフレーム構成が単純なもので済む。

また、ＭＡＣフレームの最後尾にはＦＣＳを有するので、誤りが検出された場合には、データ受信失敗時の処理などを実施することにより、入力データの確度を高めることができる。

＜Ｃ．変形例＞
以上説明した実施の形態１および２においては、本発明の適用例として高速ＰＬＣ端末に適用する場合について説明したが、本発明の適用はこれに限るものではなく、無線ＬＡＮ、あるいはＵＷＢ（Ultra Wideband）、あるいはＴＤＭＡ方式に関わらずほかの伝送方式を採用するものについても適用が可能である。

本発明に係るデータ送受信装置を適用した高速ＰＬＣネットワークシステムの構成を示す図である。 本発明に係るデータ送受信装置の構成を説明するブロック図である。 本発明に係るデータ送受信装置内のＰＬＣモデム回路の構成を示すブロック図である。 ＰＬＣモデム回路内のＰＬＣ送信制御回路の構成を示すブロック図である。 ＰＬＣモデム回路内のＰＬＣ受信制御回路の構成を示すブロック図である。 高速ＰＬＣを用いたデータ送受信装置にてデータ送受信を行う際の、ＰＬＣネットワーク１ビーコン周期の構成フォーマットを概略的に示す図である。 ＰＬＣネットワーク１ビーコン周期のスケジューリング情報（ＦＣＨ）の構成フォーマットを概略的に示す図である。 ＰＬＣネットワーク１ビーコン周期のデータ送受信期間（ＴＣＨ）の構成フォーマットを概略的に示す図である。 従来のＭＡＣフレームの構成を概略的に示す図である。 従来のＭＡＣフレームの具体的構成を説明する図である。 本発明に係る実施の形態１のＭＡＣフレームの構成を概略的に示す図である。 本発明に係る実施の形態１のＭＡＣフレームの具体的構成を説明する図である。 本発明に係る実施の形態１のＭＡＣフレームの構成動作（送信側）を説明するフローチャートである。 本発明に係る実施の形態１のＭＡＣフレームからのＥｔｈｅｒｎｅｔフレームの抽出動作（受信側）を説明するフローチャートである。 本発明に係る実施の形態２のＭＡＣフレームの構成を概略的に示す図である。 本発明に係る実施の形態２のＭＡＣフレームの構成動作（送信側）を説明するフローチャートである。 本発明に係る実施の形態２のＭＡＣフレームからのＥｔｈｅｒｎｅｔフレームの抽出動作（受信側）を説明するフローチャートである。

Claims (7)

1. 通信ネットワークを構成するデータ送受信装置であって、
   前記データ送受信装置は、
   宛先が同じ入力データを連結して、前記通信ネットワークで使用されるＭＡＣ（Media Access Control）フレームを生成する送信制御回路を備え、
   前記送信制御回路は、
   前記入力データを連結するＭＡＣフレーム生成回路と、
   前記入力データの連結数を決定するＭＡＣフレーム連結制御回路と、
   前記連結数の情報を含むように前記ＭＡＣフレームのＭＡＣヘッダを生成するＭＡＣヘッダ生成回路と、を備え、
   前記ＭＡＣフレーム連結制御回路は、
   前記連結数に基づいて前記入力データを連結した後、前記連結数を越えて前記入力データを追加連結することが予め許可されている場合に、前記ＭＡＣフレーム内に前記入力データを追加連結可能な空き領域の有無を検出し、追加連結可能な前記空き領域がある場合には、前記ＭＡＣフレーム生成回路を制御して前記入力データを追加連結する、データ送受信装置。
2. 前記ＭＡＣヘッダ生成回路は、
   前記ＭＡＣフレームに前記入力データを追加連結する場合には、追加連結された前記入力データの存在を示す追加連結フラグを含めるように前記ＭＡＣヘッダを生成するとともに、
   追加連結された前記入力データのうち、最後尾の入力データの後に、連結の終端を示す連結終端フラグを付加する制御を行う、請求項１記載のデータ送受信装置。
3. 前記ＭＡＣヘッダ生成回路は、
   前記ＭＡＣフレームに前記入力データを追加連結する場合には、前記入力データを追加連結するごとに、追加連結された前記入力データの存在を示す追加連結フラグを付加する制御を行う、請求項１記載のデータ送受信装置。
4. 前記送信制御回路は、
   前記ＭＡＣフレームの最後尾に誤り検出のためのＦＣＳ（Frame Check Sequence）を付加するＦＣＳ付加回路を有する、請求項２または請求項３記載のデータ送受信装
5. 前記データ送受信装置は、
   前記通信ネットワークを介して受信した前記ＭＡＣフレームから、前記入力データを分離する受信制御回路を備え、
   前記受信制御回路は、
   前記ＭＡＣヘッダに付加されている前記連結数の情報の抽出および前記追加連結フラグの有無を確認するＭＡＣヘッダ解析回路と、
   抽出した前記連結数に基づいて、前記ＭＡＣフレームから前記連結数分の前記入力データを抽出するＭＡＣフレーム分離回路と、を有し、
   前記ＭＡＣフレーム分離回路は、
   前記ＭＡＣヘッダに前記追加連結フラグが含まれる場合、前記連結数分の前記入力データを抽出した後、前記連結終端フラグを検出するまで、追加連結された前記入力データの抽出を繰り返す、請求項２記載のデータ送受信装置。
6. 前記データ送受信装置は、
   前記通信ネットワークを介して受信した前記ＭＡＣフレームから、前記入力データを分離する受信制御回路を備え、
   前記受信制御回路は、
   前記ＭＡＣヘッダに付加されている前記連結数の情報を抽出するＭＡＣヘッダ解析回路と、
   抽出した前記連結数に基づいて、前記ＭＡＣフレームから前記連結数分の前記入力データを抽出するＭＡＣフレーム分離回路と、を有し、
   前記ＭＡＣフレーム分離回路は、
   前記連結数分の前記入力データを抽出した後、前記連結終端フラグを検出した場合は、追加連結された前記入力データの抽出を、前記連結終端フラグが検出されなくなるまで繰り返す、請求項３記載のデータ送受信装置。
7. 前記受信制御回路は、
   前記ＭＡＣフレームの最後尾に誤り検出のため付加されたＦＣＳ（Frame Check Sequence）を検出するＦＣＳチェック回路を有する、請求項５または請求項６記載のデータ送受信装置。

Images