JP2010091449A - Probe card, and apparatus and method of inspecting semiconductor - Google Patents
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Abstract
Description
本発明は、半導体集積デバイスを検査するためのプローブカード、それを用いた半導体
検査装置、半導体検査方法に関する。
The present invention relates to a probe card for inspecting a semiconductor integrated device, a semiconductor inspection apparatus using the probe card, and a semiconductor inspection method.
従来、半導体集積デバイスの製造工程においては、複数個の半導体集積デバイスが半導
体ウエハあるいはフィルム基板(以下、これらを基板ともいう。)等に並設された状態で
、その電気的特性の検査(例えば、回路が正しく動作するか否かや、端子間が正しく導通
しているか否かなどを調べる機能検査や、抵抗値や容量値などを測定する特性検査)が行
われている。また、半導体集積デバイスのそれぞれは、所定間隔で配列された入力端子あ
るいは出力端子を備えていることが多い。
そして、このような半導体集積デバイスの検査を行う場合、基板上等に並設された複数
の半導体集積デバイスのうち、測定対象とする半導体集積デバイスの端子にプローブピン
を接触させ、プローブピンを介してテストパターンの印加あるいは出力信号の検出等を行
っている。さらに、基板上の複数の半導体集積デバイスに対して、このような検査が順次
行われるものである。
Conventionally, in a manufacturing process of a semiconductor integrated device, a plurality of semiconductor integrated devices are arranged in parallel on a semiconductor wafer or a film substrate (hereinafter also referred to as a substrate), etc. In addition, a function test to check whether the circuit operates correctly, whether or not the terminals are correctly conducted, and a characteristic test to measure a resistance value, a capacitance value, and the like) are performed. Each of the semiconductor integrated devices often includes input terminals or output terminals arranged at a predetermined interval.
When testing such a semiconductor integrated device, a probe pin is brought into contact with a terminal of the semiconductor integrated device to be measured among a plurality of semiconductor integrated devices arranged side by side on the substrate etc. The test pattern is applied or the output signal is detected. Further, such inspection is sequentially performed on a plurality of semiconductor integrated devices on the substrate.
ここで、近年の半導体集積デバイスでは、高密度集積化の飛躍的な進歩に伴い、入出力
端子の狭ピッチ化が顕著になっている。特に、高画素化、大画面化の進展が著しい液晶デ
ィスプレイ(LCD:Liquid Crystal Display)などに使用され
るドライバ回路においては、その傾向が顕著である。そして、半導体集積デバイスの端子
が狭ピッチ化していることに伴い、プローブピンの配列間隔も狭小化させる必要があるが
、プローブピンの配列間隔を半導体集積デバイスの端子配列に合わせて狭小化することが
困難となりつつある。
Here, in recent semiconductor integrated devices, with the rapid progress of high density integration, narrowing of the pitch of input / output terminals has become remarkable. In particular, the tendency is remarkable in a driver circuit used for a liquid crystal display (LCD: Liquid Crystal Display) and the like, which are remarkably progressing in the increase in pixels and the screen. As the terminals of the semiconductor integrated device are narrowed, it is necessary to reduce the arrangement interval of the probe pins. However, the arrangement interval of the probe pins should be reduced in accordance with the terminal arrangement of the semiconductor integrated device. Is becoming difficult.
このような状況の下、半導体集積デバイス上に配列された端子に対し、プローブピンが
1つおきに接触する配列構造とし、偶数番目の端子にプローブピンを接触させて1度目の
検査を行った後、奇数番目の端子にプローブピンを接触させて2度目の検査を行うことで
、半導体集積デバイスの検査を行うという手法が取られている。このような手法が取られ
る場合、偶数番目の端子にプローブピンを接触させるためのプローブカードと、奇数番目
の端子にプローブピンを接触させるためのプローブカードとは、それぞれ別個のものが専
用に用意される。
なお、特許文献1には、半導体集積回路の生産性を向上し、生産コストを抑制すること
を目的としたプロービング試験方法が記載されている。特許文献1に記載された技術にお
いては、半導体集積デバイス1つに対する検査を行うためのプローブピン群を、複数の半
導体集積デバイス分用意し、半導体ウエハ上に並設された複数の半導体集積デバイスに対
して、同時に個別の検査を行うこととしている。
しかしながら、偶数番目の端子にプローブピンを接触させるためのプローブカードと、
奇数番目の端子にプローブピンを接触させるためのプローブカードとを用いる上述の検査
手法の場合、2種類のプローブカードを付け替えて2回の検査を行うため、検査の工数が
増大し、検査時間も増加することとなる。
また、特許文献1に記載された技術においては、複数の半導体集積デバイス分のプロー
ブピンを用意し、同時に複数の半導体集積デバイスを検査することから、検査時間を短縮
することが可能であるが、プローブピンの配列間隔を狭小化することが限界となりつつあ
ることに対しては、それを解決する手段となるものではなかった。
このように、半導体集積デバイスにおける入出力端子の狭ピッチ化が顕著となっている
状況下、従来の技術においては、半導体集積デバイスの検査を効率的に行うことが困難で
あった。
本発明の課題は、半導体集積デバイスの検査を効率的に行うことである。
However, a probe card for contacting probe pins to even-numbered terminals,
In the case of the above-described inspection method using the probe card for bringing the probe pin into contact with the odd-numbered terminals, since two inspections are performed by replacing two kinds of probe cards, the inspection man-hours increase and the inspection time also increases. Will increase.
In the technique described in
As described above, under the circumstance where the pitch of the input / output terminals in the semiconductor integrated device is becoming narrower, it is difficult to efficiently inspect the semiconductor integrated device in the conventional technique.
An object of the present invention is to efficiently inspect a semiconductor integrated device.
上記技術的課題を解決するため、第1の発明は、所定の列を成すように並べられた複数
の端子(例えば、図1(b)の出力端子1b)を有する半導体集積デバイスの電気的特性
を検査するためのプローブカードであって、基板に並設された複数の前記半導体集積デバ
イス(例えば、図1(a)及び(b)のICデバイス1)それぞれに対応して設置され、
各半導体集積デバイスが有する前記複数の端子のうち、所定数おきの端子に接触する複数
のプローブピン群(例えば、図2(a)及び(b)の各プローブピンPOUT1、POUT2)
を有し、前記プローブピン群それぞれは、前記半導体集積デバイス上における前記列内の
互いに異なる配列位置の端子に接触することを特徴としている。
第1の発明によれば、検査対象物である半導体集積デバイスの全部に対して、プローブ
カードの付け替えを要することなく機能検査を行うことが可能なプローブカードの構成と
できるため、検査工数及び検査時間の増大を招くことなく、高効率に半導体検査を行うこ
とが可能となる。即ち、本発明によれば、半導体集積デバイスの検査を効率的に行うこと
が可能となる。
In order to solve the above technical problem, the first invention provides electrical characteristics of a semiconductor integrated device having a plurality of terminals (for example, the
A plurality of probe pin groups (for example, each of the
Each of the probe pin groups is in contact with terminals at different arrangement positions in the row on the semiconductor integrated device.
According to the first invention, since it is possible to configure the probe card capable of performing the functional inspection on the entire semiconductor integrated device as the inspection object without requiring the replacement of the probe card, the inspection man-hours and the inspection can be performed. Semiconductor inspection can be performed with high efficiency without increasing the time. That is, according to the present invention, it is possible to efficiently inspect a semiconductor integrated device.
第2の発明は、第1の発明のプローブカードにおいて、前記複数のプローブピン群は、
前記基板に並設された複数の前記半導体集積デバイスのうちの第1の半導体集積デバイス
(例えば、図1(b)のICデバイス1(1,1))に対応して設置され、前記複数の端
子のうち、1つおきの端子に接触する第1のプローブピン群(例えば、図2(a)及び(
b)のプローブピンPOUT1)と、前記複数の前記半導体集積デバイスのうちの第2の前
記半導体集積デバイス(例えば、図1(b)のICデバイス1(1,2))に対応して設
置され、前記複数の端子のうち、1つおきの端子に接触する第2のプローブピン群(例え
ば、図2(a)及び(b)のプローブピンPOUT2)と、を有し、前記第1のプローブピ
ン群は、前記第1の半導体集積デバイスにおいて前記列内の奇数番目の配列位置の端子に
接触し、前記第2のプローブピン群は、前記第2の半導体集積デバイスにおいて前記列内
の偶数番目の配列位置の端子に接触する、ことを特徴としている。
第3の発明は、第2の発明のプローブカードにおいて、前記第1のプローブピン群と接
触する前記第1の半導体集積デバイスと、前記第2のプローブピン群と接触する前記第2
の半導体集積デバイスは、平面視で隣接していることを特徴としている。
The second invention is the probe card of the first invention, wherein the plurality of probe pin groups are:
Among the plurality of semiconductor integrated devices arranged side by side on the substrate, the first semiconductor integrated device (for example, IC device 1 (1, 1) in FIG. 1B) is installed corresponding to the plurality of semiconductor integrated devices. Of the terminals, a first group of probe pins that contact every other terminal (for example, FIG.
b) corresponding to the probe pin P OUT 1) and the second semiconductor integrated device (for example, the IC device 1 (1, 2) in FIG. 1B) among the plurality of semiconductor integrated devices. A second probe pin group (for example, the
According to a third invention, in the probe card of the second invention, the first semiconductor integrated device that comes into contact with the first probe pin group, and the second that comes into contact with the second probe pin group.
These semiconductor integrated devices are characterized by being adjacent in a plan view.
第4の発明は、所定の列を成すように並べられた複数の端子を有する半導体集積デバイ
スの電気的特性を検査するための半導体検査装置であって、基板に並設された複数の前記
半導体集積デバイスそれぞれに対応して設置され、各半導体集積デバイスが有する前記複
数の端子のうち、所定数おきの端子に接触する複数のプローブピン群を有し、前記プロー
ブピン群それぞれは、前記半導体集積デバイス上における前記列内の互いに異なる配列位
置の端子に接触するプローブカード(例えば、図2(a)及び(b)のプローブカード1
0)と、前記プローブカードと前記基板とを相対移動させて、前記プローブカードを複数
の前記半導体集積デバイスに同時に接触させる制御手段(例えば、図3の制御部14、2
1)と、前記プローブピン群を介して複数の前記半導体集積デバイスの検査結果を取得す
るテストユニットと(例えば、図3のテストユニット13)、を備えることを特徴として
いる。
A fourth invention is a semiconductor inspection apparatus for inspecting electrical characteristics of a semiconductor integrated device having a plurality of terminals arranged so as to form a predetermined row, and the plurality of semiconductors arranged in parallel on a substrate A plurality of probe pin groups that are installed corresponding to each integrated device and are in contact with a predetermined number of terminals among the plurality of terminals included in each semiconductor integrated device, and each of the probe pin groups includes the semiconductor integrated device A probe card (for example, the
0) and the probe card and the substrate are moved relative to each other to simultaneously contact the probe card with a plurality of the semiconductor integrated devices (for example, the
1) and a test unit (for example, the
第4の発明によれば、検査対象物である半導体集積デバイスの全部に対して、半導体集
積デバイスとプローブカードとを相対移動させることにより、プローブカードの付け替え
を要することなく機能検査を行うことができるため、検査工数及び検査時間の増大を招く
ことなく、高効率に半導体検査を行うことができる。即ち、本発明によれば、半導体集積
デバイスの検査を効率的に行うことが可能となる。
According to the fourth aspect of the present invention, the function inspection can be performed without requiring replacement of the probe card by moving the semiconductor integrated device and the probe card relative to all of the semiconductor integrated devices as inspection objects. Therefore, the semiconductor inspection can be performed with high efficiency without increasing the inspection man-hours and the inspection time. That is, according to the present invention, it is possible to efficiently inspect a semiconductor integrated device.
第5の発明は、第4の発明の半導体検査装置において、前記テストユニットは、前記プ
ローブカードにおける一部のプローブピン群を使用して、一つの前記半導体集積デバイス
の前記検査結果を取得可能であることを特徴としている。
第5の発明によれば、並設された半導体集積デバイスの端部位置にある半導体集積デバ
イスを検査する場合でも、プローブカードの付け替えを要することなく機能検査を行うこ
とができるため、検査工数及び検査時間の増大を招くことなく、高効率に半導体検査を行
うことができる。即ち、本発明によれば、半導体集積デバイスの検査を効率的に行うこと
が可能となる。
According to a fifth aspect of the invention, in the semiconductor inspection apparatus of the fourth aspect, the test unit can acquire the inspection result of one of the semiconductor integrated devices using a part of the probe pin group in the probe card. It is characterized by being.
According to the fifth invention, even when inspecting the semiconductor integrated device at the end position of the semiconductor integrated devices arranged side by side, the function inspection can be performed without requiring replacement of the probe card. Semiconductor inspection can be performed with high efficiency without increasing the inspection time. That is, according to the present invention, it is possible to efficiently inspect a semiconductor integrated device.
第6の発明は、第4又は第5の発明の半導体検査装置において、前記テストユニットに
よって取得された同一の前記半導体集積デバイスに関する前記検査結果を統合し、統合し
た前記検査結果に基づいて、各半導体集積デバイスの良否を判定する判定手段(例えば、
図3のデータサーバ16)を備えることを特徴としている。第6の発明によれば、各半導
体集積デバイスの機能検査結果を容易に把握することが可能となる。
According to a sixth invention, in the semiconductor inspection apparatus of the fourth or fifth invention, the inspection results relating to the same semiconductor integrated device acquired by the test unit are integrated, and based on the integrated inspection results, Determination means for determining the quality of a semiconductor integrated device (for example,
The data server 16) of FIG. 3 is provided. According to the sixth invention, it is possible to easily grasp the function test result of each semiconductor integrated device.
第7の発明は、所定の列を成すように並べられた複数の端子を有する半導体集積デバイ
スの電気的特性を検査するための半導体検査方法であって、基板に並設された複数の前記
半導体集積デバイスそれぞれに対応させて、各半導体集積デバイスが有する前記複数の端
子のうち、所定数おきの端子に接触する複数のプローブピン群を設置し、前記プローブピ
ン群それぞれを、前記半導体集積デバイス上における前記列内の互いに異なる配列位置の
端子に接触させることを特徴としている。
第7の発明によれば、検査対象物である半導体集積デバイスの全部に対して、プローブ
カードの付け替えを要することなく機能検査を行うことができるため、検査工数及び検査
時間の増大を招くことなく、高効率に半導体検査を行うことが可能となる。即ち、本発明
によれば、半導体集積デバイスの検査を効率的に行うことが可能となる。
A seventh invention is a semiconductor inspection method for inspecting electrical characteristics of a semiconductor integrated device having a plurality of terminals arranged in a predetermined row, wherein the plurality of semiconductors are arranged in parallel on a substrate. Corresponding to each of the integrated devices, a plurality of probe pin groups that contact a predetermined number of terminals among the plurality of terminals of each semiconductor integrated device are installed, and each of the probe pin groups is placed on the semiconductor integrated device. In the above-described arrangement, terminals at different arrangement positions in the row are brought into contact with each other.
According to the seventh aspect, since the functional inspection can be performed on the entire semiconductor integrated device as the inspection object without requiring the replacement of the probe card, the inspection man-hour and the inspection time are not increased. It becomes possible to perform semiconductor inspection with high efficiency. That is, according to the present invention, it is possible to efficiently inspect a semiconductor integrated device.
以下、図を参照して本発明に係るプローブカード、それを用いた半導体検査装置、半導
体検査方法の実施形態を説明する。
[構成]
まず、構成を説明する。
図1は、本発明の実施形態に係る検査対象物の概略構成を示す平面図と、その拡大平面
図である。ここでは、検査対象物(DUT:Device Under Test)とし
て、図1(a)に示すように、複数個のICデバイス1(1,1)、1(1,2)…1(
m,n)が所定の間隔で並設された、いわゆるダイシング前の半導体ウエハ50を例に示
す。
なお、各ICデバイス1を示す符号について、1に続く括弧内の整数の組み合わせは、
半導体ウエハ50におけるICデバイス1の形成位置(即ち、座標)を示す。例えば、I
Cデバイス1(1,1)の右側にICデバイス1(1,2)が隣接して設けられており、
このICデバイス1(1,2)の右側にICデバイス1(1,3)が隣接して設けられて
いる。
Hereinafter, embodiments of a probe card, a semiconductor inspection apparatus, and a semiconductor inspection method using the same according to the present invention will be described with reference to the drawings.
[Constitution]
First, the configuration will be described.
FIG. 1 is a plan view showing a schematic configuration of an inspection object according to an embodiment of the present invention and an enlarged plan view thereof. Here, as an inspection object (DUT: Device Under Test), as shown in FIG. 1A, a plurality of IC devices 1 (1, 1), 1 (1, 2),... 1 (
A
In addition, about the code | symbol which shows each
The formation position (that is, coordinates) of the
IC device 1 (1, 2) is provided adjacent to the right side of C device 1 (1, 1),
The IC device 1 (1, 3) is provided adjacent to the right side of the IC device 1 (1, 2).
また、図1(b)に示すように、ICデバイス1のそれぞれは、複数個の入出力端子を
有し、具体的には、ICデバイス1における長手方向(図1(b)における上下方向)に
配列された複数個の入力端子(パッド)1a、及び、出力端子1bを有している。このI
Cデバイス1は、例えばLCD用のドライバ素子である。半導体ウエハ50においては、
このようなICデバイス1が、平面視で各入出力端子の配列方向とは垂直な方向(以下、
左右方向ともいう。)と水平な方向(以下、上下方向ともいう。)にそれぞれ所定の間隔
で複数個並設されている。
Further, as shown in FIG. 1B, each of the
The
Such an
Also referred to as the left-right direction. ) And a horizontal direction (hereinafter also referred to as a vertical direction), a plurality of them are arranged in parallel at predetermined intervals.
(プローブカードの構成)
図2(a)及び(b)は、本発明の実施形態に係るプローブカード10の概略構成を示
す平面図と断面図である。プローブカード10は、上述した半導体ウエハにおけるICデ
バイス1のうち、隣接する2つのICデバイス1を対象として機能検査を行うものである
(なお、以下の説明において、各ICデバイス1の出力端子1bには、上から順に、0,
1,2,3…の通し番号が付されているものとする。)。
具体的には、プローブカード10は、ICデバイス1(1,1)の入力端子1a全てに
接触する入力端子用プローブピンPIN1と、ICデバイス1(1,2)の入力端子1a全
てに接触する入力端子用プローブピンPIN2と、ICデバイス1(1,1)における偶数
番目の出力端子1bに接触する出力端子用プローブピンPOUT1と、ICデバイス1(1
,2)における奇数番目の出力端子1bに接触する出力端子用プローブピンPOUT2とを
備えている。
(Configuration of probe card)
2A and 2B are a plan view and a cross-sectional view showing a schematic configuration of the
It is assumed that
Specifically, the
, 2) is provided with an output terminal
このようなプローブカード10を用いれば、機能検査(即ち、電気的特性の検査)に際
して、隣り合うICデバイス1(1,1)、1(1,2)双方の各入力端子1aには、入
力端子用プローブピンPIN1、PIN2がそれぞれ接触され、ICデバイス1(1,1)の
出力端子1bにおける偶数番目のものには出力端子偶数用プローブピンPOUT1、ICデ
バイス1(1,2)の各出力端子1bの奇数番目のものには各出力端子奇数用プローブピ
ンPOUT2がそれぞれ接触された状態となる。
そして、各入力端子用プローブピンPIN1、PIN2に対してテスト信号を送出して、I
Cデバイス1(1,1)の出力端子偶数用プローブピンPOUT1から出力される偶数ピン
テストデータ、ICデバイス1(1,2)の出力端子奇数用プローブピンPOUT2から出
力される奇数ピンテストデータを同時に取得する。
When such a
Then, a test signal is sent to each of the input terminal probe pins
Even pin test data output from
また、上記工程に続き、検査対象ICデバイス1を例えば図1の左側に移送し、ICデ
バイス1(1,2)と、その右隣に位置するICデバイス1(1,3)に対して、同様の
検査を行うと、ICデバイス1(1,2)における全ての出力端子1bについて、機能検
査の結果を取得することができる。即ち、上記工程を順次繰り返すことにより、ICデバ
イス1の機能を効率的に判定することができる。
従って、このプローブカード10は、出力端子1bの偶数番目及び奇数番目の検査にお
いてプローブカードの付け替えを要しないことから、検査工数及び検査時間の削減に寄与
でき、機能検査を高効率に行うことを可能とする。なお、左右に並設されたICデバイス
1の検査を行う場合、各出力端子偶数用プローブピンPOUT1と各出力端子奇数用プロー
ブピンPOUT2との配置については、上述の説明と反対の構成にしても構わない。
Further, following the above process, the inspection
Accordingly, since the
(半導体検査装置の構成)
図3は、上述したプローブカード10を用いた半導体検査装置の概略構成を示したブロ
ック図である。この半導体検査装置は、半導体ウエハを不図示のテーブル上に載置して支
持固定することが可能なウエハプローバ11と、データ格納部15を内蔵すると共に、テ
ストユニット13の動作制御を行う制御部14を備えたICテスタ12と、制御部14及
びそのデータ格納部15に対してネットワークNWを介して接続されたデータサーバ16
と、を備えて構成される。
(Configuration of semiconductor inspection equipment)
FIG. 3 is a block diagram showing a schematic configuration of a semiconductor inspection apparatus using the
And comprising.
このうち、ウエハプローバ11にはプローブカード10が固定され、プローブカード1
0に対して不図示のテーブルが水平方向及び垂直方向に移動するようになっている。この
ようなプローブカード10に対するテーブルの位置制御は、ウエハプローバ10が備える
制御部21が行う。即ち、制御部21は、プローブカード10に対するテーブル(換言す
れば、テーブルに支持固定された半導体ウエハ)の位置制御として、隣接するICデバイ
ス1における各入力端子1aに対し、プローブカード10における各入力端子用プローブ
ピンPIN1、PIN2を接触させ、隣接するICデバイス1における各出力端子1bに対し
、プローブカード10における各出力端子用プローブピンPOUT1、POUT2を接触させる
機能を有する。
Among these, the
A table (not shown) moves in the horizontal direction and the vertical direction with respect to zero. Control of the position of the table with respect to the
一例を挙げると、制御部21は、ICデバイス1(1,1)における各出力端子1bの
偶数番目のものに対し、プローブカード10における各出力端子偶数用プローブピンPOU
T1を接触させ、ICデバイス1(1,2)における各出力端子1bの奇数番目のものに
対し、プローブカード10における各出力端子奇数用プローブピンPOUT2を接触させる
ことができる。
制御部14は、こうした接触状態でテストユニット13を動作制御して、偶数ピンテス
トデータ、奇数ピンテストデータとして各出力端子1bの全体に及ぶ機能検査結果を取得
する処理(以下、「ピンデータ取得処理」という。)を行う。即ち、テストユニット13
は、プローブカード10における各入力端子用プローブピンPIN1、PIN2へテスト信号
を送出して、各出力端子偶数用プローブピンPOUT1を介して出力される偶数ピンテスト
データと、各出力端子奇数用プローブピンPOUT2を介して出力される奇数ピンテストデ
ータとを取得する。
For example, the
The output terminal odd
The
Sends test signals to the probe pins
また、制御部21は、プローブカード10に対するテーブルの位置制御として、入出力
端子の配列方向とは垂直な方向(即ち、左右方向)又は水平な方向(即ち、上下方向)へ
、各ICデバイス1の並設ピッチ分、テーブルを移動させる移動制御機能も有する。
制御部14は、このような位置制御を行う制御部21と協働して、検査対象とするIC
デバイス1を隣のICデバイス1に移行させながら、ピンデータ取得処理を反復すること
ができる(以下、ピンデータ取得処理を反復する処理のことを「ピンデータ取得反復処理
」という。)。そして、ピンデータ取得反復処理により、制御部14は、各ICデバイス
1における各入力端子1a及び各出力端子1bの全部について、偶数ピンテストデータと
奇数ピンテストデータをそれぞれ取得することができる。
The
The
The pin data acquisition process can be repeated while shifting the
なお、図3に示す半導体検査装置において、ピンデータ取得反復処理を行う際は、例え
ば、制御部14が、半導体ウエハに形成された複数のICデバイス1の中から検査対象と
なるICデバイス1を指定する(例えば、検査対象とするICデバイス1の座標位置を指
定する。)。そして、制御部21の移動制御機能により、プローブカード10のプローブ
ピンPIN1、PIN2、POUT1、POUT2を、指定された座標位置に位置合わせする。つま
り、実際の位置合わせは、制御部14ではなく、制御部21が行う。
In the semiconductor inspection apparatus shown in FIG. 3, when performing pin data acquisition repetitive processing, for example, the
あるいは、図3に示す半導体検査装置において、上記の座標位置の指定と、実際の位置
合わせの両方とも、制御部21が行ってもよい。その場合は、制御部14は座標位置を指
定するのではなく、座標位置の指定を行わせるような信号(例えば、今まで検査していた
ICデバイス1について、そのピンテストデータの取得が完了したことを意味するような
信号)を制御部21に送れば良い。このような信号を受けて、制御部21は次の座標位置
を指定し、指定した座標位置にプローブカード10のプローブピンPIN1、PIN2、POU
T1、POUT2を位置合わせする。
このように、上記の制御部14、21によれば、機能検査に要する各入力端子1aに入
力端子用プローブピンPIN1、PIN2を接触させると共に、ICデバイス1(1,1)の
各出力端子1bの偶数番目のものに各出力端子偶数用プローブピンPOUT1を接触させ、
ICデバイス1(1,2)の各出力端子1bの奇数番目のものに各出力端子奇数用プロー
ブピンPOUT2を接触させることができる。
Alternatively, in the semiconductor inspection apparatus shown in FIG. 3, the
Align T1 , POUT2 .
As described above, according to the
Each odd-numbered
また、テストユニット13への動作制御でICデバイス1(1,1)の各出力端子1b
の偶数番目のものにおける偶数ピンテストデータ、ICデバイス1(1,2)の各出力端
子1bの奇数番目のものにおける奇数ピンテストデータを同時に取得して、各出力端子1
bの全体に及ぶ機能検査結果を得た後、移動制御機能によりICデバイス1を1つづらし
た隣の組へ移行しつつ、ピンデータ取得処理を反復することにより、各ICデバイス1の
機能特性の良、不良を判定するデータ処理判定を行い、効率良く機能検査を行うことがで
きる。
In addition, each
The even-numbered pin test data in the even-numbered ones and the odd-numbered pin test data in the odd-numbered ones of the
After obtaining the function test result over the whole of b, by moving the
ここで、検査対象となる2つのICデバイス1の一方が、終端部に位置されるものとな
る場合がある。即ち、半導体ウエハ上に並設されたICデバイス1の両端については、上
述したプローブカード10を用いた機能検査を行う場合、例えば各ICデバイス1が左右
方向の並びであり、各出力端子偶数用プローブピンPOUT1が左側、各出力端子奇数用プ
ローブピンPOUT2が右側に配置される場合、左終端部のICデバイス1からは偶数ピン
テストデータのみが得られ、反対方向の右終端部のICデバイス1からは奇数ピンテスト
データのみが得られることになる。
Here, one of the two
こうした場合、制御部21は、各入出力端子の配列方向と垂直な方向へ、半導体ウエハ
を載置したテーブルを各ICデバイス1の配列ピッチ分移動させて、各入力端子用プロー
ブピンPIN1、PIN2と各出力端子偶数用プローブピンPOUT1及び各出力端子奇数用プ
ローブピンPOUT2とにおける接触されていない方(未検査側)を接触させる。そして、
終端部のものから単独で偶数ピンテストデータ又は奇数ピンテストデータを取得する移動
制御を行えば良い。
このような移動制御を行うと、上述した例では、左終端部のICデバイス1においては
、プローブカード10の左側半分に位置される各入力端子用プローブピンPIN1と各出力
端子偶数用プローブピンPOUT1とが外方へ突出した空き(未使用)状態となり、右側半
分に位置される各入力端子用プローブピンPIN2と各出力端子奇数用プローブピンPOUT
2とが検査に供され、単独で奇数ピンテストデータが得られる。
In such a case, the
Movement control for acquiring even-numbered pin test data or odd-numbered pin test data alone from the terminal portion may be performed.
When such movement control is performed, in the above-described example, in the
2 are used for inspection, and odd-numbered pin test data is obtained independently.
また、右終端部のICデバイス1においては、プローブカード10の右側半分に位置さ
れる各入力端子用プローブピンPIN2と各出力端子奇数用プローブピンPOUT2とが外方
へ突出した空き(未使用)状態となり、左側半分に位置される各入力端子用プローブピン
PIN1と各出力端子偶数用プローブピンPOUT1とが検査に供され、単独で偶数ピンテス
トデータが得られる。即ち、半導体ウエハにおける各ICデバイス1が終端部に位置され
るものを対象にしても、偶数ピンテストデータ、奇数ピンテストデータの何れか一方のみ
ならず、取得されていない残りの他方についても的確に取得することができる。
Further, in the
データサーバ16には、ピンデータ取得反復処理後に得られる制御部14のデータ格納
部15に格納された偶数ピンテストデータ、奇数ピンテストデータがネットワークNWを
介して伝送される。データサーバ16では、同一のICデバイス1に関する偶数ピンテス
トデータ、及び、奇数ピンテストデータを統合(即ち、マージ)して、機能特性の良、不
良を判定するデータ処理判定により半導体検査を行う。即ち、データサーバ16は、伝送
された隣り合うICデバイス1の偶数ピンテストデータ、奇数ピンテストデータについて
、各ICデバイス1を識別して偶数ピンテストデータ、奇数ピンテストデータを統合して
機能特性のデータ処理判定を行うため、半導体検査を簡素な構成により高効率で精度良く
行うことができる。従って、係る簡素な構成で半導体検査を高効率で具現し得る半導体検
査装置を提供できる。
Even number test data and odd number pin test data stored in the
また、データサーバ16の判定結果により、ICデバイスの機能検査結果を容易に把握
することができる。
なお、ここでは、プローブカード10がウエハプローバ11に固定されている場合につ
いて説明したが、本発明はこれに限られることはない。例えば、プローブカード10は、
不図示のアームに固定されていても良い。また、このアームは、制御部21の移動制御機
能により、テーブルに対して水平方向及び垂直方向に移動可能であっても良い。このよう
な構成であれば、制御部21の移動制御機能によりアームを動かすことで、プローブカー
ド10のプローブピンPIN1、PIN2、POUT1、POUT2を検査対象とするICデバイス
1に位置合わせすることができ、これらを端子1a、1bに接触させることができる。
Further, the function test result of the IC device can be easily grasped from the determination result of the
Although the case where the
It may be fixed to an arm (not shown). Further, this arm may be movable in the horizontal direction and the vertical direction with respect to the table by the movement control function of the
[動作]
次に動作を説明する。
図4は、この半導体検査装置による半導体検査の様子を簡易に説明するために示した検
査対象物(半導体ウエハ)の模式図である。
ここでの半導体ウエハは、複数のICデバイス1(1,1)、1(1,2)、1(1,
3)、1(1,4)、‥、1(m,n)が並設された場合(図4中では、ICデバイス1
(1,1)〜1(1,4)のみを示す)を示している。
[Operation]
Next, the operation will be described.
FIG. 4 is a schematic diagram of an inspection object (semiconductor wafer) shown in order to briefly explain the state of semiconductor inspection by this semiconductor inspection apparatus.
The semiconductor wafer here includes a plurality of IC devices 1 (1, 1), 1 (1, 2), 1 (1,
3) When 1 (1, 4),..., 1 (m, n) are juxtaposed (in FIG. 4,
(1, 1) to 1 (1, 4) only are shown).
プローブカード10を用いた半導体検査では、まず隣り合うICデバイス1(1,1)
、1(1,2)を対象とするテスト1として、各入力端子1aに対し、プローブカード1
0における各入力端子用プローブピンPIN1、PIN2を接触させる。また、隣り合う一方
のICデバイス1(1,1)における各出力端子1bの配列方向で偶数番目のものに対し
、プローブカード10における各出力端子偶数用プローブピンPOUT1を接触させると共
に、隣り合う他方のICデバイス1(1,2)における各出力端子1bの配列方向で奇数
番目のものに対し、プローブカード10における各出力端子奇数用プローブピンPOUT2
を接触させ、各入力端子1a及び各出力端子1bの全体に及ぶ機能検査を行って偶数ピン
テストデータ、奇数ピンテストデータにより導通検査結果を取得するピンデータ取得処理
を行う。テスト1では、ICデバイス1(1,1)からは偶数ピンテストデータが得られ
、ICデバイス1(1,2)からは奇数ピンテストデータが得られる。
In the semiconductor inspection using the
1 (1, 2) as a
The input terminal probe pins
And a pin data acquisition process for acquiring a continuity test result by using even-numbered pin test data and odd-numbered pin test data by performing a function test over the
次に、例えば、制御部14による座標指定と、制御部21による移動制御機能とにより
、検査対象を別の組の隣り合うICデバイス1(1,2)、1(1,3)へ移行し、それ
らを対象とするテスト2として、同様なピンデータ取得処理を行う。テスト2では、IC
デバイス1(1,2)からは偶数ピンテストデータが得られ、ICデバイス1(1,3)
からは奇数ピンテストデータが得られる。即ち、ICデバイス1(1,2)については、
テスト1で奇数ピンテストデータが得られた後、テスト2で偶数ピンテストデータが得ら
れることになる。
Next, for example, the inspection target is shifted to another set of adjacent IC devices 1 (1, 2), 1 (1, 3) by the coordinate designation by the
Even pin test data is obtained from device 1 (1, 2), and IC device 1 (1, 3).
Provides odd-numbered pin test data. That is, for IC device 1 (1, 2),
After odd-numbered pin test data is obtained in
さらに、検査対象を別の組の隣り合うICデバイス1(1,3)、1(1,4)へ移行
し、それらを対象とするテスト3として、同様なピンデータ取得処理を行う。テスト3で
は、ICデバイス1(1,3)からは偶数ピンテストデータが得られ、ICデバイス1(
1,4)からは奇数ピンテストデータが得られる。即ち、ICデバイス1(1,3)につ
いては、テスト2で奇数ピンテストデータが得られた後、テスト3で偶数ピンテストデー
タが得られることになる。係る手順を1(1,1)、1(1,n)に至るテストnまで順
次繰り返すピンデータ取得反復処理を行い、各ICデバイス1における各入力端子1a及
び各出力端子1bの全部についての偶数ピンテストデータ、奇数ピンテストデータを取得
する。
Further, the inspection object is transferred to another set of adjacent IC devices 1 (1, 3), 1 (1, 4), and a similar pin data acquisition process is performed as a test 3 targeting them. In test 3, even pin test data is obtained from IC device 1 (1, 3), and IC device 1 (
1, 4) provides odd pin test data. That is, for the IC device 1 (1, 3), after odd-numbered pin test data is obtained in
なお、ここでICデバイス1(1,1)とICデバイス1(1,n)とが終端部であれ
ば、ICデバイス1(1,1)についてはテスト1で偶数ピンテストデータのみが得られ
ることになるため、そのテスト1に先立ってプローブカード10の右側半分で単独に奇数
ピンテストデータを得ておけば良く、ICデバイス1(1,n)についても同様にテスト
nで奇数ピンテストデータのみが得られることになるため、そのテストnの後にプローブ
カード10の左側半分で単独に偶数ピンテストデータを得るようにすれば良い。
Here, if the IC device 1 (1, 1) and the IC device 1 (1, n) are terminations, only even pin test data can be obtained in the
また、左右方向の並びについて、ICデバイスの機能検査が終了した後は、例えば、図
1に示した上下方向へ、半導体ウエハを載置したテーブルを各ICデバイス1の配列ピッ
チ分移動させる。そして、上記と同様の方法により、テーブルを左右方向に相対移動させ
て、ICデバイス1(2,1)〜1(2,n)について、ピンデータ取得反復処理を行え
ば良い。このような方法により、半導体ウエハに並設された全てのICデバイス1(1,
1)〜1(m,n)について、偶数ピンテストデータと奇数ピンテストデータを取得する
ことができる。
In addition, after the functional inspection of the IC devices is finished with respect to the arrangement in the horizontal direction, for example, the table on which the semiconductor wafer is placed is moved by the arrangement pitch of each
Even-numbered pin test data and odd-numbered pin test data can be acquired for 1) to 1 (m, n).
(ICテスタの動作)
図5は、半導体検査装置に備えられるICテスタ12側の動作処理を示すフローチャー
トである。
ICテスタ12側の動作処理上では、テスト開始(ステップS1)の処理により上述し
たピンデータ取得処理、ピンデータ取得反復処理が行われ、この後に全てのICデバイス
(以下、チップともいう)が終了したか否かの判定(ステップS2)が行われる。
この結果、全チップが終了していなければ、次チップへ移動(ステップS3)してから
テスト開始(ステップS1)の処理の前にリターンしてテスト(ピンデータ取得処理、ピ
ンデータ取得反復処理)を繰り返すようにする。
一方、全チップが終了していれば、ウエハデータ送信(ステップS4)の処理を行って
ICデバイス1(1,1)〜1(1,n)の全てについての偶数ピンテストデータ、奇数
ピンテストデータをネットワークNWを介してデータサーバ16へ伝送する。
(Operation of IC tester)
FIG. 5 is a flowchart showing an operation process on the
In the operation processing on the
As a result, if all the chips have not been completed, the process moves to the next chip (step S3) and returns to the test before the test start (step S1) to perform the test (pin data acquisition process, pin data acquisition iterative process). To repeat.
On the other hand, if all the chips have been completed, the processing of wafer data transmission (step S4) is performed and the even pin test data and the odd pin test for all of the IC devices 1 (1,1) to 1 (1, n). Data is transmitted to the
(データサーバの動作)
図6は、半導体検査装置に備えられるデータサーバ16側の動作処理を示すフローチャ
ートである。
データサーバ16側の動作処理上では、ウエハデータ受信(ステップS1)の処理を行
ってネットワークNWを介してデータ格納部15に格納された偶数ピンテストデータ、奇
数ピンテストデータを受信すると、それらの偶数ピンテストデータ、奇数ピンテストデー
タについて、同一チップの偶数、奇数Noピンテスト結果を統合(ステップS2)する処
理(半導体ウエハにおける各ICデバイス1(1,1)〜1(1,n)それぞれに対応す
るデータを統合する処理)を行った後、それらの機能特性の良、不良を判定するデータ処
理判定により半導体検査を行って不良インクデータ作成(ステップS3)の処理を行う。
(Data server operation)
FIG. 6 is a flowchart showing an operation process on the
In the operation processing on the
即ち、データサーバ16は、プローブカード10を用いて得られた隣り合うICデバイ
ス1(1,1)〜1(1,n)の偶数ピンテストデータ、奇数ピンテストデータについて
、各ICデバイス1(1,1)〜1(1,n)を識別し、それぞれに対応する偶数ピンテ
ストデータ、奇数ピンテストデータを統合して機能特性のデータ処理判定を行うため、半
導体検査を簡素な構成により高効率で精度良く行うことができる。
図7は、半導体検査装置による半導体検査結果を例示した模式図である。ここでは、上
述したICテスタ12側の動作処理により得られたテストデータとして、テスト1ではI
Cデバイス1(1,1)について、偶数ピンテストデータとして識別子付きの1(1,1
)偶数Noピンテスト結果の特性データ、ICデバイス1(1,2)について、奇数ピン
テストデータとして識別子付きの1(1,2)奇数Noピンテスト結果の特性データが得
られた様子を示している。
That is, the
FIG. 7 is a schematic view illustrating a semiconductor inspection result by the semiconductor inspection apparatus. Here, as test data obtained by the above-described operation processing on the
For C device 1 (1, 1), 1 (1, 1) with an identifier as even pin test data
) Characteristic data of even-numbered No pin test results, and for IC device 1 (1,2), a state where characteristic data of 1 (1,2) odd-numbered No pin test results with an identifier is obtained as odd-numbered pin test data is shown. Yes.
同様に、テスト2ではICデバイス1(1,2)について、偶数ピンテストデータとし
て識別子付きの1(1,2)偶数Noピンテスト結果の特性データ、ICデバイス1(1
,3)について、奇数ピンテストデータとして識別子付きの1(1,3)奇数Noピンテ
スト結果の特性データが得られた様子を示している。
さらに、同様にテスト3では、ICデバイス1(1,3)について、偶数ピンテストデ
ータとして識別子付きの1(1,3)偶数Noピンテスト結果の特性データ、ICデバイ
ス1(1,4)について、奇数ピンテストデータとして識別子付きの1(1,4)奇数N
oピンテスト結果の特性データが得られた様子を示している。
Similarly, in the
, 3), the characteristic data of the 1 (1,3) odd No pin test result with the identifier is obtained as the odd pin test data.
Similarly, in the test 3, for the IC device 1 (1, 3), the characteristic data of the 1 (1, 3) even No pin test result with the identifier as the even pin test data, the IC device 1 (1, 4) 1 (1,4) odd N with identifier as odd pin test data
This shows how characteristic data of the o-pin test result is obtained.
一方、データサーバ16側の動作処理による統合処理では、例えばテスト1で得られた
1(1,2)奇数Noピンテスト結果の特性データとテスト2で得られた1(1,2)偶
数Noピンテスト結果の特性データとが統合されて識別子付き1(1,2)テスト結果(
ICデバイス1(1,2)のテスト結果)の特性データが得られ、テスト2で得られた1
(1,3)奇数Noピンテスト結果の特性データとテスト3で得られた1(1,3)偶数
Noピンテスト結果の特性データとが統合されて識別子付き1(1,3)テスト結果(I
Cデバイス1(1,3)のテスト結果)の特性データが得られた様子を示している。
On the other hand, in the integration process by the operation process on the
IC device 1 (1, 2) test result) characteristic data is obtained and 1 obtained in
The characteristic data of the (1, 3) odd No pin test result and the characteristic data of the 1 (1, 3) even No pin test result obtained in the test 3 are integrated, and the 1 (1, 3) test result with an identifier ( I
The characteristic data of the C device 1 (1, 3) test result) is shown.
他方、データサーバ16側の半導体検査のデータ判定では、偶数ピン結果が良で奇数ピ
ン結果が不良であれば、チップとして不良と判定し、同様に偶数ピン結果が不良で奇数ピ
ン結果が良であれば、チップとして不良と判定し、偶数ピン結果及び奇数ピン結果の何れ
も良である場合のみ、チップとして良と判定することを示している。
このようなプローブカード10(上述した各出力端子偶数用プローブピンPOUT1と各
出力端子奇数用プローブピンPOUT2との配置を反対の構成にした場合を含む)を用いた
半導体検査装置の半導体検査によれば、検査対象物である半導体ウエハの各ICデバイス
1の全部に対して、プローブカードの付け替えを要することなく検査を行うことができる
ため、テスト工数の増大を招くことなく、高効率に半導体検査を行うことができる。
On the other hand, in the data judgment of the semiconductor inspection on the
A semiconductor inspection apparatus using such a probe card 10 (including the case where the arrangement of the probe pins
以上に説明したプローブカード10、及びそれを用いた半導体検査装置の技術的要点は
、半導体検査方法として換言することができる。
即ち、本発明の半導体検査方法は、所定方向に配列された複数の端子を有するICデバ
イス1を所定間隔で並設し、各ICデバイス1における複数の端子に対し、1つおき(あ
るいは複数個おき)にプローブピンを接触させる。このとき、並設されたICデバイス1
について、互いに異なる配列位置の端子にプローブピンを接触させる。
そして、本発明の半導体検査方法では、並設されたICデバイス1における1つおきの
端子を対象として機能検査を行い、次いで、ICデバイス1を1つ移動させて、プローブ
ピンを接触させるICデバイス1を1つ入れ替えると共に、前回、機能検査が行われたI
Cデバイス1については、前回と異なる端子にプローブピンを接触させる。
The technical points of the
That is, in the semiconductor inspection method of the present invention,
The probe pins are brought into contact with terminals at different arrangement positions.
In the semiconductor inspection method of the present invention, the functional inspection is performed for every other terminal in the
For the
このような工程を並設されたICデバイス1に対して順次繰り返すことにより、全ての
ICデバイス1について機能検査を行うことができる。
なお、並設されたICデバイス1のうち、両端に位置するものについては、単独で1度
ずつ検査を行い、未検査の端子を対象として、機能検査を行う。
このような各段階を有する手法によれば、隣り合うICデバイス1の各入力端子1aに
対する各入力端子用プローブピンPIN1、PIN2の接触、一方のICデバイス1の各出力
端子1bの偶数番目のものに対する各出力端子偶数用プローブピンPOUT1の接触、他方
のICデバイス1の各出力端子1bの奇数番目のものに対する各出力端子奇数用プローブ
ピンPOUT2の接触が行われる。
By sequentially repeating such steps for the
Of the
According to the method having such steps, the input terminal probe pins
そして、一方のICデバイス1の各出力端子1bの偶数番目のものにおける偶数ピンテ
ストデータ、他方のICデバイス1の各出力端子1bの奇数番目のものにおける奇数ピン
テストデータを同時に取得して、各入力端子1a及び各出力端子1bの配列方向の全体に
及ぶ機能検査結果を得た後、ICデバイス1の隣り合うものの別の組へ移行してピンデー
タ取得処理を反復させる。
さらに、取得したテストデータを各ICデバイス1のそれぞれの機能特性の良、不良を
判定するデータ処理判定に供しているため、プローブカードの付け替えを要することなく
、1回のテスト工数で短時間に効率良く半導体検査を行うことができる。
Then, the even pin test data in the even ones of the
Furthermore, since the acquired test data is used for data processing determination for determining whether each
[変形例]
次に、変形例について説明する。
上記実施形態においては、プローブカード10又はテーブルをICデバイス1が並設さ
れた方向に移動制御することとして説明したが、さらに、ICデバイス1における入出力
端子の配列方向(ICデバイス1の並設された方向と垂直な方向)に移動制御することと
しても良い。
即ち、制御部21における移動制御機能について、各入力端子用プローブピンPIN1、
PIN2の個数が各入力端子1aの個数と同じであり、かつ、各出力端子偶数用プローブピ
ンPOUT1及び各出力端子奇数用プローブピンPOUT2の個数がそれぞれ各出力端子1bの
半分の個数であれば、各入出力端子の配列方向(一方向)への移動は必要ない。
[Modification]
Next, a modified example will be described.
In the above embodiment, the
That is, for the movement control function in the
The number of
一方、一般的には各入力端子用プローブピンPIN1、PIN2の個数は各入力端子1aの
個数未満でその数分の一〜数十分の一とされ、各出力端子偶数用プローブピンPOUT1及
び各出力端子奇数用プローブピンPOUT2の個数についても同様に各出力端子1bの個数
の半数未満でその数分の一〜数十分の一とされることがあるため、各入出力端子の配列方
向への移動が必要になる場合がある。
そこで、こうした場合、制御部21の移動制御機能として、各入出力端子の配列方向へ
半導体ウエハを載置したテーブルを移動させて、各入力端子1a及び各出力端子1b全体
について、順次、機能検査を行い、偶数ピンテストデータ、奇数ピンテストデータを取得
する移動制御を行うようにすれば良い。
On the other hand, in general, the number of probe pins
Therefore, in such a case, as the movement control function of the
これにより、プローブピンPOUT1、POUT2の範囲が、ICデバイス1における複数の
出力端子1bの配列うち、一部にわたる場合であっても、制御部21の移動制御機能によ
り隣り合うICデバイス1単体が持つ出力端子1bの全体から偶数ピンテストデータ、奇
数ピンテストデータを的確に取得することができる。
また、上記の実施形態においては、ウエハ50に並設された複数個のICデバイス1の
うち、隣接するICデバイス1を同時に検査する場合について説明した。例えば図4に示
したように、テスト1では、ICデバイス1(1,1)、1(1,2)を同時に検査する
場合について説明した。しかしながら、本発明はこれに限られることはなく、隣接してい
ないICデバイス1を、1枚のプローブカードを用いて同時に検査するようにしても良い
。例えば、図4に示したテスト1では、1枚のプローブカード10を用いて、ICデバイ
ス1(1,1)と、ICデバイス1(1,3)とを同時に検査するようにしても良い。
Thereby, even if the range of the probe pins
Further, in the above-described embodiment, a case has been described in which
このような場合、ICデバイス1(1,1)における各入力端子1aに対し、プローブ
カード10における各入力端子用プローブピンPIN1を接触させる。また、ICデバイス
1(1,3)における各入力端子1aに対し、プローブカード10における各入力端子用
プローブピンPIN2を接触させる。そして、ICデバイス1(1,1)における各出力端
子1bの配列方向で偶数番目のものに対し、プローブカード10における各出力端子偶数
用プローブピンPOUT1を接触させると共に、ICデバイス1(1,3)における各出力
端子1bの配列方向で奇数番目のものに対し、プローブカード10における各出力端子奇
数用プローブピンPOUT2を接触させる。
In such a case, each input terminal
これにより、テスト1では、ICデバイス1(1,1)からは偶数ピンテストデータが
得られ、ICデバイス1(1,3)からは奇数ピンテストデータが得られる。以降は、上
記の実施形態と同様の手順を踏むことにより、半導体ウエハ50に並設された全てのIC
デバイス1(1,1)〜1(m,n)について、偶数ピンテストデータと奇数ピンテスト
データを取得することができる。
Thereby, in the
For the devices 1 (1, 1) to 1 (m, n), even pin test data and odd pin test data can be acquired.
1(1,1)〜1(m,n) ICデバイス(チップ)、1a 入力端子、1b 出力端
子、10 プローブカード、11 ウエハプローバ、12 ICテスタ、13 テストユ
ニット、14、21 制御部、15 データ格納部、16 データサーバ、F フレーム
、PIN1、PIN2 入力端子用プローブピン、POUT1 出力端子偶数用プローブピン、
POUT2 出力端子奇数用プローブピン
1 (1, 1) to 1 (m, n) IC device (chip), 1a input terminal, 1b output terminal, 10 probe card, 11 wafer prober, 12 IC tester, 13 test unit, 14, 21 control unit, 15 Data storage unit, 16 data server, F frame,
Probe pin for odd number of
Claims (7)
を検査するためのプローブカードであって、
基板に並設された複数の前記半導体集積デバイスそれぞれに対応して設置され、各半導
体集積デバイスが有する前記複数の端子のうち、所定数おきの端子に接触する複数のプロ
ーブピン群を有し、前記プローブピン群それぞれは、前記半導体集積デバイス上における
前記列内の互いに異なる配列位置の端子に接触することを特徴とするプローブカード。 A probe card for inspecting electrical characteristics of a semiconductor integrated device having a plurality of terminals arranged in a predetermined row,
A plurality of probe pin groups that are installed corresponding to each of the plurality of semiconductor integrated devices arranged side by side on the substrate, and that contact a predetermined number of terminals among the plurality of terminals that each semiconductor integrated device has, Each of the probe pin groups is in contact with terminals at different arrangement positions in the row on the semiconductor integrated device.
前記基板に並設された複数の前記半導体集積デバイスのうちの第1の半導体集積デバイ
スに対応して設置され、前記複数の端子のうち、1つおきの端子に接触する第1のプロー
ブピン群と、
前記複数の前記半導体集積デバイスのうちの第2の前記半導体集積デバイスに対応して
設置され、前記複数の端子のうち、1つおきの端子に接触する第2のプローブピン群と、
を有し、
前記第1のプローブピン群は、前記第1の半導体集積デバイスにおいて前記列内の奇数
番目の配列位置の端子に接触し、
前記第2のプローブピン群は、前記第2の半導体集積デバイスにおいて前記列内の偶数
番目の配列位置の端子に接触する、ことを特徴とする請求項1に記載のプローブカード。 The plurality of probe pin groups are:
A first probe pin group that is installed corresponding to a first semiconductor integrated device among the plurality of semiconductor integrated devices arranged in parallel on the substrate, and that contacts every other terminal among the plurality of terminals. When,
A second probe pin group installed corresponding to the second semiconductor integrated device of the plurality of semiconductor integrated devices and contacting every other terminal of the plurality of terminals;
Have
The first probe pin group contacts a terminal at an odd-numbered array position in the column in the first semiconductor integrated device;
2. The probe card according to claim 1, wherein the second probe pin group contacts a terminal at an even-numbered array position in the row in the second semiconductor integrated device.
ローブピン群と接触する前記第2の半導体集積デバイスは、平面視で隣接していることを
特徴とする請求項2に記載のプローブカード。 The first semiconductor integrated device in contact with the first probe pin group and the second semiconductor integrated device in contact with the second probe pin group are adjacent in a plan view. The probe card according to claim 2.
を検査するための半導体検査装置であって、
基板に並設された複数の前記半導体集積デバイスそれぞれに対応して設置され、各半導
体集積デバイスが有する前記複数の端子のうち、所定数おきの端子に接触する複数のプロ
ーブピン群を有し、前記プローブピン群それぞれは、前記半導体集積デバイス上における
前記列内の互いに異なる配列位置の端子に接触するプローブカードと、
前記プローブカードと前記基板とを相対移動させて、前記プローブカードを複数の前記
半導体集積デバイスに同時に接触させる制御手段と、
前記プローブピン群を介して複数の前記半導体集積デバイスの検査結果を取得するテス
トユニットと、を備えることを特徴とする半導体検査装置。 A semiconductor inspection apparatus for inspecting electrical characteristics of a semiconductor integrated device having a plurality of terminals arranged in a predetermined row,
A plurality of probe pin groups that are installed corresponding to each of the plurality of semiconductor integrated devices arranged side by side on the substrate, and that contact a predetermined number of terminals among the plurality of terminals that each semiconductor integrated device has, Each of the probe pin groups is a probe card that contacts terminals at different arrangement positions in the row on the semiconductor integrated device;
Control means for moving the probe card and the substrate relative to each other to simultaneously contact the probe card with a plurality of the semiconductor integrated devices;
And a test unit that acquires test results of the plurality of semiconductor integrated devices via the probe pin group.
、一つの前記半導体集積デバイスの前記検査結果を取得可能であることを特徴とする請求
項4に記載の半導体検査装置。 5. The semiconductor inspection apparatus according to claim 4, wherein the test unit can acquire the inspection result of one of the semiconductor integrated devices by using a part of the probe pin group in the probe card.
査結果を統合し、統合した前記検査結果に基づいて、各半導体集積デバイスの良否を判定
する判定手段を備えることを特徴とする請求項4又は請求項5に記載の半導体検査装置。 The determination unit according to claim 1, further comprising: a determination unit configured to integrate the inspection results regarding the same semiconductor integrated device acquired by the test unit and determine whether each semiconductor integrated device is acceptable based on the integrated inspection result. The semiconductor inspection apparatus according to claim 4 or 5.
を検査するための半導体検査方法であって、
基板に並設された複数の前記半導体集積デバイスそれぞれに対応させて、各半導体集積
デバイスが有する前記複数の端子のうち、所定数おきの端子に接触する複数のプローブピ
ン群を設置し、前記プローブピン群それぞれを、前記半導体集積デバイス上における前記
列内の互いに異なる配列位置の端子に接触させることを特徴とする半導体検査方法。 A semiconductor inspection method for inspecting electrical characteristics of a semiconductor integrated device having a plurality of terminals arranged in a predetermined row,
Corresponding to each of the plurality of semiconductor integrated devices arranged side by side on a substrate, a plurality of probe pin groups that contact a predetermined number of terminals among the plurality of terminals of each semiconductor integrated device are installed, and the probe Each of the pin groups is brought into contact with terminals at different arrangement positions in the row on the semiconductor integrated device.
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