JP2010087161A

JP2010087161A - Method of manufacturing semiconductor device, and semiconductor device

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Publication number: JP2010087161A
Application number: JP2008253472A
Authority: JP
Inventors: Koichi Matsuno; 光一松野; Kazunori Nishikawa; 和範西川
Original assignee: Toshiba Corp; Chubu Toshiba Engineering Corp
Current assignee: Toshiba Corp; Kioxia Engineering Corp
Priority date: 2008-09-30
Filing date: 2008-09-30
Publication date: 2010-04-15

Abstract

<P>PROBLEM TO BE SOLVED: To prevent crystal defect failure by dislocation. <P>SOLUTION: In a peripheral circuit region P, an O<SB>3</SB>-TEOS film 4c is formed between a source/drain region 2c and an SOG film 4b. Although tensile stress is applied to the SOG film 4b at a point in time of activation treatment of impurity ions introduced to the source/drain region 2c, generation of crystal defects in impurity diffusion regions 2a, 2b can be suppressed because of interposition of the O<SB>3</SB>-TEOS film 4c, thus suppressing the occurrence of dislocation. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を備えた半導体装置の製造方法および半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device having an element isolation region having an STI (Shallow Trench Isolation) structure and a semiconductor device.

集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてＳＴＩ技術が導入されており、従来のＬＯＣＯＳ(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。 In a semiconductor device forming an integrated circuit, miniaturization has been advanced to increase the degree of integration. One of the miniaturization methods is to reduce the element isolation region. In recent years, the STI technique has been introduced as a technique for forming an element isolation region, and element isolation can be performed in a narrower area than a conventional LOCOS (Local Oxidation of Silicon) structure. If the insulating film is poorly embedded in the groove formed in the semiconductor substrate, the insulating characteristics will be affected.

そこで、従来では、たとえば特許文献１に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。 Therefore, conventionally, for example, it is considered to use a coating type insulating film as shown in Patent Document 1 for embedding. As the coating type insulating film, for example, a solution such as a perhydrogenated silazane polymer solution is spin-coated and heat treatment is performed, so that the inside of the groove is buried and formed as an oxide film.

不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてＳＴＩにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。 In a nonvolatile semiconductor memory device or the like, an element isolation region is formed by STI for each element in a memory cell region and a peripheral circuit region. As the formation method, after forming the groove, the silicon oxide film is formed to be embedded in the groove using HDP-CVD (High Density Plasma-Chemical Vapor Deposition) method or the like. Voids are likely to occur in narrow areas. Therefore, the formation of the silicon oxide film is stopped before the void is closed, and a coating liquid for forming a coating type insulating film is spin-coated so as to fill the void. For example, when a polysilazane coating solution is used, it can be converted into a silicon oxide film by performing a heat treatment after coating.

近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
特許第３１７８４１２号公報 In recent years, the tendency of miniaturization of elements and reduction of design rules has been remarkable. Therefore, in order to maintain the insulation characteristics of the element isolation region, it is necessary to deepen the element isolation groove. As the depth of the element isolation groove is increased, the volume of the coating liquid existing in the element isolation groove increases. In the heat treatment, the coating film is shrunk, so that the tensile stress corresponding to the film shrinkage is increased. Then, a crystal defect defect due to dislocation occurs.
Japanese Patent No. 3178212

本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a semiconductor device and a semiconductor device that can prevent crystal defect defects due to dislocations.

本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、前記第１および第２素子分離溝の内面に沿って当該第１および第２素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、前記第１素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、前記半導体基板が露出した第１素子分離溝の内面にＯ_３−ＴＥＯＳ膜を選択的に形成する工程と、前記第１素子分離溝内のＯ_３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。 One embodiment of the present invention includes a step of forming a gate insulating film on a semiconductor substrate, a step of forming a gate electrode on the gate insulating film, a gate electrode, the gate insulating film, and an upper portion of the semiconductor substrate. Forming a second element isolation groove narrower than a width of the first element isolation groove along a predetermined direction at the same time as forming the one element isolation groove; and along the inner surfaces of the first and second element isolation grooves Forming the oxide film isotropically so as to have an opening above each of the first and second element isolation grooves, and removing the oxide film formed on the inner surface of the first element isolation groove; a step of exposing the semiconductor substrate, said semiconductor substrate and selectively forming a O ₃ -TEOS film is on the inner surface of the first isolation trench exposed, the O ₃ -TEOS film of the first isolation groove Forming a coating-type insulating film on the substrate And a step of introducing an impurity to the side of the gate electrode, and a step of performing a heat treatment after the introduction of the impurity.

本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、前記第１および第２素子分離溝の内面に沿って酸化膜を当該第１および第２素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、前記第１素子分離溝の内面に沿って形成された酸化膜上に当該第１素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、前記第１素子分離溝内のアルミナ膜上にＯ_３−ＴＥＯＳ膜を選択的に形成する工程と、前記第１素子分離溝内のＯ_３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。 One embodiment of the present invention includes a step of forming a gate insulating film on a semiconductor substrate, a step of forming a gate electrode on the gate insulating film, a gate electrode, the gate insulating film, and an upper portion of the semiconductor substrate. Forming a second element isolation groove along a predetermined direction at the same time as forming the one element isolation groove, and oxidizing along the inner surfaces of the first and second element isolation grooves; Forming a film isotropically so as to have an opening above each of the first and second element isolation trenches, and forming the film on the oxide film formed along the inner surface of the first element isolation trench. A step of forming an alumina film so as to have an opening above the one-element isolation trench; a step of selectively forming an O ₃ -TEOS film on the alumina film in the first element isolation trench; and the first element coated on the _O 3 -TEOS film isolation trench The method includes a step of forming a mold insulating film, a step of introducing an impurity into the side of the gate electrode, and a step of performing a heat treatment after the introduction of the impurity.

本発明の一態様は、側面および底面からなる素子分離溝を有する半導体基板と、Ｏ_３−ＴＥＯＳ膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第１素子分離絶縁膜と、塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第１素子分離絶縁膜上および前記底面上に形成された第２素子分離絶縁膜とを備えたことを特徴としている。 One embodiment of the present invention is a first element isolation insulating layer formed of a semiconductor substrate having an element isolation groove having a side surface and a bottom surface, and an O ₃ -TEOS film, and extending from the side surface of the element isolation groove to a part of the bottom surface. And a second element isolation insulating film formed on the first element isolation insulating film and the bottom surface so as to fill the element isolation trench.

本発明によれば、転位による結晶欠陥不良を防止できる。 According to the present invention, defective crystal defects due to dislocations can be prevented.

（第１の実施形態）
以下、本発明の半導体装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図１ないし図１５を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２（ａ）はメモリセル領域の一部の平面図を模式的に示しており、図２（ｂ）は周辺回路領域の一部の平面図を模式的に示している。 (First embodiment)
Hereinafter, a first embodiment in which a semiconductor device of the present invention is applied to a NAND flash memory device will be described with reference to FIGS. In the following description in the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. FIG. 1 schematically shows an equivalent circuit of a part of a memory cell array in a NAND flash memory device, FIG. 2A schematically shows a plan view of a part of a memory cell region, and FIG. The top view of a part of circuit area is shown typically.

図２（ａ）、図２（ｂ）に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒの構成領域となるメモリセル領域Ｍと、メモリセルアレイＡｒ内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Ｐとを含んで区画されている。 As shown in FIGS. 2A and 2B, the NAND flash memory device 1 includes a memory cell region M serving as a configuration region of a memory cell array Ar in which a large number of memory cells are arranged in a matrix. And a peripheral circuit region P in which peripheral circuits for driving the memory cells in the memory cell array Ar are configured.

図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍ内のメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間にＹ方向（ビット線方向）に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されている。 As shown in FIG. 1, the memory cell array Ar in the memory cell region M of the NAND flash memory device 1 includes two select gate transistors Trs1 and Trs2, and the two select gate transistors Trs1 and Trs2. NAND cell units UC composed of a plurality (for example, 32) of memory cell transistors Trm connected in series with each other adjacent in the Y direction (bit line direction) sharing a source / drain region are formed in a matrix. ing.

図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＹ方向に構造的に延設されるビット線ＢＬに接続されている。尚、Ｘ方向とＹ方向とは互いに直交する方向である。 In FIG. 1, the memory cell transistors Trm arranged in the X direction are commonly connected by a word line (control gate line) WL. Further, the select gate transistors Trs1 arranged in the X direction in FIG. 1 are commonly connected by a common select gate line SGL1. Further, the selection gate transistors Trs2 are commonly connected by a common selection gate line SGL2. As shown in FIG. 1, the select gate transistor Trs1 is connected to a bit line BL structurally extending in the Y direction via a bit line contact CB (see FIG. 2). Note that the X direction and the Y direction are orthogonal to each other.

複数のＮＡＮＤセルユニットＵＣは、図２（ａ）に示すようにＹ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。 The plurality of NAND cell units UC are formed in an active area Sa separated from each other by an element isolation region Sb having an STI (Shallow Trench Isolation) structure extending in the Y direction as shown in FIG.

メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びる活性領域Ｓａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びる活性領域Ｓａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して形成されている。尚、図２（ａ）には選択ゲートトランジスタＴｒｓ２を図示していない。 The gate electrode MG of the memory cell transistor Trm is formed in an intersection region between an active region Sa extending in the Y direction and a word line WL extending in the X direction formed at a predetermined interval. The gate electrode SG of the selection gate transistor Trs1 is formed at a crossing region between the active region Sa extending in the Y direction and the selection gate line SGL1 extending in the X direction. In FIG. 2A, the select gate transistor Trs2 is not shown.

図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う断面を模式的に示しており、図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う断面を模式的に示している。
周辺回路領域Ｐとメモリセル領域Ｍとは離間して設けられている。図３（ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２のメモリセル領域Ｍ内においては、半導体基板２の表層には素子分離溝３がそれぞれＸ方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアＳａが互いに分断されている。複数の活性領域Ｓａ上にはそれぞれゲート絶縁膜５、浮遊ゲート電極ＦＧが積層されている。ゲート絶縁膜５は例えばシリコン酸化膜により形成されており、浮遊ゲート電極ＦＧは多結晶シリコン層６により電荷蓄積層として構成されている。 3A schematically shows a cross section taken along the line AA in FIG. 2A, and FIG. 3B schematically shows a cross section taken along the line BB in FIG. 2B. Is shown.
The peripheral circuit region P and the memory cell region M are provided apart from each other. As shown in FIG. 3A, in the memory cell region M of the semiconductor substrate (for example, a p-type silicon substrate) 2, element isolation grooves 3 are separated from each other by a predetermined interval in the X direction on the surface layer of the semiconductor substrate 2. Thus, the plurality of active areas Sa are separated from each other. A gate insulating film 5 and a floating gate electrode FG are stacked on each of the plurality of active regions Sa. The gate insulating film 5 is formed of, for example, a silicon oxide film, and the floating gate electrode FG is configured by the polycrystalline silicon layer 6 as a charge storage layer.

また、それぞれの素子分離溝３内には素子分離絶縁膜４が埋込まれている。メモリセル領域Ｍ内においては、素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されたＨＴＯ（High Temperature Oxide）によるシリコン酸化膜４ａと、このシリコン酸化膜４ａの上面上に形成されるＳＯＧ膜（塗布型絶縁膜、塗布型酸化膜）４ｂとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜５の上面よりも上方に突出すると共に浮遊ゲート電極ＦＧの上面よりも下方に位置して構成されている。ＳＯＧ膜４ｂは、例えばポリシラザン（ＰＳＺ：polysilazane）の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。 An element isolation insulating film 4 is embedded in each element isolation trench 3. In the memory cell region M, the element isolation insulating film 4 is formed on the silicon oxide film 4a by HTO (High Temperature Oxide) formed along the inner surface of the element isolation trench 3, and on the upper surface of the silicon oxide film 4a. Is formed by a laminated structure of a silicon oxide film with an SOG film (coating type insulating film, coating type oxide film) 4b, and its upper surface protrudes above the upper surface of the gate insulating film 5 and is a floating gate. It is configured to be positioned below the upper surface of the electrode FG. The SOG film 4b is a silicon oxide film that has been converted into an oxide film by, for example, applying a chemical solution of polysilazane (PSZ) and heat-treating it.

メモリセル領域Ｍ内において、シリコン酸化膜４ａは、多結晶シリコン層６の下側面、ゲート絶縁膜５の側面に沿って形成されており、半導体基板２中の素子分離溝３内面を全て覆うように形成されている。メモリセル領域Ｍ内において、ＳＯＧ膜４ｂは、シリコン酸化膜４ａの内面に沿って形成されており、その上面は多結晶シリコン層６の上面より下方で且つ下面より上方に位置して形成されている。メモリセル領域Ｍ内において、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、および素子分離絶縁膜４の側面は面一に形成されている。 In the memory cell region M, the silicon oxide film 4 a is formed along the lower surface of the polycrystalline silicon layer 6 and the side surface of the gate insulating film 5 so as to cover the entire inner surface of the element isolation trench 3 in the semiconductor substrate 2. Is formed. In the memory cell region M, the SOG film 4b is formed along the inner surface of the silicon oxide film 4a, and the upper surface is formed below the upper surface of the polycrystalline silicon layer 6 and above the lower surface. Yes. In the memory cell region M, the side surface of the polycrystalline silicon layer 6, the side surface of the gate insulating film 5, and the side surface of the element isolation insulating film 4 are formed flush with each other.

ゲート間絶縁膜７が、素子分離絶縁膜４の上面、多結晶シリコン層６の上側面および上面に沿って形成されており、Ｘ方向に離間した多結晶シリコン層６（浮遊ゲート電極ＦＧ）のそれぞれの上面および上側面に沿ってインターポリ絶縁膜として形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により形成されている。尚、ゲート間絶縁膜７の材料としては、ＯＮＯ膜に代えてＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜、またはアルミナを含有した膜により形成されていても良い。 An inter-gate insulating film 7 is formed along the upper surface of the element isolation insulating film 4, the upper side surface and the upper surface of the polycrystalline silicon layer 6, and the polycrystalline silicon layer 6 (floating gate electrode FG) separated in the X direction is formed. An interpoly insulating film is formed along each upper surface and upper side surface. The inter-gate insulating film 7 is formed of, for example, an ONO (Oxide-Nitride-Oxide) film. The material for the inter-gate insulating film 7 may be formed of a NONride (Nitride-Oxide-Nitride-Oxide-Nitride) film or a film containing alumina instead of the ONO film.

ワード線ＷＬが、ゲート間絶縁膜７の上面上、上側面上に沿って形成されている。このワード線ＷＬは、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などの何れか一種類の金属によってシリサイド化された導電層８により構成され、メモリセルゲート電極ＭＧを構成する制御ゲート電極ＣＧを連結している。これにより、メモリセル領域Ｍ内には、活性領域Ｓａ上にゲート絶縁膜５を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されており、メモリセルゲート電極ＭＧは、当該積層構造ＦＧ、７、ＣＧによって構成されている。 A word line WL is formed on the upper surface and the upper side surface of the inter-gate insulating film 7. This word line WL is constituted by a conductive layer 8 silicided with any one kind of metal such as cobalt (Co), nickel (Ni), tungsten (W), etc., and a control gate constituting the memory cell gate electrode MG. The electrode CG is connected. Thereby, in the memory cell region M, the floating gate electrode FG, the intergate insulating film 7 and the control gate electrode CG are stacked on the active region Sa via the gate insulating film 5, and the memory cell gate electrode MG is The laminated structures FG, 7 and CG are included.

図２（ｂ）に示すように、周辺回路領域Ｐ内においては、活性領域Ｓａの上にゲート絶縁膜５を介してゲート電極ＰＧが構成されている。このゲート電極ＰＧは、半導体基板２の表面内の所定方向に活性領域Ｓａを横切るように形成されており、当該ゲート電極ＰＧの両脇の活性領域Ｓａにソース／ドレイン領域２ｃが構成されることによってトランジスタＴｒｐが構成されている。 As shown in FIG. 2B, in the peripheral circuit region P, the gate electrode PG is formed on the active region Sa via the gate insulating film 5. The gate electrode PG is formed so as to cross the active region Sa in a predetermined direction within the surface of the semiconductor substrate 2, and the source / drain region 2c is formed in the active region Sa on both sides of the gate electrode PG. Thus, a transistor Trp is configured.

図３（ｂ）に示すように、ゲート電極ＰＧは、活性領域Ｓａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して形成されると共に、ゲート間絶縁膜７の中央に開口が形成され、多結晶シリコン層６および導電層８が構造的および電気的に接続された状態で構成されている。尚、このゲート電極ＰＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧの形成工程と同じ工程で形成されている。 As shown in FIG. 3B, the gate electrode PG is formed by laminating a polycrystalline silicon layer 6, an intergate insulating film 7, and a conductive layer 8 (word line WL) on the active region Sa via a gate insulating film 5. In addition, an opening is formed in the center of the inter-gate insulating film 7, and the polycrystalline silicon layer 6 and the conductive layer 8 are structured and electrically connected. The gate electrode PG is formed in the same process as the process for forming the gate electrode MG of the memory cell transistor Trm.

活性領域Ｓａの表層には、ゲート電極ＰＧの脇にＬＤＤ構造のソース／ドレイン領域２ｃがゲート電極ＰＧの中央下領域を除く活性領域Ｓａ全体に渡って形成されている。このＬＤＤ構造のソース／ドレイン領域２ｃは半導体基板２の表層の導電型とは逆導電型（例えばＮ型）の不純物拡散領域であり、第１濃度の低濃度不純物拡散領域２ｂと、当該第１濃度よりも高い第２濃度の高濃度不純物拡散領域２ａにより構成されている。 On the surface layer of the active region Sa, a source / drain region 2c having an LDD structure is formed on the side of the gate electrode PG over the entire active region Sa except for the lower central region of the gate electrode PG. The source / drain region 2c of this LDD structure is an impurity diffusion region having a conductivity type opposite to the conductivity type of the surface layer of the semiconductor substrate 2 (for example, N type), and the first concentration low-concentration impurity diffusion region 2b and the first concentration A high concentration impurity diffusion region 2a having a second concentration higher than the concentration is formed.

低濃度不純物拡散領域２ｂは、一端がゲート電極ＰＧの端部下まで延出している。高濃度不純物拡散領域２ａは、一端がゲート電極ＰＧの側壁から所定間隔離間している。また、半導体基板２の表面からの高濃度不純物拡散領域２ａの形成深さは、低濃度不純物拡散領域２ｂの形成深さよりも深く形成されている。なお、高濃度不純物拡散領域２ａは深さを一定に保ちながらアクティブエリアＳａの端部まで形成されている。したがって、活性領域Ｓａと素子分離絶縁膜１４との境界面である活性領域Ｓａの側壁にソース／ドレイン領域２ｃのＰＮ接合部が露出している。 One end of the low-concentration impurity diffusion region 2b extends to the lower end of the gate electrode PG. One end of the high concentration impurity diffusion region 2a is separated from the side wall of the gate electrode PG by a predetermined distance. The formation depth of the high concentration impurity diffusion region 2a from the surface of the semiconductor substrate 2 is formed deeper than the formation depth of the low concentration impurity diffusion region 2b. The high-concentration impurity diffusion region 2a is formed up to the end of the active area Sa while keeping the depth constant. Therefore, the PN junction of the source / drain region 2c is exposed on the side wall of the active region Sa, which is the boundary surface between the active region Sa and the element isolation insulating film 14.

図３（ｂ）に示すように、素子分離溝３がゲート電極ＰＧからＹ方向に所定距離だけ離間した所定領域に所定深さで形成されている。図３（ａ）および図３（ｂ）に示すように、周辺回路領域Ｐの素子分離溝３の幅は、メモリセル領域Ｍの素子分離溝３の幅よりも広く形成されている。尚、図３（ａ）および図３（ｂ）中、周辺回路領域Ｐ内の素子分離溝３の深さとメモリセル領域Ｍ内の素子分離溝３の深さとは互いに同一深さに形成されている図を示しているが、周辺回路領域Ｐの素子分離溝３はメモリセル領域Ｍの素子分離溝３の深さよりも深くても良い。 As shown in FIG. 3B, the element isolation trench 3 is formed at a predetermined depth in a predetermined region that is separated from the gate electrode PG by a predetermined distance in the Y direction. As shown in FIGS. 3A and 3B, the width of the element isolation trench 3 in the peripheral circuit region P is formed wider than the width of the element isolation trench 3 in the memory cell region M. 3A and 3B, the depth of the element isolation trench 3 in the peripheral circuit region P and the depth of the element isolation trench 3 in the memory cell region M are formed to the same depth. The element isolation trench 3 in the peripheral circuit region P may be deeper than the depth of the element isolation trench 3 in the memory cell region M.

周辺回路領域Ｐの素子分離溝３内には素子分離絶縁膜１４が埋込まれている。この素子分離絶縁膜１４は、メモリセル領域Ｍ内の素子分離絶縁膜４と同様に酸化膜系の材料にて形成され、シリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ_３−ＴＥＯＳ膜４ｃを含んで構成されている。周辺回路領域Ｐのシリコン酸化膜４ａ、ＳＯＧ膜４ｂは、それぞれメモリセル領域Ｍのシリコン酸化膜４ａ、ＳＯＧ膜４ｂと同一の工程で形成される。 An element isolation insulating film 14 is embedded in the element isolation trench 3 in the peripheral circuit region P. This element isolation insulating film 14 is formed of an oxide film-type material like the element isolation insulating film 4 in the memory cell region M, and includes a silicon oxide film 4a, an SOG film 4b, and an O ₃ -TEOS film 4c. It is configured. The silicon oxide film 4a and the SOG film 4b in the peripheral circuit region P are formed in the same process as the silicon oxide film 4a and the SOG film 4b in the memory cell region M, respectively.

Ｏ_３−ＴＥＯＳ膜４ｃは、素子分離溝３の全側面に接触して構成されていると共に、活性領域Ｓａの全周囲を包囲した状態で素子分離溝３の側面底部から外方の所定領域に至るまで素子分離溝３の底面に接触して形成されている。Ｏ_３−ＴＥＯＳ膜４ｃは、素子分離溝３の側面から当該素子分離溝３の底面の一部にわたり形成されている。Ｏ_３−ＴＥＯＳ膜４ｃは、シリコン酸化膜上と他の膜（例えばシリコン、半導体基板２の材質）上との間で成長レートが異なる選択成長可能なシリコン酸化膜であり、例えば具体的にはＯ_３−ＴＥＯＳ膜４ｃはシリコン酸化膜上における成長速度とシリコン上における成長速度とを比較するとシリコン露出面の成長速度の方が速い。 The O ₃ -TEOS film 4c is configured so as to be in contact with all the side surfaces of the element isolation trench 3 and in a predetermined region outside from the bottom of the side surface of the element isolation trench 3 while surrounding the entire periphery of the active region Sa. It is formed in contact with the bottom surface of the element isolation trench 3. The O ₃ -TEOS film 4 c is formed from the side surface of the element isolation trench 3 to a part of the bottom surface of the element isolation trench 3. The O ₃ -TEOS film 4c is a silicon oxide film that can be selectively grown with a different growth rate between the silicon oxide film and another film (for example, silicon, material of the semiconductor substrate 2). The O ₃ -TEOS film 4c has a higher growth rate on the silicon exposed surface when the growth rate on the silicon oxide film is compared with the growth rate on the silicon.

Ｏ_３−ＴＥＯＳ膜４ｃは、半導体基板２の上面高さ位置における素子分離溝３の側部膜厚Ｗ１（上面端部から側方の膜厚）が６０［ｎｍ］以上に形成されている。ＳＯＧ膜４ｂは、半導体基板２のソース／ドレイン領域２ｃの端部２ｄ（半導体基板２の上面端部）からＯ_３−ＴＥＯＳ膜４ｃを挟んでＹ方向（側方）に離間して形成されている。 The O ₃ -TEOS film 4c is formed such that the side film thickness W1 of the element isolation trench 3 at the upper surface height position of the semiconductor substrate 2 (the film thickness on the side from the upper surface edge) is 60 nm or more. The SOG film 4b is formed to be separated from the end 2d of the source / drain region 2c of the semiconductor substrate 2 (upper end of the semiconductor substrate 2) in the Y direction (side) with the O ₃ -TEOS film 4c interposed therebetween. Yes.

Ｏ_３−ＴＥＯＳ膜４ｃは、高濃度不純物拡散領域２ａの形成深さ（高さ）よりも深い（低い）領域までその側部膜厚Ｗ１が６０［ｎｍ］以上に形成されている。周辺回路領域Ｐ内において、シリコン酸化膜４ａは、素子分離溝３の側面から離間した素子分離溝３の底面の一部に沿って形成されており、ＳＯＧ膜４ｂは半導体基板２との間にシリコン酸化膜４ａを介在している。 The O ₃ -TEOS film 4c has a side film thickness W1 of 60 nm or more up to a region deeper (lower) than the formation depth (height) of the high concentration impurity diffusion region 2a. In the peripheral circuit region P, the silicon oxide film 4 a is formed along a part of the bottom surface of the element isolation groove 3 that is separated from the side surface of the element isolation groove 3, and the SOG film 4 b is between the semiconductor substrate 2. A silicon oxide film 4a is interposed.

ＳＯＧ膜４ｂがＯ_３−ＴＥＯＳ膜４ｃを挟んでソース／ドレイン領域２ｃの端部２ｄから離間して構成されている理由は、ＳＯＧ膜４ｂの熱収縮に基づいて半導体基板２に発生しやすい転位を防止するためであり、側部膜厚Ｗ１が６０［ｎｍ］以上に形成されていることによってこの悪影響を抑制できるようになる。 The reason why the SOG film 4b is configured to be separated from the end 2d of the source / drain region 2c with the O ₃ -TEOS film 4c interposed therebetween is that dislocations that are likely to occur in the semiconductor substrate 2 due to thermal contraction of the SOG film 4b. This adverse effect can be suppressed by forming the side film thickness W1 to be 60 nm or more.

上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。 The manufacturing method of the said structure is demonstrated. In addition, although it demonstrates centering on the characteristic manufacturing process in this embodiment, in order to form the general process or other area | region which is not illustrated, the manufacturing process demonstrated below may be replaced as needed. These steps may be added, or the steps may be deleted as necessary.

図４に示すように、半導体基板２に、ウェル（図示せず）、チャネル領域形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜５を熱酸化法によって所定膜厚（例えば約１０ｎｍ）形成する。次に、図５に示すように、ゲート絶縁膜５上に、浮遊ゲート極ＦＧ、ゲート電極ＰＧの一部等として機能するようになるリン（Ｐ）などの不純物がドープされた非晶質シリコンを所定膜厚だけＣＶＤ法により堆積した後、シリコン窒化膜９を堆積する。尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層６として符号６を付している。シリコン窒化膜９は、ＣＭＰ（Chemical Mechanical Polishing）法による研磨ストッパ材として機能する。 As shown in FIG. 4, after ion implantation for forming a well (not shown) and a channel region is performed on the semiconductor substrate 2, a gate insulating film 5 is formed on the semiconductor substrate 2 with a predetermined thickness (by a thermal oxidation method). For example, about 10 nm). Next, as shown in FIG. 5, amorphous silicon doped with an impurity such as phosphorus (P) that functions as a part of the floating gate electrode FG and the gate electrode PG on the gate insulating film 5. After a predetermined thickness is deposited by the CVD method, a silicon nitride film 9 is deposited. Since amorphous silicon is polycrystallized by a subsequent heat treatment, reference numeral 6 is assigned as the polycrystalline silicon layer 6. The silicon nitride film 9 functions as a polishing stopper material by a CMP (Chemical Mechanical Polishing) method.

次に、図６に示すように、フォトレジスト１１を塗布して通常のリソグラフィ技術によってパターンニングする。このパターンニング形成領域は、メモリセル領域Ｍでは浮遊ゲート電極ＦＧの形成領域であり、周辺回路領域Ｐではゲート電極ＰＧの形成領域である。 Next, as shown in FIG. 6, a photoresist 11 is applied and patterned by a normal lithography technique. This patterning formation region is a formation region of the floating gate electrode FG in the memory cell region M, and a formation region of the gate electrode PG in the peripheral circuit region P.

次に、図７に示すように、フォトレジスト１１をマスクとしてＲＩＥ法によりシリコン窒化膜９、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をエッチング処理し、アッシング処理によってフォトレジスト１１を除去する。これにより、活性領域Ｓａが区画される。 Next, as shown in FIG. 7, the silicon nitride film 9, the polycrystalline silicon layer 6, the gate insulating film 5 and the upper portion of the semiconductor substrate 2 are etched by RIE using the photoresist 11 as a mask, and the photoresist is etched by ashing. 11 is removed. Thereby, the active region Sa is partitioned.

次に、図８に示すように、ＬＰ−ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法によりＨＴＯ膜によるシリコン酸化膜４ａを素子分離溝３の内面に沿って等方的に且つライナー状に所定膜厚（例えば１０ｎｍ）堆積する。尚、このシリコン酸化膜４ａを熱酸化法により成膜しても良い。 Next, as shown in FIG. 8, a silicon oxide film 4a made of an HTO film is isotropically formed along the inner surface of the element isolation trench 3 in a liner shape by LP-CVD (Low-Pressure Chemical Vapor Deposition) method. Deposit a thickness (eg 10 nm). The silicon oxide film 4a may be formed by a thermal oxidation method.

次に、図９に示すように、メモリセル領域Ｍをマスクするようにフォトレジスト１２をパターンニングする。このとき、周辺回路領域Ｐにおいて、活性領域Ｓａの端部から所定距離離間した素子分離溝３の底面がフォトレジスト１２によって覆われるようにパターンニングする。 Next, as shown in FIG. 9, the photoresist 12 is patterned so as to mask the memory cell region M. At this time, in the peripheral circuit region P, patterning is performed so that the bottom surface of the element isolation groove 3 that is separated from the end of the active region Sa by a predetermined distance is covered with the photoresist 12.

次に、図１０に示すように、フォトレジスト１２をマスクとして、周辺回路領域Ｐに露出したシリコン酸化膜４ａを所定膜厚（１０［ｎｍ］程度）ウェットエッチング処理することで、シリコン窒化膜９の上面および側面、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、素子分離溝３の側面および底面の一部に沿って形成されたシリコン酸化膜４ａを除去処理する。次に、アッシング処理によりフォトレジスト１２を除去する。 Next, as shown in FIG. 10, by using the photoresist 12 as a mask, the silicon oxide film 4a exposed in the peripheral circuit region P is wet-etched to a predetermined thickness (about 10 [nm]), thereby forming the silicon nitride film 9 The silicon oxide film 4a formed along part of the side and bottom surfaces of the element isolation trench 3 is removed. Next, the photoresist 12 is removed by an ashing process.

次に、図１１に示すように、ＣＶＤ法によりＯ_３−ＴＥＯＳ膜４ｃを堆積する。このとき、堆積条件を調整することによって、Ｏ_３−ＴＥＯＳ膜４ｃは、前工程にてシリコン酸化膜４ａが除去されることによって露出したシリコンの上に選択的に堆積されるようになる。したがって、Ｏ_３−ＴＥＯＳ膜４ｃは、シリコン酸化膜４ａの上には堆積されないが、シリコン窒化膜９の上面および側面にはシリコン上に比較して薄い膜厚ではあるものの堆積する。 Next, as shown in FIG. 11, an O ₃ -TEOS film 4c is deposited by CVD. At this time, by adjusting the deposition conditions, the O ₃ -TEOS film 4c is selectively deposited on the silicon exposed by removing the silicon oxide film 4a in the previous step. Therefore, the O ₃ -TEOS film 4c is not deposited on the silicon oxide film 4a, but is deposited on the upper surface and side surfaces of the silicon nitride film 9 although the film thickness is smaller than that on the silicon.

次に、図１２に示すように、ＳＯＧ膜４ｂをシリコン酸化膜４ａよりも厚い所定膜厚（例えば５００ｎｍ）堆積させる。次に、４００〜５００℃程度の第１温度の酸化性雰囲気中にて熱処理を行いＳＯＧ膜４ｂのシリコン酸化膜への転換を行った後、第１温度よりも高い８００〜９００℃程度の第２温度の不活性雰囲気中にて熱処理を行うことで緻密化する。 Next, as shown in FIG. 12, the SOG film 4b is deposited to a predetermined thickness (for example, 500 nm) thicker than the silicon oxide film 4a. Next, heat treatment is performed in an oxidizing atmosphere at a first temperature of about 400 to 500 ° C. to convert the SOG film 4b into a silicon oxide film, and then a second temperature of about 800 to 900 ° C., which is higher than the first temperature. Densification is performed by heat treatment in an inert atmosphere at two temperatures.

次に、図１３に示すように、ＣＭＰ法によりＳＯＧ膜４ｂをシリコン窒化膜９の上面が露出するまで研磨することで平坦化処理する。次に、図１４に示すように、ＲＩＥ法によりシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ_３−ＴＥＯＳ膜４ｃの上面位置の調整を行う。メモリセル領域Ｍではカップリング比を稼ぐため多結晶シリコン層６の上面および上側面を露出するようにシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ_３−ＴＥＯＳ膜４ｃをエッチング処理する。その後、ホットリン酸によりシリコン窒化膜９を剥離する。次に、図１５に示すように、ゲート間絶縁膜７を形成する。 Next, as shown in FIG. 13, the SOG film 4b is polished by CMP until the upper surface of the silicon nitride film 9 is exposed, thereby performing a flattening process. Next, as shown in FIG. 14, the top surface positions of the silicon oxide film 4a, the SOG film 4b, and the O ₃ -TEOS film 4c are adjusted by the RIE method. In the memory cell region M, the silicon oxide film 4a, the SOG film 4b, and the O ₃ -TEOS film 4c are etched so as to expose the upper surface and the upper side surface of the polycrystalline silicon layer 6 in order to increase the coupling ratio. Thereafter, the silicon nitride film 9 is peeled off by hot phosphoric acid. Next, as shown in FIG. 15, an inter-gate insulating film 7 is formed.

次に、図３に示すように、ワード線ＷＬ用の材料（非晶質シリコン）をＣＶＤ法により堆積し、ゲート電極ＰＧ加工用のマスク材を堆積し、フォトリソグラフィ法およびＲＩＥ法による異方性エッチング処理によりゲート電極ＰＧを形成する。このゲート電極ＰＧの形成時点において周辺回路領域Ｐのシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ_３−ＴＥＯＳ膜４ｃもその上面が半導体基板２の表面付近に位置する程度までエッチバックされる。 Next, as shown in FIG. 3, a material for the word line WL (amorphous silicon) is deposited by the CVD method, a mask material for processing the gate electrode PG is deposited, and anisotropic by the photolithography method and the RIE method. The gate electrode PG is formed by reactive etching. At the time of forming the gate electrode PG, the silicon oxide film 4a, the SOG film 4b, and the O ₃ -TEOS film 4c in the peripheral circuit region P are also etched back to such an extent that the upper surface thereof is located near the surface of the semiconductor substrate 2.

次に、リン（Ｐ）等のＮ型の不純物を半導体基板２の表層に低濃度イオン注入する。次に、ゲート電極ＰＧを覆うように絶縁膜を堆積し異方性エッチング処理によりゲート電極ＰＧの側壁に沿うようにスペーサ膜１０として加工する。次に、Ｎ型の不純物を半導体基板２の表層に高濃度イオン注入する。 Next, an N-type impurity such as phosphorus (P) is ion-implanted into the surface layer of the semiconductor substrate 2. Next, an insulating film is deposited so as to cover the gate electrode PG, and processed as a spacer film 10 along the side wall of the gate electrode PG by anisotropic etching. Next, high-concentration ions are implanted into the surface layer of the semiconductor substrate 2 with N-type impurities.

次に、不活性雰囲気中においてイオン注入処理により導入した不純物の活性化を行うことで結晶性の回復を行う。これにより、ＬＤＤ構造のソース／ドレイン領域２ｃを形成できる。この活性化用の熱処理時にＳＯＧ膜４ｂが収縮することで大きな引っ張り応力が発生し、結晶欠陥が不純物拡散領域２ａ、２ｂに発生する虞があるが、本実施形態では活性領域Ｓａの脇に位置してＳＯＧ膜４ｂと不純物拡散領域２ａとの間にＯ_３−ＴＥＯＳ膜４ｃが６０［ｎｍ］以上の側部膜厚Ｗ１で介在して形成されているため、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理することができ、ＳＯＧ膜６が熱処理により収縮したとしても熱処理に起因した転位の発生を抑制できる。 Next, the crystallinity is restored by activating the impurities introduced by ion implantation in an inert atmosphere. Thereby, the source / drain region 2c having the LDD structure can be formed. When the SOG film 4b contracts during the heat treatment for activation, a large tensile stress is generated and crystal defects may occur in the impurity diffusion regions 2a and 2b. In this embodiment, the SOG film 4b is positioned beside the active region Sa. Since the O ₃ -TEOS film 4c is interposed between the SOG film 4b and the impurity diffusion region 2a with a side film thickness W1 of 60 [nm] or more, the high tensile stress caused by the SOG film 6 is increased. Heat treatment can be performed in a state where the influence is reduced, and even if the SOG film 6 contracts due to the heat treatment, the occurrence of dislocation due to the heat treatment can be suppressed.

本実施形態によれば、素子分離溝３の内面に沿って上部に開口を有するようにシリコン酸化膜４ａを等方的に形成し、周辺回路領域Ｐの素子分離溝３の内面に形成されたシリコン酸化膜４ａを除去することで半導体基板２を露出させ、半導体基板２が露出した素子分離溝３の内面にＯ_３−ＴＥＯＳ膜４ｃを選択的に堆積し、このＯ_３−ＴＥＯＳ膜４ｃ上にＳＯＧ膜４ｂをシリコン酸化膜に転換して形成し、ゲート電極ＰＧ脇に不純物を導入した後、熱処理して活性化している。 According to the present embodiment, the silicon oxide film 4a is isotropically formed so as to have an opening at the top along the inner surface of the element isolation groove 3, and is formed on the inner surface of the element isolation groove 3 in the peripheral circuit region P. silicon oxide film 4a to expose the semiconductor substrate 2 by removing the _O 3 -TEOS film 4c selectively deposited on the inner surface of the element isolation trench 3 in which the semiconductor substrate 2 is exposed, on the _O 3 -TEOS film 4c In addition, the SOG film 4b is formed by converting it into a silicon oxide film, and after introducing impurities into the side of the gate electrode PG, it is activated by heat treatment.

このため、ＳＯＧ膜４ｂと半導体基板２との間にＯ_３−ＴＥＯＳ膜４ｃを介在させて形成することができ、熱処理に起因した転位の発生を抑制できる。これにより、周辺回路領域Ｐ内のトランジスタＴｒｐの接合リーク電流特性を良化できる。特に、ソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間にＯ_３−ＴＥＯＳ膜４ｃを側部膜厚Ｗ１＝６０［ｎｍ］以上に形成すると良い。 Therefore, the O ₃ -TEOS film 4c can be interposed between the SOG film 4b and the semiconductor substrate 2, and the occurrence of dislocation due to the heat treatment can be suppressed. Thereby, the junction leakage current characteristic of the transistor Trp in the peripheral circuit region P can be improved. In particular, the O ₃ -TEOS film 4c is preferably formed to have a side film thickness W1 = 60 [nm] or more between the source / drain region 2c and the SOG film 4b.

（第２の実施形態）
図１６ないし図２１は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、Ｏ_３−ＴＥＯＳ膜の下地選択成長性の高い膜としてアルミナ膜を、半導体基板との間に介在して形成したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。 (Second Embodiment)
FIGS. 16 to 21 show a second embodiment of the present invention. The difference from the previous embodiment is that an alumina film is used as a film having a high base selective growth property of an O ₃ -TEOS film and a semiconductor substrate. It is in the place of intervening. The same parts as those of the above-described embodiment are denoted by the same reference numerals, description thereof is omitted, and different parts are described below.

前述実施形態で説明した図８に示すように、ＨＴＯ膜によるシリコン酸化膜４ａを素子分離溝３の内面に沿って等方的に堆積した後、図１６に示すように、アルミナ（Ａｌ_２Ｏ_３）膜４ｄをＬＰ−ＣＶＤ法によりライナー状に堆積する。次に、図１７に示すように、フォトレジスト１３を塗布してパターンニングすることでゲート電極ＰＧの形成領域およびその平面周囲、並びに、素子分離溝３の側面、素子分離溝３の側面底部から所定距離に至るまでの底面の一部を覆うようにマスクする。 As shown in FIG. 8 described in the foregoing embodiment, after the isotropically deposited along the silicon oxide film 4a by HTO film on the inner surface of the element isolation trench 3, as shown in FIG. 16, an alumina (Al ₂ O ₃ ) The film 4d is deposited in a liner shape by the LP-CVD method. Next, as shown in FIG. 17, the photoresist 13 is applied and patterned to form the gate electrode PG formation region and the periphery of the plane, the side surface of the element isolation groove 3, and the side surface bottom of the element isolation groove 3. Mask to cover part of the bottom until reaching a predetermined distance.

次に、図１８に示すように、パターンニングされたフォトレジスト１３をマスクとしてメモリセル領域Ｍのアルミナ膜４ｄをウェットエッチング処理することで、シリコン窒化膜９の上面および側面、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、並びに素子分離溝３の底面の一部にシリコン酸化膜４ａを介して連続的に沿うようにアルミナ膜４ｄを残留させる。次にアッシング処理などによってフォトレジスト１３を除去処理する。 Next, as shown in FIG. 18, the alumina film 4d in the memory cell region M is wet-etched using the patterned photoresist 13 as a mask, so that the upper and side surfaces of the silicon nitride film 9 and the polycrystalline silicon layer 6 are processed. The alumina film 4d is left so as to continuously follow the side surfaces of the gate insulating film 5 and the part of the bottom surface of the element isolation trench 3 through the silicon oxide film 4a. Next, the photoresist 13 is removed by ashing or the like.

次に、図１９に示すように、アルミナ膜４ｄを下地としてＯ_３−ＴＥＯＳ膜４ｃを選択的に成長させる。Ｏ_３−ＴＥＯＳ膜４ｃは、アルミナを下地膜とするとシリコン酸化膜を下地膜とするよりも成長速度が速い。したがって、Ｏ_３−ＴＥＯＳ膜４ｃは、アルミナ膜４ｄの上面および側面に沿って当該アルミナ膜４ｄを覆うように選択的に且つ等方的に堆積することになる。 Next, as shown in FIG. 19, an O ₃ -TEOS film 4c is selectively grown using the alumina film 4d as a base. The growth rate of the O ₃ -TEOS film 4c is faster when alumina is used as the base film than when the silicon oxide film is used as the base film. Therefore, the O ₃ -TEOS film 4c is selectively and isotropically deposited so as to cover the alumina film 4d along the upper surface and the side surface of the alumina film 4d.

次に、図２０に示すように、ＳＯＧ膜４ｂを所定膜厚（例えば５００ｎｍ）堆積し、次に、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行うことでＳＯＧ膜４ｂをシリコン酸化膜に転換した後、８００〜９００℃程度の不活性雰囲気中にて熱処理を行う。 Next, as shown in FIG. 20, the SOG film 4b is deposited to a predetermined thickness (for example, 500 nm), and then heat-treated in an oxidizing atmosphere at about 400 to 500 ° C. to oxidize the SOG film 4b to silicon oxide. After conversion into a film, heat treatment is performed in an inert atmosphere at about 800 to 900 ° C.

次に、図２１に示すように、シリコン窒化膜９をストッパとしてＣＭＰ法によりＳＯＧ膜４ｂを平坦化処理する。このとき半導体基板２の上面高さにおけるＯ_３−ＴＥＯＳ膜４ｃの側部膜厚Ｗ２を６０［ｎｍ］以上に形成すると良い。この後の工程は前述実施形態と同様であるためその説明を省略する。 Next, as shown in FIG. 21, the SOG film 4b is planarized by CMP using the silicon nitride film 9 as a stopper. At this time, the side film thickness W2 of the O ₃ -TEOS film 4c at the height of the upper surface of the semiconductor substrate 2 is preferably 60 nm or more. Since the subsequent steps are the same as those in the previous embodiment, the description thereof is omitted.

本実施形態によれば、素子分離溝３の内面に沿って上部に開口を有するようにシリコン酸化膜４ａを等方的に形成し、周辺回路領域Ｐのシリコン酸化膜４ａ上に素子分離溝３の上部に開口を有するようにアルミナ膜４ｄを形成し、アルミナ膜４ｄ上にＯ_３−ＴＥＯＳ膜４ｃを選択的に形成し、Ｏ_３−ＴＥＯＳ膜４ｃ上にＳＯＧ膜４ｂを形成し、ゲート電極ＰＧ脇に不純物を導入し、当該不純物を熱処理している。このため、ＳＯＧ膜４ｂと半導体基板２との間にＯ_３−ＴＥＯＳ膜４ｃを介在させて形成することができ、前述実施形態とほぼ同様の作用効果が得られる。特に半導体基板２の上面高さにおけるＯ_３−ＴＥＯＳ膜４ｃの側部膜厚Ｗ２を６０［ｎｍ］以上に形成すると良い。 According to the present embodiment, the silicon oxide film 4a is isotropically formed so as to have an opening at the top along the inner surface of the element isolation groove 3, and the element isolation groove 3 is formed on the silicon oxide film 4a in the peripheral circuit region P. An alumina film 4d is formed so as to have an opening at the top of the first electrode, an O ₃ -TEOS film 4c is selectively formed on the alumina film 4d, an SOG film 4b is formed on the O ₃ -TEOS film 4c, and a gate electrode Impurities are introduced beside the PG, and the impurities are heat-treated. For this reason, it can be formed by interposing the O ₃ -TEOS film 4c between the SOG film 4b and the semiconductor substrate 2, and substantially the same operational effects as in the above-described embodiment can be obtained. In particular, the side film thickness W2 of the O ₃ -TEOS film 4c at the height of the upper surface of the semiconductor substrate 2 is preferably 60 nm or more.

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
周辺回路領域Ｐ内のゲート電極ＰＧは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。 (Other embodiments)
The present invention is not limited to the above embodiment, and for example, the following modifications or expansions are possible.
The gate electrode PG in the peripheral circuit region P may be applied to either a high breakdown voltage transistor or a low breakdown voltage transistor. Although applied to the NAND type flash memory device 1, it may be applied to a NOR type flash memory device, or may be applied to other nonvolatile semiconductor memory devices.

Ｏ_３−ＴＥＯＳ膜４ｃを選択成長性良く堆積するための下地として半導体基板２（シリコン）、アルミナ膜４ｄを適用した実施形態を示したが、Ｏ_３−ＴＥＯＳ膜４ｃの選択成長性の高い膜であれば何れの膜（特に金属酸化膜（ＭＯ_ｘ））を適用しても良い。 Although the embodiment in which the semiconductor substrate 2 (silicon) and the alumina film 4d are applied as a base for depositing the O ₃ -TEOS film 4c with good selective growth property has been shown, the O ₃ -TEOS film 4c has a high selective growth property. Any film (in particular, metal oxide film (MO _x )) may be applied.

メモリセル領域Ｍ内の浮遊ゲート電極ＦＧに多結晶シリコン層６を適用した実施形態を示したが、メモリセル領域Ｍ内の構造は特にどのような構造でも良く、特に浮遊ゲート電極ＦＧに代わる電荷蓄積層としてシリコン窒化膜を適用したＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造、ＳＯＮＯＳ構造（Silicon-Oxide-Nitride-Oxide-Silicon）を適用しても良い。 Although the embodiment in which the polycrystalline silicon layer 6 is applied to the floating gate electrode FG in the memory cell region M has been shown, the structure in the memory cell region M may be any structure in particular, and in particular, a charge substituting for the floating gate electrode FG. A MONOS (Metal-Oxide-Nitride-Oxide-Silicon) structure or a SONOS structure (Silicon-Oxide-Nitride-Oxide-Silicon) to which a silicon nitride film is applied may be used as the accumulation layer.

本発明の第１の実施形態を示す電気的構成図1 is an electrical configuration diagram showing a first embodiment of the present invention. 模式的に示す平面図Plan view schematically 要部を模式的に示す断面図Sectional view schematically showing the main part 一製造段階を模式的に示す切断面図（その１）Sectional view schematically showing one manufacturing stage (Part 1) 一製造段階を模式的に示す切断面図（その２）Cutaway view schematically showing one manufacturing stage (Part 2) 一製造段階を模式的に示す切断面図（その３）Cutaway view schematically showing one manufacturing stage (Part 3) 一製造段階を模式的に示す切断面図（その４）Cutaway view schematically showing one manufacturing stage (Part 4) 一製造段階を模式的に示す切断面図（その５）Cutaway view schematically showing one manufacturing stage (Part 5) 一製造段階を模式的に示す切断面図（その６）Sectional view schematically showing one manufacturing stage (No. 6) 一製造段階を模式的に示す切断面図（その７）Sectional view schematically showing one manufacturing stage (Part 7) 一製造段階を模式的に示す切断面図（その８）Sectional view schematically showing one manufacturing stage (No. 8) 一製造段階を模式的に示す切断面図（その９）Sectional view schematically showing one manufacturing stage (No. 9) 一製造段階を模式的に示す切断面図（その１０）Sectional view schematically showing one manufacturing stage (No. 10) 一製造段階を模式的に示す切断面図（その１１）Sectional view schematically showing one manufacturing stage (Part 11) 一製造段階を模式的に示す切断面図（その１２）Sectional view schematically showing one manufacturing stage (No. 12) 本発明の第２の実施形態について一製造段階を模式的に示す切断面図（その１３）Sectional view (No. 13) schematically showing one manufacturing stage in the second embodiment of the present invention. 一製造段階を模式的に示す切断面図（その１４）Sectional view schematically showing one manufacturing stage (No. 14) 一製造段階を模式的に示す切断面図（その１５）Sectional view schematically showing one manufacturing stage (No. 15) 一製造段階を模式的に示す切断面図（その１６）Sectional view schematically showing one manufacturing stage (No. 16) 一製造段階を模式的に示す切断面図（その１７）Sectional view schematically showing one manufacturing stage (No. 17) 一製造段階を模式的に示す切断面図（その１８）Sectional view schematically showing one manufacturing stage (No. 18)

Explanation of symbols

図面中、１はフラッシュメモリ装置（半導体装置）、２は半導体基板、３は素子分離溝、４、１４は素子分離絶縁膜、４ａはシリコン酸化膜（酸化膜）、４ｂはＳＯＧ膜（塗布型絶縁膜、第２の素子分離絶縁膜）、４ｃはＯ_３−ＴＥＯＳ膜（第１の素子分離絶縁膜）、５はゲート絶縁膜、ＰＧはゲート電極、Ｓａは活性領域を示す。 In the drawings, 1 is a flash memory device (semiconductor device), 2 is a semiconductor substrate, 3 is an element isolation trench, 4 and 14 are element isolation insulating films, 4a is a silicon oxide film (oxide film), and 4b is an SOG film (coating type). Insulating film, second element isolation insulating film), 4c is an O ₃ -TEOS film (first element isolation insulating film), 5 is a gate insulating film, PG is a gate electrode, and Sa is an active region.

Claims

Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film;
Forming a first element isolation groove on the gate electrode, the gate insulating film, and the semiconductor substrate and simultaneously forming a second element isolation groove narrower than the width of the first element isolation groove along a predetermined direction; ,
Forming an oxide film isotropically so as to have an opening on each of the first and second element isolation grooves along the inner surfaces of the first and second element isolation grooves;
Removing the oxide film formed on the inner surface of the first element isolation trench to expose the semiconductor substrate;
Selectively forming an O ₃ -TEOS film on the inner surface of the first element isolation groove where the semiconductor substrate is exposed;
Forming a coating type insulating film on the O ₃ -TEOS film in the first element isolation trench;
Introducing impurities into the side of the gate electrode;
And a step of performing a heat treatment after the introduction of the impurities.

Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film;
Forming a first element isolation groove on the gate electrode, the gate insulating film, and the semiconductor substrate and simultaneously forming a second element isolation groove narrower than the width of the first element isolation groove along a predetermined direction; ,
Forming an oxide film isotropically along the inner surfaces of the first and second element isolation grooves so as to have openings at the upper portions of the first and second element isolation grooves;
Forming an alumina film on the oxide film formed along the inner surface of the first element isolation groove so as to have an opening above the first element isolation groove;
Selectively forming an O ₃ -TEOS film on the alumina film in the first element isolation trench;
Forming a coating type insulating film on the O ₃ -TEOS film in the first element isolation trench;
Introducing impurities into the side of the gate electrode;
And a step of performing a heat treatment after the introduction of the impurities.

In the step of selectively forming the O ₃ -TEOS film, the side film thickness of the first element isolation groove at the upper surface height position of the semiconductor substrate is formed to be 60 nm or more. A method for manufacturing a semiconductor device according to claim 1 or 2.

A semiconductor substrate having an element isolation groove composed of a side surface and a bottom surface;
A first element isolation insulating film formed of an O ₃ -TEOS film and formed from a side surface of the element isolation trench to a part of the bottom surface;
A semiconductor device comprising: a coating type insulating film, and a second element isolation insulating film formed on the first element isolation insulating film and the bottom surface so as to fill the element isolation trench.

The semiconductor device according to claim 4, wherein an alumina (Al ₂ O ₃ ) film is interposed between the first element isolation insulating film and the semiconductor substrate.