JP2010086129A - マルチスレッドプロセッサ - Google Patents
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- 230000004044 response Effects 0.000 claims description 10
- 238000012545 processing Methods 0.000 description 60
- 102100034111 Activin receptor type-1 Human genes 0.000 description 46
- 101710105225 Activin receptor type-1 Proteins 0.000 description 46
- 238000000034 method Methods 0.000 description 30
- 102100034134 Activin receptor type-1B Human genes 0.000 description 27
- 101710173011 Activin receptor type-1B Proteins 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 102100034136 Serine/threonine-protein kinase receptor R3 Human genes 0.000 description 14
- 101710082813 Serine/threonine-protein kinase receptor R3 Proteins 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000004891 communication Methods 0.000 description 12
- 101000671638 Homo sapiens Vesicle transport protein USE1 Proteins 0.000 description 11
- 102100040106 Vesicle transport protein USE1 Human genes 0.000 description 11
- 230000008859 change Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 5
- 238000007616 round robin method Methods 0.000 description 5
- 101100095908 Chlamydomonas reinhardtii SLT3 gene Proteins 0.000 description 4
- 101150104869 SLT2 gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 101100206196 Arabidopsis thaliana TCP3 gene Proteins 0.000 description 1
- 241001522296 Erithacus rubecula Species 0.000 description 1
- 101000763003 Homo sapiens Two pore channel protein 1 Proteins 0.000 description 1
- 101100260060 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CCT3 gene Proteins 0.000 description 1
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 1
- 102100026736 Two pore channel protein 1 Human genes 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- G—PHYSICS
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
- G06F9/4893—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues taking into account power or heat criteria
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Abstract
【解決手段】本発明は、それぞれが独立した命令流を生成する複数のハードウェアスレッドと、第1もしくは第2のスケジュールに従い、複数のハードウェアスレッドのうち次実行サイクルにおいて実行するハードウェアスレッドを指定するスレッド選択信号を出力するスレッドスケジューラと、スレッド選択信号に応じ複数のハードウェアスレッドのいずれか1つを選択し、選択したハードウェアスレッドにより生成された命令を出力する第1のセレクタと、第1のセレクタから出力される命令を実行する演算回路を有し、スレッドスケジューラは、当該マルチスレッドプロセッサの状態が、第1の状態時に第1のスケジュール、第2の状態時に第2のスケジュールを選択するマルチスレッドプロセッサである。
【選択図】図2
Description
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかるマルチスレッドプロセッサ1を含むプロセッサシステムのブロック図を示す。本実施の形態にかかるプロセッサシステムでは、システムバスを介してマルチスレッドプロセッサ1とメモリ2が接続される。なお、図示はしていないが、システムバスには、入出力インタフェースなどの他の回路も接続されるものとする。
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1のスレッド制御レジスタ部101のスレッドスケジュールレジスタSKR2をスレッドスケジュールレジスタSKR3に変更した構成となっている。なお、スレッドスケジュールレジスタSKR3は、物理的なレジスタの変更ではなく、レジスタ内に格納されているスケジュールパターンがSKR2からSKR3に書き換えられる場合であってもよい。他の構成は、実施の形態1と同様なため、詳細な説明は省略する。
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。図12に本実施の形態3にかかるスレッドスケジューラ19のブロック図を示す。本実施の形態3は、実施の形態1とは異なり、更に別のスケジューラであるノーマルスケジューラ201等を有している。また、スレッド制御レジスタ部101内のスレッドスケジュールレジスタが有する各スロットが、ハードウェアスレッド番号以外に実時間ビット信号を生成するためのフラグ情報を格納する。その他の構成は、実施の形態1と同様である。よって、本実施の形態3では、実施の形態1と相違する部分を中心に説明を行う。
以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。図18に本実施の形態4にかかるスレッドスケジューラ19のブロック図を示す。本実施の形態4は、実施の形態1とは異なり、スレッド制御レジスタ部101がスレッドスケジュールレジスタを2つ有するだけでなく、更に複数のスレッドスケジュールレジスタを有している。また、割り込み制御部120が、スケジュールレジスタ選択部102に対して上記複数のスレッドスケジュールレジスタのうちいずれか1つを選択するよう制御を行う。その他の構成は、実施の形態1と同様である。よって、本実施の形態4では、実施の形態1と相違する部分を中心に説明を行う。
2 メモリ
10 演算回路
11 割り込みコントローラ
12 PC生成回路
13、18、30、37 セレクタ
14 命令メモリ
15 命令バッファ
16 パイプライン制御回路
17 命令フェッチコントローラ
19 スレッドスケジューラ
21 命令デコーダ
22 実行ユニット
23 データレジスタ
101 スレッド制御レジスタ部
102 スケジュールレジスタ選択部
103 セレクタ
111 カウンタ
112 カウンタ上限値レジスタ
113 一致比較回路
120 割り込み制御部
121 割り込みハンドラ
122 スケジュール選択回路
SKR1〜SKRr、SKR11、SKR12 スレッドスケジュールレジスタ
100 スケジューラユニット
201 ノーマルスケジューラ
202 セレクタ
Claims (9)
- マルチスレッドプロセッサであって、
それぞれが独立した命令流を生成する複数のハードウェアスレッドと、
第1のスケジュールもしくは第2のスケジュールに従って、前記複数のハードウェアスレッドのうち次実行サイクルにおいて実行するハードウェアスレッドを指定するスレッド選択信号を出力する第1のスレッドスケジューラと、
前記スレッド選択信号に応じて前記複数のハードウェアスレッドのいずれか1つを選択して、選択したハードウェアスレッドにより生成された命令を出力する第1のセレクタと、
前記第1のセレクタから出力される命令を実行する演算回路と、を有し、
前記第1のスレッドスケジューラは、当該マルチスレッドプロセッサの状態が、第1の状態時には前記第1のスケジュール、第2の状態時には前記第2のスケジュールを選択する
マルチスレッドプロセッサ。 - 前記第1のスケジューラは、
当該マルチスレッドプロセッサの状態が、前記第1の状態から前記第2の状態に変化する場合に、入力される割り込み信号に応じて制御信号を出力する割り込み制御部と、
前記割り込み制御部からの制御信号に応じて前記第1のスケジュールもしくは前記第2のスケジュールを選択する選択部と、を有する
請求項1に記載のマルチスレッドプロセッサ。 - 前記第1のスケジューラは、
前記第1のスケジュールを格納する第1の記憶部と、
前記第2のスケジュールを格納する第2の記憶部と、を有し、
前記選択部は、選択した前記第1の記憶部もしくは前記第2の記憶部が記憶する、前記第1のスケジュールもしくは前記第2のスケジュールに従ってハードウェアスレッドの実行を指定する前記スレッド選択信号を出力する
請求項2に記載のマルチスレッドプロセッサ。 - 前記第1の記憶部と前記第2の記憶部は、それぞれ複数のスロットを有し、
前記第1の記憶部の複数のスロットには、前記第1のスケジュールに応じた前記複数のハードウェアスレッドに対応したハードウェアスレッド番号が格納され、
前記第2の記憶部の複数のスロットには、前記第2のスケジュールに応じた前記複数のハードウェアスレッドに対応したハードウェアスレッド番号が格納されており、
前記第1のスケジューラは、
所定の間隔でカウント値を更新するカウンタと、
前記カウント値に応じて、前記選択部に選択された前記第1の記憶部もしくは前記第2の記憶部の複数のスロットのうち1つのスロットを選択し、その選択したスロットに格納されるハードウェアスレッド番号を前記スレッド選択信号として出力する第2のセレクタと、を有する
請求項3に記載のマルチスレッドプロセッサ。 - 前記複数のハードウェアスレッドのうちの第1のハードウェアスレッドに対応する第1のハードウェアスレッド番号を格納するスロットの占める比率が、前記第1の記憶部と前記第2の記憶部で等しい
請求項4に記載のマルチスレッドプロセッサ。 - 所定のアルゴリズムに従って決定される任意のハードウェアスレッド番号を生成する第2のスケジューラと、第2のセレクタと、を更に有し、
前記第1のスケジューラが、
所定の間隔でカウント値を更新するカウンタと、
第3のセレクタと、を有し、
前記第1の記憶部の複数のスロットには、前記第1のスケジュールに応じた前記複数のハードウェアスレッドに対応したハードウェアスレッド番号と、前記第2のスケジューラが生成した任意のハードウェアスレッド番号を選択するか否かのフラグが格納され、
前記第2の記憶部の複数のスロットには、前記第2のスケジュールに応じた前記複数のハードウェアスレッドに対応したハードウェアスレッド番号と、前記第2のスケジューラが生成した任意のハードウェアスレッド番号を選択するか否かのフラグが格納されており、
前記第3のセレクタは、前記カウント値に応じて、前記選択部に選択された前記第1の記憶部もしくは前記第2の記憶部の複数のスロットのうち1つのスロットを選択し、その選択したスロットに格納される前記フラグとハードウェアスレッド番号を出力し、
前記第2のセレクタは、前記フラグの値に応じて、当該スロットに格納されているハードウェアスレッド番号もしくは前記第2のスケジューラが生成した任意のハードウェアスレッド番号を前記スレッド選択信号として出力する
請求項3に記載のマルチスレッドプロセッサ。 - 前記第1の記憶部は、複数のスロットを有し、
前記第1の記憶部の複数のスロットには、前記第1のスケジュールに応じた前記複数のハードウェアスレッドに対応したハードウェアスレッド番号が格納され、
前記第2の記憶部は、前記第2のスケジュールに応じた固定されたハードウェアスレッド番号が格納されており、
前記第1のスケジューラは、
所定の間隔でカウント値を更新するカウンタと、
前記選択部に前記第1の記憶部が選択された場合、前記カウント値に応じて、前記第1の記憶部の複数のスロットのうち1つのスロットを選択し、その選択したスロットに格納されるハードウェアスレッド番号を前記スレッド選択信号として出力し、
前記選択部に前記第2の記憶部が選択された場合、前記固定されたハードウェアスレッド番号を前記スレッド選択信号として出力する
前記第2のセレクタと、を有する
請求項3に記載のマルチスレッドプロセッサ。 - 前記第1のスケジュール及び前記第2のスケジュールには、それぞれ、予め決定された第1のハードウェアスレッドの実行順序と、実行状態に応じた任意の第2のハードウェアスレッドの実行順序が定義されており、
前記第1のスケジュールと前記第2のスケジュールは、前記第1のハードウェアスレッドの実行される期間と前記第2のハードウェアスレッドの実行される期間の比が異なっている
請求項1に記載のマルチスレッドプロセッサ。 - 所定のアルゴリズムに従って決定される前記任意の前記第2のハードウェアスレッドを指定する、第2のスケジューラを更に有する
請求項8に記載のマルチスレッドプロセッサ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008252233A JP5173712B2 (ja) | 2008-09-30 | 2008-09-30 | マルチスレッドプロセッサ |
US12/585,737 US8539203B2 (en) | 2008-09-30 | 2009-09-23 | Multi-thread processor selecting threads on different schedule pattern for interrupt processing and normal operation |
US13/964,418 US9529597B2 (en) | 2008-09-30 | 2013-08-12 | Multithread processor with different schedule pattern cycle state for handling interrupt processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008252233A JP5173712B2 (ja) | 2008-09-30 | 2008-09-30 | マルチスレッドプロセッサ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012284445A Division JP5536864B2 (ja) | 2012-12-27 | 2012-12-27 | マルチスレッドプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010086129A true JP2010086129A (ja) | 2010-04-15 |
JP5173712B2 JP5173712B2 (ja) | 2013-04-03 |
Family
ID=42058856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008252233A Active JP5173712B2 (ja) | 2008-09-30 | 2008-09-30 | マルチスレッドプロセッサ |
Country Status (2)
Country | Link |
---|---|
US (2) | US8539203B2 (ja) |
JP (1) | JP5173712B2 (ja) |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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