JP2010080966A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、互いに厚さが異なるゲート絶縁膜を備えた複数のトランジスタを有する半導体装置に関する。 The present invention relates to a semiconductor device having a plurality of transistors provided with gate insulating films having different thicknesses.
従来、１つのチップ内にゲート絶縁膜の厚さが異なる複数のトランジスタが形成されることがある。このような半導体装置は、次のようにして形成されている。図３８乃至図４０は、従来の半導体装置の製造方法を工程順に示す断面図である。 Conventionally, a plurality of transistors having different gate insulating film thicknesses may be formed in one chip. Such a semiconductor device is formed as follows. 38 to 40 are sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
先ず、図３８（ａ）に示すように、ＬＯＣＯＳ法により素子分離領域２０２を半導体基板２０１の表面に形成する。
First, as shown in FIG. 38A, the
次に、図３８（ｂ）に示すように、露出している半導体基板２０１の表面に、厚い方のゲート酸化膜２０３を形成する。このゲート酸化膜２０３は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。
Next, as shown in FIG. 38B, a thicker
次いで、図３８（ｃ）に示すように、薄い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域に開口部を備えたレジスト２０４を形成する。
Next, as shown in FIG. 38C, a
その後、図３８（ｄ）に示すように、レジスト２０４をマスクとしてゲート酸化膜２０３に対するエッチングを行う。このエッチングでは、フッ酸を用いたドライエッチングを行うか、又はＣＦ4等のフロン系ガスを用いたドライエッチングを行う。このとき、素子分離領域２０２のレジスト２０４から露出している部分もエッチングされ、そこに段差２０５が形成される。
Thereafter, as shown in FIG. 38D, the
続いて、図３９（ａ）に示すように、レジスト２０４を除去する。
Subsequently, as shown in FIG. 39A, the
次に、図３９（ｂ）に示すように、露出した半導体基板２０１の表面に、薄い方のゲート酸化膜２０６を形成する。このゲート酸化膜２０６は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。
Next, as shown in FIG. 39B, a thinner
次いで、図３９（ｃ）に示すように、ポリシリコン膜等の導電体膜２０７を全面に形成する。導電体膜２０７の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 39C, a conductor film 207 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 207 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
その後、図３９（ｄ）に示すように、レジスト２０８を用いて導電体膜２０７をパターニングすることにより、ゲート電極２０９及び２１０を形成する。このとき、段差２０５内に導電体膜２０７の残部２１１が残る。
Thereafter, as shown in FIG. 39D,
続いて、図４０（ａ）に示すように、レジスト２０８を除去する。
Subsequently, as shown in FIG. 40A, the
次に、図４０（ｂ）に示すように、導電体膜２０７の残部２１１を除去するためのレジスト２１２を形成する。レジスト２１２への開口部の形成に当たっては、素子分離領域２０２の段差２０５が形成されている側の開口距離Ｌ１に関し、残部２１１が十分に露出されるように開口距離Ｌ１を決定する。一方、素子分離領域２０２の段差２０５が形成されていない側の開口距離Ｌ２に関しては、マスクの位置合わせや、段差形成部分のばらつきを考慮し、確実に段差境界領域のレジストが開口するように開口距離Ｌ２を決める。
Next, as shown in FIG. 40B, a
次いで、図４０（ｃ）に示すように、ウェットエッチングにより残部２１１を除去する。エッチング時間は段差２０５の深さＬ３に応じて決定する。段差２０５の深さＬ３はゲート酸化膜２０３が厚ければ厚いほど深くなる。
Next, as shown in FIG. 40C, the
そして、ソース拡散層、ドレイン拡散層等を形成して半導体装置を完成させる。 Then, a source diffusion layer, a drain diffusion layer, and the like are formed to complete the semiconductor device.
しかしながら、上述の方法で半導体装置を製造する場合には、リーク等の原因となる導電体膜２０７の残部２１１が形成されてしまうため、それを除去するためだけの工程が必要であり、コストの増加に繋がっている。また、段差２０５の深さＬ３が素子分離領域２０２の厚さの半分以上となるような場合には、素子分離領域の厚さを複数種類設定して形成する方法を採る必要がある。この場合には、工程数が更に増加してしまう。
However, when a semiconductor device is manufactured by the above-described method, the
特に、ＳＴＩ（Shallow Trench Isolation）によって素子分離領域を形成する場合には、溝へ埋め込む酸化膜としてＣＶＤ酸化膜を用いることが多く、このＣＶＤ酸化膜がエッチングされやすいため、段差が形成されやすい。また、段差が形成される位置が半導体基板により近くなるため、よりリーク等の不具合が発生しやすい。 In particular, when an element isolation region is formed by STI (Shallow Trench Isolation), a CVD oxide film is often used as an oxide film embedded in a trench, and the CVD oxide film is easily etched, so that a step is easily formed. In addition, since the position where the step is formed is closer to the semiconductor substrate, problems such as leakage are more likely to occur.
特開平５−２９１５８１号公報（特許文献２）には、耐酸化膜を用いて素子分離領域の更なる酸化を防止する技術が記載されているが、その方法を採用しても段差を減少させることはほとんどできない。 Japanese Patent Application Laid-Open No. 5-291158 (Patent Document 2) describes a technique for preventing further oxidation of the element isolation region by using an oxidation resistant film. However, even if this method is employed, the level difference is reduced. I can hardly do it.
本発明は、かかる問題点に鑑みてなされたものであって、素子分離領域での段差の形成を抑制して高い信頼性を短い工程で得ることができる半導体装置を提供することを目的とする。 The present invention has been made in view of such a problem, and an object of the present invention is to provide a semiconductor device capable of obtaining high reliability in a short process by suppressing formation of a step in an element isolation region. .
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。 As a result of intensive studies to solve the above problems, the present inventor has come up with various aspects of the invention shown below.
本発明に係る半導体装置には、半導体基板の表面に形成され、第１の素子活性領域と第２の素子活性領域とを区画する素子分離絶縁膜と、前記第１の素子活性領域内に形成され、第１のゲート絶縁膜を備えた第１のトランジスタと、前記第２の素子活性領域内に形成され、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を備えた第２のトランジスタと、が設けられている。前記素子分離絶縁膜の中央部から前記第１の素子活性領域側に段差が形成されている。前記素子分離絶縁膜の前記第１の素子活性領域側の端部にくびれ部が形成されている。前記段差の前記中央部側の端部と前記くびれ部との平面視での距離をｘ、前記素子分離絶縁膜の頂部の前記半導体基板表面からの高さをｙ、前記くびれ部と前記段差の前記中央部側の端部とを結ぶ線分の前記半導体基板表面からの傾きをαとしたとき、ｘの値が数式「ｙ／ｓｉｎα」の値よりも大きい。 In the semiconductor device according to the present invention, an element isolation insulating film that is formed on the surface of a semiconductor substrate and partitions the first element active region and the second element active region, and formed in the first element active region A first transistor having a first gate insulating film and a second transistor having a second gate insulating film formed in the second element active region and thinner than the first gate insulating film. The transistor is provided. A step is formed from the center of the element isolation insulating film toward the first element active region. A constriction is formed at the end of the element isolation insulating film on the first element active region side. The distance in plan view between the end of the step on the center side and the constricted portion is x, the height of the top of the element isolation insulating film from the surface of the semiconductor substrate is y, the constricted portion and the step The value of x is larger than the value of the expression “y / sin α”, where α is the slope from the surface of the semiconductor substrate that connects the end portion on the center side.
本発明によれば、無用な第２の素子活性領域内での第１のゲート絶縁膜の形成を回避することができる。このため、第２の素子活性領域内の第１のゲート絶縁膜を除去する工程に伴う素子活性領域での段差の形成も回避できる。この結果、ゲート電極の原料となる導電体膜等の膜が段差に残存することもなくなり、高い信頼性を短い工程で得ることができるようになる。 According to the present invention, it is possible to avoid the formation of the first gate insulating film in the unnecessary second element active region. Therefore, it is possible to avoid the formation of a step in the element active region accompanying the step of removing the first gate insulating film in the second element active region. As a result, a film such as a conductor film, which is a raw material for the gate electrode, does not remain on the step, and high reliability can be obtained in a short process.
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.
（第１の実施形態）
先ず、第１の実施形態について説明する。図１乃至図３は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第１の実施形態では、ゲート電極の厚さが相異なる２種類のＭＯＳトランジスタを備えた半導体装置を形成する。
(First embodiment)
First, the first embodiment will be described. 1 to 3 are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. In the first embodiment, a semiconductor device including two types of MOS transistors having different gate electrode thicknesses is formed.
先ず、図１（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 1A, an
次に、図１（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 1B, a
次いで、図１（ｃ）に示すように、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第２の素子活性領域）に開口部を備えたレジスト４を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部５ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を２×１０12ｃｍ-2とする。なお、犠牲酸化膜３の厚さは、５０ｎｍ以下とすることが好ましい。これは、犠牲酸化膜３の厚さが５０ｎｍを超えていると、後述の耐酸化膜６による半導体基板１の表面の酸化を防止する効果が低下するためである。
Next, as shown in FIG. 1C, an opening is formed in an element active region (second element active region) where a transistor having a thinner gate insulating film (second gate insulating film) is to be formed. The provided resist 4 is formed. Then, by performing ion implantation through the
その後、図１（ｄ）に示すように、レジスト４を除去し、全面に、後の工程で半導体基板１の表面が酸化することを防止する耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、後述の図２（ａ）に示す工程で犠牲酸化膜３が十分に残存し、かつ素子分離領域２がほとんどエッチングされないようにするために５０ｎｍ以下であることが好ましく、２５ｎｍ以下であることがより好ましい。また、半導体基板１の耐酸化膜６に覆われている領域の酸化を防止するためには１５ｎｍ以上であることが好ましい。
Thereafter, as shown in FIG. 1D, the resist 4 is removed, and an oxidation
続いて、図２（ａ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト７を形成する。そして、レジスト７をマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、耐酸化膜６を容易に除去することが可能であり、このドライエッチングによってもレジスト７の変質、特に熱の影響による変質はほとんど生じない。
Subsequently, as shown in FIG. 2A, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. A resist 7 provided with is formed. Then, dry etching is performed on the oxidation
次に、図２（ｂ）に示すように、レジスト７を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。このとき、犠牲酸化膜３の厚さは２０ｎｍ程度であるため、素子分離領域２には、後の工程で導電体膜が残存するほどの段差は形成されない。
Next, as shown in FIG. 2B, wet etching using, for example, hydrofluoric acid is performed on the
次いで、図２（ｃ）に示すように、レジスト７に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。なお、本実施形態では、上述のように、耐酸化膜６に対するドライエッチングの際にレジスト７の変質が生じないため、ウェットエッチングのみであっても十分にレジスト７を除去することができる。即ち、従来のように厚い窒化膜等を形成している場合には、そのドライエッチングの際にレジストが変質してドライアッシングを行う必要があるが、本実施形態ではその必要がない。
Next, as shown in FIG. 2C, the resist 7 is etched. As the etching, either dry etching or wet etching may be performed. In the present embodiment, as described above, since the resist 7 is not deteriorated during the dry etching of the oxidation
その後、図２（ｄ）に示すように、露出した半導体基板１の表面に、厚い方のゲート酸化膜（第１のゲート絶縁膜）８を形成する。このゲート酸化膜８は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部５ａ中の不純物が拡散し、不純物拡散層５が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, as shown in FIG. 2D, a thicker gate oxide film (first gate insulating film) 8 is formed on the exposed surface of the
続いて、フッ酸処理を行うことにより、耐酸化膜６の表面に形成された薄い酸化膜を除去した後、図３（ａ）に示すように、耐酸化膜６及び犠牲酸化膜３を順次除去する。このときも、犠牲酸化膜３の厚さは２０ｎｍ程度であるため、素子分離領域２には、後の工程で導電体膜が残存するほどの段差は形成されない。
Subsequently, after removing the thin oxide film formed on the surface of the oxidation
次に、図３（ｂ）に示すように、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜）９を形成する。このゲート酸化膜９は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８の表面も若干酸化される。
Next, as shown in FIG. 3B, a thinner gate oxide film (second gate insulating film) 9 is formed on the exposed surface of the
次に、図３（ｃ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 3C, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
次いで、図３（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び１２を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成し、ゲート電極１２は薄い方のゲート酸化膜９上に形成する。また、ゲート電極１１及び１２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Next, as shown in FIG. 3D,
そして、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して、半導体装置を完成させる。 Then, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第１の実施形態によれば、厚いゲート酸化膜８を形成する際に、後に薄いゲート酸化膜９を形成する予定の領域（第２の素子活性領域）が耐酸化膜６で覆われているため、この領域にはゲート酸化膜８は形成されない。従って、図３８乃至図４０に示す従来の方法のように厚いゲート酸化膜を除去する必要がなくなるため、素子分離領域２に大きな段差が形成されることはない。ゲート酸化膜８を形成する予定の領域（第１の素子活性領域）内の耐酸化膜６を除去する際に素子分離領域２が若干エッチングされるが、その量は極めて小さく、後に導電体膜１０の残部が残るようなことはない。この結果、ゲート電極の原料膜である導電体膜の残部を除去する工程は不要となり、低コストでリーク等の不具合が生じにくい高い信頼性の半導体装置を得ることができる。
According to the first embodiment, when the thick
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図４（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第２の実施形態でも、ゲート電極の厚さが相異なる２種類のＭＯＳトランジスタを備えた半導体装置を形成する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. 4A to 4D are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. Also in the second embodiment, a semiconductor device including two types of MOS transistors having different gate electrode thicknesses is formed.
第２の実施形態では、先ず、第１の実施形態と同様にして、素子分離領域２の形成（図１（ａ））から犠牲酸化膜３の除去（図２（ｂ））までの工程を行う。次に、図４（ａ）に示すように、第１の実施形態と同様にして、レジスト７を除去する。次いで、図４（ｂ）に示すように、第１の実施形態と同様にして、ゲート酸化膜８を形成する。
In the second embodiment, first, similarly to the first embodiment, steps from the formation of the element isolation region 2 (FIG. 1A) to the removal of the sacrificial oxide film 3 (FIG. 2B) are performed. Do. Next, as shown in FIG. 4A, the resist 7 is removed in the same manner as in the first embodiment. Next, as shown in FIG. 4B, a
その後、図４（ｃ）に示すように、ゲート酸化膜８を覆うと共に、残存している耐酸化膜６を露出するレジスト２１を形成する。レジスト２１と耐酸化膜６との間隔は、例えば１μｍ程度とする。
Thereafter, as shown in FIG. 4C, a resist 21 that covers the
続いて、耐酸化膜６の表面に存在する薄い酸化膜をフッ酸処理で除去した後、図４（ｄ）に示すように、レジスト２１をマスクとして耐酸化膜６及び犠牲酸化膜３を順次除去する。
Subsequently, after removing the thin oxide film existing on the surface of the oxidation
次に、レジスト２１を除去する。そして、第１の実施形態と同様にして、ゲート酸化膜９の形成（図３（ｂ））以降の工程を行うことにより、半導体装置を完成させる。 Next, the resist 21 is removed. Then, similarly to the first embodiment, the semiconductor device is completed by performing the steps after the formation of the gate oxide film 9 (FIG. 3B).
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られるだけでなく、ゲート酸化膜８の薄膜化を防止することができる。即ち、第１の実施形態では、耐酸化膜６の表面に形成された薄い酸化膜を除去するために行うフッ酸処理の際にゲート酸化膜８が若干薄くなってしまうが、第２の実施形態では、このフッ酸処理の際にゲート酸化膜８がレジスト２１により覆われているので、ゲート酸化膜８が薄くなることはない。
According to such a second embodiment, not only the same effects as in the first embodiment can be obtained, but also the
また、第２の実施形態によれば、次のような効果も得られる。第１の実施形態では、図５に示すように、素子分離領域２のゲート酸化膜８と接する部分の近傍、即ちバーズビーク及びその近傍に、ゲート酸化膜８を形成するための酸化後に、その厚さがゲート酸化膜８の中央部よりも薄い部分が形成されてしまう。このような現象は素子分離領域２のバーズビーク付近に作用する界面の応力によるものであると考えられる。これに対し、第２の実施形態では、レジスト２１でゲート酸化膜８を覆った状態でゲート酸化膜９を形成するので、上述のような膜厚が薄い部分の形成を抑制することができる。
Moreover, according to 2nd Embodiment, the following effects are also acquired. In the first embodiment, as shown in FIG. 5, the thickness of the
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図６乃至図８は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第３の実施形態でも、ゲート電極の厚さが相異なる２種類のＭＯＳトランジスタを備えた半導体装置を形成する。
(Third embodiment)
Next, a third embodiment of the present invention will be described. 6 to 8 are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps. Also in the third embodiment, a semiconductor device including two types of MOS transistors having different gate electrode thicknesses is formed.
先ず、図６（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 6A, an
次に、図６（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＤｒｙＯ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 6B, a
次いで、図６（ｃ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト３１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部３２ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を５×１０12ｃｍ-2とする。
Next, as shown in FIG. 6C, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. The provided resist 31 is formed. Then, by performing ion implantation through the
その後、図６（ｄ）に示すように、レジスト３１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Thereafter, as shown in FIG. 6D, the resist 31 is removed, and an oxidation
続いて、図７（ａ）に示すように、厚い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域に開口部を備えたレジスト３３を形成する。そして、レジスト３３をマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、このドライエッチングによってもレジスト３３の変質、特に熱の影響による変質はほとんど生じない。
Subsequently, as shown in FIG. 7A, a resist 33 having an opening is formed in an element active region where a transistor having a thicker gate insulating film is to be formed. Then, dry etching is performed on the oxidation
次に、図７（ｂ）に示すように、レジスト３３を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。
Next, as shown in FIG. 7B, wet etching using, for example, hydrofluoric acid is performed on the
次いで、図７（ｃ）に示すように、レジスト３３に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。 Next, as shown in FIG. 7C, the resist 33 is etched. As the etching, either dry etching or wet etching may be performed.
その後、図７（ｄ）に示すように、露出した半導体基板１の表面に、厚い方のゲート酸化膜８を形成する。このゲート酸化膜８は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部３２ａ中の不純物が拡散し、不純物拡散層３２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, as shown in FIG. 7D, a thicker
続いて、フッ酸処理を行うことにより、耐酸化膜６の表面に形成された薄い酸化膜を除去した後、図８（ａ）に示すように、耐酸化膜６及び犠牲酸化膜３を順次除去する。
Subsequently, after removing the thin oxide film formed on the surface of the oxidation
次に、図８（ｂ）に示すように、露出した半導体基板１の表面（第２の素子活性領域）に、薄い方のゲート酸化膜（第２のゲート絶縁膜）９を形成する。このゲート酸化膜９は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８の表面も若干酸化される。
Next, as shown in FIG. 8B, a thinner gate oxide film (second gate insulating film) 9 is formed on the exposed surface (second element active region) of the
次に、図８（ｃ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 8C, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
次いで、図８（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び１２を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成し、ゲート電極１２は薄い方のゲート酸化膜９上に形成する。また、ゲート電極１１及び１２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Next, as shown in FIG. 8D,
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第３の実施形態によっても第１の実施形態と同様の効果が得られる。 The effect similar to 1st Embodiment is acquired also by such 3rd Embodiment.
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図９乃至図１１は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第４の実施形態でも、ゲート電極の厚さが相異なる２種類のＭＯＳトランジスタを備えた半導体装置を形成する。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. 9 to 11 are cross-sectional views showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps. Also in the fourth embodiment, a semiconductor device including two types of MOS transistors having different gate electrode thicknesses is formed.
先ず、図９（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 9A, an
次に、図９（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 9B, a
次いで、図９（ｃ）に示すように、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第２の素子活性領域）に開口部を備えたレジスト４を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部５ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を２×１０12ｃｍ-2とする。
Next, as shown in FIG. 9C, an opening is formed in an element active region (second element active region) where a transistor having a thinner gate insulating film (second gate insulating film) is to be formed. The provided resist 4 is formed. Then, by performing ion implantation through the
その後、図９（ｄ）に示すように、レジスト４を除去し、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト３１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部３２ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を５×１０11ｃｍ-2とする。
Thereafter, as shown in FIG. 9D, the resist 4 is removed, and an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed is formed. A resist 31 having an opening in the region is formed. Then, by performing ion implantation through the
続いて、図１０（ａ）に示すように、レジスト３１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Subsequently, as shown in FIG. 10A, the resist 31 is removed, and an oxidation
次に、図１０（ｂ）に示すように、厚い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域に開口部を備えたレジスト７を形成する。そして、レジスト７をマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、このドライエッチングによってもレジスト３３の変質、特に熱の影響による変質はほとんど生じない。
Next, as shown in FIG. 10B, a resist 7 having an opening is formed in an element active region where a transistor having a thicker gate insulating film is to be formed. Then, dry etching is performed on the oxidation
次いで、図１０（ｃ）に示すように、レジスト７を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。
Next, as shown in FIG. 10C, wet etching using, for example, hydrofluoric acid is performed on the
その後、図１０（ｄ）に示すように、レジスト７に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。続いて、露出した半導体基板１の表面に、厚い方のゲート酸化膜８を形成する。このゲート酸化膜８は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部５ａ及び３２ａ中の不純物が拡散し、不純物拡散層５及び３２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, the resist 7 is etched as shown in FIG. As the etching, either dry etching or wet etching may be performed. Subsequently, a thicker
次に、フッ酸処理を行うことにより、耐酸化膜６の表面に形成された薄い酸化膜を除去した後、図１０（ａ）に示すように、耐酸化膜６及び犠牲酸化膜３を順次除去する。
Next, after removing the thin oxide film formed on the surface of the oxidation
次いで、図１０（ｂ）に示すように、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜）９を形成する。このゲート酸化膜９は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８の表面も若干酸化される。
Next, as shown in FIG. 10B, a thinner gate oxide film (second gate insulating film) 9 is formed on the exposed surface of the
その後、図１０（ｃ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Thereafter, as shown in FIG. 10C, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
続いて、図１０（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び１２を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成し、ゲート電極１２は薄い方のゲート酸化膜９上に形成する。また、ゲート電極１１及び１２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Subsequently, as shown in FIG. 10D,
そして、第１の実施形態等と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, as in the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第４の実施形態によっても第１の実施形態と同様の効果が得られる。 The effect similar to 1st Embodiment is acquired also by such 4th Embodiment.
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。第５の実施形態は、第３の実施形態に対して第２の実施形態を適用したものである。図１２乃至図１５は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described. In the fifth embodiment, the second embodiment is applied to the third embodiment. 12 to 15 are cross-sectional views showing a method of manufacturing a semiconductor device according to the fifth embodiment of the present invention in the order of steps.
先ず、図１２（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 12A, an
次に、図１２（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 12B, a
次いで、図１２（ｃ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト３１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部３２ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を５×１０11ｃｍ-2とする。
Next, as shown in FIG. 12C, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. The provided resist 31 is formed. Then, by performing ion implantation through the
その後、図１２（ｄ）に示すように、レジスト３１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Thereafter, as shown in FIG. 12D, the resist 31 is removed, and an oxidation
続いて、図１３（ａ）に示すように、厚い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域に開口部を備えたレジスト３３を形成する。そして、レジスト３３をマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、このドライエッチングによってもレジスト３３の変質、特に熱の影響による変質はほとんど生じない。
Subsequently, as shown in FIG. 13A, a resist 33 having an opening is formed in an element active region where a transistor having a thicker gate insulating film is to be formed. Then, dry etching is performed on the oxidation
次に、図１３（ｂ）に示すように、レジスト３３を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。
Next, as shown in FIG. 13B, wet etching using, for example, hydrofluoric acid is performed on the
次いで、図１３（ｃ）に示すように、レジスト３３に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。 Next, as shown in FIG. 13C, the resist 33 is etched. As the etching, either dry etching or wet etching may be performed.
その後、図１３（ｄ）に示すように、露出した半導体基板１の表面に、厚い方のゲート酸化膜８を形成する。このゲート酸化膜８は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部３２ａ中の不純物が拡散し、不純物拡散層３２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, as shown in FIG. 13D, a thicker
続いて、図１４（ａ）に示すように、ゲート酸化膜８を覆うと共に、残存している耐酸化膜６を露出するレジスト２１を形成する。レジスト２１と耐酸化膜６との間隔は、例えば１μｍ程度とする。
Subsequently, as shown in FIG. 14A, a resist 21 that covers the
次に、耐酸化膜６の表面に存在する薄い酸化膜をフッ酸処理で除去した後、図１４（ｂ）に示すように、レジスト２１をマスクとして耐酸化膜６及び犠牲酸化膜３を順次除去する。
Next, after the thin oxide film existing on the surface of the oxidation
次いで、図１４（ｃ）に示すように、レジスト２１を除去する。 Next, as shown in FIG. 14C, the resist 21 is removed.
その後、図１４（ｄ）に示すように、露出した半導体基板１の表面（第２の素子活性領域）に、薄い方のゲート酸化膜（第２のゲート絶縁膜）９を形成する。このゲート酸化膜９は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８の表面も若干酸化される。
Thereafter, as shown in FIG. 14D, a thinner gate oxide film (second gate insulating film) 9 is formed on the exposed surface (second element active region) of the
続いて、図１５（ａ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Subsequently, as shown in FIG. 15A, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
次に、図１５（ｂ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び１２を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成し、ゲート電極１２は薄い方のゲート酸化膜９上に形成する。また、ゲート電極１１及び１２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Next, as shown in FIG. 15B,
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第５の実施形態によれば、第２の実施形態と同様の効果が得られる。なお、第３の実施形態だけでなく、第４の実施形態に対して第２の実施形態を適用してもよい。 According to such 5th Embodiment, the effect similar to 2nd Embodiment is acquired. Note that the second embodiment may be applied not only to the third embodiment but also to the fourth embodiment.
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図１６乃至図１８は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第６の実施形態では、ゲート電極の厚さが相異なる２種類のＭＯＳトランジスタの他に、容量絶縁膜の厚さが厚い方のゲート絶縁膜の厚さと等しいキャパシタを備えた半導体装置を形成する。
(Sixth embodiment)
Next, a sixth embodiment of the present invention will be described. 16 to 18 are cross-sectional views showing a method of manufacturing a semiconductor device according to the sixth embodiment of the present invention in the order of steps. In the sixth embodiment, in addition to two types of MOS transistors having different gate electrode thicknesses, a semiconductor device including a capacitor having a capacitor insulating film equal in thickness to the thicker gate insulating film is formed. .
先ず、図１６（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。次に、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
First, as shown in FIG. 16A, an
次いで、図１６（ｂ）に示すように、キャパシタを形成する予定の素子活性領域に開口部を備えたレジスト６１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部６２ａを形成する。イオン注入では、例えば、加速エネルギを６０ｋｅＶとし、イオン種として砒素を用い、ドーズ量を１×１０15ｃｍ-2とする。
Next, as shown in FIG. 16B, a resist 61 having an opening in an element active region where a capacitor is to be formed is formed. Then, an
その後、図１６（ｃ）に示すように、レジスト６１を除去し、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第２の素子活性領域）に開口部を備えたレジスト４を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部５ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を２×１０12ｃｍ-2とする。
Thereafter, as shown in FIG. 16C, the resist 61 is removed, and an element active region (second element active region) where a transistor having a thinner gate insulating film (second gate insulating film) is to be formed is formed. A resist 4 having an opening in the region) is formed. Then, by performing ion implantation through the
続いて、図１６（ｄ）に示すように、レジスト４を除去し、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト３１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部３２ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を５×１０11ｃｍ-2とする。
Subsequently, as shown in FIG. 16D, the resist 4 is removed, and an element active region (first element) in which a transistor having a thicker gate insulating film (first gate insulating film) is to be formed is formed. A resist 31 having an opening in the active region) is formed. Then, by performing ion implantation through the
次に、図１７（ａ）に示すように、レジスト３１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Next, as shown in FIG. 17A, the resist 31 is removed, and an oxidation
次いで、図１７（ｂ）に示すように、厚い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域及びキャパシタを形成する予定の素子活性領域に開口部を備えたレジスト６３を形成する。そして、レジスト６３をマスクとして耐酸化膜６及び犠牲酸化膜３を除去する。
Next, as shown in FIG. 17B, a resist 63 having an opening is formed in an element active region in which a transistor having a thicker gate insulating film is to be formed and an element active region in which a capacitor is to be formed. To do. Then, the oxidation
続いて、図１７（ｃ）に示すように、レジスト６３に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。続いて、露出した半導体基板１の表面に、厚い方のゲート酸化膜８及び容量絶縁膜６４を形成する。ゲート酸化膜８及び容量絶縁膜６４は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部５ａ、３２ａ及び６２ａ中の不純物が拡散し、不純物拡散層５、３２及び６２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Subsequently, as shown in FIG. 17C, the resist 63 is etched. As the etching, either dry etching or wet etching may be performed. Subsequently, a thicker
次に、図１７（ｄ）に示すように、ゲート酸化膜８及び容量絶縁膜６４を覆うと共に、残存している耐酸化膜６を露出するレジスト６５を形成する。レジスト６５と耐酸化膜６との間隔は、例えば１μｍ程度とする。
Next, as shown in FIG. 17D, a resist 65 that covers the
次いで、耐酸化膜６の表面に存在する薄い酸化膜をフッ酸処理で除去した後、レジスト６５をマスクとして耐酸化膜６及び犠牲酸化膜３を順次除去する。その後、図１８（ａ）に示すように、レジスト６５を除去する。
Next, after removing the thin oxide film existing on the surface of the oxidation
続いて、図１８（ｂ）に示すように、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜）９を形成する。このゲート酸化膜９は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８及び容量絶縁膜６４の表面も若干酸化される。
Subsequently, as shown in FIG. 18B, a thinner gate oxide film (second gate insulating film) 9 is formed on the exposed surface of the
次に、図１８（ｃ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 18C, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
次に、図１８（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び１２並びに上部電極６６を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成し、ゲート電極１２は薄い方のゲート酸化膜９上に形成する。また、ゲート電極１１及び１２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Next, as shown in FIG. 18D, the conductor film 10 is patterned using a mask (not shown) to form the
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第６の実施形態によれば、ゲート絶縁膜の厚さが異なる２種類のＭＯＳトランジスタと同時にキャパシタを形成することができる。 According to the sixth embodiment, a capacitor can be formed simultaneously with two types of MOS transistors having different gate insulating film thicknesses.
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。第６の実施形態では、厚い方のゲート絶縁膜と同時に容量絶縁膜を形成しているが、第７の実施形態では、薄い方のゲート絶縁膜と同時に容量絶縁膜を形成する。図１９乃至図２１は、本発明の第７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Seventh embodiment)
Next, a seventh embodiment of the present invention will be described. In the sixth embodiment, the capacitive insulating film is formed simultaneously with the thicker gate insulating film. However, in the seventh embodiment, the capacitive insulating film is formed simultaneously with the thinner gate insulating film. 19 to 21 are cross-sectional views showing a method of manufacturing a semiconductor device according to the seventh embodiment of the present invention in the order of steps.
先ず、図１９（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 19A,
次に、図１９（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 19B, a
次いで、図１９（ｃ）に示すように、キャパシタを形成する予定の素子活性領域に開口部を備えたレジスト７１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部７２ａを形成する。イオン注入では、例えば、加速エネルギを６０ｋｅＶとし、イオン種として砒素を用い、ドーズ量を１×１０15ｃｍ-2とする。
Next, as shown in FIG. 19C, a resist 71 having an opening in an element active region where a capacitor is to be formed is formed. Then, ion implantation is performed through the
その後、図１９（ｄ）に示すように、レジスト７１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Thereafter, as shown in FIG. 19D, the resist 71 is removed, and an oxidation
続いて、図２０（ａ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト７３を形成する。そして、レジスト７３をマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、このドライエッチングによってもレジスト７３の変質、特に熱の影響による変質はほとんど生じない。
Subsequently, as shown in FIG. 20A, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. A resist 73 provided with is formed. Then, dry etching is performed on the oxidation
次に、図２０（ｂ）に示すように、レジスト７３を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。
Next, as shown in FIG. 20B, wet etching using, for example, hydrofluoric acid is performed on the
次いで、図２０（ｃ）に示すように、レジスト７３に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。 Next, as shown in FIG. 20C, the resist 73 is etched. As the etching, either dry etching or wet etching may be performed.
その後、図２０（ｄ）に示すように、露出した半導体基板１の表面に、厚い方のゲート酸化膜８を形成する。このゲート酸化膜８は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部７２ａ中の不純物が拡散し、不純物拡散層７２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, as shown in FIG. 20D, a thicker
続いて、耐酸化膜６の表面に存在する薄い酸化膜をフッ酸処理で除去した後、図２１（ａ）に示すように、耐酸化膜６及び犠牲酸化膜３を順次除去する。このとき、第２の実施形態及び第６の実施形態のように、レジストを用いてゲート酸化膜８を保護しておくことが好ましい。
Subsequently, after the thin oxide film present on the surface of the oxidation
次に、図２１（ｂ）に示すように、露出した半導体基板１の表面（第２の素子活性領域）に、容量絶縁膜７４及び薄い方のゲート酸化膜（第２のゲート絶縁膜：図示せず）を形成する。容量絶縁膜７４及び薄いゲート酸化膜は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８の表面も若干酸化される。
Next, as shown in FIG. 21B, on the exposed surface of the semiconductor substrate 1 (second element active region), a capacitive insulating
次いで、図２１（ｃ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 21C, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
その後、図２１（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び上部電極７５を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成する。また、ゲート電極１１及び上部電極７５と同時に薄いゲート酸化膜上にもゲート電極（図示せず）を形成する。ゲート電極１１の幅（ゲート長）は、例えば５μｍ程度とする。
Thereafter, as shown in FIG. 21D, the conductive film 10 is patterned using a mask (not shown), thereby forming the gate electrode 11 and the upper electrode 75. The gate electrode 11 is formed on the thicker
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。第６の実施形態では、犠牲絶縁膜を通して厚い方のゲート絶縁膜の下にイオン注入を行っているが、第８の実施形態では、犠牲絶縁膜を通したイオン注入はキャパシタを形成する予定の領域のみとする。図２２乃至図２４は、本発明の第８の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Eighth embodiment)
Next, an eighth embodiment of the present invention will be described. In the sixth embodiment, ion implantation is performed under the thicker gate insulating film through the sacrificial insulating film. In the eighth embodiment, ion implantation through the sacrificial insulating film is expected to form a capacitor. Only area. 22 to 24 are cross-sectional views showing a method of manufacturing a semiconductor device according to the eighth embodiment of the present invention in the order of steps.
先ず、図２２（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。
First, as shown in FIG. 22A, an
次に、図２２（ｂ）に示すように、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
Next, as shown in FIG. 22B, a
次いで、図２２（ｃ）に示すように、キャパシタを形成する予定の素子活性領域に開口部を備えたレジスト６１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部６２ａを形成する。イオン注入では、例えば、加速エネルギを６０ｋｅＶとし、イオン種として砒素を用い、ドーズ量を１×１０15ｃｍ-2とする。
Next, as shown in FIG. 22C, a resist 61 having an opening in an element active region where a capacitor is to be formed is formed. Then, an
その後、図２２（ｄ）に示すように、レジスト６１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Thereafter, as shown in FIG. 22D, the resist 61 is removed, and an oxidation
続いて、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）及びキャパシタを形成する予定の素子活性領域に開口部を備えたレジスト（図示せず）を形成する。そして、図２３（ａ）に示すように、このレジストをマスクとして耐酸化膜６に対してドライエッチングを行う。このとき、犠牲酸化膜３は、素子活性領域をゴミやダメージから保護するために残存させる。また、耐酸化膜６の厚さは、例えば２０ｎｍ程度と薄いため、このドライエッチングによってもレジスト７３の変質、特に熱の影響による変質はほとんど生じない。なお、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を形成する素子活性領域（第２の素子活性領域）は、図２２乃至図２４に図示していない。
Subsequently, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed and an element active region where a capacitor is to be formed. A resist (not shown) provided with is formed. Then, as shown in FIG. 23A, dry etching is performed on the oxidation
次に、図２３（ｂ）に示すように、レジスト（図示せず）を残存させたまま、犠牲酸化膜３に対して、例えばフッ酸を用いたウェットエッチングを行う。
Next, as shown in FIG. 23B, wet etching using, for example, hydrofluoric acid is performed on the
次いで、レジスト（図示せず）に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。その後、図２３（ｃ）に示すように、露出した半導体基板１の表面に、厚い方のゲート酸化膜８及び容量絶縁膜６４を形成する。ゲート酸化膜８及び容量絶縁膜６４は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部６２ａ中の不純物が拡散し、不純物拡散層６２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Next, etching is performed on the resist (not shown). As the etching, either dry etching or wet etching may be performed. Thereafter, as shown in FIG. 23C, a thicker
続いて、耐酸化膜６（図２３（ｃ）には図示せず）の表面に存在する薄い酸化膜をフッ酸処理で除去した後、耐酸化膜６及び犠牲酸化膜３を順次除去する。このとき、第２の実施形態及び第６の実施形態のように、レジストを用いてゲート酸化膜８及び容量絶縁膜６４を保護しておくことが好ましい。次に、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜：図示せず）を形成する。薄いゲート酸化膜は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８及び容量絶縁膜６４の表面も若干酸化される。
Subsequently, after removing the thin oxide film existing on the surface of the oxidation resistant film 6 (not shown in FIG. 23C) by hydrofluoric acid treatment, the oxidation
次いで、図２３（ｄ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Next, as shown in FIG. 23D, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
その後、図２４に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１及び上部電極６６を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成する。また、ゲート電極１１及び上部電極６６と同時に薄いゲート酸化膜上にもゲート電極（図示せず）を形成する。ゲート電極１１の幅（ゲート長）は、例えば５μｍ程度とする。
Thereafter, as shown in FIG. 24, the gate electrode 11 and the upper electrode 66 are formed by patterning the conductor film 10 using a mask (not shown). The gate electrode 11 is formed on the thicker
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。第６の実施形態では、厚い方のゲート絶縁膜と同時に容量絶縁膜を形成しているが、第９の実施形態では、厚い方のゲート絶縁膜と同時に容量絶縁膜を形成するだけでなく、薄い方のゲート絶縁膜と同時に他の容量絶縁膜を形成する。図２５乃至図２７は、本発明の第９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Ninth embodiment)
Next, a ninth embodiment of the present invention will be described. In the sixth embodiment, the capacitive insulating film is formed simultaneously with the thicker gate insulating film. However, in the ninth embodiment, not only the capacitive insulating film is formed simultaneously with the thicker gate insulating film. Another capacitive insulating film is formed simultaneously with the thinner gate insulating film. 25 to 27 are cross-sectional views showing a method of manufacturing a semiconductor device according to the ninth embodiment of the present invention in the order of steps.
先ず、図２５（ａ）に示すように、シリコン基板等の半導体基板１の表面に、選択的に素子分離領域２を例えばＬＯＣＯＳ法により形成する。次に、素子分離領域２により区画された素子活性領域内において、半導体基板１の表面に犠牲酸化膜３を形成する。犠牲酸化膜３は、例えば、ＨＣｌ／Ｏ2を用いて９５０℃の温度下で熱酸化により２０ｎｍ程度形成する。
First, as shown in FIG. 25A, an
次いで、図２５（ｂ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト３１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、チャネルドーズのために半導体基板１の表面に不純物導入部３２ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を２×１０12ｃｍ-2とする。
Next, as shown in FIG. 25B, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. The provided resist 31 is formed. Then, by performing ion implantation through the
その後、図２５（ｃ）に示すように、レジスト３１を除去し、薄い方の容量絶縁膜（第２の容量絶縁膜）を備えたキャパシタを形成する予定の素子活性領域に開口部を備えたレジスト７１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部７２ａを形成する。イオン注入では、例えば、加速エネルギを６０ｋｅＶとし、イオン種として砒素を用い、ドーズ量を１×１０15ｃｍ-2とする。
Thereafter, as shown in FIG. 25C, the resist 31 is removed, and an opening is provided in an element active region where a capacitor having a thinner capacitive insulating film (second capacitive insulating film) is to be formed. A resist 71 is formed. Then, ion implantation is performed through the
続いて、図２５（ｄ）に示すように、レジスト７１を除去し、厚い方の容量絶縁膜（第１の容量絶縁膜）を備えたキャパシタを形成する予定の素子活性領域に開口部を備えたレジスト６１を形成する。そして、犠牲酸化膜３を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部６２ａを形成する。イオン注入では、例えば、加速エネルギを６０ｋｅＶとし、イオン種として砒素を用い、ドーズ量を１×１０15ｃｍ-2とする。
Subsequently, as shown in FIG. 25 (d), the resist 71 is removed, and an opening is provided in an element active region where a capacitor having a thicker capacitor insulating film (first capacitor insulating film) is to be formed. A resist 61 is formed. Then, an
次に、図２６（ａ）に示すように、レジスト６１を除去し、全面に耐酸化膜６を形成する。耐酸化膜６としては、例えば、７７５℃の温度下で２０ｎｍのＣＶＤ窒化膜を形成する。耐酸化膜６の厚さは、１５ｎｍ乃至５０ｎｍであることが好ましく、２５ｎｍ以下であることがより好ましい。
Next, as shown in FIG. 26A, the resist 61 is removed, and an oxidation
次いで、図２６（ｂ）に示すように、厚い方のゲート絶縁膜を備えたトランジスタを形成する予定の素子活性領域及び厚い方の容量絶縁膜を備えたキャパシタを形成する予定の素子活性領域に開口部を備えたレジスト７３を形成する。そして、レジスト７３をマスクとして耐酸化膜６及び犠牲酸化膜３を除去する。
Next, as shown in FIG. 26B, an element active region in which a transistor having a thicker gate insulating film is to be formed and an element active region in which a capacitor having a thicker capacitive insulating film is to be formed are formed. A resist 73 having an opening is formed. Then, the oxidation
その後、図２６（ｃ）に示すように、レジスト７３に対してエッチングを行う。エッチングとしては、ドライエッチング又はウェットエッチングのどちらを行ってもよい。続いて、露出した半導体基板１の表面に、厚い方のゲート酸化膜８及び容量絶縁膜６４を形成する。ゲート酸化膜８及び容量絶縁膜６４は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部３２ａ、６２ａ及び７２ａ中の不純物が拡散し、不純物拡散層３２、６２及び７２が形成される。また、耐酸化膜６の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Thereafter, as shown in FIG. 26C, the resist 73 is etched. As the etching, either dry etching or wet etching may be performed. Subsequently, a thicker
次に、耐酸化膜６の表面に存在する薄い酸化膜をフッ酸処理で除去した後、図２６（ａ）に示すように、耐酸化膜６及び犠牲酸化膜３を順次除去する。このとき、第２の実施形態及び第６の実施形態のように、レジストを用いてゲート酸化膜８を保護しておくことが好ましい。
Next, after removing the thin oxide film existing on the surface of the oxidation
次いで、図２７（ａ）に示すように、露出した半導体基板１の表面（第２の素子活性領域を含む）に、容量絶縁膜７４及び薄い方のゲート酸化膜（第２のゲート絶縁膜：図示せず）を形成する。容量絶縁膜７４及び薄いゲート酸化膜は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜８及び容量絶縁膜６４の表面も若干酸化される。
Next, as shown in FIG. 27A, on the exposed surface of the semiconductor substrate 1 (including the second element active region), a capacitive insulating
その後、図２７（ｂ）に示すように、ポリシリコン膜等の導電体膜１０を全面に形成する。導電体膜１０の成膜温度は、例えば６２０℃とし、導電体膜１０の厚さは、例えば３００ｎｍとする。 Thereafter, as shown in FIG. 27B, a conductor film 10 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 10 is, for example, 620 ° C., and the thickness of the conductor film 10 is, for example, 300 nm.
その後、図２７（ｃ）に示すように、マスク（図示せず）を用いて導電体膜１０をパターニングすることにより、ゲート電極１１並びに上部電極６６及び７５を形成する。ゲート電極１１は厚い方のゲート酸化膜８上に形成する。上部電極６６は厚い方の容量絶縁膜６４上に形成し、上部電極７５は薄い方の容量絶縁膜７４上に形成する。また、ゲート電極１１並びに上部電極６６及び７５と同時に薄いゲート酸化膜上にもゲート電極（図示せず）を形成する。ゲート電極１１の幅（ゲート長）は、例えば５μｍ程度とする。
Thereafter, as shown in FIG. 27C, the conductive film 10 is patterned using a mask (not shown), thereby forming the gate electrode 11 and the upper electrodes 66 and 75. The gate electrode 11 is formed on the thicker
そして、第１の実施形態と同様に、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して半導体装置を完成させる。 Then, similarly to the first embodiment, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
なお、第１のゲート絶縁膜を形成する方法は限定されないが、ドライ酸素（Ｄｒｙ Ｏ2）を用いた熱酸化を行うことが好ましい。これは、第１のゲート絶縁膜を形成する際には、その時に残っている耐酸化膜の表面も若干酸化され、後にその部分を除去する必要がある。従って、耐酸化膜の表面の酸化量は少ない方が好ましい。図２８に種々の酸化方法と酸化量との関係を示す。但し、縦軸は、ＨＣｌ及びＯ2を用いた熱酸化を行った場合の酸化量で規格化してある。また、耐酸化膜の厚さは２０ｎｍとし、形成するゲート酸化膜の厚さは１００ｎｍとしている。図２８に示すように、ドライ酸素を用いた熱酸化での酸化量は、ＨＣｌ及びＯ2を用いた熱酸化よりも、Ｈ2Ｏ及びＯ2を用いた熱酸化よりも小さく最も好ましい。 Note that a method for forming the first gate insulating film is not limited; however, thermal oxidation using dry oxygen (Dry O 2 ) is preferably performed. This is because when the first gate insulating film is formed, the surface of the oxidation-resistant film remaining at that time is also slightly oxidized, and it is necessary to remove that portion later. Therefore, it is preferable that the oxidation amount on the surface of the oxidation resistant film is small. FIG. 28 shows the relationship between various oxidation methods and oxidation amounts. However, the vertical axis is normalized by the amount of oxidation when thermal oxidation using HCl and O 2 is performed. The thickness of the oxidation resistant film is 20 nm, and the thickness of the gate oxide film to be formed is 100 nm. As shown in FIG. 28, the amount of oxidation in the thermal oxidation using dry oxygen is most preferably smaller than the thermal oxidation using H 2 O and O 2 than the thermal oxidation using HCl and O 2 .
一般的に使用されるゲート酸化膜の酸化方式には、主に３つの方式があり、これらの特徴を表１に示す。 There are mainly three types of gate oxide film oxidation methods that are generally used. Table 1 shows these characteristics.
（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。第１０の実施形態は、本発明をＳＴＩ（Shallow Trench Isolation）の素子分離に適用したものである。図２９乃至図３２は、本発明の第１０の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Tenth embodiment)
Next, a tenth embodiment of the present invention will be described. In the tenth embodiment, the present invention is applied to STI (Shallow Trench Isolation) element isolation. 29 to 32 are cross-sectional views showing a method of manufacturing a semiconductor device according to the tenth embodiment of the present invention in the order of steps.
先ず、図２９（ａ）に示すように、半導体基板１の表面に初期酸化膜１０２を形成し、その上に耐酸化膜１０３を形成する。初期酸化膜１０２は、例えば熱酸化により形成し、耐酸化膜１０３の厚さは、第１乃至第９の実施形態における耐酸化膜６よりも厚くする。次に、耐酸化膜１０３上に、素子分離領域を形成する予定の領域に開口部が設けられたレジスト１０４を形成する。
First, as shown in FIG. 29A, an
次いで、図２９（ｂ）に示すように、レジスト１０４をマスクとして、耐酸化膜１０３及び初期酸化膜１０２に対してエッチングを行う。
Next, as shown in FIG. 29B, the oxidation
その後、図２９（ｃ）に示すように、レジスト１０４を除去し、耐酸化膜１０３をマスクとして半導体基板１に対するエッチングを行うことにより、半導体基板１の表面に溝１０５を形成する。
Thereafter, as shown in FIG. 29C, the resist 104 is removed, and the
続いて、図２９（ｄ）に示すように、熱酸化により溝１０５の表面に酸化膜１０６を形成した後、全面に厚さが５００ｎｍ程度のＣＶＤ酸化膜等の絶縁膜１０７を形成する。
Subsequently, as shown in FIG. 29D, after an
次に、耐酸化膜１０３をストッパとして絶縁膜１０７の研磨による平坦化を行う。この結果、図３０（ａ）に示すように、溝１０５の内部に素子分離絶縁膜１０８が形成される。
Next, planarization is performed by polishing the insulating film 107 using the oxidation
次いで、図３０（ｂ）に示すように、耐酸化膜１０３及び初期酸化膜１０２を除去する。
Next, as shown in FIG. 30B, the oxidation
その後、図３０（ｃ）に示すように、半導体基板１上に犠牲酸化膜１０９を形成する。
Thereafter, a
続いて、図３０（ｄ）に示すように、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第２の素子活性領域）に開口部を備えたレジスト１１０を形成する。そして、犠牲酸化膜１０９を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部１１１ａを形成する。イオン注入では、例えば、加速エネルギを３０ｋｅＶとし、イオン種としてボロンを用い、ドーズ量を５×１０12ｃｍ-2とする。
Subsequently, as shown in FIG. 30D, an opening is formed in an element active region (second element active region) where a transistor having a thinner gate insulating film (second gate insulating film) is to be formed. A resist 110 provided with is formed. Then, ion implantation is performed through the
次に、図３１（ａ）に示すように、レジスト１１０を除去し、全面に耐酸化膜１１２を形成する。
Next, as shown in FIG. 31A, the resist 110 is removed, and an oxidation
次いで、図３１（ｂ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）に開口部を備えたレジスト１１３を形成する。そして、レジスト１１３をマスクとして耐酸化膜１１２に対してドライエッチングを行う。このとき、犠牲酸化膜１０９は、素子活性領域をゴミやダメージから保護するために残存させる。
Next, as shown in FIG. 31B, an opening is formed in an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. The provided resist 113 is formed. Then, dry etching is performed on the oxidation
その後、図３１（ｃ）に示すように、レジスト１１３を残存させたまま、犠牲酸化膜１０９に対して、例えばフッ酸を用いたウェットエッチングを行う。この結果、素子分離絶縁膜１０８の表層部も若干除去される。
Thereafter, as shown in FIG. 31C, wet etching using, for example, hydrofluoric acid is performed on the
続いて、図３１（ｄ）に示すように、レジスト１１３を除去し、露出した半導体基板１の表面に、厚い方のゲート酸化膜（第１のゲート絶縁膜）１１４を形成する。このゲート酸化膜１１４は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部１１１ａ中の不純物が拡散し、不純物拡散層１１１が形成される。また、耐酸化膜１１２の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Subsequently, as shown in FIG. 31D, the resist 113 is removed, and a thicker gate oxide film (first gate insulating film) 114 is formed on the exposed surface of the
次に、フッ酸処理を行うことにより、耐酸化膜１１２の表面に形成された薄い酸化膜を除去した後、図３２（ａ）に示すように、耐酸化膜１１２及び犠牲酸化膜１０９を順次除去する。
Next, after removing the thin oxide film formed on the surface of the oxidation
次いで、図３２（ｂ）に示すように、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜）１１５を形成する。このゲート酸化膜１１５は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜１１４の表面も若干酸化される。
Next, as shown in FIG. 32B, a thinner gate oxide film (second gate insulating film) 115 is formed on the exposed surface of the
その後、図３２（ｃ）に示すように、ポリシリコン膜等の導電体膜１１６を全面に形成する。導電体膜１１６の成膜温度は、例えば６２０℃とし、導電体膜１１６の厚さは、例えば３００ｎｍとする。 Thereafter, as shown in FIG. 32C, a conductor film 116 such as a polysilicon film is formed on the entire surface. The deposition temperature of the conductor film 116 is, for example, 620 ° C., and the thickness of the conductor film 116 is, for example, 300 nm.
続いて、図３２（ｄ）に示すように、マスク（図示せず）を用いて導電体膜１１６をパターニングすることにより、ゲート電極１１７及び１１８を形成する。ゲート電極１１７は厚い方のゲート酸化膜１１４上に形成し、ゲート電極１１８は薄い方のゲート酸化膜１１５上に形成する。また、ゲート電極１１７及び１１８の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Subsequently, as shown in FIG. 32D,
そして、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して、半導体装置を完成させる。 Then, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
ＳＴＩの素子分離領域は、上述のように、ＬＯＣＯＳの素子分離領域よりもエッチングされやすく、また、エッチングされたときの特性への影響が大きい。本実施形態によれば、ＳＴＩによる素子分離領域でも、ゲート絶縁膜を除去する必要がないため、素子分離領域のエッチングを防止することができる。 As described above, the STI element isolation region is more easily etched than the LOCOS element isolation region, and has a larger influence on the characteristics when etched. According to the present embodiment, since it is not necessary to remove the gate insulating film even in the element isolation region by STI, it is possible to prevent the element isolation region from being etched.
（第１１の実施形態）
次に、本発明の第１１の実施形態について説明する。第１１の実施形態では、２種類の厚さのゲート絶縁膜を形成すると共に、ＬＯＣＯＳ法により、厚さが異なる２種類の素子分離領域を形成する。このとき、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタが形成される素子活性領域（第１の素子活性領域）を区画する素子分離領域（第１の素子分離領域）の厚さを、薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタが形成される素子活性領域（第２の素子活性領域）を区画する素子分離領域（第２の素子分離領域）の厚さよりも厚くする。図３３乃至図３６は、本発明の第１１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
(Eleventh embodiment)
Next, an eleventh embodiment of the present invention will be described. In the eleventh embodiment, two types of gate insulating films are formed, and two types of element isolation regions having different thicknesses are formed by the LOCOS method. At this time, an element isolation region (first element isolation region) that partitions an element active region (first element active region) where a transistor having a thicker gate insulating film (first gate insulating film) is formed An element isolation region (second element isolation region) that partitions an element active region (second element active region) where a transistor having a thinner gate insulating film (second gate insulating film) is formed The thickness of the region). 33 to 36 are cross-sectional views showing a method of manufacturing a semiconductor device according to the eleventh embodiment of the present invention in the order of steps.
先ず、図３３（ａ）に示すように、半導体基板１の表面に初期酸化膜１２１ａを形成し、その上に耐酸化膜１２２を形成する。初期酸化膜１２１ａは、例えば熱酸化により形成し、耐酸化膜１２２の厚さは、第１乃至第９の実施形態における耐酸化膜６よりも厚くする。
First, as shown in FIG. 33A, an
次に、耐酸化膜１２２上に、薄い方の素子分離領域（第２の素子分離領域）を形成する予定の領域に開口部が設けられたレジスト（図示せず）を形成し、図３３（ｂ）に示すように、このレジストをマスクとして、耐酸化膜１２２に対してエッチングを行う。
Next, a resist (not shown) provided with an opening in a region where a thinner element isolation region (second element isolation region) is to be formed is formed on the oxidation
次いで、露出している初期酸化膜１２１ａを除去した後、レジストを除去し、図３３（ｃ）に示すように、ＬＯＣＯＳ法により薄い方の素子分離酸化膜（第２の素子分離領域）１２３を形成する。素子分離酸化膜１２３の形成では、例えばＨ2Ｏ及びＯ2を用い、素子分離酸化膜１２３の厚さは、例えば５００ｎｍ程度とする。
Next, after removing the exposed
その後、図３３（ｄ）に示すように、耐酸化膜１２２及び初期酸化膜１２１ａを除去する。
Thereafter, as shown in FIG. 33D, the oxidation
続いて、図３４（ａ）に示すように、半導体基板１の表面に新たに初期酸化膜１２２ｂを形成し、その上に耐酸化膜１２４を形成する。初期酸化膜１２１ｂは、例えば熱酸化により形成し、耐酸化膜１２４の厚さは耐酸化膜１２２と同程度とする。
Subsequently, as shown in FIG. 34A, an initial oxide film 122b is newly formed on the surface of the
次に、耐酸化膜１２４上に、厚い方の素子分離領域（第１の素子分離領域）を形成する予定の領域に開口部が設けられたレジスト（図示せず）を形成し、図３４（ｂ）に示すように、このレジストをマスクとして、耐酸化膜１２４に対してエッチングを行う。なお、厚い方の素子分離領域が形成される部分と薄い方の素子分離領域が形成される部分との境界では、厚い方の素子分離領域と薄い方の素子分離領域とが重なり合うようにレジストのパターンを形成する。
Next, a resist (not shown) having an opening in a region where a thicker element isolation region (first element isolation region) is to be formed is formed on the oxidation
次いで、露出している初期酸化膜１２１ｂを除去した後、レジストを除去し、図３４（ｃ）に示すように、ＬＯＣＯＳ法により厚い方の素子分離酸化膜（第１の素子分離領域）１２５を形成する。素子分離酸化膜１２５の形成では、例えばＨ2Ｏ及びＯ2を用い、素子分離酸化膜１２５の厚さは、例えば８００ｎｍ程度とする。
Next, after removing the exposed
その後、図３４（ｄ）に示すように、耐酸化膜１２４及び初期酸化膜１２１ｂを除去する。
Thereafter, as shown in FIG. 34D, the oxidation
続いて、図３５（ａ）に示すように、半導体基板１上に犠牲酸化膜１２６を形成する。次に、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第１の素子活性領域）及び／又は薄い方のゲート絶縁膜（第２のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域（第２の素子活性領域）に開口部を備えたレジスト（図示せず）を形成し、犠牲酸化膜１２６を通してイオン注入を行うことにより、半導体基板１の表面に不純物導入部（図示せず）を形成する。次いで、レジストを除去し、全面に耐酸化膜１２７を形成する。
Subsequently, a
その後、図３５（ｂ）に示すように、厚い方のゲート絶縁膜（第１のゲート絶縁膜）を備えたトランジスタを形成する予定の素子活性領域に開口部を備えたレジスト１２８を形成する。そして、レジスト１２８をマスクとして耐酸化膜１２７に対してドライエッチングを行う。このとき、犠牲酸化膜１２６は、素子活性領域をゴミやダメージから保護するために残存させる。
Thereafter, as shown in FIG. 35B, a resist 128 having an opening is formed in an element active region where a transistor having a thicker gate insulating film (first gate insulating film) is to be formed. Then, dry etching is performed on the oxidation
続いて、図３５（ｃ）に示すように、レジスト１２８を残存させたまま、犠牲酸化膜１２６に対して、例えばフッ酸を用いたウェットエッチングを行う。
Subsequently, as shown in FIG. 35C, wet etching using, for example, hydrofluoric acid is performed on the
次に、図３５（ｄ）に示すように、レジスト１２８を除去し、露出した半導体基板１の表面に、厚い方のゲート酸化膜（第１のゲート絶縁膜）１２９を形成する。このゲート酸化膜１２９は、例えば、乾燥（ｄｒｙ）Ｏ2を用いて１０００℃の温度下で熱酸化により１００ｎｍ程度形成する。このとき、不純物導入部（図示せず）中の不純物が拡散し、不純物拡散層（図示せず）が形成される。また、耐酸化膜１２７の表面も若干酸化され、図示しないが、そこにも酸化膜が形成される。
Next, as shown in FIG. 35D, the resist 128 is removed, and a thicker gate oxide film (first gate insulating film) 129 is formed on the exposed surface of the
次いで、フッ酸処理を行うことにより、耐酸化膜１２７の表面に形成された薄い酸化膜を除去した後、図３６（ａ）に示すように、耐酸化膜１２７及び犠牲酸化膜１２６を順次除去する。その後、露出した半導体基板１の表面に、薄い方のゲート酸化膜（第２のゲート絶縁膜）１３０を形成する。このゲート酸化膜１３０は、例えば、Ｈ2Ｏ及びＯ2を用いて８５０℃の温度下で熱酸化により１０ｎｍ程度形成する。このとき、ゲート酸化膜１２９の表面も若干酸化される。
Next, by performing hydrofluoric acid treatment, after removing the thin oxide film formed on the surface of the oxidation
その後、ポリシリコン膜等の導電体膜（図示せず）を全面に形成し、図３６（ｂ）に示すように、マスク（図示せず）を用いて導電体膜をパターニングすることにより、ゲート電極１３１及び１３２を形成する。ゲート電極１３１は厚い方のゲート酸化膜１２９上に形成し、ゲート電極１３２は薄い方のゲート酸化膜１３０上に形成する。また、ゲート電極１３１及び１３２の幅（ゲート長）は、例えば、夫々５μｍ、０．６μｍ程度とする。
Thereafter, a conductor film (not shown) such as a polysilicon film is formed on the entire surface, and the conductor film is patterned using a mask (not shown) as shown in FIG. Electrodes 131 and 132 are formed. The gate electrode 131 is formed on the thicker
そして、ソース拡散層、ドレイン拡散層、層間絶縁膜及び配線層等を形成して、半導体装置を完成させる。 Then, a source diffusion layer, a drain diffusion layer, an interlayer insulating film, a wiring layer, and the like are formed to complete the semiconductor device.
このような第１１の実施形態によれば、２種類の厚さのＬＯＣＯＳによる素子分離領域を形成することにより、ゲート絶縁膜との境界近傍が薄くなりやすい素子分離領域のみを厚くすることが可能である。つまり、素子分離絶縁膜１２５の厚さを素子分離絶縁膜１２３のそれと同等とすると、図３７（ａ）に示すような薄膜化が生じやすい場合に、図３７（ｂ）に示すように、素子分離絶縁膜１２３よりも厚くしてバーズビークを長くすることにより、薄膜化が生じても特性に悪影響が及ばないようにすることができる。即ち、図３７（ａ）に示すような状態では、矢印で示す薄膜化が生じた部分でリーク等の不具合が生じやすいが、図３７（ｂ）に示す状態では、そのような不具合の発生を防止することができる。
According to the eleventh embodiment, it is possible to increase only the element isolation region in which the vicinity of the boundary with the gate insulating film tends to be thin by forming the element isolation region by LOCOS having two kinds of thicknesses. It is. In other words, if the thickness of the element
なお、ＬＯＣＯＳによって形成する素子分離領域（絶縁膜）のバーズビークの長さの調整は、素子分離領域の厚さのみならず、素子分離領域を形成する際に用いる初期酸化膜１２１ａ及び１２１ｂ並びに耐酸化膜１２２及び１２４の厚さを調整することによっても行うことができる。図４１は、耐酸化膜（Ｓｉ3Ｎ4膜）を除去した後の半導体基板３０１及び絶縁膜（素子分離絶縁膜）３０２の状態についてのシミュレーションの結果を示す図であり、図４２は、ゲート酸化膜を形成した後の半導体基板３０１及び絶縁膜（素子分離絶縁膜及びゲート酸化膜）３０３の状態についてのシミュレーションの結果を示す図である。図４１及び図４２では、初期酸化膜が最も薄く、耐酸化膜が最も厚い場合の状態を（ａ）に示し、初期酸化膜が最も厚く、耐酸化膜が最も薄い場合の状態を（ｃ）に示し、（ａ）と（ｃ）との中間の状態を（ｂ）に示している。図４１及び図４２に示すように、初期酸化膜が厚いほどバーズビークが長くなり、耐酸化膜が厚いほどバーズビークが短くなる。
The length of the bird's beak in the element isolation region (insulating film) formed by LOCOS is adjusted not only in the thickness of the element isolation region but also in the
なお、厚いゲート絶縁膜を形成する予定の素子活性領域（第１の素子活性領域）内の耐酸化膜を除去する際に用いるレジストの第１の素子活性領域側の端部は、素子分離領域の端部から、以下に説明する長さだけ後退していることが好ましい。前述のように、耐酸化膜の除去の際に、素子分離領域も若干除去される。このため、レジストの端部が素子分離領域の第１の素子活性領域側の端部に近すぎると、当該端部の傾斜が急峻になり、耐酸化膜のパターニングのときに生じる僅かな段差とバーズビーク付近のくびれが大きい段差とが一致して特性が低下する虞がある。 Note that the end of the resist on the first element active region side of the resist used for removing the oxidation resistant film in the element active region (first element active region) where a thick gate insulating film is to be formed is the element isolation region. It is preferable to recede from the edge part by the length described below. As described above, the element isolation region is slightly removed when removing the oxidation resistant film. For this reason, when the end portion of the resist is too close to the end portion of the element isolation region on the first element active region side, the inclination of the end portion becomes steep, and a slight level difference generated during patterning of the oxidation resistant film There is a risk that the characteristics deteriorate due to the coincidence with the step having a large constriction near the bird's beak.
そこで、素子分離領域の端部（第１の素子活性領域側）からレジストの端部（第１の素子活性領域側）までの距離ｘを、図４３に示す作図を行ったときに、「ｙ／ｓｉｎα」の値よりも大きくすることが好ましい。ここで、ｙは、素子分離絶縁膜３１３及びゲート絶縁膜３１４のくびれた部分３１１（半導体基板３１２の表面）を基準とした素子分離絶縁膜３１３の最も厚い部分の高さであり、αはくびれた部分３１１とレジストの端部とを結ぶ線分の半導体基板３１２の表面からの傾きである。例えば、ｙが０．４μｍ、αが２０°の場合には、ｘは１．２μｍ（０．４／ｓｉｎ２０°）よりも大きくすることが好ましい。
Therefore, when the distance x from the end of the element isolation region (first element active region side) to the end of the resist (first element active region side) is plotted as shown in FIG. It is preferable that the value be larger than the value of “/ sin α”. Here, y is the height of the thickest part of the element
逆に、完成された半導体装置においては、素子分離領域の第１の素子活性領域側の部分で、素子分離領域の頂部に存在する屈曲部（段差の開始点）と素子分離領域のくびれ部とを結ぶ線分の傾き（角度）をαとし、屈曲部の半導体基板表面からの高さをｙとしたとき、くびれ部と屈曲部との間の平面視での距離ｘが「ｙ／ｓｉｎα」となっていれば、その製造工程でゲート電極の原料膜が素子分離領域の段差に残ることはなく、高い信頼性を短い工程で確保することができる。 On the other hand, in the completed semiconductor device, the bent portion (starting point of the step) existing at the top of the element isolation region and the constricted portion of the element isolation region at the portion of the element isolation region on the first element active region side. Where the slope (angle) of the line segment connecting the two is α and the height of the bent portion from the surface of the semiconductor substrate is y, the distance x in a plan view between the constricted portion and the bent portion is “y / sin α”. If so, the gate electrode material film does not remain in the step of the element isolation region in the manufacturing process, and high reliability can be ensured in a short process.
このように、初期酸化膜の厚さが決定され、耐酸化膜の厚さの調整範囲外でもバーズビーク付近のくびれの影響を最小としたデバイス構造によれば、素子分離領域が狭くなっていても、リークを生じさせることなく信頼性の高い半導体装置を得ることができる。 Thus, according to the device structure in which the thickness of the initial oxide film is determined and the influence of the constriction near the bird's beak is minimized even outside the adjustment range of the thickness of the oxidation resistant film, the element isolation region is narrowed. Thus, a highly reliable semiconductor device can be obtained without causing leakage.
以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
（付記１） 半導体基板の表面に、第１の素子活性領域と第２の素子活性領域とを区画する素子分離領域を形成する工程と、
前記第１及び第２の素子活性領域内に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に耐酸化膜を形成する工程と、
前記耐酸化膜及び前記犠牲酸化膜の前記第１の素子活性領域内の部分を除去する工程と、
前記第１の素子活性領域内に第１のゲート絶縁膜を形成する工程と、
前記耐酸化膜及び前記犠牲酸化膜の前記第２の素子活性領域内の部分を除去する工程と、
前記第２の素子活性領域内に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上にゲート電極を形成する工程と、
前記第１及び第２の素子活性領域内において、前記半導体基板の表面にソース及びドレインを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 1) Forming an element isolation region for partitioning the first element active region and the second element active region on the surface of the semiconductor substrate;
Forming a sacrificial oxide film in the first and second device active regions;
Forming an oxidation resistant film on the sacrificial oxide film;
Removing a portion of the oxidation-resistant film and the sacrificial oxide film in the first element active region;
Forming a first gate insulating film in the first element active region;
Removing a portion of the oxidation-resistant film and the sacrificial oxide film in the second element active region;
Forming a second gate insulating film thinner than the first gate insulating film in the second element active region;
Forming a gate electrode on the first and second gate insulating films;
Forming a source and a drain on a surface of the semiconductor substrate in the first and second element active regions;
A method for manufacturing a semiconductor device, comprising:
（付記２） 前記耐酸化膜の厚さを１５ｎｍ乃至５０ｎｍとすることを特徴とする付記１に記載の半導体装置の製造方法。
(Additional remark 2) The manufacturing method of the semiconductor device of
（付記３） 前記耐酸化膜の厚さを２５ｎｍ以下とすることを特徴とする付記２に記載の半導体装置の製造方法。
(Additional remark 3) The thickness of the said oxidation-resistant film shall be 25 nm or less, The manufacturing method of the semiconductor device of
（付記４） 前記犠牲酸化膜の厚さを５０ｎｍ以下とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
(Additional remark 4) The thickness of the said sacrificial oxide film shall be 50 nm or less, The manufacturing method of the semiconductor device of any one of
（付記５） 前記第１のゲート絶縁膜を、ドライ酸素を用いた熱酸化により形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
(Supplementary note 5) The method for manufacturing a semiconductor device according to any one of
（付記６） 前記耐酸化膜を形成する工程の前に、前記犠牲酸化膜を通して前記第１及び第２の素子活性領域の少なくともいずれかの領域にイオン注入を行う工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
(Additional remark 6) Before the process of forming the said oxidation-resistant film | membrane, it has the process of ion-implanting to the area | region of the said 1st and 2nd element active region through the said sacrificial oxide film, It is characterized by the above-mentioned. The method for manufacturing a semiconductor device according to any one of
（付記７） 前記素子分離領域を形成する工程において、キャパシタ用の素子活性領域を区画し、
前記耐酸化膜を形成する工程の前に、前記犠牲酸化膜を通して前記キャパシタ用の素子活性領域内の半導体基板に下部電極用のイオン注入を行う工程を有し、
前記第１のゲート絶縁膜を形成する工程及び前記第２のゲート絶縁膜を形成する工程のいずれかにおいて、前記半導体基板の表面に容量絶縁膜を形成し、
前記ゲート電極を形成する工程において、前記容量絶縁膜の上に上部電極を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
(Supplementary Note 7) In the step of forming the element isolation region, an element active region for a capacitor is partitioned,
Before the step of forming the oxidation resistant film, the step of ion implantation for the lower electrode through the sacrificial oxide film to the semiconductor substrate in the element active region for the capacitor,
In any one of the step of forming the first gate insulating film and the step of forming the second gate insulating film, a capacitor insulating film is formed on the surface of the semiconductor substrate,
7. The method of manufacturing a semiconductor device according to any one of
（付記８） 前記第１のゲート絶縁膜を形成する工程の後に、前記第一の素子活性領域を覆うレジストを形成する工程を有し、
前記耐酸化膜及び前記犠牲酸化膜の前記第２の素子活性領域内の部分を除去する工程の後に、前記レジストを除去する工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
(Additional remark 8) It has the process of forming the resist which covers said 1st element active region after the process of forming said 1st gate insulating film,
8. The method according to any one of
（付記９） 前記素子分離領域を形成する工程において、前記第１の素子活性領域を区画する第１の素子分離領域の形成と、前記第２の素子活性領域を区画する第２の素子分離領域の形成とを個別に行い、
前記第１の素子分離領域の厚さを前記第２の素子分離領域の厚さよりも厚くすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
(Supplementary Note 9) In the step of forming the element isolation region, formation of a first element isolation region that partitions the first element active region and second element isolation region that partitions the second element active region And the formation of
9. The method of manufacturing a semiconductor device according to any one of
（付記１０） 半導体基板の表面に形成され、第１の素子活性領域と第２の素子活性領域とを区画する素子分離絶縁膜と、
前記第１の素子活性領域内に形成され、第１のゲート絶縁膜を備えた第１のトランジスタと、
前記第２の素子活性領域内に形成され、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を備えた第２のトランジスタと、
を有し、
前記素子分離絶縁膜の中央部から前記第１の素子活性領域側に段差が形成されており、
前記素子分離絶縁膜の前記第１の素子活性領域側の端部にくびれ部が形成されており、
前記段差の前記中央部側の端部と前記くびれ部との平面視での距離をｘ、前記素子分離絶縁膜の頂部の前記半導体基板表面からの高さをｙ、前記くびれ部と前記段差の前記中央部側の端部とを結ぶ線分の前記半導体基板表面からの傾きをαとしたとき、ｘの値が数式「ｙ／ｓｉｎα」の値よりも大きいことを特徴とする半導体装置。
(Supplementary Note 10) An element isolation insulating film formed on the surface of the semiconductor substrate and partitioning the first element active region and the second element active region;
A first transistor formed in the first element active region and having a first gate insulating film;
A second transistor formed in the second element active region and provided with a second gate insulating film thinner than the first gate insulating film;
Have
A step is formed from the central portion of the element isolation insulating film to the first element active region side,
A constriction is formed at an end of the element isolation insulating film on the first element active region side;
The distance in plan view between the end of the step on the center side and the constricted portion is x, the height of the top of the element isolation insulating film from the surface of the semiconductor substrate is y, the constricted portion and the step A semiconductor device, wherein a value of x is larger than a value of a mathematical expression “y / sin α”, where α is an inclination from a surface of the semiconductor substrate to a line connecting the end portion on the center side.
１：半導体基板
２：素子分離領域
３：犠牲酸化膜
４、７、２１、３１、３３、６５、７１、７３：レジスト
５ａ、３２ａ、６２ａ、７２ａ：不純物導入部
５、３２、６２、７２：不純物拡散層
６：耐酸化膜
８、９：ゲート酸化膜
１０：導電体膜
１１、１２：ゲート電極
６４、７４：容量絶縁膜
６６、７５：上部電極
１０２、１２１ａ、１２１ｂ：初期酸化膜
１０３、１１２、１２２、１２４、１２７：耐酸化膜
１０４、１１０、１１３、１２８：レジスト
１０５：溝
１０６：酸化膜
１０７：絶縁膜
１０８、１２３、１２５：素子分離絶縁膜
１０９、１２６：犠牲酸化膜
１１１ａ：不純物導入部
１１１：不純物拡散層
１１４、１１５、１２９、１３０：ゲート酸化膜
１１６：導電体膜
１１７、１１８、１３１、１３２：ゲート電極
1: Semiconductor substrate 2: Element isolation region 3:
Claims (1)
前記第１の素子活性領域内に形成され、第１のゲート絶縁膜を備えた第１のトランジスタと、
前記第２の素子活性領域内に形成され、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を備えた第２のトランジスタと、
を有し、
前記素子分離絶縁膜の中央部から前記第１の素子活性領域側に段差が形成されており、
前記素子分離絶縁膜の前記第１の素子活性領域側の端部にくびれ部が形成されており、
前記段差の前記中央部側の端部と前記くびれ部との平面視での距離をｘ、前記素子分離絶縁膜の頂部の前記半導体基板表面からの高さをｙ、前記くびれ部と前記段差の前記中央部側の端部とを結ぶ線分の前記半導体基板表面からの傾きをαとしたとき、ｘの値が数式「ｙ／ｓｉｎα」の値よりも大きいことを特徴とする半導体装置。 An element isolation insulating film formed on the surface of the semiconductor substrate and partitioning the first element active region and the second element active region;
A first transistor formed in the first element active region and having a first gate insulating film;
A second transistor formed in the second element active region and provided with a second gate insulating film thinner than the first gate insulating film;
Have
A step is formed from the central portion of the element isolation insulating film to the first element active region side,
A constriction is formed at an end of the element isolation insulating film on the first element active region side;
The distance in plan view between the end of the step on the center side and the constricted portion is x, the height of the top of the element isolation insulating film from the surface of the semiconductor substrate is y, the constricted portion and the step A semiconductor device, wherein a value of x is larger than a value of a mathematical expression “y / sin α”, where α is an inclination from a surface of the semiconductor substrate to a line connecting the end portion on the center side.
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