JP2010080890A

JP2010080890A - Semiconductor device

Info

Publication number: JP2010080890A
Application number: JP2008250778A
Authority: JP
Inventors: Naoki Izumi; 直希泉
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-09-29
Filing date: 2008-09-29
Publication date: 2010-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing breakdown of a switching element by a surge current without complicating its structure. <P>SOLUTION: A first deep trench 6 is formed in an active layer 5 of the semiconductor device 1. A body region 11 and a drift region 12 are formed in an active region 9. A source region 13 is formed at a surface layer section of the body region 11. A drain region 15 is formed at a surface layer section of the drift region 12. A second deep trench 20 is formed in a field region 10. The inner surface of the second deep trench 20 is covered with a pair of silicon oxide films 21 to fully fill the inside with polysilicon 22. The source region 13 is electrically connected to the first semiconductor region 23 between the first and second deep trenches 6, 20. The drain region 15 is electrically connected to a second semiconductor region 28 outside the second deep trench 20. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、三相モータなどの誘導負荷（Ｌ負荷）を制御する制御回路として、たとえば、パワーＭＯＳＦＥＴを有する半導体装置が接続された三相ブリッジインバータ回路が知られている。
図６は、従来の三相ブリッジインバータ回路の回路図である。なお、図６では、三相ある誘導負荷のうち一相分だけを表している。 Conventionally, as a control circuit for controlling an inductive load (L load) such as a three-phase motor, for example, a three-phase bridge inverter circuit to which a semiconductor device having a power MOSFET is connected is known.
FIG. 6 is a circuit diagram of a conventional three-phase bridge inverter circuit. In FIG. 6, only one phase of the three-phase inductive load is shown.

インバータ回路１０１は、直流電源（図示せず）の高圧側および低圧側にそれぞれ接続された高圧側配線１０４と、低圧側配線１０５（たとえば、グランド（ＧＮＤ）電位の配線）とを備えている。
高圧側配線１０４と低圧側配線１０５との間には、３つのブリッジ回路１０６が並列に接続されている。各ブリッジ回路１０６は、２つのＭＯＳＦＥＴ１０７，１０８の直列回路である。２つのＭＯＳＦＥＴ１０７，１０８のうち、高圧側に配置されるＭＯＳＦＥＴ１０７のゲートには、ＭＯＳＦＥＴ１０７のスイッチング動作を制御するハイサイド・ゲート・ドライバ１０９が接続されている。一方、２つのＭＯＳＦＥＴ１０７，１０８のうち、低圧側に配置されるＭＯＳＦＥＴ１０８のゲートには、ＭＯＳＦＥＴ１０８のスイッチング動作を制御するローサイド・ゲート・ドライバ１１０が接続されている。 The inverter circuit 101 includes a high-voltage side wiring 104 connected to a high-voltage side and a low-voltage side of a DC power supply (not shown), and a low-voltage side wiring 105 (for example, a ground (GND) potential wiring).
Three bridge circuits 106 are connected in parallel between the high-voltage side wiring 104 and the low-voltage side wiring 105. Each bridge circuit 106 is a series circuit of two MOSFETs 107 and 108. A high-side gate driver 109 that controls the switching operation of the MOSFET 107 is connected to the gate of the MOSFET 107 arranged on the high voltage side of the two MOSFETs 107 and 108. On the other hand, a low-side gate driver 110 that controls the switching operation of the MOSFET 108 is connected to the gate of the MOSFET 108 disposed on the low voltage side of the two MOSFETs 107 and 108.

高圧側のＭＯＳＦＥＴ１０７と低圧側のＭＯＳＦＥＴ１０８との接続点には、出力回路１１１が接続されている。そして、出力回路１１１の末端に、誘導負荷１０３が接続されている。
インバータ回路１０１では、ハイサイド・ゲート・ドライバ１０９およびローサイド・ゲート・ドライバ１１０により、２つのＭＯＳＦＥＴ１０７，１０８が交互にオン／オフ制御される。そして、２つのＭＯＳＦＥＴ１０７，１０８のオン／オフ制御により、誘導負荷１０３に印加される電圧の極性が交互に反転するので、誘導負荷１０３には交流電圧が印加されることとなる。
特開２００３−１７７０４号公報 An output circuit 111 is connected to a connection point between the high-voltage side MOSFET 107 and the low-voltage side MOSFET 108. An inductive load 103 is connected to the end of the output circuit 111.
In the inverter circuit 101, the two MOSFETs 107 and 108 are alternately turned on / off by the high-side gate driver 109 and the low-side gate driver 110. Since the polarity of the voltage applied to the inductive load 103 is alternately inverted by the on / off control of the two MOSFETs 107 and 108, an alternating voltage is applied to the inductive load 103.
JP 2003-17704 A

誘導負荷１０３に印加される電圧の極性反転時、誘導負荷１０３の自己誘導により、反転後の極性とは反対極性の逆起電力（自己誘導起電力）が発生し、その逆起電力の大きさに応じた逆電流がブリッジ回路１０６に流れ込む。たとえば、高圧側のＭＯＳＦＥＴ１０７をオフ→オンおよび低圧側のＭＯＳＦＥＴ１０８をオン→オフとする切換制御による極性反転時には、出力回路１１１を介してブリッジ回路１０６に流れ込む逆電流が、さらに低圧側のＭＯＳＦＥＴ１０８に流れる。 When the polarity of the voltage applied to the inductive load 103 is reversed, a self-induction of the inductive load 103 generates a counter electromotive force (self-induced electromotive force) having a polarity opposite to the polarity after the reversal. A reverse current corresponding to the current flows into the bridge circuit 106. For example, at the time of polarity inversion by switching control in which the high-voltage side MOSFET 107 is turned off → on and the low-voltage side MOSFET 108 is turned on → off, a reverse current that flows into the bridge circuit 106 via the output circuit 111 further flows into the low-voltage side MOSFET 108. .

ＭＯＳＦＥＴ１０７，１０８に流れる逆電流の大きさは、誘導負荷１０３に発生する逆起電力の大きさが増大するほど増大する。したがって、誘導負荷１０３の自己インダクタンスの大きさによっては、非常に大きな逆起電力が発生し、逆電流がＭＯＳＦＥＴ１０７，１０６を破壊するほどのサージ電流となる場合がある。そして、サージ電流が流れると、そのサージ電流によりＭＯＳＦＥＴ１０７およびＭＯＳＦＥＴ１０８が破壊されるという不具合がある。 The magnitude of the reverse current flowing through the MOSFETs 107 and 108 increases as the magnitude of the counter electromotive force generated in the inductive load 103 increases. Therefore, depending on the magnitude of the self-inductance of the inductive load 103, a very large counter electromotive force is generated, and the reverse current may become a surge current that destroys the MOSFETs 107 and 106. When a surge current flows, there is a problem that the MOSFET 107 and the MOSFET 108 are destroyed by the surge current.

そこで、ＭＯＳＦＥＴなどのスイッチング素子を有する半導体装置がインバータ回路などに組み込まれる場合において、サージ電流による素子破壊を、半導体装置の構造を複雑化させずに解決したいという要望がある。
本発明の目的は、構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供することにある。 Therefore, when a semiconductor device having a switching element such as a MOSFET is incorporated in an inverter circuit or the like, there is a demand for solving element destruction due to surge current without complicating the structure of the semiconductor device.
An object of the present invention is to provide a semiconductor device capable of suppressing the destruction of a switching element due to a surge current without complicating the structure.

上記目的を達成するための請求項１記載の発明は、絶縁層と、前記絶縁層上に積層された第１導電型の半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチ内の素子形成領域において、前記半導体層の全厚にわたって選択的に形成される第２導電型のボディ領域と、前記素子形成領域において、前記ボディ領域以外の残余の領域からなる第１導電型のドリフト領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ドリフト領域の表層部に形成されたドレイン領域と、前記素子形成領域外に形成され、前記半導体層の表面から前記絶縁層に至る深さを有する絶縁膜を介して対向し、導電性を有する第１領域および第２領域とを備え、前記第１領域が前記ソース領域に電気的に接続され、前記第２領域が前記ドレイン領域に電気的に接続されている、半導体装置である。 In order to achieve the above object, an invention according to claim 1 is directed to an insulating layer, a first conductivity type semiconductor layer stacked on the insulating layer, and a depth from the surface of the semiconductor layer to the insulating layer. A ring-shaped deep trench having a second conductivity type body region selectively formed over the entire thickness of the semiconductor layer in an element formation region in the deep trench, and in the element formation region, other than the body region A first conductivity type drift region comprising a remaining region; a first conductivity type source region formed in a surface layer portion of the body region; a drain region formed in a surface layer portion of the drift region; and the element formation The first region includes a first region and a second region that are formed outside and are opposed to each other through an insulating film having a depth from the surface of the semiconductor layer to the insulating layer, and the first region is a front surface. Is electrically connected to the source region, the second region is electrically connected to the drain region, which is a semiconductor device.

この構成によれば、絶縁層上に積層された半導体層の表面から絶縁層に至る深さを有する環状のディープトレンチにより、半導体層は、ディープトレンチ内（ディープトレンチよりも内側）の素子形成領域と、素子形成領域外の部分とに絶縁分離されている。
素子形成領域には、第２導電型のボディ領域および第１導電型のドリフト領域が形成されている。ボディ領域の表層部には、第１導電型のソース領域が形成されている。一方、ドリフト領域の表層部には、ドレイン領域が形成されている。これにより、素子形成領域には、ボディ領域に与える電界の大きさを制御することにより、ソース領域とドレイン領域との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。 According to this configuration, the semiconductor layer is formed in an element formation region in the deep trench (inside the deep trench) by the annular deep trench having a depth from the surface of the semiconductor layer stacked on the insulating layer to the insulating layer. And a portion outside the element formation region.
A second conductivity type body region and a first conductivity type drift region are formed in the element formation region. A source region of the first conductivity type is formed in the surface layer portion of the body region. On the other hand, a drain region is formed in the surface layer portion of the drift region. Thereby, in the element formation region, switching that can control conduction (on) / cutoff (off) between the source region and the drain region (between the source and drain) by controlling the magnitude of the electric field applied to the body region. An element is formed.

一方、素子形成領域外の部分には、半導体層の表面から絶縁層に至る深さを有する絶縁膜が形成され、この絶縁膜を介して、導電性の第１領域および導電性の第２領域が対向している。これにより、素子形成領域外の部分には、導電性の第１領域と導電性の第２領域との間に絶縁膜が介在されてなるキャパシタが形成されている。そして、このキャパシタの第１領域は、スイッチング素子のソース領域に電気的に接続されている。また、第２領域は、スイッチング素子のドレイン領域に接続されている。すなわち、スイッチング素子に対してキャパシタが並列に接続されている。 On the other hand, an insulating film having a depth from the surface of the semiconductor layer to the insulating layer is formed in a portion outside the element forming region, and the conductive first region and the conductive second region are interposed through the insulating film. Are facing each other. As a result, a capacitor is formed in the portion outside the element formation region, with an insulating film interposed between the conductive first region and the conductive second region. The first region of the capacitor is electrically connected to the source region of the switching element. The second region is connected to the drain region of the switching element. That is, the capacitor is connected in parallel with the switching element.

そのため、半導体装置が、誘導負荷を制御するインバータ回路などに組み込まれる場合において、誘導負荷の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第１領域、絶縁膜および第２領域により形成されるキャパシタに流すことができる。その結果、スイッチング素子を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流をキャパシタに流すことができるので、スイッチング素子の破壊を抑制することができる。 Therefore, in the case where the semiconductor device is incorporated in an inverter circuit or the like that controls an inductive load, even if a back electromotive force is generated due to self induction of the inductive load, the back current caused by the back electromotive force is It can flow to the capacitor formed by the insulating film and the second region. As a result, even if a reverse current (surge current) enough to destroy the switching element is generated, the surge current can be passed through the capacitor, so that the switching element can be prevented from being destroyed.

また、上記したスイッチング素子およびこれに接続されるキャパシタを同一半導体層上に形成することができるので、半導体装置の構造の複雑化を抑制することもできる。
また、請求項２記載の発明は、前記第１領域および前記第２領域は、前記半導体層の表面から前記絶縁層に至る深さを有し、平面視において前記ディープトレンチを取り囲む環状の第２ディープトレンチにより分離されており、前記絶縁膜が、前記第２ディープトレンチの内側面を被覆し、前記第２ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜である、請求項１に記載の半導体装置である。 In addition, since the switching element and the capacitor connected thereto can be formed on the same semiconductor layer, the structure of the semiconductor device can be prevented from being complicated.
According to a second aspect of the present invention, the first region and the second region have a depth from the surface of the semiconductor layer to the insulating layer, and the annular second surrounding the deep trench in plan view. 2. The insulating film according to claim 1, wherein the insulating film is separated by a deep trench, and the insulating film is a pair of insulating films that cover an inner surface of the second deep trench and sandwich a conductive film that fills the second deep trench. This is a semiconductor device.

この構成によれば、第１領域および第２領域は、半導体層の表面から絶縁層に至る深さを有し、平面視においてディープトレンチを取り囲む環状の第２ディープトレンチにより絶縁分離されている。第２ディープトレンチの内側面（トレンチの両側の側面）は、１対の絶縁膜により被覆されている。そして、第２ディープトレンチ内における１対の絶縁膜の間は、導電膜で埋め尽くされている。導電膜は、１対の絶縁膜により挟み込まれている。 According to this configuration, the first region and the second region have a depth from the surface of the semiconductor layer to the insulating layer, and are insulated and separated by the annular second deep trench surrounding the deep trench in plan view. The inner side surface of the second deep trench (side surfaces on both sides of the trench) is covered with a pair of insulating films. A space between the pair of insulating films in the second deep trench is filled with a conductive film. The conductive film is sandwiched between a pair of insulating films.

これにより、素子形成領域外の部分には、第１領域と導電膜との間に１対の絶縁膜のうちの一方の絶縁膜が介在されてなる第１のキャパシタと、導電膜と第２領域との間に１対の絶縁膜のうちの他方の絶縁膜が介在されてなる第２のキャパシタとが形成されている。そして、これら第１および第２のキャパシタは、直列接続された状態で素子形成領域外の部分に配置されている。 Thus, in the portion outside the element formation region, the first capacitor in which one insulating film of the pair of insulating films is interposed between the first region and the conductive film, the conductive film, and the second A second capacitor is formed with the other insulating film of the pair of insulating films interposed between the region and the region. And these 1st and 2nd capacitors are arrange | positioned in the part outside an element formation area in the state connected in series.

素子形成領域を形成するディープトレンチを取り囲む環状の第２ディープトレンチの内側面を被覆する絶縁膜、および第２ディープトレンチを埋め尽くす導電膜を利用してキャパシタを形成するので、第１領域および導電膜、ならびに導電膜および第２領域の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よくキャパシタに流すことができる。 Since the capacitor is formed using the insulating film that covers the inner side surface of the annular second deep trench that surrounds the deep trench that forms the element formation region, and the conductive film that fills the second deep trench, the first region and the conductive layer are formed. The opposing area of the film and the conductive film and the second region can be increased. As a result, the capacitance of the capacitor can be increased, so that a surge current can flow through the capacitor more efficiently.

また、請求項３記載の発明は、前記絶縁膜が、前記ディープトレンチの内側面を被覆し、前記ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜のうち、平面視外側の絶縁膜である、請求項１に記載の半導体装置である。
この構成によれば、ディープトレンチの内側面（トレンチの両側の側面）は、１対の絶縁膜により被覆されている。そして、ディープトレンチ内における１対の絶縁膜の間は、導電膜で埋め尽くされている。導電膜は、１対の絶縁膜により挟み込まれている。 According to a third aspect of the invention, the insulating film covers an inner surface of the deep trench and is an insulating film on the outer side in a plan view among a pair of insulating films sandwiching the conductive film filling the deep trench. The semiconductor device according to claim 1.
According to this configuration, the inner side surface of the deep trench (side surfaces on both sides of the trench) is covered with the pair of insulating films. A pair of insulating films in the deep trench is filled with a conductive film. The conductive film is sandwiched between a pair of insulating films.

つまり、第１領域が、導電膜および半導体層におけるディープトレンチ外の部分の一方であり、第２領域が、導電膜および半導体層におけるディープトレンチ外の部分の他方である。
これにより、素子形成領域外の部分には、第１領域と第２領域との間に、上記１対の絶縁膜のうちの平面視外側の絶縁膜が介在されてなるキャパシタが形成されている。 That is, the first region is one of the portions outside the deep trench in the conductive film and the semiconductor layer, and the second region is the other of the portions outside the deep trench in the conductive film and the semiconductor layer.
As a result, a capacitor is formed in the portion outside the element formation region between the first region and the second region, with the insulating film on the outside in plan view being interposed between the pair of insulating films. .

素子形成領域を形成する環状のディープトレンチの内側面を被覆する絶縁膜、およびディープトレンチを埋め尽くす導電膜を利用してキャパシタを形成するので、第１領域および第２領域の対向面積を大きくすることができる。さらに、第１領域と第２領域との間に絶縁膜が介在されてなる１つのキャパシタが形成される構成であるので、複数の直列接続されたキャパシタが形成される構成よりも、キャパシタ容量を一段と大容量にすることができる。 Since the capacitor is formed by using the insulating film that covers the inner surface of the annular deep trench that forms the element forming region and the conductive film that fills the deep trench, the opposing area of the first region and the second region is increased. be able to. Further, since one capacitor is formed by interposing an insulating film between the first region and the second region, the capacitor capacitance is more than that in the configuration in which a plurality of capacitors connected in series is formed. Larger capacity can be achieved.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置を切断線II−IIで切断したときの断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、ＳｉＯ₂からなる絶縁層としてのＢＯＸ層４を介して、Ｓｉからなる半導体層としてのＮ^-型の活性層５を積層した構造を有している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 taken along the cutting line II-II.
The semiconductor device 1 includes a thick film SOI substrate 2. The thick SOI substrate 2 has a structure in which an N ⁻ type active layer 5 as a semiconductor layer made of Si is laminated on a silicon substrate 3 via a BOX layer 4 as an insulating layer made of SiO _2. Yes.

ＢＯＸ層４の層厚は、たとえば、１．０〜４．０μｍである。活性層５の層厚は、たとえば、５．０〜３０．０μｍである。活性層５のＮ型不純物濃度は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ^-3である。
活性層５には、平面視矩形環状の第１ディープトレンチ６が、層厚方向に貫通して形成されている。すなわち、活性層５には、その表面からＢＯＸ層４に至る深さを有する、平面視矩形環状の第１ディープトレンチ６が形成されている。第１ディープトレンチ６の内側面は、１対のシリコン酸化膜７で覆われている。シリコン酸化膜７の厚さは、たとえば、０．１〜１．０μｍである。 The layer thickness of the BOX layer 4 is, for example, 1.0 to 4.0 μm. The layer thickness of the active layer 5 is, for example, 5.0 to 30.0 μm. The N-type impurity concentration of the active layer 5 is, for example, 1E14 to 1E16 cm ⁻³ .
In the active layer 5, a first deep trench 6 having a rectangular ring shape in plan view is formed so as to penetrate in the layer thickness direction. That is, the active layer 5 is formed with a first deep trench 6 having a depth from the surface to the BOX layer 4 and having a rectangular ring shape in plan view. The inner surface of the first deep trench 6 is covered with a pair of silicon oxide films 7. The thickness of the silicon oxide film 7 is, for example, 0.1 to 1.0 μm.

１対のシリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、活性層５上は、第１ディープトレンチ６に囲まれ、ＢＯＸ層４およびシリコン酸化膜７によりその周囲から絶縁分離（誘電体分離）されたトランジスタ素子の形成のためのアクティブ領域９と、アクティブ領域９外のフィールド領域１０とに分離されている。
素子形成領域としてのアクティブ領域９は、平面視長方形状（図１の左右方向に延びる辺を長辺とする長方形）に形成されている。アクティブ領域９には、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor）４２が形成されている。 The inside of the pair of silicon oxide films 7 is filled with polysilicon 8. As a result, the active region 5 is surrounded by the first deep trench 6, and the active region 9 for forming a transistor element that is insulated (dielectrically separated) from the surroundings by the BOX layer 4 and the silicon oxide film 7. The field region 10 outside the active region 9 is separated.
The active region 9 as an element forming region is formed in a rectangular shape in plan view (a rectangle having a side extending in the left-right direction in FIG. 1 as a long side). An LDMOSFET (Lateral Double diffused Metal Oxide Semiconductor) 42 is formed in the active region 9.

具体的には、アクティブ領域９において、活性層５には、Ｐ型のボディ領域１１が形成されている。ボディ領域１１は、第１ディープトレンチ６の側面に沿う矩形環状部４７と、アクティブ領域９の長手方向（以下、この方向を単に「長手方向」ということがある。）に互いに間隔を空けて配置され、矩形環状部４７の両短辺（アクティブ領域９の幅方向に対向する両辺）に跨る複数の直線部４８とを一体的に有する、平面視略梯子状に形成されている。ボディ領域１１は、活性層５の全厚にわたって形成されている。 Specifically, in the active region 9, a P-type body region 11 is formed in the active layer 5. The body region 11 is disposed at a distance from each other in the longitudinal direction of the rectangular region 47 along the side surface of the first deep trench 6 and the active region 9 (hereinafter, this direction may be simply referred to as “longitudinal direction”). The rectangular annular portion 47 is formed in a substantially ladder shape in plan view integrally including a plurality of linear portions 48 that straddle both short sides (both sides facing the width direction of the active region 9). The body region 11 is formed over the entire thickness of the active layer 5.

また、アクティブ領域９におけるボディ領域１１以外の領域、つまり、ボディ領域１１の矩形環状部４７の両短辺および直線部４８により囲まれる領域は、Ｎ^-型のドリフト領域１２である。ドリフト領域１２は、活性層５のＮ型不純物濃度と同じＮ型不純物濃度を有している。
ボディ領域１１の表層部には、Ｎ⁺型のソース領域１３と、Ｐ⁺型のボディコンタクト領域１４とが形成されている。ソース領域１３およびボディコンタクト領域１４は、互いに隣接している。 Further, a region other than the body region 11 in the active region 9, that is, a region surrounded by both short sides of the rectangular annular portion 47 and the straight portion 48 of the body region 11 is an N ⁻ type drift region 12. The drift region 12 has the same N-type impurity concentration as that of the active layer 5.
An N ⁺ type source region 13 and a P ⁺ type body contact region 14 are formed in the surface layer portion of the body region 11. The source region 13 and the body contact region 14 are adjacent to each other.

ドリフト領域１２の表層部には、長手方向略中央部において、ボディ領域１１の直線部４８に対して略平行に延びるストライプ状のＮ⁺型のドレイン領域１５が形成されている。ドレイン領域１５のＮ型不純物濃度は、たとえば、１０²⁰ｃｍ^-3である。
ドリフト領域１２の表面には、ボディ領域１１との境界から所定間隔を空けた位置とドレイン領域１５との間に、ＬＯＣＯＳ酸化膜１６が形成されている。 In the surface layer portion of the drift region 12, a striped N ⁺ -type drain region 15 extending substantially parallel to the straight portion 48 of the body region 11 is formed at a substantially central portion in the longitudinal direction. The N type impurity concentration of the drain region 15 is, for example, 10 ²⁰ cm ⁻³ .
On the surface of the drift region 12, a LOCOS oxide film 16 is formed between a position spaced apart from the boundary with the body region 11 and the drain region 15.

ソース領域１３とＬＯＣＯＳ酸化膜１６との間において、活性層５の表面上には、ゲート酸化膜１７が形成されている。ゲート酸化膜１７は、ボディ領域１１の直線部４８に対して略平行に延びている。
ゲート酸化膜１７上には、ゲート電極１８が形成されている。また、ＬＯＣＯＳ酸化膜１６上には、フィールドプレート１９がゲート電極１８と一体的に形成されている。 A gate oxide film 17 is formed on the surface of the active layer 5 between the source region 13 and the LOCOS oxide film 16. The gate oxide film 17 extends substantially parallel to the straight portion 48 of the body region 11.
A gate electrode 18 is formed on the gate oxide film 17. A field plate 19 is formed integrally with the gate electrode 18 on the LOCOS oxide film 16.

すなわち、アクティブ領域９では、ソース領域１３（ボディ領域１１）およびドレイン領域１５（ドリフト領域１２）が長手方向に交互に設けられ、それぞれ幅方向に延びている。これにより、活性層５において不純物が横方向（長手方向）に拡散したＬＤＭＯＳＦＥＴ４２が構成されている。そして、ソース領域１３上に、ソース領域１３に沿って、長手方向に隣接するＬＤＭＯＳＦＥＴ４２のユニットセル４３間の境界が設定されている。ドリフト領域１２は、長手方向に隣接する２つのユニットセル４３間に跨って設けられ、これらユニットセル４３間で共有されている。 That is, in the active region 9, the source region 13 (body region 11) and the drain region 15 (drift region 12) are alternately provided in the longitudinal direction, and each extend in the width direction. Thus, an LDMOSFET 42 in which impurities are diffused in the lateral direction (longitudinal direction) in the active layer 5 is configured. A boundary between the unit cells 43 of the LDMOSFETs 42 adjacent in the longitudinal direction is set on the source region 13 along the source region 13. The drift region 12 is provided across two unit cells 43 adjacent in the longitudinal direction, and is shared between these unit cells 43.

フィールド領域１０において、活性層５には、第１ディープトレンチ６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ２０が、層厚方向に貫通して形成されている。第２ディープトレンチ２０は、平面視で第１ディープトレンチ６を取り囲んでいる。第２ディープトレンチ２０の内側面は、１対のシリコン酸化膜２１で覆われている。シリコン酸化膜２１の厚さは、たとえば、０．１〜１．０μｍである。 In the field region 10, a second deep trench 20 having a rectangular shape in plan view that is larger than the first deep trench 6 and penetrating in the layer thickness direction is formed in the active layer 5. The second deep trench 20 surrounds the first deep trench 6 in plan view. The inner surface of the second deep trench 20 is covered with a pair of silicon oxide films 21. The thickness of the silicon oxide film 21 is, for example, 0.1 to 1.0 μm.

１対のシリコン酸化膜２１の内側は、導電膜としてのポリシリコン２２で埋め尽くされている。これにより、第１ディープトレンチ６と第２ディープトレンチ２０との間の領域は、ＢＯＸ層４、シリコン酸化膜７およびシリコン酸化膜２１によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第１領域としての第１半導体領域２３となっている。
第１半導体領域２３は、第１ディープトレンチ６および第２ディープトレンチ２０に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第１半導体領域２３の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ⁺型の第１コンタクト領域２４が形成されている。 The inside of the pair of silicon oxide films 21 is filled with polysilicon 22 as a conductive film. As a result, the region between the first deep trench 6 and the second deep trench 20 is N ⁻ -type that is insulated (dielectrically separated) from the periphery by the BOX layer 4, the silicon oxide film 7, and the silicon oxide film 21. The first semiconductor region 23 is the first region.
The first semiconductor region 23 is formed in a rectangular ring shape in plan view along the first deep trench 6 and the second deep trench 20, and is uniformly 2.0 to 5.0 μm along the circumferential direction, for example. It has a width. In the surface layer portion of the first semiconductor region 23, an N ⁺ -type first contact region 24 having a rectangular shape in plan view and extending in the circumferential direction at the center in the width direction is formed.

また、フィールド領域１０において、活性層５には、第２ディープトレンチ２０よりも大きい相似形の平面視矩形環状の第３ディープトレンチ２５が、層厚方向に貫通して形成されている。第３ディープトレンチ２５は、平面視で第２ディープトレンチ２０を取り囲んでいる。第３ディープトレンチ２５の内側面は、１対のシリコン酸化膜２６で覆われている。シリコン酸化膜２６の厚さは、たとえば、０．１〜１．０μｍである。 In the field region 10, the active layer 5 is formed with a third deep trench 25 having a rectangular shape in plan view that is larger than the second deep trench 20 and penetrating in the layer thickness direction. The third deep trench 25 surrounds the second deep trench 20 in plan view. The inner surface of the third deep trench 25 is covered with a pair of silicon oxide films 26. The thickness of the silicon oxide film 26 is, for example, 0.1 to 1.0 μm.

１対のシリコン酸化膜２６の内側は、ポリシリコン２７で埋め尽くされている。これにより、第２ディープトレンチ２０と第３ディープトレンチ２５との間の領域は、ＢＯＸ層４、シリコン酸化膜２１およびシリコン酸化膜２６によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第２領域としての第２半導体領域２８となっている。
第２半導体領域２８は、第２ディープトレンチ２０および第３ディープトレンチ２５に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第２半導体領域２８の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ⁺型の第２コンタクト領域２９が形成されている。 The inside of the pair of silicon oxide films 26 is filled with polysilicon 27. As a result, the region between the second deep trench 20 and the third deep trench 25 is N ⁻ -type that is insulated (dielectrically separated) from the surroundings by the BOX layer 4, the silicon oxide film 21, and the silicon oxide film 26. The second semiconductor region 28 is the second region.
The second semiconductor region 28 is formed in a rectangular ring shape in plan view along the second deep trench 20 and the third deep trench 25, and is uniform, for example, 2.0 to 5.0 μm along the circumferential direction. It has a width. In the surface layer portion of the second semiconductor region 28, an N ⁺ -type second contact region 29 having a rectangular ring shape in a plan view and extending in the circumferential direction at the central portion in the width direction is formed.

また、フィールド領域１０には、第１半導体領域２３における第１コンタクト領域２４および第２半導体領域２８における第２コンタクト領域２９以外の領域を覆うＬＯＣＯＳ酸化膜３０が形成されている。つまり、第１コンタクト領域２４および第２コンタクト領域２９は、ＬＯＣＯＳ酸化膜３０から露出している。
厚膜ＳＯＩ基板２上は、ＳｉＯ₂からなる層間絶縁膜３１で覆われている。 In the field region 10, a LOCOS oxide film 30 is formed to cover a region other than the first contact region 24 in the first semiconductor region 23 and the second contact region 29 in the second semiconductor region 28. That is, the first contact region 24 and the second contact region 29 are exposed from the LOCOS oxide film 30.
The thick film SOI substrate 2 is covered with an interlayer insulating film 31 made of SiO ₂ .

層間絶縁膜３１には、アクティブ領域９において、ボディ領域１１の矩形環状部４７の各短辺および各直線部４８に対向する部分に、ソース領域１３およびボディコンタクト領域１４に臨むソースコンタクトホール３３が貫通して形成されている。ソースコンタクトホール３３は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜３１には、フィールド領域１０において、第１半導体領域２３に対向する部分に、第１コンタクト領域２４に臨む第１コンタクトホール３４が貫通して形成されている。第１コンタクトホール３４は、ボディ領域１１の矩形環状部４７の各短辺上の各ソースコンタクトホール３３それぞれに対応して複数個、ソースコンタクトホール３３と第１コンタクトホール３４とが互いに隣接するように形成されている。 In the interlayer insulating film 31, in the active region 9, source contact holes 33 facing the source region 13 and the body contact region 14 are formed at portions facing the short sides of the rectangular annular portion 47 of the body region 11 and the linear portions 48. It is formed through. A plurality of source contact holes 33 are formed at intervals in the width direction.
Further, in the interlayer insulating film 31, a first contact hole 34 facing the first contact region 24 is formed through the field region 10 in a portion facing the first semiconductor region 23. There are a plurality of first contact holes 34 corresponding to each source contact hole 33 on each short side of the rectangular annular portion 47 of the body region 11 such that the source contact hole 33 and the first contact hole 34 are adjacent to each other. Is formed.

そして、層間絶縁膜３１上には、ソース配線３５が形成されている。ソース配線３５は、アクティブ領域９におけるボディ領域１１上の部分を覆う平面視梯子状の部分と、当該部分の長手方向両端からフィールド領域１０に跨る平面視長方形状の部分とを一体的に有している。ソース配線３５は、アクティブ領域９においては、ソースコンタクトホール３３に入り込むことによりソース領域１３およびボディコンタクト領域１４に接続されている。一方、フィールド領域１０においては、第１コンタクトホール３４に入り込むことにより第１半導体領域２３に接続されている。これにより、ソース領域１３およびボディコンタクト領域１４と、第１半導体領域２３とは、ソース配線３５を介して電気的に接続される。 A source wiring 35 is formed on the interlayer insulating film 31. The source wiring 35 integrally has a ladder-like portion in plan view that covers a portion of the active region 9 on the body region 11 and a rectangular portion in plan view that spans the field region 10 from both longitudinal ends of the portion. ing. In the active region 9, the source wiring 35 enters the source contact hole 33 and is connected to the source region 13 and the body contact region 14. On the other hand, the field region 10 is connected to the first semiconductor region 23 by entering the first contact hole 34. Thereby, the source region 13 and the body contact region 14 and the first semiconductor region 23 are electrically connected via the source wiring 35.

また、層間絶縁膜３１には、アクティブ領域９において、ドレイン領域１５に対向する部分に、ドレイン領域１５に臨むドレインコンタクトホール３２が貫通して形成されている。ドレインコンタクトホール３２は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜３１には、フィールド領域１０において、第２半導体領域２８に対向する部分に、第２コンタクト領域２９に臨む第２コンタクトホール３６が貫通して形成されている。第２コンタクトホール３６は、長手方向に複数本形成された各ドレイン領域１５の幅方向への延長線と、矩形環状の第２半導体領域２８とが交差する各位置に１つずつ形成されている。すなわち、第２コンタクトホール３６は、矩形環状の第２半導体領域２８の各長辺上の部分それぞれにおいて、長手方向に間隔を空けて複数個形成されている。 In the interlayer insulating film 31, a drain contact hole 32 facing the drain region 15 is formed through the active region 9 at a portion facing the drain region 15. A plurality of drain contact holes 32 are formed at intervals in the width direction.
Further, in the interlayer insulating film 31, a second contact hole 36 facing the second contact region 29 is formed through the field region 10 in a portion facing the second semiconductor region 28. One second contact hole 36 is formed at each position where an extension line in the width direction of each drain region 15 formed in the longitudinal direction intersects with the rectangular annular second semiconductor region 28. . That is, a plurality of second contact holes 36 are formed at intervals in the longitudinal direction in each of the portions on the long sides of the rectangular annular second semiconductor region 28.

そして、層間絶縁膜３１上には、ドレイン配線３７が形成されている。ドレイン配線３７は、アクティブ領域９の幅方向両端に跨り、さらに幅方向両端からフィールド領域１０へ横切る直線状に形成されている。なお、ドレイン配線３７は、平面視でソース配線３５と重なる部分においては、層間絶縁膜３１上形成された層間絶縁膜（図示せず）上に配線される。ドレイン配線３７は、アクティブ領域９においては、ドレインコンタクトホール３２に入り込むことによりドレイン領域１５に接続されている。一方、フィールド領域１０においては、第２コンタクトホール３６に入り込むことにより第２半導体領域２８に接続されている。これにより、ドレイン領域１５と、第２半導体領域２８とは、ドレイン配線３７を介して電気的に接続される。 A drain wiring 37 is formed on the interlayer insulating film 31. The drain wiring 37 is formed in a straight line extending across both ends of the active region 9 in the width direction and crossing the field region 10 from both ends of the width direction. The drain wiring 37 is wired on an interlayer insulating film (not shown) formed on the interlayer insulating film 31 in a portion overlapping the source wiring 35 in plan view. The drain wiring 37 is connected to the drain region 15 by entering the drain contact hole 32 in the active region 9. On the other hand, the field region 10 is connected to the second semiconductor region 28 by entering the second contact hole 36. Thereby, the drain region 15 and the second semiconductor region 28 are electrically connected via the drain wiring 37.

以上のように、半導体装置１によれば、第１ディープトレンチ６により、活性層５上は、ＬＤＭＯＳＦＥＴ４２の形成のためのアクティブ領域９と、アクティブ領域９外のフィールド領域１０とに絶縁分離されている。
そして、アクティブ領域９には、ＬＤＭＯＳＦＥＴ４２が形成されている。つまり、アクティブ領域９には、ゲート電極１８に印加する電圧を制御してボディ領域１１に与える電界の大きさを制御することにより、ソース領域１３とドレイン領域１５との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。 As described above, according to the semiconductor device 1, the first deep trench 6 is insulated and separated on the active layer 5 into the active region 9 for forming the LDMOSFET 42 and the field region 10 outside the active region 9. Yes.
An LDMOSFET 42 is formed in the active region 9. In other words, the active region 9 is controlled between the source region 13 and the drain region 15 (between the source and drain) by controlling the voltage applied to the gate electrode 18 to control the magnitude of the electric field applied to the body region 11. A switching element that can control conduction (on) / shut-off (off) is formed.

一方、フィールド領域１０において、活性層５には、第１ディープトレンチ６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ２０が形成されている。そして、第１ディープトレンチ６と第２ディープトレンチ２０との間の領域は、ＢＯＸ層４、シリコン酸化膜７およびシリコン酸化膜２１によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第１半導体領域２３となっている。 On the other hand, in the field region 10, the active layer 5 is formed with a second deep trench 20 having a rectangular shape in plan view that is larger than the first deep trench 6. The region between the first deep trench 6 and the second deep trench 20 is an N ⁻ type that is insulated (dielectrically separated) from the periphery thereof by the BOX layer 4, the silicon oxide film 7, and the silicon oxide film 21. A first semiconductor region 23 is formed.

また、フィールド領域１０において、活性層５には、第２ディープトレンチ２０よりも大きい相似形の平面視矩形環状の第３ディープトレンチ２５が形成されている。そして、第２ディープトレンチ２０と第３ディープトレンチ２５との間の領域は、ＢＯＸ層４、シリコン酸化膜２１およびシリコン酸化膜２６によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第２半導体領域２８となっている。 In the field region 10, the active layer 5 is formed with a third deep trench 25 having a rectangular shape in plan view that is larger than the second deep trench 20. The region between the second deep trench 20 and the third deep trench 25 is an N ⁻ -type that is insulated (dielectrically separated) from the periphery by the BOX layer 4, the silicon oxide film 21, and the silicon oxide film 26. A second semiconductor region 28 is formed.

これにより、フィールド領域１０には、導電性の第１半導体領域２３とポリシリコン２２との間に、１対のシリコン酸化膜２１のうちの長手方向内側のシリコン酸化膜２１が介在されてなる第１キャパシタＣ₁と、ポリシリコン２２と導電性の第２半導体領域２８との間に、１対のシリコン酸化膜２１のうちの長手方向外側のシリコン酸化膜２１が介在されてなる第２キャパシタＣ₂とが形成されている。そして、これら第１キャパシタＣ₁および第２キャパシタＣ₂は、直列接続された状態でフィールド領域１０に配置されている。 As a result, in the field region 10, the silicon oxide film 21 on the inner side in the longitudinal direction of the pair of silicon oxide films 21 is interposed between the conductive first semiconductor region 23 and the polysilicon 22. A second capacitor C in which a silicon oxide film 21 on the outer side in the longitudinal direction of the pair of silicon oxide films 21 is interposed between one capacitor C ₁ , the polysilicon 22 and the conductive second semiconductor region 28. ₂ and are formed. Then, these first capacitor C ₁ and the second capacitor C ₂ is disposed in the field region 10 in a state connected in series.

第１キャパシタＣ₁の一方の電極となる第１半導体領域２３は、ソース配線３５を介して、ＬＤＭＯＳＦＥＴ４２のソース領域１３に電気的に接続されている。また、第２キャパシタＣ₂の他方の電極となる第２半導体領域２８は、ドレイン配線３７を介して、ＬＤＭＯＳＦＥＴ４２のドレイン領域１５に電気的に接続されている。また、ポリシリコン２２は、第１キャパシタＣ₁の他方の電極および第２キャパシタＣ₂の一方の電極として共有されている。すなわち、ＬＤＭＯＳＦＥＴ４２（スイッチング素子）に対して第１キャパシタＣ₁および第２キャパシタＣ₂が並列に接続されている。 The first semiconductor region 23 serving as one electrode of the first capacitor C ₁ is electrically connected to the source region 13 of the LDMOSFET 42 via the source wiring 35. In addition, the second semiconductor region 28 serving as the other electrode of the second capacitor C ₂ is electrically connected to the drain region 15 of the LDMOSFET 42 via the drain wiring 37. The polysilicon 22 is shared as the other electrode of the first capacitor C ₁ and one electrode of the second capacitor C ₂ . That is, the first capacitor C ₁ and the second capacitor C ₂ are connected in parallel to the LDMOSFET 42 (switching element).

そして、このような半導体装置１は、たとえば、図３に示すように、三相モータなどの誘導負荷（Ｌ負荷）を制御するインバータ回路などに組み込まれる。
インバータ回路３８は、直流電源（図示せず）の高圧側および低圧側にそれぞれ接続された高圧側配線４０と、低圧側配線４１（たとえば、グランド（ＧＮＤ）電位の配線）とを備えている。 Such a semiconductor device 1 is incorporated in an inverter circuit or the like that controls an inductive load (L load) such as a three-phase motor, for example, as shown in FIG.
The inverter circuit 38 includes a high-voltage side wiring 40 connected to a high-voltage side and a low-voltage side of a DC power source (not shown), and a low-voltage side wiring 41 (for example, a ground (GND) potential wiring).

高圧側配線４０と低圧側配線４１との間には、２つのＬＤＭＯＳＦＥＴ４２からなる直列回路が接続されている。２つのＬＤＭＯＳＦＥＴ４２のうち、高圧側に配置されるＬＤＭＯＳＦＥＴ４２のゲートには、高圧側のＬＤＭＯＳＦＥＴ４２のスイッチング動作を制御するハイサイド・ゲート・ドライバ４４が接続されている。一方、２つのＬＤＭＯＳＦＥＴ４２のうち、低圧側に配置されるＬＤＭＯＳＦＥＴ４２のゲートには、低圧側のＬＤＭＯＳＦＥＴ４２のスイッチング動作を制御するローサイド・ゲート・ドライバ４５が接続されている。 A series circuit composed of two LDMOSFETs 42 is connected between the high voltage side wiring 40 and the low voltage side wiring 41. Of the two LDMOSFETs 42, a high-side gate driver 44 that controls the switching operation of the high-voltage side LDMOSFET 42 is connected to the gate of the LDMOSFET 42 arranged on the high-voltage side. On the other hand, of the two LDMOSFETs 42, a low-side gate driver 45 that controls the switching operation of the LDMOSFET 42 on the low voltage side is connected to the gate of the LDMOSFET 42 arranged on the low voltage side.

各ＬＤＭＯＳＦＥＴ４２には、直列接続された第１キャパシタＣ₁および第２キャパシタＣ₂が並列に接続されている。そして、高圧側のＬＤＭＯＳＦＥＴ４２と低圧側のＬＤＭＯＳＦＥＴ４２との接続点には、出力回路４６が接続されており、出力回路４６の末端に、誘導負荷３９が接続されている。
インバータ回路３８では、ハイサイド・ゲート・ドライバ４４およびローサイド・ゲート・ドライバ４５により、２つのＬＤＭＯＳＦＥＴ４２が交互にオン／オフ制御される。そして、２つのＬＤＭＯＳＦＥＴ４２のオン／オフ制御により、誘導負荷３９に印加される電圧の極性が交互に反転するので、誘導負荷３９には交流電圧が印加されることとなる。 Each LDMOSFET 42 is connected in parallel with a first capacitor C ₁ and a second capacitor C ₂ connected in series. An output circuit 46 is connected to a connection point between the high-voltage side LDMOSFET 42 and the low-voltage side LDMOSFET 42, and an inductive load 39 is connected to the terminal of the output circuit 46.
In the inverter circuit 38, the two LDMOSFETs 42 are alternately turned on / off by the high side gate driver 44 and the low side gate driver 45. Since the polarity of the voltage applied to the inductive load 39 is alternately inverted by the on / off control of the two LDMOSFETs 42, an alternating voltage is applied to the inductive load 39.

半導体装置１が、インバータ回路３８などに組み込まれる場合において、誘導負荷３９の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第１キャパシタＣ₁および第２キャパシタＣ₂に流すことができる。その結果、ＬＤＭＯＳＦＥＴ４２を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流を第１キャパシタＣ₁および第２キャパシタＣ₂に流すことができるので、ＬＤＭＯＳＦＥＴ４２の破壊を抑制することができる。 When the semiconductor device 1 is incorporated in the inverter circuit 38 or the like, even if a counter electromotive force due to self-induction of the inductive load 39 is generated, a reverse current caused by the counter electromotive force is converted into the first capacitor C ₁ and the second capacitor C ₁ . it can flow into the capacitor C _2. As a result, even if a reverse current (surge current) enough to destroy the LDMOSFET 42 is generated, the surge current can be passed through the first capacitor C ₁ and the second capacitor C ₂ , so that the destruction of the LDMOSFET 42 is suppressed. Can do.

また、上記したＬＤＭＯＳＦＥＴ４２およびこれに接続される第１キャパシタＣ₁および第２キャパシタＣ₂を同一の活性層５上に形成することができるので、半導体装置１の構造の複雑化を抑制することもできる。
さらに、アクティブ領域９を形成する第１ディープトレンチ６を取り囲む環状の第２ディープトレンチ２０の内側面を被覆するシリコン酸化膜２１、および第２ディープトレンチ２０を埋め尽くすポリシリコン２２を利用して、第１キャパシタＣ₁および第２キャパシタＣ₂が形成されるので、第１半導体領域２３およびポリシリコン２２、ならびにポリシリコン２２および導電性の第２半導体領域２８の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よく第１キャパシタＣ₁および第２キャパシタＣ₂に流すことができる。 Further, since the LDMOSFET 42 and the first capacitor C ₁ and the second capacitor C ₂ connected to the LDMOSFET 42 can be formed on the same active layer 5, it is possible to suppress the complexity of the structure of the semiconductor device 1. it can.
Further, by using a silicon oxide film 21 that covers the inner surface of the annular second deep trench 20 surrounding the first deep trench 6 that forms the active region 9, and polysilicon 22 that fills the second deep trench 20, Since the first capacitor C ₁ and the second capacitor C ₂ are formed, the opposing areas of the first semiconductor region 23 and the polysilicon 22, and the polysilicon 22 and the conductive second semiconductor region 28 can be increased. As a result, the capacitance of the capacitor can be increased, so that a surge current can flow through the first capacitor C ₁ and the second capacitor C ₂ more efficiently.

図４は、本発明の第２の実施形態に係る半導体装置の模式的な平面図である。図５は、図４に示す半導体装置を切断線Ｖ−Ｖで切断したときの断面図である。
半導体装置５１は、厚膜ＳＯＩ基板５２を備えている。厚膜ＳＯＩ基板５２は、シリコン基板５３上に、ＳｉＯ₂からなる絶縁層としてのＢＯＸ層５４を介して、Ｓｉからなる半導体層としてのＮ^-型の活性層５５を積層した構造を有している。 FIG. 4 is a schematic plan view of a semiconductor device according to the second embodiment of the present invention. FIG. 5 is a cross-sectional view of the semiconductor device shown in FIG. 4 taken along the cutting line V-V.
The semiconductor device 51 includes a thick film SOI substrate 52. The thick film SOI substrate 52 has a structure in which an N ⁻ type active layer 55 as a semiconductor layer made of Si is laminated on a silicon substrate 53 via a BOX layer 54 as an insulating layer made of SiO _2. Yes.

ＢＯＸ層５４の層厚は、たとえば、１．０〜４．０μｍである。活性層５５の層厚は、たとえば、５．０〜３０．０μｍである。活性層５５のＮ型不純物濃度は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ^-3である。
活性層５５には、平面視矩形環状の第１ディープトレンチ５６が、層厚方向に貫通して形成されている。すなわち、活性層５５には、その表面からＢＯＸ層５４に至る深さを有する、平面視矩形環状の第１ディープトレンチ５６が形成されている。第１ディープトレンチ５６の内側面は、１対のシリコン酸化膜５７で覆われている。シリコン酸化膜５７の厚さは、たとえば、０．１〜１．０μｍである。 The layer thickness of the BOX layer 54 is, for example, 1.0 to 4.0 μm. The layer thickness of the active layer 55 is, for example, 5.0 to 30.0 μm. The N-type impurity concentration of the active layer 55 is, for example, 1E14 to 1E16 cm ⁻³ .
In the active layer 55, a first deep trench 56 having a rectangular ring shape in plan view is formed so as to penetrate in the layer thickness direction. That is, the active layer 55 is formed with a first deep trench 56 having a rectangular shape in plan view and having a depth from the surface to the BOX layer 54. The inner surface of the first deep trench 56 is covered with a pair of silicon oxide films 57. The thickness of the silicon oxide film 57 is, for example, 0.1 to 1.0 μm.

１対のシリコン酸化膜５７の内側は、導電膜および第１領域としてのポリシリコン５８で埋め尽くされている。これにより、活性層５５上は、第１ディープトレンチ５６に囲まれ、ＢＯＸ層５４およびシリコン酸化膜５７によりその周囲から絶縁分離（誘電体分離）されたトランジスタ素子の形成のためのアクティブ領域５９と、アクティブ領域５９外のフィールド領域６０とに分離されている。 The inside of the pair of silicon oxide films 57 is filled with a conductive film and polysilicon 58 as the first region. As a result, the active layer 55 is surrounded by the first deep trench 56, and an active region 59 for forming a transistor element that is insulated (dielectrically separated) from the surroundings by the BOX layer 54 and the silicon oxide film 57. The field region 60 is separated from the active region 59.

素子形成領域としてのアクティブ領域５９は、平面視長方形状（図４の左右方向に延びる辺を長辺とする長方形）に形成されている。アクティブ領域５９には、ＬＤＭＯＳＦＥＴ８８が形成されている。
具体的には、アクティブ領域５９において、活性層５５には、Ｐ型のボディ領域６１が形成されている。ボディ領域６１は、第１ディープトレンチ５６の側面に沿う矩形環状部７５と、アクティブ領域５９の長手方向（以下、この方向を単に「長手方向」ということがある。）に互いに所定の間隔を空けて配置され、矩形環状部７５の両短辺（アクティブ領域５９の幅方向に対向する両辺）に跨る複数の直線部７６とを一体的に有する、平面視略梯子状に形成されている。ボディ領域６１は、活性層５５の全厚にわたって形成されている。また、アクティブ領域５９におけるボディ領域６１以外の領域、つまり、ボディ領域６１の矩形環状部７５の両短辺および直線部７６により囲まれる領域は、Ｎ^-型のドリフト領域６２である。ドリフト領域６２は、活性層５５のＮ型不純物濃度と同じＮ型不純物濃度を有している。 The active region 59 as an element formation region is formed in a rectangular shape in plan view (a rectangle having a side extending in the left-right direction in FIG. 4 as a long side). In the active region 59, an LDMOSFET 88 is formed.
Specifically, in the active region 59, a P-type body region 61 is formed in the active layer 55. The body region 61 is spaced from the rectangular annular portion 75 along the side surface of the first deep trench 56 by a predetermined distance in the longitudinal direction of the active region 59 (hereinafter, this direction may be simply referred to as “longitudinal direction”). And is formed in a substantially ladder shape in plan view integrally including a plurality of linear portions 76 that straddle both short sides (both sides facing the width direction of the active region 59) of the rectangular annular portion 75. The body region 61 is formed over the entire thickness of the active layer 55. In addition, a region other than the body region 61 in the active region 59, that is, a region surrounded by both short sides of the rectangular annular portion 75 of the body region 61 and the straight portion 76 is an N ⁻ type drift region 62. The drift region 62 has the same N-type impurity concentration as that of the active layer 55.

ボディ領域６１の表層部には、Ｎ⁺型のソース領域６３と、Ｐ⁺型のボディコンタクト領域６４とが形成されている。ソース領域６３およびボディコンタクト領域６４は、互いに隣接している。
ドリフト領域６２の表層部には、長手方向略中央部に、ボディ領域６１の直線部７６に対して略平行に延びるストライプ状のＮ⁺型のドレイン領域６５が形成されている。ドレイン領域６５のＮ型不純物濃度は、たとえば、１０²⁰ｃｍ^-3である。 An N ⁺ type source region 63 and a P ⁺ type body contact region 64 are formed in the surface layer portion of the body region 61. Source region 63 and body contact region 64 are adjacent to each other.
In the surface layer portion of the drift region 62, a striped N ⁺ -type drain region 65 extending substantially parallel to the straight portion 76 of the body region 61 is formed at a substantially central portion in the longitudinal direction. The N type impurity concentration of the drain region 65 is, for example, 10 ²⁰ cm ⁻³ .

ドリフト領域６２の表面には、ボディ領域６１との境界から所定間隔を空けた位置とドレイン領域６５との間に、ＬＯＣＯＳ酸化膜６６が形成されている。
ソース領域６３とＬＯＣＯＳ酸化膜６６との間において、活性層５５の表面上には、ゲート酸化膜６７が形成されている。
ゲート酸化膜６７上には、ゲート電極６８が形成されている。また、ＬＯＣＯＳ酸化膜６６上には、フィールドプレート６９がゲート電極６８と一体的に形成されている。 On the surface of the drift region 62, a LOCOS oxide film 66 is formed between the drain region 65 and a position spaced a predetermined distance from the boundary with the body region 61.
A gate oxide film 67 is formed on the surface of the active layer 55 between the source region 63 and the LOCOS oxide film 66.
A gate electrode 68 is formed on the gate oxide film 67. A field plate 69 is formed integrally with the gate electrode 68 on the LOCOS oxide film 66.

すなわち、アクティブ領域５９では、ソース領域６３（ボディ領域６１）およびドレイン領域６５（ドリフト領域６２）が長手方向に交互に設けられ、それぞれ幅方向に延びている。これにより、活性層５５において不純物が横方向（長手方向）に拡散したＬＤＭＯＳＦＥＴ８８が構成されている。そして、ソース領域６３上に、ソース領域６３に沿って、長手方向に隣接するＬＤＭＯＳＦＥＴ８８のユニットセル８９間の境界が設定されている。ドリフト領域６２は、長手方向に隣接する２つのユニットセル８９間に跨って設けられ、これらユニットセル８９間で共有されている。 That is, in the active region 59, the source region 63 (body region 61) and the drain region 65 (drift region 62) are alternately provided in the longitudinal direction, and each extend in the width direction. Thereby, the LDMOSFET 88 in which impurities are diffused in the lateral direction (longitudinal direction) in the active layer 55 is configured. A boundary between the unit cells 89 of the LDMOSFETs 88 adjacent in the longitudinal direction is set on the source region 63 along the source region 63. The drift region 62 is provided across two unit cells 89 adjacent in the longitudinal direction, and is shared between these unit cells 89.

フィールド領域６０において、活性層５５には、第１ディープトレンチ５６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ７０が、層厚方向に貫通して形成されている。第２ディープトレンチ７０は、平面視で第１ディープトレンチ５６を取り囲んでいる。第２ディープトレンチ７０の内側面は、１対のシリコン酸化膜７１で覆われている。シリコン酸化膜７１の厚さは、たとえば、０．１〜１．０μｍである。 In the field region 60, the active layer 55 is formed with a second deep trench 70 having a rectangular shape in plan view that is larger than the first deep trench 56 and penetrating in the layer thickness direction. The second deep trench 70 surrounds the first deep trench 56 in plan view. The inner surface of the second deep trench 70 is covered with a pair of silicon oxide films 71. The thickness of the silicon oxide film 71 is, for example, 0.1 to 1.0 μm.

１対のシリコン酸化膜７１の内側は、ポリシリコン７２で埋め尽くされている。これにより、第１ディープトレンチ５６と第２ディープトレンチ７０との間の領域は、ＢＯＸ層５４、シリコン酸化膜５７およびシリコン酸化膜７１によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第２領域としての第１半導体領域７３となっている。
第１半導体領域７３は、第１ディープトレンチ５６および第２ディープトレンチ７０に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第１半導体領域７３の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ⁺型の第１コンタクト領域７４が形成されている。 The inside of the pair of silicon oxide films 71 is filled with polysilicon 72. As a result, the region between the first deep trench 56 and the second deep trench 70 is N ⁻ type that is insulated (dielectrically separated) from the surroundings by the BOX layer 54, the silicon oxide film 57, and the silicon oxide film 71. This is a first semiconductor region 73 as the second region.
The first semiconductor region 73 is formed in a rectangular ring shape in plan view along the first deep trench 56 and the second deep trench 70, and is uniform, for example, 2.0 to 5.0 μm along the circumferential direction. It has a width. In the surface layer portion of the first semiconductor region 73, an N ⁺ -type first contact region 74 having a rectangular shape in plan view and extending in the circumferential direction at the center portion in the width direction is formed.

また、フィールド領域６０には、第１半導体領域７３における第１コンタクト領域７４以外の領域を覆うＬＯＣＯＳ酸化膜８０が形成されている。つまり、第１コンタクト領域７４は、ＬＯＣＯＳ酸化膜８０から露出している。
厚膜ＳＯＩ基板５２上は、ＳｉＯ₂からなる層間絶縁膜８１で覆われている。
層間絶縁膜８１には、アクティブ領域５９において、ボディ領域６１の矩形環状部７５の各短辺および各直線部７６に対向する部分に、ソース領域６３およびボディコンタクト領域６４に臨むソースコンタクトホール８３が貫通して形成されている。ソースコンタクトホール８３は、幅方向に互いに間隔を空けて複数個形成されている。 In the field region 60, a LOCOS oxide film 80 is formed to cover a region other than the first contact region 74 in the first semiconductor region 73. That is, the first contact region 74 is exposed from the LOCOS oxide film 80.
The thick film SOI substrate 52 is covered with an interlayer insulating film 81 made of SiO ₂ .
In the interlayer insulating film 81, in the active region 59, source contact holes 83 facing the source region 63 and the body contact region 64 are provided at portions facing the short sides of the rectangular annular portion 75 of the body region 61 and the linear portions 76. It is formed through. A plurality of source contact holes 83 are formed at intervals in the width direction.

また、層間絶縁膜８１およびＬＯＣＯＳ酸化膜８０には、フィールド領域６０において、第１ディープトレンチ５６に対向する部分に、ポリシリコン５８に臨むトレンチコンタクトホール８６が貫通して形成されている。トレンチコンタクトホール８６は、ボディ領域６１の矩形環状部７５の各短辺上の各ソースコンタクトホール８３それぞれに対応して複数個、ソースコンタクトホール８３とトレンチコンタクトホール８６とが互いに隣接するように形成されている。 In the interlayer insulating film 81 and the LOCOS oxide film 80, a trench contact hole 86 facing the polysilicon 58 is formed through the field region 60 in a portion facing the first deep trench 56. A plurality of trench contact holes 86 are formed corresponding to each source contact hole 83 on each short side of the rectangular annular portion 75 of the body region 61 so that the source contact hole 83 and the trench contact hole 86 are adjacent to each other. Has been.

そして、層間絶縁膜８１上には、ソース配線８５が形成されている。ソース配線８５は、アクティブ領域５９におけるボディ領域６１上の部分を覆う平面視梯子状の部分と、当該部分の長手方向両端からフィールド領域６０に跨る平面視長方形状の部分とを一体的に有している。ソース配線８５は、アクティブ領域５９においては、ソースコンタクトホール８３に入り込むことによりソース領域６３およびボディコンタクト領域６４に接続されている。一方、フィールド領域６０においては、トレンチコンタクトホール８６に入り込むことによりポリシリコン５８に接続されている。これにより、ソース領域６３およびボディコンタクト領域６４と、ポリシリコン５８とは、ソース配線８５を介して電気的に接続される。 A source wiring 85 is formed on the interlayer insulating film 81. The source wiring 85 integrally has a plan view ladder-like portion covering a portion of the active region 59 on the body region 61 and a plan view rectangular portion extending from both longitudinal ends of the portion to the field region 60. ing. Source wiring 85 is connected to source region 63 and body contact region 64 by entering source contact hole 83 in active region 59. On the other hand, the field region 60 is connected to the polysilicon 58 by entering the trench contact hole 86. Thus, source region 63 and body contact region 64 and polysilicon 58 are electrically connected via source wiring 85.

また、層間絶縁膜８１には、アクティブ領域５９において、ドレイン領域６５に対向する部分に、ドレイン領域６５に臨むドレインコンタクトホール８２が貫通して形成されている。ドレインコンタクトホール８２は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜８１には、フィールド領域６０において、第１半導体領域７３に対向する部分に、第１コンタクト領域７４に臨む第１コンタクトホール８４が貫通して形成されている。第１コンタクトホール８４は、長手方向に複数本形成された各ドレイン領域６５の幅方向への延長線と、矩形環状の第１半導体領域７３とが交差する各位置に１つずつ形成されている。すなわち、第１コンタクトホール８４は、矩形環状の第１半導体領域７３の各長辺上の部分それぞれにおいて、長手方向に間隔を空けて複数個形成されている。 In the interlayer insulating film 81, a drain contact hole 82 facing the drain region 65 is formed through the active region 59 in a portion facing the drain region 65. A plurality of drain contact holes 82 are formed at intervals in the width direction.
Further, in the interlayer insulating film 81, a first contact hole 84 facing the first contact region 74 is formed through the field region 60 in a portion facing the first semiconductor region 73. One first contact hole 84 is formed at each position where an extension line in the width direction of each drain region 65 formed in the longitudinal direction intersects with the rectangular first semiconductor region 73. . That is, a plurality of first contact holes 84 are formed at intervals in the longitudinal direction in each portion on each long side of the rectangular annular first semiconductor region 73.

そして、層間絶縁膜８１上には、ドレイン配線８７が形成されている。ドレイン配線８７は、アクティブ領域５９の幅方向両端に跨り、さらに幅方向両端からフィールド領域６０へ横切る直線状に形成されている。なお、ドレイン配線８７は、平面視でソース配線８５と重なる部分においては、層間絶縁膜８１上形成された層間絶縁膜（図示せず）上に配線される。ドレイン配線８７は、アクティブ領域５９においては、ドレインコンタクトホール８２に入り込むことによりドレイン領域６５に接続されている。一方、フィールド領域６０においては、第１コンタクトホール８４に入り込むことにより第１半導体領域７３に接続されている。これにより、ドレイン領域６５と、第１半導体領域７３とは、ドレイン配線８７を介して電気的に接続される。 A drain wiring 87 is formed on the interlayer insulating film 81. The drain wiring 87 is formed in a straight line extending across both ends of the active region 59 in the width direction and crossing from the both ends in the width direction to the field region 60. The drain wiring 87 is wired on an interlayer insulating film (not shown) formed on the interlayer insulating film 81 in a portion overlapping the source wiring 85 in plan view. In the active region 59, the drain wiring 87 enters the drain contact hole 82 and is connected to the drain region 65. On the other hand, the field region 60 is connected to the first semiconductor region 73 by entering the first contact hole 84. Thereby, the drain region 65 and the first semiconductor region 73 are electrically connected via the drain wiring 87.

以上のように、半導体装置５１によれば、第１ディープトレンチ５６により、活性層５５上は、ＬＤＭＯＳＦＥＴ８８の形成のためのアクティブ領域５９と、アクティブ領域５９外のフィールド領域６０とに絶縁分離されている。また、第１ディープトレンチ５６の内側面は、１対のシリコン酸化膜５７で覆われている。１対のシリコン酸化膜５７の内側は、ポリシリコン５８で埋め尽くされている。 As described above, according to the semiconductor device 51, the first deep trench 56 insulates and isolates the active layer 55 from the active region 59 for forming the LDMOSFET 88 and the field region 60 outside the active region 59. Yes. The inner surface of the first deep trench 56 is covered with a pair of silicon oxide films 57. The inside of the pair of silicon oxide films 57 is completely filled with polysilicon 58.

そして、アクティブ領域５９には、ＬＤＭＯＳＦＥＴ８８が形成されている。つまり、アクティブ領域５９には、ゲート電極６８に印加する電圧を制御してボディ領域６１に与える電界の大きさを制御することにより、ソース領域６３とドレイン領域６５との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。 An LDMOSFET 88 is formed in the active region 59. That is, the active region 59 is controlled between the source region 63 and the drain region 65 (between the source and drain) by controlling the voltage applied to the gate electrode 68 to control the magnitude of the electric field applied to the body region 61. A switching element that can control conduction (on) / shut-off (off) is formed.

一方、フィールド領域６０において、活性層５５には、第１ディープトレンチ５６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ７０が形成されている。そして、第１ディープトレンチ５６と第２ディープトレンチ７０との間の領域は、ＢＯＸ層５４、シリコン酸化膜５７およびシリコン酸化膜７１によりその周囲から絶縁分離（誘電体分離）されたＮ^-型の第１半導体領域７３となっている。 On the other hand, in the field region 60, the active layer 55 is formed with a second deep trench 70 having a rectangular shape in plan view that is larger than the first deep trench 56. The region between the first deep trench 56 and the second deep trench 70 is an N ⁻ -type that is insulated (dielectrically separated) from its periphery by the BOX layer 54, the silicon oxide film 57, and the silicon oxide film 71. A first semiconductor region 73 is formed.

これにより、フィールド領域６０には、導電性のポリシリコン５８と第１半導体領域７３との間に、１対のシリコン酸化膜５７のうちの長手方向外側のシリコン酸化膜５７が介在されてなる第３キャパシタＣ₃が形成されている。
第３キャパシタＣ₃の一方の電極となるポリシリコン５８は、ソース配線８５を介して、ＬＤＭＯＳＦＥＴ８８のソース領域６３に電気的に接続されている。また、第３キャパシタＣ₃の他方の電極となる第１半導体領域７３は、ドレイン配線８７を介して、ＬＤＭＯＳＦＥＴ８８のドレイン領域６５に電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ８８（スイッチング素子）に対して第３キャパシタＣ₃が並列に接続されている。 Thus, in the field region 60, the silicon oxide film 57 on the outer side in the longitudinal direction of the pair of silicon oxide films 57 is interposed between the conductive polysilicon 58 and the first semiconductor region 73. A three capacitor C ₃ is formed.
The polysilicon 58 serving as one electrode of the third capacitor C ₃ is electrically connected to the source region 63 of the LDMOSFET 88 via the source wiring 85. In addition, the first semiconductor region 73 serving as the other electrode of the third capacitor C ₃ is electrically connected to the drain region 65 of the LDMOSFET 88 via the drain wiring 87. That is, the third capacitor C ₃ is connected in parallel to the LDMOSFET 88 (switching element).

そして、このような半導体装置５１は、たとえば、図３に示したインバータ回路３８のような回路などに組み込まれる。
半導体装置５１が、インバータ回路に組み込まれる場合において、誘導負荷の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第３キャパシタＣ₃に流すことができる。その結果、ＬＤＭＯＳＦＥＴ８８を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流を第３キャパシタＣ₃に流すことができるので、ＬＤＭＯＳＦＥＴ８８の破壊を抑制することができる。 Such a semiconductor device 51 is incorporated into a circuit such as the inverter circuit 38 shown in FIG.
In the case where the semiconductor device 51 is incorporated in an inverter circuit, even if a counter electromotive force due to self-induction of an inductive load is generated, a reverse current caused by the counter electromotive force can be passed through the third capacitor C ₃ . As a result, even if a reverse current (surge current) enough to destroy the LDMOSFET 88 is generated, the surge current can be passed through the third capacitor C ₃ , so that the destruction of the LDMOSFET 88 can be suppressed.

また、上記したＬＤＭＯＳＦＥＴ８８およびこれに接続される第３キャパシタＣ₃を同一の活性層５５上に形成することができるので、半導体装置５１の構造の複雑化を抑制することもできる。
また、アクティブ領域５９を形成する環状の第１ディープトレンチ５６の内側面を被覆するシリコン酸化膜５７、および第１ディープトレンチ５６を埋め尽くすポリシリコン５８を利用して、第３キャパシタＣ₃が形成されるので、ポリシリコン５８および第１半導体領域７３の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よく第３キャパシタＣ₃に流すことができる。 In addition, since the LDMOSFET 88 and the third capacitor C ₃ connected thereto can be formed on the same active layer 55, the structure of the semiconductor device 51 can be prevented from becoming complicated.
The third capacitor C ₃ is formed using the silicon oxide film 57 covering the inner side surface of the annular first deep trench 56 forming the active region 59 and the polysilicon 58 filling the first deep trench 56. Therefore, the facing area between the polysilicon 58 and the first semiconductor region 73 can be increased. As a result, it is possible to the capacitance in the mass can flow surge current to the third capacitor C ₃ more efficiently.

また、アクティブ領域５９を形成する環状の第１ディープトレンチ５６の内側面を被覆するシリコン酸化膜５７、および第１ディープトレンチ５６を埋め尽くすポリシリコン５８を利用して、第３キャパシタＣ₃が形成されるので、第１の実施形態の半導体装置１とは異なり、第３ディープトレンチ２５を省略することができる。その結果、素子サイズを小さくすることもできる。 The third capacitor C ₃ is formed using the silicon oxide film 57 covering the inner side surface of the annular first deep trench 56 forming the active region 59 and the polysilicon 58 filling the first deep trench 56. Therefore, unlike the semiconductor device 1 of the first embodiment, the third deep trench 25 can be omitted. As a result, the element size can be reduced.

以上、本発明の複数の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１の実施形態において、第１半導体領域２３は、ドレイン配線３７を介して、ドレイン領域１５に接続されていてもよい。この場合、第２半導体領域２８は、ソース配線３５を介して、ソース領域１３に接続される。 Although a plurality of embodiments of the present invention have been described above, the present invention can be implemented in other forms.
For example, in the first embodiment, the first semiconductor region 23 may be connected to the drain region 15 via the drain wiring 37. In this case, the second semiconductor region 28 is connected to the source region 13 via the source wiring 35.

また、半導体装置１および半導体装置５１において、ドレイン領域１５およびドレイン領域６５の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１および半導体装置５１において、Ｐ⁺型のドレイン領域が採用されてもよい。
また、アクティブ領域９およびアクティブ領域５９には、ＬＤＭＯＳＦＥＴ４２およびＬＤＭＯＳＦＥＴ８８に代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が形成されていてもよい。 In the semiconductor device 1 and the semiconductor device 51, a configuration in which the conductivity types of the drain region 15 and the drain region 65 are reversed may be employed. That is, in the semiconductor device 1 and the semiconductor device 51, a P ⁺ type drain region may be employed.
Further, in the active region 9 and the active region 59, an IGBT (Insulated Gate Bipolar Transistor) may be formed instead of the LDMOSFET 42 and the LDMOSFET 88.

また、第２実施形態において、ポリシリコン５８は、ドレイン配線８７を介して、ドレイン領域６５に接続されていてもよい。この場合、第１半導体領域７３は、ソース配線８５を介して、ソース領域６３に接続される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the second embodiment, the polysilicon 58 may be connected to the drain region 65 via the drain wiring 87. In this case, the first semiconductor region 73 is connected to the source region 63 via the source wiring 85.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の第１の実施形態に係る半導体装置の模式的な平面図である。1 is a schematic plan view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置を切断線II−IIで切断したときの断面図である。It is sectional drawing when the semiconductor device shown in FIG. 1 is cut | disconnected by the cutting line II-II. 図１に示す半導体装置が組み込まれたインバータ回路の回路図である。FIG. 2 is a circuit diagram of an inverter circuit in which the semiconductor device shown in FIG. 1 is incorporated. 本発明の第２の実施形態に係る半導体装置の模式的な平面図である。FIG. 6 is a schematic plan view of a semiconductor device according to a second embodiment of the present invention. 図４に示す半導体装置を切断線Ｖ−Ｖで切断したときの断面図である。FIG. 5 is a cross-sectional view when the semiconductor device shown in FIG. 4 is cut along a cutting line VV. 従来の三相ブリッジインバータ回路の回路図である。It is a circuit diagram of the conventional three-phase bridge inverter circuit.

Explanation of symbols

１半導体装置
５活性層（半導体層）
６第１ディープトレンチ
９アクティブ領域（素子形成領域）
１０フィールド領域（素子形成領域外）
１１ボディ領域
１２ドリフト領域
１３ソース領域
１５ドレイン領域
２０第２ディープトレンチ
２１シリコン酸化膜（絶縁膜）
２２ポリシリコン（導電膜）
２３第１半導体領域（第１領域）
２８第２半導体領域（第２領域）
５１半導体装置
５５活性層（半導体層）
５６第１ディープトレンチ
５７シリコン酸化膜（絶縁膜）
５８ポリシリコン（第１領域、導電膜）
５９アクティブ領域（素子形成領域）
６０フィールド領域（素子形成領域外）
６１ボディ領域
６２ドリフト領域
６３ソース領域
６５ドレイン領域
７３第１半導体領域（第２領域） DESCRIPTION OF SYMBOLS 1 Semiconductor device 5 Active layer (semiconductor layer)
6 First deep trench 9 Active region (element formation region)
10 Field area (outside element formation area)
11 Body region 12 Drift region 13 Source region 15 Drain region 20 Second deep trench 21 Silicon oxide film (insulating film)
22 Polysilicon (conductive film)
23 First semiconductor region (first region)
28 Second semiconductor region (second region)
51 Semiconductor Device 55 Active Layer (Semiconductor Layer)
56 First deep trench 57 Silicon oxide film (insulating film)
58 Polysilicon (first region, conductive film)
59 Active region (element formation region)
60 field region (outside element formation region)
61 Body region 62 Drift region 63 Source region 65 Drain region 73 First semiconductor region (second region)

Claims

An insulating layer;
A semiconductor layer of a first conductivity type stacked on the insulating layer;
An annular deep trench having a depth from the surface of the semiconductor layer to the insulating layer;
A body region of a second conductivity type selectively formed over the entire thickness of the semiconductor layer in the element formation region in the deep trench;
A drift region of a first conductivity type composed of a remaining region other than the body region in the element formation region;
A first conductivity type source region formed in a surface layer portion of the body region;
A drain region formed in a surface layer portion of the drift region;
A first region and a second region that are formed outside the element formation region, face each other through an insulating film having a depth from the surface of the semiconductor layer to the insulating layer, and have conductivity;
The semiconductor device, wherein the first region is electrically connected to the source region, and the second region is electrically connected to the drain region.

The first region and the second region have a depth from the surface of the semiconductor layer to the insulating layer, and are separated by an annular second deep trench that surrounds the deep trench in plan view,
2. The semiconductor device according to claim 1, wherein the insulating film is a pair of insulating films that cover an inner surface of the second deep trench and sandwich a conductive film that fills the second deep trench.

2. The semiconductor device according to claim 1, wherein the insulating film is an insulating film outside in a plan view among a pair of insulating films covering an inner surface of the deep trench and sandwiching a conductive film filling the deep trench. .