JP2010079362A - プロセッサ、プロセッサの制御方法及び情報処理装置 - Google Patents
プロセッサ、プロセッサの制御方法及び情報処理装置 Download PDFInfo
- Publication number
- JP2010079362A JP2010079362A JP2008243823A JP2008243823A JP2010079362A JP 2010079362 A JP2010079362 A JP 2010079362A JP 2008243823 A JP2008243823 A JP 2008243823A JP 2008243823 A JP2008243823 A JP 2008243823A JP 2010079362 A JP2010079362 A JP 2010079362A
- Authority
- JP
- Japan
- Prior art keywords
- register file
- renaming
- processor
- contents
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000004364 calculation method Methods 0.000 claims abstract description 33
- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
- G06F9/384—Register renaming
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
【解決手段】 SIMD型アクセラレータを有するプロセッサであって、演算器102と、演算器102にクロスバースイッチ104を介して接続するレジスタファイル101と、演算器の演算結果を格納し、クロスバースイッチを介して演算結果をレジスタファイル101に書き戻すと共に、クロスバースイッチをバイパスするパスを介して演算器に格納データを出力するリネーミングレジスタファイル103を備え、レジスタファイル101の複数のエントリを、リネーミングレジスタファイル103の1つのエントリに同時に割り当て可能とした。
【選択図】 図2
Description
Instruction/Multiple Data)型アクセラレータを有するプロセッサに関し、特に依存制約を緩和するリネーミングレジスタの管理を効率よく実現したプロセッサ、プロセッサの制御方法及び情報処理装置に関する。
本発明の目的は、上述したSIMD型アクセラレータにおいてレジスタ・リネーミングによる性能向上が困難であるという課題を解決するプロセッサ、プロセッサの制御方法及び情報処理装置を提供することにある。
図1は、本発明の第1の実施の形態によるベクトルプロセッサの構成を示すブロック図である。本実施の形態によるベクトルプロセッサは、SIMD(Single Instruction/Multiple Data)型アクセラレータを有するベクトルプロセッサ(中央演算処理装置)において、依存制約を緩和してテンポラリーレジスタであるSIMDリネーミングレジスタの管理を効率よく行うレジスタ・リネーミング方法を実現したこと特徴としている。
次に、上記のように構成される第1の実施の形態によるベクトルプロセッサにおけるリネーミング制御の動作について、図4を参照して説明する。
第1の実施の形態の効果について以下に説明する。
102:演算器
103:リネーミングレジスタファイル103
104:クロスバースイッチ
105:セレクタ
Claims (18)
- SIMD型アクセラレータを有するプロセッサであって、
演算手段と、
前記演算手段にクロスバースイッチを介して接続するレジスタファイルと、
前記演算手段の演算結果を格納し、前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力するリネーミングレジスタファイルを備え、
前記レジスタファイルの複数のエントリを、前記リネーミングレジスタファイルの1つのエントリに同時に割り当て可能としたことを特徴とするプロセッサ。 - 前記リネーミングレジスタファイルの内容は、当該内容の書き込みが保証された際に前記レジスタファイルに対して書き戻されることを特徴とする請求項1に記載のプロセッサ。
- 前記リネーミングレジスタファイルの内容は、前記レジスタファイルへの書き戻しを実施するまで、上書きされないように命令発行を制御して保証することを特徴とする請求項2に記載のプロセッサ。
- 複数の命令が前記リネーミングレジスタファイルの単一のエントリを利用している場合、命令発行制御で前記リネーミングレジスタ上にあるデータの内容を保証するべきか否かを判断して命令の発行制御を行うことを特徴とする請求項1から請求項3の何れかに記載のプロセッサ。
- 前記演算手段が、ベクトル向け演算器であり、前記レジスタファイルが、ベクトルレジスタファイルであることを特徴とする請求項1から請求項4の何れかに記載のプロセッサ。
- 前記演算手段の直前に、前記レジスタファイルと前記リネーミングレジスタファイルからのデータを選択して前記演算手段に入力するセレクタを備えることを特徴とする請求項1から請求項5の何れかに記載のプロセッサ。
- 前記リネーミングレジスタファイルを、前記レジスタファイルよりも小規模のRAMで構成したことを特徴とする請求項1から請求項6の何れかに記載のプロセッサ。
- SIMD型アクセラレータを有するプロセッサの制御方法であって、
レジスタファイルからクロスバースイッチを介して演算手段に対してデータを提供し、
前記演算手段に接続するリネーミングレジスタファイルに、前記演算手段の演算結果を格納し、
前記リネーミングレジスタファイルから前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力すると共に、
前記レジスタファイルの複数のエントリを、前記リネーミングレジスタファイルの1つのエントリに同時に割り当て可能とすることを特徴とするプロセッサの制御方法。 - 前記リネーミングレジスタファイルに内容を、当該内容の書き込みが保証された際に前記レジスタファイルに対して書き戻すことを特徴とする請求項8に記載のプロセッサの制御方法。
- 前記リネーミングレジスタファイルの内容を、前記レジスタファイルへの書き戻しを実施するまで、上書きされないように命令発行を制御して保証することを特徴とする請求項9に記載のプロセッサの制御方法。
- 複数の命令が前記リネーミングレジスタファイルの単一のエントリを利用している場合、命令発行制御で前記リネーミングレジスタ上にあるデータの内容を保証するべきか否かを判断して命令の発行を制御することを特徴とする請求項8から請求項10の何れかに記載のプロセッサの制御方法。
- 前記演算手段が、ベクトル向け演算器であり、前記レジスタファイルが、ベクトルレジスタファイルであることを特徴とする請求項8から請求項11の何れかに記載のプロセッサの制御方法。
- 前記演算手段の直前に備えるセレクタによって、前記レジスタファイルと前記リネーミングレジスタファイルからのデータを選択して前記演算手段に入力することを特徴とする請求項8から請求項12の何れかに記載のプロセッサの制御方法。
- 前記リネーミングレジスタファイルを、前記レジスタファイルよりも小規模のRAMで構成したことを特徴とする請求項8から請求項13の何れかに記載のプロセッサの制御方法。
- SIMD型アクセラレータを有するプロセッサを備える情報処理装置であって、
前記プロセッサが、
演算手段と、
前記演算手段にクロスバースイッチを介して接続するレジスタファイルと、
前記演算手段の演算結果を格納し、前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力するリネーミングレジスタファイルを備え、
前記レジスタファイルの複数のエントリを、前記リネーミングレジスタファイルの1つのエントリに同時に割り当て可能としたことを特徴とする情報処理装置。 - 前記リネーミングレジスタファイルの内容は、当該内容の書き込みが保証された際に前記レジスタファイルに対して書き戻されることを特徴とする請求項15に記載の情報処理装置。
- 前記リネーミングレジスタファイルの内容は、前記レジスタファイルへの書き戻しを実施するまで、上書きされないように命令発行を制御して保証することを特徴とする請求項16に記載の情報処理装置。
- 複数の命令が前記リネーミングレジスタファイルの単一のエントリを利用している場合、命令発行制御で前記リネーミングレジスタ上にあるデータの内容を保証するべきか否かを判断して命令の発行制御を行うことを特徴とする請求項15から請求項17の何れかに記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008243823A JP4868255B2 (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサの制御方法及び情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008243823A JP4868255B2 (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサの制御方法及び情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010079362A true JP2010079362A (ja) | 2010-04-08 |
JP4868255B2 JP4868255B2 (ja) | 2012-02-01 |
Family
ID=42209775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008243823A Expired - Fee Related JP4868255B2 (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサの制御方法及び情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4868255B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
JP2012083937A (ja) * | 2010-10-12 | 2012-04-26 | Nec Corp | プロセッサ及びベクトルロード命令の実行方法 |
KR20180015176A (ko) * | 2015-07-07 | 2018-02-12 | 삼성전자주식회사 | 신호 처리 장치 및 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006268168A (ja) * | 2005-03-22 | 2006-10-05 | Nec Computertechno Ltd | ベクトル命令管理回路、ベクトル処理装置、ベクトル命令管理方法、ベクトル処理方法、ベクトル命令管理プログラム、および、ベクトル処理プログラム |
WO2006126449A1 (ja) * | 2005-05-26 | 2006-11-30 | Nec Corporation | 情報処理装置および命令実行方法 |
JP2008083947A (ja) * | 2006-09-27 | 2008-04-10 | Nec Computertechno Ltd | 情報処理装置、記憶領域制御方法及びプログラム |
-
2008
- 2008-09-24 JP JP2008243823A patent/JP4868255B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006268168A (ja) * | 2005-03-22 | 2006-10-05 | Nec Computertechno Ltd | ベクトル命令管理回路、ベクトル処理装置、ベクトル命令管理方法、ベクトル処理方法、ベクトル命令管理プログラム、および、ベクトル処理プログラム |
WO2006126449A1 (ja) * | 2005-05-26 | 2006-11-30 | Nec Corporation | 情報処理装置および命令実行方法 |
JP2008083947A (ja) * | 2006-09-27 | 2008-04-10 | Nec Computertechno Ltd | 情報処理装置、記憶領域制御方法及びプログラム |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
US8589614B2 (en) * | 2009-08-10 | 2013-11-19 | Fujitsu Limited | Network system with crossbar switch and bypass route directly coupling crossbar interfaces |
JP2012083937A (ja) * | 2010-10-12 | 2012-04-26 | Nec Corp | プロセッサ及びベクトルロード命令の実行方法 |
US8850167B2 (en) | 2010-10-12 | 2014-09-30 | Nec Corporation | Loading/discarding acquired data for vector load instruction upon determination of prediction success of multiple preceding branch instructions |
KR20180015176A (ko) * | 2015-07-07 | 2018-02-12 | 삼성전자주식회사 | 신호 처리 장치 및 방법 |
KR102001222B1 (ko) | 2015-07-07 | 2019-07-17 | 삼성전자주식회사 | 신호 처리 장치 및 방법 |
US10956154B2 (en) | 2015-07-07 | 2021-03-23 | Samsung Electronics Co., Ltd. | Signal processing device and method |
Also Published As
Publication number | Publication date |
---|---|
JP4868255B2 (ja) | 2012-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6628801B2 (ja) | プロセッサ・コアのための実行ユニット回路、プロセッサ・コア、およびプロセッサ・コア内のプログラム命令を実行する方法 | |
US9830156B2 (en) | Temporal SIMT execution optimization through elimination of redundant operations | |
US9798548B2 (en) | Methods and apparatus for scheduling instructions using pre-decode data | |
CN108376097B (zh) | 用于通过使用由可分割引擎实例化的虚拟核来支持代码块执行的寄存器文件段 | |
CN108108188B (zh) | 用于通过使用由可分区引擎实例化的虚拟核来支持代码块执行的存储器片段 | |
TWI490782B (zh) | 來源運算元收集器快取的方法和裝置 | |
US8751771B2 (en) | Efficient implementation of arrays of structures on SIMT and SIMD architectures | |
JP2016528641A5 (ja) | ||
KR101594502B1 (ko) | 바이패스 멀티플 인스턴스화 테이블을 갖는 이동 제거 시스템 및 방법 | |
US9213677B2 (en) | Reconfigurable processor architecture | |
US9069664B2 (en) | Unified streaming multiprocessor memory | |
KR20180021812A (ko) | 연속하는 블록을 병렬 실행하는 블록 기반의 아키텍쳐 | |
KR102524565B1 (ko) | 로드 스토어 유닛들을 바이패싱하여 스토어 및 로드 추적 | |
JP2018501563A (ja) | プロセッサ・コア内で使用するための実行スライス回路、プロセッサ・コア、およびプロセッサ・コアによりプログラム命令を実行する方法 | |
US20130166882A1 (en) | Methods and apparatus for scheduling instructions without instruction decode | |
KR20160031503A (ko) | 마이크로프로세서에서의 선택적 리네이밍을 위한 방법 및 장치 | |
US9886278B2 (en) | Computing architecture and method for processing data | |
JP4868255B2 (ja) | プロセッサ、プロセッサの制御方法及び情報処理装置 | |
US20150082007A1 (en) | Register mapping with multiple instruction sets | |
US7315935B1 (en) | Apparatus and method for port arbitration in a register file on the basis of functional unit issue slots | |
TWI613589B (zh) | 處理器流水線中的靈活的指令執行 | |
US9690600B2 (en) | Reconfigurable processor and method of operating the same | |
US11321088B2 (en) | Tracking load and store instructions and addresses in an out-of-order processor | |
JP7325437B2 (ja) | リソースインデックス置換を実施するデバイス及びプロセッサ | |
JP2007334819A (ja) | ベクトルリネーミング方式およびベクトル型計算機 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110303 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110803 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111020 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111102 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4868255 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |