JP2010079301A - Array substrate, liquid crystal panel, and liquid crystal display device - Google Patents

Array substrate, liquid crystal panel, and liquid crystal display device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem of column inversion caused by a conventional technique in an array substrate employing a system which shares data lines. <P>SOLUTION: A DLS method is employed as a pixel array method for the array substrate, and when the array substrate is driven by a dot inversion driving system, connection relation among pixels, and gate lines and data lines is changed to solve the problem of the column inversion caused by conventional technique, thereby improving the quality of display of a liquid crystal display device using the array substrate. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、液晶ディスプレイ装置の分野に関し、特にデータ・ラインを共用する方案を採用したアレイ基板において、ドット反転駆動方式を実現できる画素配列に関する。   The present invention relates to the field of liquid crystal display devices, and more particularly to a pixel arrangement that can realize a dot inversion driving method on an array substrate that employs a method for sharing data lines.

液晶ディスプレイ装置は、パネル内に位置する画素電極と公共電極との間に形成された電界により液晶分子の配列を制御し、更に、光に対する液晶分子の屈折率を制御することにより、画面を表示する板ディスプレイ装置である。液晶ディスプレイ装置のパネルは、アレイ基板(array substrate)とカラー・フィルタ基板(color filter substrate)からなり、前記アレイ基板は横方向に配列したゲート・ラインと、縦方向に配列したデータ・ラインからなり、各画素を制御するように、ゲート・ラインとデータ・ラインとの交差点ごとにスイッチが設けられている。
アレイ基板の設計において、ゲート・ラインとデータ・ラインに関する設計方案が多く、その中に、データ・ラインを半分に減少できる画素の配列方法があり、即ちデータ・ライン共用(Date line sharing、DLSと略称)方法である。 A liquid crystal display device displays a screen by controlling the arrangement of liquid crystal molecules by an electric field formed between a pixel electrode located in the panel and a public electrode, and further controlling the refractive index of the liquid crystal molecules with respect to light. A plate display device. The panel of the liquid crystal display device includes an array substrate and a color filter substrate, and the array substrate includes gate lines arranged in the horizontal direction and data lines arranged in the vertical direction. In order to control each pixel, a switch is provided at each intersection of the gate line and the data line.
In designing an array substrate, there are many design methods for gate lines and data lines, and among them, there is a pixel arrangement method that can reduce the data lines in half, that is, data line sharing (Date line sharing, DLS and (Abbreviation) method.

図1は従来のDLS方法を採用したアレイ基板構造の概略図である。図1に示すように、アレイ基板に、横方向に配列した第1ゲート・ラインGL1、第2ゲート・ラインGL2、第3ゲート・ラインGL3、及び第4ゲート・ラインGL4が設けられ、前記第1ゲート・ラインGL1はそれぞれ第1画素1と、第3画素3とに電気的に接続し、第2ゲート・ラインGL2はそれぞれ第2画素2と、第4画素4とに電気的に接続し、第3ゲート・ラインGL3はそれぞれ第5画素5と、第7画素7とに電気的に接続し、第4ゲート・ラインGL4はそれぞれ第6画素6と、第8画素8とに電気的に接続する。
アレイ基板に、縦方向に配列した第1データ・ラインDL1及び第2データ・ラインDL2が設けられ、前記第1データ・ラインDL1の片側はそれぞれ第1画素1と、第5画素5とに電気的に接続し、第1データ・ラインDL1の他側はそれぞれ第2画素2と、第6画素6とに電気的に接続し、第2データ・ラインDL2の片側はそれぞれ第3画素3と、第7画素7とに電気的に接続し、第2データ・ラインDL2の他側はそれぞれ第4画素4と、第8画素8とに電気的に接続する。
通常の駆動方式では、上記構造を有するアレイ基板に何の問題もない。しかしながら、通常の駆動方式は液晶分子の制御に不利である。そのため、通常、現在の液晶ディスプレイ装置にドット反転(dot inversion)駆動方式が採用され、即ち電界を形成する過程において、最初に正方向電界を形成し、次に逆方向電界を形成する。 FIG. 1 is a schematic diagram of an array substrate structure employing a conventional DLS method. As shown in FIG. 1, the array substrate is provided with a first gate line GL1, a second gate line GL2, a third gate line GL3, and a fourth gate line GL4 arranged in a horizontal direction, One gate line GL1 is electrically connected to the first pixel 1 and the third pixel 3, respectively, and the second gate line GL2 is electrically connected to the second pixel 2 and the fourth pixel 4, respectively. The third gate line GL3 is electrically connected to the fifth pixel 5 and the seventh pixel 7, respectively, and the fourth gate line GL4 is electrically connected to the sixth pixel 6 and the eighth pixel 8, respectively. Connecting.
A first data line DL1 and a second data line DL2 arranged in the vertical direction are provided on the array substrate, and one side of the first data line DL1 is electrically connected to the first pixel 1 and the fifth pixel 5, respectively. The other side of the first data line DL1 is electrically connected to the second pixel 2 and the sixth pixel 6 respectively, and one side of the second data line DL2 is respectively connected to the third pixel 3 and The other side of the second data line DL2 is electrically connected to the fourth pixel 8 and the eighth pixel 8, respectively.
In the normal driving system, there is no problem with the array substrate having the above structure. However, the normal driving method is disadvantageous for controlling the liquid crystal molecules. For this reason, a dot inversion driving method is generally employed in a current liquid crystal display device, that is, in the process of forming an electric field, a forward electric field is first formed and then a reverse electric field is formed.

図2は従来のアレイ基板にドット反転駆動方式が採用される時の画素極性の概略図である。図2に示すように、第1ゲート・ラインGL1が駆動信号を提供する時、第1データ・ラインDL1は正極信号を提供し、第2データ・ラインDL2は負極信号を提供し、このとき、第1画素1は正方向電界を形成し、第3画素3は逆方向電界を形成する。
第2ゲート・ラインGL2が駆動信号を提供する時、第1データ・ラインDL1は負極信号を提供し、第2データ・ラインDL2は正極信号を提供し、このとき、第2画素2は逆方向電界を形成し、第4画素4は正方向電界を形成する。
第3ゲート・ラインGL3が駆動信号を提供する時、第1データ・ラインDL1は正極信号を提供し、第2データ・ラインDL2は負極信号を提供し、このとき、第5画素5は正方向電界を形成し、第7画素7は逆方向電界を形成する。
第4ゲート・ラインGL4が駆動信号を提供する時、第1データ・ラインDL1は負極信号を提供し、第2データ・ラインDL2は正極信号を提供し、このとき、第6画素6は逆方向電界を形成し、第8画素8は正方向電界を形成する。
以上により分かるように、上記構造を有する従来のアレイ基板において、データ・ラインに従来のドット反転信号を入力するとき、アレイ基板に1＋2列反転(column inversion)が形成され、即ち液晶パネルの一部の領域に極性が非対称の現象があらわれ、画面質の低下が引き起こされる。 FIG. 2 is a schematic diagram of the pixel polarity when the dot inversion driving method is adopted in the conventional array substrate. As shown in FIG. 2, when the first gate line GL1 provides a driving signal, the first data line DL1 provides a positive signal, and the second data line DL2 provides a negative signal, The first pixel 1 forms a forward electric field, and the third pixel 3 forms a reverse electric field.
When the second gate line GL2 provides a driving signal, the first data line DL1 provides a negative signal and the second data line DL2 provides a positive signal, where the second pixel 2 is in the reverse direction. An electric field is formed, and the fourth pixel 4 forms a positive electric field.
When the third gate line GL3 provides a driving signal, the first data line DL1 provides a positive signal, and the second data line DL2 provides a negative signal. At this time, the fifth pixel 5 is in the positive direction. An electric field is formed, and the seventh pixel 7 forms a reverse electric field.
When the fourth gate line GL4 provides a driving signal, the first data line DL1 provides a negative signal, and the second data line DL2 provides a positive signal. At this time, the sixth pixel 6 is in the reverse direction. An electric field is formed, and the eighth pixel 8 forms a positive electric field.
As can be seen from the above, in the conventional array substrate having the above structure, when a conventional dot inversion signal is input to the data line, a 1 + 2 column inversion is formed on the array substrate, that is, a part of the liquid crystal panel. In this region, a phenomenon of asymmetric polarity appears, which causes deterioration of the screen quality.

本発明の目的は、アレイ基板、液晶パネル、及び液晶ディスプレイ装置を提供し、従来のDLS方法を採用したアレイ基板がドット反転駆動方式で現れる問題点を解決し、ドット反転駆動方式で、DLS方法を採用したアレイ基板の表示点の反転を実現する。   An object of the present invention is to provide an array substrate, a liquid crystal panel, and a liquid crystal display device, solve the problem that an array substrate adopting a conventional DLS method appears in a dot inversion driving method, and a DLS method in a dot inversion driving method. Inverts the display point of the array substrate that employs.

上記目的を実現するために、本発明はアレイ基板を提供した。当該アレイ基板は、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続する。   In order to achieve the above object, the present invention provides an array substrate. The array substrate includes a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion, and the first gate line, the second gate line, the second line arranged in a lateral direction. 3 gate lines, 4 gate lines, and first data lines and second data lines arranged in a vertical direction, between the first gate lines and the second gate lines. Are provided with a first pixel, a second pixel, a third pixel, and a fourth pixel, and a fifth pixel, a sixth pixel, a seventh pixel, between the third gate line and the fourth gate line, And the eighth pixel, wherein the first pixel is electrically connected to the first gate line and one side of the first data line, and the second pixel is respectively connected to the second gate line. And the third pixel electrically connected to the other side of the first data line Are electrically connected to the second gate line and one side of the second data line, respectively, and the fourth pixel is connected to the first gate line and the other side of the second data line, respectively. The fifth pixels are electrically connected to the fourth gate line and one side of the first data line, respectively, and the sixth pixels are respectively connected to the third gate line. Electrically connected to the other side of the first data line, and the seventh pixel is electrically connected to the third gate line and one side of the second data line, respectively. Each of the eight pixels is electrically connected to the fourth gate line and the other side of the second data line.

前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。
前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 Each pixel is electrically connected to the corresponding gate line and the corresponding data line by a switch.
The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. It is electrically connected to the pixel electrode of the pixel.

上記目的を実現するために、本発明は更に液晶パネルを提供した。当該液晶パネルは、カラー・フィルタ基板と、アレイ基板と、前記カラー・フィルタ基板と前記アレイ基板との間に位置する液晶と、を備え、前記アレイ基板は、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続する。   In order to achieve the above object, the present invention further provides a liquid crystal panel. The liquid crystal panel includes a color filter substrate, an array substrate, and a liquid crystal positioned between the color filter substrate and the array substrate, and the array substrate includes a gate line that provides a drive signal; The first gate line, the second gate line, the third gate line, and the fourth gate line arranged in a horizontal direction, and a data line that provides a voltage signal of continuous polarity inversion A first data line and a second data line arranged in a direction, and a first pixel, a second pixel, a third pixel, and the second gate line between the first gate line and the second gate line, and A fourth pixel is provided, and a fifth pixel, a sixth pixel, a seventh pixel, and an eighth pixel are provided between the third gate line and the fourth gate line, and the first pixel is each The first gate line and the first data line; Electrically connected to one side, the second pixels are electrically connected to the second gate line and the other side of the first data line, respectively, and the third pixels are respectively connected to the second gate. Electrically connected to a line and one side of the second data line, and the fourth pixel is electrically connected to the first gate line and the other side of the second data line, respectively. The fifth pixels are electrically connected to the fourth gate line and one side of the first data line, respectively, and the sixth pixels are respectively connected to the third gate line and the first data line. Electrically connected to the other side of the line, the seventh pixel is electrically connected to the third gate line and one side of the second data line, respectively, and the eighth pixel is each connected to the second line. 4 electrically connected to the gate line and the other side of the second data line That.

前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。
前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 Each pixel is electrically connected to the corresponding gate line and the corresponding data line by a switch.
The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. It is electrically connected to the pixel electrode of the pixel.

上記目的を実現するために、本発明は更に液晶ディスプレイ装置を提供した。当該液晶ディスプレイ装置は、バック・ライトと、液晶パネルと、液晶パネルに制御信号を提供するための集積回路基板と、を備え、前記液晶パネルは、カラー・フィルタ基板と、アレイ基板と、前記カラー・フィルタ基板と前記アレイ基板との間に位置する液晶と、を有し、前記アレイ基板は、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続する。   In order to achieve the above object, the present invention further provides a liquid crystal display device. The liquid crystal display device includes a backlight, a liquid crystal panel, and an integrated circuit substrate for providing a control signal to the liquid crystal panel. The liquid crystal panel includes a color filter substrate, an array substrate, and the color substrate. A liquid crystal layer positioned between the filter substrate and the array substrate, the array substrate having a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion. A first gate line, a second gate line, a third gate line, and a fourth gate line arranged in a horizontal direction, and a first data line and a second data line arranged in a vertical direction. A first pixel, a second pixel, a third pixel, and a fourth pixel are provided between the first gate line and the second gate line, and the third gate line and the second gate line are provided. With 4 gate lines Between the fifth pixel, the sixth pixel, the seventh pixel, and the eighth pixel, the first pixel is electrically connected to the first gate line and one side of the first data line, respectively. The second pixels are electrically connected to the second gate line and the other side of the first data line, respectively, and the third pixels are respectively connected to the second gate line and the second data line. Electrically connected to one side of the data line, the fourth pixel is electrically connected to the first gate line and the other side of the second data line, respectively, and the fifth pixel is respectively The fourth gate line is electrically connected to one side of the first data line, and the sixth pixel is electrically connected to the third gate line and the other side of the first data line, respectively. The seventh pixels are connected to the third gate line and the second data line, respectively. Electrically connected to the-in side, the eighth pixel and each of the fourth gate line is electrically connected to the other side of the second data lines.

前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。
前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 Each pixel is electrically connected to the corresponding gate line and the corresponding data line by a switch.
The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. It is electrically connected to the pixel electrode of the pixel.

DLS方法を採用した従来のアレイ基板のデータ・ラインに従来のドット反転信号を入力するときに生じる1＋2列反転との問題点を解決するために、本発明はDLS方法を採用したアレイ基板において、各画素の接続方法を変更した。それにより、アレイ基板のデータ・ラインに従来のドット反転信号を入力するとしても、正常のドット反転方法で表示でき、画面の質が向上する。   In order to solve the problem of 1 + 2 column inversion that occurs when a conventional dot inversion signal is input to the data line of a conventional array substrate that employs the DLS method, the present invention provides an array substrate that employs the DLS method. The connection method of each pixel was changed. Thus, even if a conventional dot inversion signal is input to the data line of the array substrate, it can be displayed by a normal dot inversion method, and the screen quality is improved.

従来のDLS方法を採用したアレイ基板構造の概略図である。It is the schematic of the array substrate structure which employ | adopted the conventional DLS method. 従来のアレイ基板にドット反転駆動方式が採用される時の画素極性の概略図である。It is the schematic of a pixel polarity when a dot inversion drive system is employ | adopted as the conventional array substrate. 本発明のDLS方法を採用したアレイ基板の概略図である。It is the schematic of the array board | substrate which employ | adopted the DLS method of this invention. 本発明のアレイ基板にドット反転駆動方式が採用される時の画素極性の概略図である。It is the schematic of a pixel polarity when a dot inversion drive system is employ | adopted as the array substrate of this invention. 本発明の液晶パネル構造の概略図である。It is the schematic of the liquid crystal panel structure of this invention. 本発明の液晶ディスプレイ装置構造の概略図である。It is the schematic of the liquid crystal display device structure of this invention. 図6のA‐A1の断面図である。FIG. 7 is a cross-sectional view taken along line AA1 of FIG.

次に、図面と実施例に基づき、本発明の技術案に対して更に詳しく説明する。   Next, the technical solution of the present invention will be described in more detail based on the drawings and examples.

図3は本発明のDLS方法を採用したアレイ基板の概略図である。図3に示すように、アレイ基板は少なくとも、駆動信号を提供するゲート・ラインGLと、極性連続反転の電圧信号を提供するデータ・ラインDLとを有する。具体的には、
横方向に配列した第1ゲート・ラインGL1、第2ゲート・ラインGL2、第3ゲート・ラインGL3、及び第4ゲート・ラインGL4と、
縦方向に配列した第1データ・ラインDL1及び第2データ・ラインDL2と、を備え、
前記第1ゲート・ラインGL1と前記第2ゲート・ラインGL2との間に第1画素1、第2画素2、第3画素3、及び第4画素4が順次設けられ、
前記第3ゲート・ラインGL3と前記第4ゲート・ラインGL4との間に第5画素5、第6画素6、第7画素7、及び第8画素8が順次設けられ、
前記第1画素1はそれぞれ前記第1ゲート・ラインGL1と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第2画素2はそれぞれ前記第2ゲート・ラインGL2と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第3画素3はそれぞれ前記第2ゲート・ラインGL2と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第4画素4はそれぞれ前記第1ゲート・ラインGL1と、前記第2データ・ラインDL2の他側とに電気的に接続し、
前記第5画素5はそれぞれ前記第4ゲート・ラインGL4と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第6画素6はそれぞれ前記第3ゲート・ラインGL3と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第7画素7はそれぞれ前記第3ゲート・ラインGL3と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第8画素8はそれぞれ前記第4ゲート・ラインGL4と、前記第2データ・ラインDL2の他側とに電気的に接続する。
各画素はスイッチ（図示していない）によりそれぞれ対応するゲート・ラインGLと、対応するデータ・ラインDLとに電気的に接続する。 FIG. 3 is a schematic view of an array substrate employing the DLS method of the present invention. As shown in FIG. 3, the array substrate has at least a gate line GL that provides a driving signal and a data line DL that provides a voltage signal of continuous polarity inversion. In particular,
A first gate line GL1, a second gate line GL2, a third gate line GL3, and a fourth gate line GL4 arranged in a horizontal direction;
A first data line DL1 and a second data line DL2 arranged in the vertical direction,
A first pixel 1, a second pixel 2, a third pixel 3, and a fourth pixel 4 are sequentially provided between the first gate line GL1 and the second gate line GL2.
A fifth pixel 5, a sixth pixel 6, a seventh pixel 7, and an eighth pixel 8 are sequentially provided between the third gate line GL3 and the fourth gate line GL4.
Each of the first pixels 1 is electrically connected to the first gate line GL1 and one side of the first data line DL1,
The second pixels 2 are electrically connected to the second gate line GL2 and the other side of the first data line DL1, respectively.
The third pixel 3 is electrically connected to the second gate line GL2 and one side of the second data line DL2, respectively.
The fourth pixels 4 are electrically connected to the first gate line GL1 and the other side of the second data line DL2, respectively.
Each of the fifth pixels 5 is electrically connected to the fourth gate line GL4 and one side of the first data line DL1,
Each of the sixth pixels 6 is electrically connected to the third gate line GL3 and the other side of the first data line DL1,
The seventh pixel 7 is electrically connected to the third gate line GL3 and one side of the second data line DL2, respectively.
The eighth pixels 8 are electrically connected to the fourth gate line GL4 and the other side of the second data line DL2, respectively.
Each pixel is electrically connected to a corresponding gate line GL and a corresponding data line DL by a switch (not shown).

図4は本発明のアレイ基板にドット反転駆動方式が採用される時の画素極性の概略図である。図4に示すように、
第1ゲート・ラインGL1が駆動信号を提供する時、第1データ・ラインDL1は正極信号を提供し、第2データ・ラインDL2は負極信号を提供し、このとき、第1画素1は正方向電界を形成し、第4画素4は逆方向電界を形成する。
第2ゲート・ラインGL2が駆動信号を提供する時、第1データ・ラインDL1は負極信号を提供し、第2データ・ラインDL2は正極信号を提供し、このとき、第2画素2は逆方向電界を形成し、第3画素3は正方向電界を形成する。
第3ゲート・ラインGL3が駆動信号を提供する時、第1データ・ラインDL1は正極信号を提供し、第2データ・ラインDL2は負極信号を提供し、このとき、第5画素5は逆方向電界を形成し、第8画素8は正方向電界を形成する。
第4ゲート・ラインGL4が駆動信号を提供する時、第1データ・ラインDL1は負極信号を提供し、第2データ・ラインDL2は正極信号を提供し、このとき、第6画素6は正方向電界を形成し、第7画素7は逆方向電界を形成する。 FIG. 4 is a schematic diagram of the pixel polarity when the dot inversion driving method is adopted in the array substrate of the present invention. As shown in Figure 4,
When the first gate line GL1 provides a driving signal, the first data line DL1 provides a positive signal and the second data line DL2 provides a negative signal, where the first pixel 1 is in the positive direction. An electric field is formed, and the fourth pixel 4 forms a reverse electric field.
When the second gate line GL2 provides a driving signal, the first data line DL1 provides a negative signal, and the second data line DL2 provides a positive signal, where the second pixel 2 is in the reverse direction. An electric field is formed, and the third pixel 3 forms a positive electric field.
When the third gate line GL3 provides a driving signal, the first data line DL1 provides a positive signal, and the second data line DL2 provides a negative signal, where the fifth pixel 5 is in the reverse direction. An electric field is formed, and the eighth pixel 8 forms a positive electric field.
When the fourth gate line GL4 provides a driving signal, the first data line DL1 provides a negative signal, and the second data line DL2 provides a positive signal. At this time, the sixth pixel 6 is in the positive direction. An electric field is formed, and the seventh pixel 7 forms a reverse electric field.

DLS方法を採用した従来のアレイ基板のデータ・ラインに従来のドット反転信号を入力するときに生じる1＋2列反転との問題点を解決するために、本実施例はDLS方法を採用したアレイ基板において、各画素の接続方法を変更した。それにより、アレイ基板のデータ・ラインに従来のドット反転信号を入力するとしても、正常のドット反転方法で表示でき、画面の質が向上する。
本実施例において、各画素は薄膜トランジスタにより、それぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。具体的には、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 In order to solve the problem of 1 + 2 column inversion that occurs when a conventional dot inversion signal is input to the data line of a conventional array substrate that employs the DLS method, this embodiment uses an array substrate that employs the DLS method. The connection method of each pixel was changed. Thus, even if a conventional dot inversion signal is input to the data line of the array substrate, it can be displayed by a normal dot inversion method, and the screen quality is improved.
In this embodiment, each pixel is electrically connected to the corresponding gate line and the corresponding data line by a thin film transistor. Specifically, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is connected to the corresponding pixel line. It is electrically connected to the pixel electrode.

図5は本発明の液晶パネル構造の概略図である。図5に示すように、液晶パネルは、カラー・フィルタ基板CSと、アレイ基板ASと、前記カラー・フィルタ基板CSと前記アレイ基板ASとの間に位置する液晶と、を備え、
前記アレイ基板ASは、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、
縦方向に配列した第1データ・ラインDL1及び第2データ・ラインDL2を備え、
前記第1ゲート・ラインGL1と前記第2ゲート・ラインGL2との間に第1画素1、第2画素2、第3画素3、及び第4画素4が順次設けられ、
前記第3ゲート・ラインGL3と前記第4ゲート・ラインGL4との間に第5画素5、第6画素6、第7画素7、及び第8画素8が順次設けられ、
前記第1画素1はそれぞれ前記第1ゲート・ラインGL1と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第2画素2はそれぞれ前記第2ゲート・ラインGL2と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第3画素3はそれぞれ前記第2ゲート・ラインGL2と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第4画素4はそれぞれ前記第1ゲート・ラインGL1と、前記第2データ・ラインDL2の他側とに電気的に接続し、
前記第5画素5はそれぞれ前記第4ゲート・ラインGL4と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第6画素6はそれぞれ前記第3ゲート・ラインGL3と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第7画素7はそれぞれ前記第3ゲート・ラインGL3と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第8画素8はそれぞれ前記第4ゲート・ラインGL4と、前記第2データ・ラインDL2の他側とに電気的に接続する。
各画素はスイッチ（図示していない）によりそれぞれ対応するゲート・ラインGLと、対応するデータ・ラインDLとに電気的に接続する。
本実施例の液晶パネルの駆動原理と上記実施例のアレイ基板の駆動原理とは同じであるため、その説明を省略する。 FIG. 5 is a schematic view of the liquid crystal panel structure of the present invention. As shown in FIG. 5, the liquid crystal panel includes a color filter substrate CS, an array substrate AS, and a liquid crystal positioned between the color filter substrate CS and the array substrate AS,
The array substrate AS has a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion,
It has a first data line DL1 and a second data line DL2 arranged in the vertical direction,
A first pixel 1, a second pixel 2, a third pixel 3, and a fourth pixel 4 are sequentially provided between the first gate line GL1 and the second gate line GL2.
A fifth pixel 5, a sixth pixel 6, a seventh pixel 7, and an eighth pixel 8 are sequentially provided between the third gate line GL3 and the fourth gate line GL4.
Each of the first pixels 1 is electrically connected to the first gate line GL1 and one side of the first data line DL1,
The second pixels 2 are electrically connected to the second gate line GL2 and the other side of the first data line DL1, respectively.
The third pixel 3 is electrically connected to the second gate line GL2 and one side of the second data line DL2, respectively.
The fourth pixels 4 are electrically connected to the first gate line GL1 and the other side of the second data line DL2, respectively.
Each of the fifth pixels 5 is electrically connected to the fourth gate line GL4 and one side of the first data line DL1,
Each of the sixth pixels 6 is electrically connected to the third gate line GL3 and the other side of the first data line DL1,
The seventh pixel 7 is electrically connected to the third gate line GL3 and one side of the second data line DL2, respectively.
The eighth pixels 8 are electrically connected to the fourth gate line GL4 and the other side of the second data line DL2, respectively.
Each pixel is electrically connected to a corresponding gate line GL and a corresponding data line DL by a switch (not shown).
Since the driving principle of the liquid crystal panel of the present embodiment and the driving principle of the array substrate of the above embodiment are the same, the description thereof is omitted.

DLS方法を採用した従来のアレイ基板のデータ・ラインに従来のドット反転信号を入力するときに生じる1＋2列反転との問題点を解決するために、本実施例はDLS方法を採用したアレイ基板において、各画素の接続方法を変更した。それにより、アレイ基板のデータ・ラインに従来のドット反転信号を入力するとしても、正常のドット反転方法で表示でき、画面の質が向上する。
本実施例において、各画素は薄膜トランジスタにより、それぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。具体的には、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 In order to solve the problem of 1 + 2 column inversion that occurs when a conventional dot inversion signal is input to the data line of a conventional array substrate that employs the DLS method, this embodiment uses an array substrate that employs the DLS method. The connection method of each pixel was changed. Thus, even if a conventional dot inversion signal is input to the data line of the array substrate, it can be displayed by a normal dot inversion method, and the screen quality is improved.
In this embodiment, each pixel is electrically connected to the corresponding gate line and the corresponding data line by a thin film transistor. Specifically, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is connected to the corresponding pixel line. It is electrically connected to the pixel electrode.

図6は本発明の液晶ディスプレイ装置構造の概略図である。図7は図6のA‐A1の断面図である。図6、7に示すように、液晶ディスプレイ装置は、バック・ライトBLUと、液晶パネルと、液晶パネルに制御信号を提供するための集積回路基板ICB（Integrate Circuit Board）と、を備え、前記液晶パネルは、カラー・フィルタ基板CSと、アレイ基板ASと、前記カラー・フィルタ基板CSと前記アレイ基板ASとの間に位置する液晶と、を有し、
前記アレイ基板ASは、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインと、を有し、
縦方向に配列した第1データ・ラインDL1及び第2データ・ラインDL2と、を備え、
前記第1ゲート・ラインGL1と前記第2ゲート・ラインGL2との間に第1画素1、第2画素2、第3画素3、及び第4画素4が順次設けられ、
前記第3ゲート・ラインGL3と前記第4ゲート・ラインGL4との間に第5画素5、第6画素6、第7画素7、及び第8画素8が順次設けられ、
前記第1画素1はそれぞれ前記第1ゲート・ラインGL1と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第2画素2はそれぞれ前記第2ゲート・ラインGL2と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第3画素3はそれぞれ前記第2ゲート・ラインGL2と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第4画素4はそれぞれ前記第1ゲート・ラインGL1と、前記第2データ・ラインDL2の他側とに電気的に接続し、
前記第5画素5はそれぞれ前記第4ゲート・ラインGL4と、前記第1データ・ラインDL1の片側とに電気的に接続し、
前記第6画素6はそれぞれ前記第3ゲート・ラインGL3と、前記第1データ・ラインDL1の他側とに電気的に接続し、
前記第7画素7はそれぞれ前記第3ゲート・ラインGL3と、前記第2データ・ラインDL2の片側とに電気的に接続し、
前記第8画素8はそれぞれ前記第4ゲート・ラインGL4と、前記第2データ・ラインDL2の他側とに電気的に接続する。
各画素はスイッチ（図示していない）によりそれぞれ対応するゲート・ラインGLと、対応するデータ・ラインDLとに電気的に接続する。
本実施例の液晶パネルの駆動原理と上記実施例のアレイ基板の駆動原理とは同じであるため、その説明を省略する。 FIG. 6 is a schematic view of the structure of the liquid crystal display device of the present invention. FIG. 7 is a cross-sectional view taken along line AA1 of FIG. As shown in FIGS. 6 and 7, the liquid crystal display device includes a backlight BLU, a liquid crystal panel, and an integrated circuit board ICB (Integrate Circuit Board) for providing a control signal to the liquid crystal panel. The panel includes a color filter substrate CS, an array substrate AS, and a liquid crystal positioned between the color filter substrate CS and the array substrate AS,
The array substrate AS has a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion,
A first data line DL1 and a second data line DL2 arranged in the vertical direction,
A first pixel 1, a second pixel 2, a third pixel 3, and a fourth pixel 4 are sequentially provided between the first gate line GL1 and the second gate line GL2.
A fifth pixel 5, a sixth pixel 6, a seventh pixel 7, and an eighth pixel 8 are sequentially provided between the third gate line GL3 and the fourth gate line GL4.
Each of the first pixels 1 is electrically connected to the first gate line GL1 and one side of the first data line DL1,
The second pixels 2 are electrically connected to the second gate line GL2 and the other side of the first data line DL1, respectively.
The third pixel 3 is electrically connected to the second gate line GL2 and one side of the second data line DL2, respectively.
The fourth pixels 4 are electrically connected to the first gate line GL1 and the other side of the second data line DL2, respectively.
Each of the fifth pixels 5 is electrically connected to the fourth gate line GL4 and one side of the first data line DL1,
Each of the sixth pixels 6 is electrically connected to the third gate line GL3 and the other side of the first data line DL1,
The seventh pixel 7 is electrically connected to the third gate line GL3 and one side of the second data line DL2, respectively.
The eighth pixels 8 are electrically connected to the fourth gate line GL4 and the other side of the second data line DL2, respectively.
Each pixel is electrically connected to a corresponding gate line GL and a corresponding data line DL by a switch (not shown).
Since the driving principle of the liquid crystal panel of this embodiment is the same as that of the array substrate of the above embodiment, the description thereof is omitted.

DLS方法を採用した従来のアレイ基板のデータ・ラインに従来のドット反転信号を入力するときに生じる1＋2列反転との問題点を解決するために、本実施例はDLS方法を採用したアレイ基板において、各画素の接続方法を変更した。それにより、アレイ基板のデータ・ラインに従来のドット反転信号を入力するとしても、正常のドット反転方法で表示でき、画面の質が向上する。
本実施例において、各画素は薄膜トランジスタにより、それぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続する。具体的には、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続する。 In order to solve the problem of 1 + 2 column inversion that occurs when a conventional dot inversion signal is input to the data line of a conventional array substrate that employs the DLS method, this embodiment uses an array substrate that employs the DLS method. The connection method of each pixel was changed. Thus, even if a conventional dot inversion signal is input to the data line of the array substrate, it can be displayed by a normal dot inversion method, and the screen quality is improved.
In this embodiment, each pixel is electrically connected to the corresponding gate line and the corresponding data line by a thin film transistor. Specifically, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is connected to the corresponding pixel line. It is electrically connected to the pixel electrode.

上記実施例は何れも本発明の具体的な実施形態であり、本発明の技術的範囲を限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その精神を逸脱しない範囲内において種種の形態で実施しえるものである。   Each of the above examples is a specific embodiment of the present invention, and does not limit the technical scope of the present invention. Although the present invention has been described in detail with reference to the best embodiment, those skilled in the art can implement the present invention with different materials and equipment as necessary. That is, the present invention can be implemented in various forms without departing from the spirit thereof.

AS アレイ基板
CS カラー・フィルタ基板
BLU バック・ライト
ICB 集積回路基板
GL1,GL2,GL3,GL4 ゲート・ライン
DL1,DL2 データ・ライン AS array substrate
CS color filter substrate
BLU backlight
ICB integrated circuit board
GL1, GL2, GL3, GL4 Gate line
DL1, DL2 data line

Claims (9)

駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有するアレイ基板であって、
横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、
縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、
前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、
前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、
前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、
前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続することを特徴とするアレイ基板。 An array substrate having a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion
A first gate line, a second gate line, a third gate line, and a fourth gate line arranged in a lateral direction;
A first data line and a second data line arranged in a vertical direction,
A first pixel, a second pixel, a third pixel, and a fourth pixel are provided between the first gate line and the second gate line,
A fifth pixel, a sixth pixel, a seventh pixel, and an eighth pixel are provided between the third gate line and the fourth gate line,
Each of the first pixels is electrically connected to the first gate line and one side of the first data line;
Each of the second pixels is electrically connected to the second gate line and the other side of the first data line,
Each of the third pixels is electrically connected to the second gate line and one side of the second data line,
The fourth pixels are electrically connected to the first gate line and the other side of the second data line, respectively.
Each of the fifth pixels is electrically connected to the fourth gate line and one side of the first data line,
The sixth pixels are electrically connected to the third gate line and the other side of the first data line, respectively.
The seventh pixels are electrically connected to the third gate line and one side of the second data line, respectively.
The array substrate according to claim 8, wherein each of the eighth pixels is electrically connected to the fourth gate line and the other side of the second data line. 前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続することを特徴とする請求項1に記載のアレイ基板。   2. The array substrate according to claim 1, wherein each of the pixels is electrically connected to the corresponding gate line and the corresponding data line by a switch. 前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続することを特徴とする請求項2に記載のアレイ基板。   The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. 3. The array substrate according to claim 2, wherein the array substrate is electrically connected to a pixel electrode of the pixel. カラー・フィルタ基板と、アレイ基板と、前記カラー・フィルタ基板と前記アレイ基板との間に位置する液晶と、を備える液晶パネルであって、
前記アレイ基板は、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、
横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、
縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、
前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、
前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、
前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、
前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続することを特徴とする液晶パネル。 A liquid crystal panel comprising a color filter substrate, an array substrate, and a liquid crystal positioned between the color filter substrate and the array substrate,
The array substrate includes a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion,
A first gate line, a second gate line, a third gate line, and a fourth gate line arranged in a lateral direction;
A first data line and a second data line arranged in a vertical direction,
A first pixel, a second pixel, a third pixel, and a fourth pixel are provided between the first gate line and the second gate line,
A fifth pixel, a sixth pixel, a seventh pixel, and an eighth pixel are provided between the third gate line and the fourth gate line,
Each of the first pixels is electrically connected to the first gate line and one side of the first data line;
Each of the second pixels is electrically connected to the second gate line and the other side of the first data line,
Each of the third pixels is electrically connected to the second gate line and one side of the second data line,
The fourth pixels are electrically connected to the first gate line and the other side of the second data line, respectively.
Each of the fifth pixels is electrically connected to the fourth gate line and one side of the first data line,
The sixth pixels are electrically connected to the third gate line and the other side of the first data line, respectively.
The seventh pixels are electrically connected to the third gate line and one side of the second data line, respectively.
The liquid crystal panel, wherein each of the eighth pixels is electrically connected to the fourth gate line and the other side of the second data line. 前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続することを特徴とする請求項4に記載の液晶パネル。   5. The liquid crystal panel according to claim 4, wherein each of the pixels is electrically connected to the corresponding gate line and the corresponding data line by a switch. 前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続することを特徴とする請求項5に記載の液晶パネル。   The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. 6. The liquid crystal panel according to claim 5, wherein the liquid crystal panel is electrically connected to a pixel electrode of the pixel. バック・ライトと、液晶パネルと、液晶パネルに制御信号を提供するための集積回路基板と、を備える液晶ディスプレイ装置であって、
前記液晶パネルは、カラー・フィルタ基板と、アレイ基板と、前記カラー・フィルタ基板と前記アレイ基板との間に位置する液晶と、を有し、
前記アレイ基板は、駆動信号を提供するゲート・ラインと、極性連続反転の電圧信号を提供するデータ・ラインとを有し、
横方向に配列した第1ゲート・ライン、第2ゲート・ライン、第3ゲート・ライン、及び第4ゲート・ラインと、
縦方向に配列した第1データ・ライン及び第2データ・ラインと、を備え、
前記第1ゲート・ラインと前記第2ゲート・ラインとの間に第1画素、第2画素、第3画素、及び第4画素が設けられ、
前記第3ゲート・ラインと前記第4ゲート・ラインとの間に第5画素、第6画素、第7画素、及び第8画素が設けられ、
前記第1画素はそれぞれ前記第1ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第2画素はそれぞれ前記第2ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第3画素はそれぞれ前記第2ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第4画素はそれぞれ前記第1ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続し、
前記第5画素はそれぞれ前記第4ゲート・ラインと、前記第1データ・ラインの片側とに電気的に接続し、
前記第6画素はそれぞれ前記第3ゲート・ラインと、前記第1データ・ラインの他側とに電気的に接続し、
前記第7画素はそれぞれ前記第3ゲート・ラインと、前記第2データ・ラインの片側とに電気的に接続し、
前記第8画素はそれぞれ前記第4ゲート・ラインと、前記第2データ・ラインの他側とに電気的に接続することを特徴とする液晶ディスプレイ装置。 A liquid crystal display device comprising a backlight, a liquid crystal panel, and an integrated circuit board for providing a control signal to the liquid crystal panel,
The liquid crystal panel includes a color filter substrate, an array substrate, and a liquid crystal positioned between the color filter substrate and the array substrate.
The array substrate includes a gate line for providing a driving signal and a data line for providing a voltage signal of continuous polarity inversion,
A first gate line, a second gate line, a third gate line, and a fourth gate line arranged in a lateral direction;
A first data line and a second data line arranged in a vertical direction,
A first pixel, a second pixel, a third pixel, and a fourth pixel are provided between the first gate line and the second gate line,
A fifth pixel, a sixth pixel, a seventh pixel, and an eighth pixel are provided between the third gate line and the fourth gate line,
Each of the first pixels is electrically connected to the first gate line and one side of the first data line;
Each of the second pixels is electrically connected to the second gate line and the other side of the first data line,
Each of the third pixels is electrically connected to the second gate line and one side of the second data line,
The fourth pixels are electrically connected to the first gate line and the other side of the second data line, respectively.
Each of the fifth pixels is electrically connected to the fourth gate line and one side of the first data line,
The sixth pixels are electrically connected to the third gate line and the other side of the first data line, respectively.
The seventh pixels are electrically connected to the third gate line and one side of the second data line, respectively.
The liquid crystal display device according to claim 8, wherein each of the eighth pixels is electrically connected to the fourth gate line and the other side of the second data line. 前記各画素はスイッチによりそれぞれ対応する前記ゲート・ラインと、対応する前記データ・ラインとに電気的に接続することを特徴とする請求項7に記載の液晶ディスプレイ装置。   8. The liquid crystal display device according to claim 7, wherein each of the pixels is electrically connected to the corresponding gate line and the corresponding data line by a switch. 前記スイッチは薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は対応する前記ゲート・ラインと電気的に接続し、そのソース電極は対応する前記データ・ラインと電気的に接続し、そのドレイン電極は対応する前記画素の画素電極と電気的に接続することを特徴とする請求項8に記載の液晶ディスプレイ装置。   The switch is a thin film transistor, a gate electrode of the thin film transistor is electrically connected to the corresponding gate line, a source electrode thereof is electrically connected to the corresponding data line, and a drain electrode thereof is corresponding to the corresponding line. 9. The liquid crystal display device according to claim 8, wherein the liquid crystal display device is electrically connected to a pixel electrode of the pixel.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014029437A (en) * 2012-07-31 2014-02-13 Sony Corp Display unit, drive circuit, drive method, and electronic apparatus
CN112130390A (en) * 2020-10-09 2020-12-25 格科微电子（上海）有限公司 Display panel with double-grid structure, liquid crystal display and driving method thereof

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429905B1 (en) * 2006-09-29 2014-08-14 엘지디스플레이 주식회사 A liquid crystal display device
TWI406257B (en) * 2010-02-01 2013-08-21 Au Optronics Corp Display circuit adapted for a display and display
CN101963732A (en) * 2010-08-26 2011-02-02 华映视讯（吴江）有限公司 Double-grid LCD and drive method thereof
TWI413094B (en) * 2011-04-12 2013-10-21 Au Optronics Corp Half source driving display panel
KR20140096353A (en) * 2011-11-11 2014-08-05 퀄컴 엠이엠에스 테크놀로지스, 인크. Systems, devices, and methods for driving a display
CN102810304B (en) * 2012-08-09 2015-02-18 京东方科技集团股份有限公司 Pixel unit, pixel structure, display device and pixel driving method
CN102830561B (en) * 2012-08-31 2015-07-15 京东方科技集团股份有限公司 TFT (Thin Film Transistor) array substrate, LCD (Liquid Crystal Device) and driving method of LCD
CN103197480B (en) * 2013-03-22 2015-07-01 京东方科技集团股份有限公司 Array substrate and manufacture method thereof and display panel with same
KR102143926B1 (en) 2013-12-13 2020-08-13 삼성디스플레이 주식회사 Liquid crystal display and method for driving the same
KR102350904B1 (en) 2014-01-17 2022-01-14 삼성디스플레이 주식회사 Display device
CN105116656A (en) * 2015-09-23 2015-12-02 重庆京东方光电科技有限公司 Pixel driving method, pixel driving device and display device
CN105242471A (en) * 2015-11-19 2016-01-13 深圳市华星光电技术有限公司 Liquid crystal display panel
KR102498791B1 (en) 2015-12-28 2023-02-13 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Display apparatus
KR102446004B1 (en) * 2015-12-31 2022-09-22 삼성디스플레이 주식회사 Liquid display device
KR102485387B1 (en) 2016-01-20 2023-01-06 삼성디스플레이 주식회사 Display device
CN106125438B (en) 2016-09-05 2019-07-23 京东方科技集团股份有限公司 A kind of array substrate, display device and its driving method
CN107481690A (en) * 2017-08-25 2017-12-15 惠科股份有限公司 Image element structure and its applied to display panel
CN108919583A (en) * 2018-09-11 2018-11-30 惠科股份有限公司 Display panel
CN209343752U (en) * 2018-12-05 2019-09-03 惠科股份有限公司 A kind of display panel and display device
CN110265408B (en) * 2019-06-19 2021-10-29 京东方科技集团股份有限公司 Array substrate, display panel and display device
KR20220095854A (en) * 2020-12-30 2022-07-07 엘지디스플레이 주식회사 Display Device And Driving Method Of The Same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578842B1 (en) * 2004-05-25 2006-05-11 삼성에스디아이 주식회사 Display apparatus, and display panel and driving method thereof
KR101074402B1 (en) * 2004-09-23 2011-10-17 엘지디스플레이 주식회사 Liquid crystal display device and method for driving the same
KR100776488B1 (en) * 2006-02-09 2007-11-16 삼성에스디아이 주식회사 Data driver and Flat Panel Display device using thereof
US7760282B2 (en) * 2006-05-30 2010-07-20 Samsung Electronics Co., Ltd. Liquid crystal display
KR101429905B1 (en) * 2006-09-29 2014-08-14 엘지디스플레이 주식회사 A liquid crystal display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014029437A (en) * 2012-07-31 2014-02-13 Sony Corp Display unit, drive circuit, drive method, and electronic apparatus
CN112130390A (en) * 2020-10-09 2020-12-25 格科微电子（上海）有限公司 Display panel with double-grid structure, liquid crystal display and driving method thereof

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CN101685228A (en) 2010-03-31

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