JP2010062599A - Hysteresis comparator - Google Patents

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Ikuji Hotta
育志 堀田
Teruo Kamiyoshi
輝夫 神吉
Naoki Asakawa
直紀 浅川
Tomoji Kawai
知二 川合
Hitoshi Tabata
仁 田畑
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a hysteresis comparator capable of drastically reducing its circuit scale. <P>SOLUTION: The hysteresis comparator is provided with: a ferroelectric capacitor Cs; an input terminal T1 for receiving input voltage Vin and outputting the input voltage Vin to the ferroelectric capacitor Cs; a reference capacitor Co connected to the ferroelectric capacitor Cs in series; and a switching circuit SW1 for outputting output voltage Vout, wherein a control terminal Tg is connected to a connection point between the ferroelectric capacitor Cs and the reference capacitor Co. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ヒステリシスコンパレータに関するものである。   The present invention relates to a hysteresis comparator.

近年、ヒステリシスコンパレータとして種々のものが提案されている。例えば特許文献1には、図13に示すように、6個のMOSFET(M1)〜(M6)と電流源(I1)とで構成された差動増幅回路と、MOSFET(M7)と電流源(I2)とで構成された出力増幅回路とから構成されたヒステリシスコンパレータが開示されている。そして、出力電圧のレベルに応じてMOSFET(M3),(M4)のゲート長とゲート幅とを変更することで、回路規模が縮小されたヒステリシスコンパレータを提供する技術が開示されている。
特開2008−5547号公報
In recent years, various hysteresis comparators have been proposed. For example, in Patent Document 1, as shown in FIG. 13, a differential amplifier circuit including six MOSFETs (M1) to (M6) and a current source (I1), a MOSFET (M7), and a current source ( And a hysteresis comparator constituted by an output amplifier circuit constituted by I2). A technique for providing a hysteresis comparator having a reduced circuit scale by changing the gate length and gate width of the MOSFETs (M3) and (M4) according to the level of the output voltage is disclosed.
JP 2008-5547 A

しかしながら、特許文献1に示すように従来のヒステリシスコンパレータは、いずれも複数のトランジスタを組み合わせたトランジスタを主体とする構成が採用されている。そのため、回路規模の縮小を図るにも一定の限界がある。例えば特許文献1では、回路規模の縮小が図られているものの、図13に示すように少なくとも7個のトランジスタが必要である。   However, as shown in Patent Document 1, a conventional hysteresis comparator employs a configuration mainly including a transistor in which a plurality of transistors are combined. Therefore, there is a certain limit in reducing the circuit scale. For example, in Patent Document 1, although the circuit scale is reduced, at least seven transistors are required as shown in FIG.

本発明の目的は、回路規模を大幅に縮小することが可能なヒステリシスコンパレータを提供することである。   An object of the present invention is to provide a hysteresis comparator capable of greatly reducing the circuit scale.

(1)本発明の一局面によるヒステリシスコンパレータは、強誘電体キャパシタを用いたことを特徴とする。   (1) A hysteresis comparator according to one aspect of the present invention is characterized by using a ferroelectric capacitor.

この構成によれば、ヒステリシス機能を有する強誘電体キャパシタを用いてヒステリシスコンパレータを構成したため、ヒステリシス機能を持たせるために複数のトランジスタを設けなくても、ヒステリシスコンパレータを実現することができる。これにより、従来のようにトランジスタを主体とするヒステリシスコンパレータに比べて回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。   According to this configuration, since the hysteresis comparator is configured using the ferroelectric capacitor having the hysteresis function, the hysteresis comparator can be realized without providing a plurality of transistors in order to provide the hysteresis function. As a result, it is possible to provide a hysteresis comparator whose circuit scale is significantly reduced as compared with a conventional hysteresis comparator mainly composed of transistors.

(2)第1の入力電圧が入力され、前記強誘電体キャパシタに出力する第1の入力端子と、前記強誘電体キャパシタに直列接続されたリファレンスキャパシタと、前記強誘電体キャパシタと前記リファレンスキャパシタとの接続点に制御端子が接続され、出力電圧を出力するスイッチング回路とを備えることが好ましい。   (2) a first input terminal to which a first input voltage is input and output to the ferroelectric capacitor; a reference capacitor connected in series to the ferroelectric capacitor; the ferroelectric capacitor and the reference capacitor; And a switching circuit that outputs an output voltage.

強誘電体キャパシタは、外部から入力される電圧が上昇されて正側の閾値を超えると、分極反転する。このとき、強誘電体キャパシタの自発分極により誘起されているリファレンスキャパシタの電荷も反転し、リファレンスキャパシタに誘起されていた電荷が放電して正側にピークを持つ瞬時放電電流(電圧)がリファレンスキャパシタから出力され、制御端子の電圧が上昇され、スイッチング回路が例えばオンする。   The ferroelectric capacitor reverses its polarization when the voltage input from the outside rises and exceeds the positive threshold. At this time, the charge of the reference capacitor induced by the spontaneous polarization of the ferroelectric capacitor is also inverted, and the charge induced in the reference capacitor is discharged and an instantaneous discharge current (voltage) having a peak on the positive side is generated. And the voltage at the control terminal is increased, and the switching circuit is turned on, for example.

一方、外部から入力される電圧が低下して強誘電体キャパシタの負側の閾値を下回ると、上記と同様にして、リファレンスキャパシタに誘起されていた電荷が反転して負側にピークを持つ瞬時放電電流(電圧)が出力され、制御端子の電圧が低下して、スイッチング回路が例えばオフする。   On the other hand, when the voltage input from the outside falls below the negative threshold value of the ferroelectric capacitor, the charge induced in the reference capacitor is reversed and the peak having a negative peak is obtained in the same manner as described above. A discharge current (voltage) is output, the voltage at the control terminal decreases, and the switching circuit is turned off, for example.

ここで、ヒステリシスコンパレータは、強誘電体キャパシタ、リファレンスキャパシタ、及びスイッチング回路というように、主に3個の回路素子から構成されている。そのため、トランジスタを主体とする従来のヒステリシスコンパレータに比べて、回路素子の個数を大幅に減少することができる。これにより、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。   Here, the hysteresis comparator is mainly composed of three circuit elements such as a ferroelectric capacitor, a reference capacitor, and a switching circuit. Therefore, the number of circuit elements can be greatly reduced as compared with a conventional hysteresis comparator mainly including transistors. Thereby, it is possible to provide a hysteresis comparator whose circuit scale is significantly reduced.

また、スイッチング回路を設けているため、スイッチング回路から制御端子を介して強誘電体キャパシタ側に電流が流れるというような電流の逆流が防止され、回路の動作を安定させることができると同時に、信号の入出力分離がなされ、回路のインピーダンスマッチングを容易に行うことができる。   In addition, since a switching circuit is provided, current backflow, such as current flowing from the switching circuit to the ferroelectric capacitor side through the control terminal, is prevented, and the operation of the circuit can be stabilized. Therefore, impedance matching of the circuit can be easily performed.

(3)前記リファレンスキャパシタとグラウンドとの間に接続された抵抗と、
前記抵抗と前記リファレンスキャパシタとの間に接続され、第2の入力電圧が入力される第2の入力端子とを備えることが好ましい。
(3) a resistor connected between the reference capacitor and ground;
A second input terminal connected to the resistor and the reference capacitor and receiving a second input voltage is preferably provided.

この構成によれば、2つの入力を比較するコンパレータを提供することができる。   According to this configuration, a comparator that compares two inputs can be provided.

(4)アノードに前記第1の入力端子が接続され、カソードが前記強誘電体キャパシタに接続された入力側ダイオードと、前記強誘電体キャパシタに印加される電圧を、前記強誘電体キャパシタの負側の閾値より低くするためのオフセット電圧を出力するオフセット電圧部と、前記オフセット電圧がカソードに入力され、アノードが前記入力側ダイオードのカソードに接続されたオフセットダイオードとを備えることが好ましい。   (4) An input-side diode having the anode connected to the first input terminal and a cathode connected to the ferroelectric capacitor, and a voltage applied to the ferroelectric capacitor are set to be negative of the ferroelectric capacitor. It is preferable to include an offset voltage unit that outputs an offset voltage for lowering the threshold voltage on the side, and an offset diode in which the offset voltage is input to the cathode and the anode is connected to the cathode of the input side diode.

第1の入力電圧が正の場合、入力側ダイオードがオンして強誘電体キャパシタには第1の入力電圧が入力される。一方、第1の入力電圧が負になると、オフセットダイオードがオンして強誘電体キャパシタには、オフセット電圧が印加され、強誘電体キャパシタの負側の閾値よりも低い電圧が印加される。これにより、負側にピークを持つ瞬時放電電流が強誘電体キャパシタから出力され、制御端子の電圧が低下され、スイッチング回路がオフされる。   When the first input voltage is positive, the input-side diode is turned on, and the first input voltage is input to the ferroelectric capacitor. On the other hand, when the first input voltage becomes negative, the offset diode is turned on, the offset voltage is applied to the ferroelectric capacitor, and a voltage lower than the negative threshold value of the ferroelectric capacitor is applied. As a result, an instantaneous discharge current having a peak on the negative side is output from the ferroelectric capacitor, the voltage at the control terminal is lowered, and the switching circuit is turned off.

したがって、オンしたスイッチング回路を速やかにオフに引き戻すことが可能となり、単安定型のヒステリシスコンパレータを提供することができる。   Therefore, the switching circuit that has been turned on can be quickly turned off, and a monostable hysteresis comparator can be provided.

(5)前記強誘電体キャパシタと前記リファレンスキャパシタとは1つの回路素子により構成され、前記回路素子は、基板と、前記基板の上層に形成された下部電極と、前記下部電極の上層に形成された第1の誘電体層と、前記第1の誘電体層の上層に形成された中間電極と、前記中間電極の上層に形成された第2の誘電体層と、前記第2の誘電体層の上層に形成された上部電極とを備え、前記第1の誘電体層は、前記第2の誘電体層が強誘電体で構成された場合、常誘電体で構成され、前記第2の誘電体層が常誘電体で構成された場合、強誘電体で構成されることが好ましい。   (5) The ferroelectric capacitor and the reference capacitor are configured by one circuit element, and the circuit element is formed on a substrate, a lower electrode formed on an upper layer of the substrate, and an upper layer of the lower electrode. The first dielectric layer, the intermediate electrode formed on the first dielectric layer, the second dielectric layer formed on the intermediate electrode, and the second dielectric layer An upper electrode formed on an upper layer of the first dielectric layer, wherein the first dielectric layer is composed of a paraelectric material when the second dielectric layer is composed of a ferroelectric material; When the body layer is made of a paraelectric material, it is preferably made of a ferroelectric material.

この構成によれば、強誘電体キャパシタとリファレンスキャパシタとを1つの回路素子により構成することが可能となり、回路規模を更に縮小することができる。   According to this configuration, the ferroelectric capacitor and the reference capacitor can be configured by one circuit element, and the circuit scale can be further reduced.

(6)前記リファレンスキャパシタの静電容量は、前記強誘電体キャパシタの静電容量より大きいことが好ましい。   (6) It is preferable that the capacitance of the reference capacitor is larger than the capacitance of the ferroelectric capacitor.

この構成によれば、強誘電体キャパシタの両端に印加される電圧がリファレンスキャパシタの両端に印加される電圧よりも大きくなり、入力電圧の変化に対して精度良く反応することができるヒステリシスコンパレータを提供することができる。   According to this configuration, a hysteresis comparator is provided in which the voltage applied to both ends of the ferroelectric capacitor is larger than the voltage applied to both ends of the reference capacitor, and can accurately react to changes in the input voltage. can do.

(7)前記強誘電体キャパシタは、ファティグフリーの強誘電体により構成されていることが好ましい。   (7) It is preferable that the ferroelectric capacitor is made of a fat free ferroelectric.

この構成によれば、ヒステリシスコンパレータのスイッチング回数が増大しても、分極疲労が小さくなり、耐久性の高いヒステリシスコンパレータを提供することができる。   According to this configuration, even when the number of times of switching of the hysteresis comparator increases, polarization fatigue is reduced, and a highly durable hysteresis comparator can be provided.

(8)前記リファレンスキャパシタは、リラクサー誘電体により構成されていることが好ましい。   (8) The reference capacitor is preferably composed of a relaxor dielectric.

この構成によれば、リファレンスキャパシタの静電容量を強誘電体キャパシタの静電容量よりも容易に大きくすることができる。   According to this configuration, the capacitance of the reference capacitor can be easily made larger than the capacitance of the ferroelectric capacitor.

本発明によれば、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。   According to the present invention, it is possible to provide a hysteresis comparator whose circuit scale is significantly reduced.

(実施の形態1)
以下本発明の実施の形態1によるヒステリシスコンパレータについて説明する。図1は、本発明の実施の形態1によるヒステリシスコンパレータの全体構成を示す回路図である。図1に示すように、ヒステリシスコンパレータは、入力端子T1、強誘電体キャパシタCs、リファレンスキャパシタCo、スイッチング回路SW1、及び出力端子Toutを備えている。
(Embodiment 1)
The hysteresis comparator according to Embodiment 1 of the present invention will be described below. FIG. 1 is a circuit diagram showing the overall configuration of a hysteresis comparator according to Embodiment 1 of the present invention. As shown in FIG. 1, the hysteresis comparator includes an input terminal T1, a ferroelectric capacitor Cs, a reference capacitor Co, a switching circuit SW1, and an output terminal Tout.

入力端子T1は、入力電圧Vinが入力され、強誘電体キャパシタCsに出力する。強誘電体キャパシタCsは、入力端子T1とリファレンスキャパシタCoとの間に接続されている。本実施の形態では、強誘電体キャパシタCsとしては、例えばチタン酸ジルコン酸鉛(Pb(Zr,Ti)O3)、チタン酸バリウム(BaTiO3)、チタン酸ジルコン酸ランタン鉛((Pb,La)(Zr, Ti)O3)、チタン酸鉛(PbTiO3)、ニオブ酸カリウム(KNbO3)、ニオブ酸リチウム(LiNbO3)、タンタル酸リチウム(LiTaO3)、硫安系物質NH3LiSO4、K2ZnCl4、(N(CH3)4)2ZnCl4、等の強誘電体を採用してもよい。また、強誘電体キャパシタCsとして、
反強誘電体やフェリ強誘電体を採用してもよい。反強誘電体やフェリ強誘電体としては、例えば、ジルコン酸鉛系物質であるPbZrO3、Pb(Nb, Zr, Sn, Ti)O3、硫安系物質であるRbLiSO4等が挙げられる。
The input terminal T1 receives the input voltage Vin and outputs it to the ferroelectric capacitor Cs. The ferroelectric capacitor Cs is connected between the input terminal T1 and the reference capacitor Co. In the present embodiment, as the ferroelectric capacitor Cs, for example, lead zirconate titanate (Pb (Zr, Ti) O 3 ), barium titanate (BaTiO 3 ), lead lanthanum zirconate titanate ((Pb, La ) (Zr, Ti) O 3 ), lead titanate (PbTiO 3 ), potassium niobate (KNbO 3 ), lithium niobate (LiNbO 3 ), lithium tantalate (LiTaO 3 ), ammonium sulfate NH 3 LiSO 4 , Ferroelectric materials such as K 2 ZnCl 4 and (N (CH 3 ) 4 ) 2 ZnCl 4 may be used. In addition, as the ferroelectric capacitor Cs,
An antiferroelectric material or a ferrielectric material may be employed. Examples of the antiferroelectric material and ferrielectric material include PbZrO 3 and Pb (Nb, Zr, Sn, Ti) O 3 that are lead zirconate-based materials, and RbLiSO 4 that is an ammonium sulfate-based material.

低温において強誘電性を示す物質は多く存在するが、上記の物質は、室温以上で常誘電体への相転移点を持つため、室温において強誘電体、反強誘電体、フェリ強誘電体として用いることができる。   There are many substances that exhibit ferroelectricity at low temperatures, but the above substances have a phase transition point to a paraelectric material at room temperature or higher, so that they can be used as ferroelectrics, antiferroelectrics, and ferrielectrics at room temperature Can be used.

また、前記の強誘電体は繰り返しの分極反転により分極特性が疲労(劣化)するため、ヒステリシスコンパレータのスイッチング回数が増加した場合、素子の耐久性に問題があるが、分極疲労のない強誘電体であるファティグフリーの強誘電体を採用することによりこの問題を解決できる。ファティグフリーの強誘電体としては、BaBi2Ta2O9、SrBi2Ta2O9、(Bi,La)4Ti3O12等のビスマス系の強誘電体が挙げられる。 In addition, since the above ferroelectrics are fatigued (deteriorated) due to repeated polarization inversion, there is a problem in the durability of the device when the switching frequency of the hysteresis comparator is increased. This problem can be solved by employing a fatig-free ferroelectric. Examples of the fat-free ferroelectric include bismuth-based ferroelectrics such as BaBi 2 Ta 2 O 9 , SrBi 2 Ta 2 O 9 , (Bi, La) 4 Ti 3 O 12, and the like.

図2は、強誘電体キャパシタCsのヒステリシス特性を示した図である。中央に示すグラフは、縦軸が強誘電体キャパシタCsの分極を示し、横軸が強誘電体キャパシタCsの両端に印加される電圧を示している。   FIG. 2 is a diagram showing hysteresis characteristics of the ferroelectric capacitor Cs. In the graph shown in the center, the vertical axis indicates the polarization of the ferroelectric capacitor Cs, and the horizontal axis indicates the voltage applied to both ends of the ferroelectric capacitor Cs.

図2に示すように、点P1から電圧を上昇させると、それに伴って分極値が増大していき、電圧が正側の閾値を超えると、分極が負から正に反転する。更に電圧を上昇させ、電圧が点P2に到達すると、これ以上電圧を上昇させても、分極値は飽和して上昇しない。点P2から電圧を低下させるとそれに伴って、分極値が減少していく。更に電圧を低下させ、電圧が負側の閾値を下回ると、分極が正から負に反転する。このように、強誘電体キャパシタCsは分極が負から正に反転するときの電圧が、分極が正から負に反転するときの電圧よりも高く、ヒステリシスを有していることが分かる。   As shown in FIG. 2, when the voltage is increased from the point P1, the polarization value increases accordingly, and when the voltage exceeds the positive threshold, the polarization is reversed from negative to positive. When the voltage is further increased and the voltage reaches the point P2, the polarization value is saturated and does not increase even if the voltage is further increased. When the voltage is lowered from the point P2, the polarization value decreases accordingly. When the voltage is further decreased and the voltage falls below the negative threshold, the polarization is reversed from positive to negative. Thus, it can be seen that the ferroelectric capacitor Cs has a hysteresis because the voltage when the polarization is inverted from negative to positive is higher than the voltage when the polarization is inverted from positive to negative.

リファレンスキャパシタCoは、強誘電体キャパシタCsに直列接続されている。具体的には、リファレンスキャパシタCoは、一端が強誘電体キャパシタCsに接続され、他端がグラウンドに接続されている。なお、リファレンスキャパシタCoとしては、後述するように、例えばリラクサー誘電体を用いることが好ましい。   The reference capacitor Co is connected in series with the ferroelectric capacitor Cs. Specifically, the reference capacitor Co has one end connected to the ferroelectric capacitor Cs and the other end connected to the ground. As the reference capacitor Co, it is preferable to use, for example, a relaxor dielectric as will be described later.

本実施の形態では、リファレンスキャパシタCoの静電容量CCoは、強誘電体キャパシタCsの静電容量CCsよりも大きい。すなわち、CCo>CCsである。そのため、強誘電体キャパシタCsの両端に印加される電圧Vcsがリファレンスキャパシタの両端に印加される電圧Vcoよりも大きくなり、入力電圧の変化に対して精度良く反応することができるヒステリシスコンパレータを提供することができる。   In the present embodiment, the capacitance CCo of the reference capacitor Co is larger than the capacitance CCs of the ferroelectric capacitor Cs. That is, CCo> CCs. Therefore, a hysteresis comparator is provided in which the voltage Vcs applied to both ends of the ferroelectric capacitor Cs is larger than the voltage Vco applied to both ends of the reference capacitor, and can accurately react to changes in the input voltage. be able to.

スイッチング回路SW1は、トランジスタQ1及び抵抗R1を備える。トランジスタQ1は、例えばnpn型のバイポーラトランジスタにより構成され、制御端子Tgとしてのベースが強誘電体キャパシタCsとリファレンスキャパシタCoとの接続点に接続され、エミッタが抵抗R1を介してグラウンドに接続され、コレクタが電圧源Vddに接続されている。   The switching circuit SW1 includes a transistor Q1 and a resistor R1. The transistor Q1 is composed of, for example, an npn bipolar transistor, the base as the control terminal Tg is connected to the connection point between the ferroelectric capacitor Cs and the reference capacitor Co, the emitter is connected to the ground via the resistor R1, The collector is connected to the voltage source Vdd.

出力端子Toutは、トランジスタQ1のエミッタに接続され、出力電圧Voutを出力する。   The output terminal Tout is connected to the emitter of the transistor Q1 and outputs the output voltage Vout.

図3は、図1に示すヒステリシスコンパレータの動作を示す波形図である。図3(a)は、入力電圧Vinを示し、図3(b)は強誘電体キャパシタCsから出力される電流を示し、図3(c)は出力電圧Voutを示している。   FIG. 3 is a waveform diagram showing the operation of the hysteresis comparator shown in FIG. 3A shows the input voltage Vin, FIG. 3B shows the current output from the ferroelectric capacitor Cs, and FIG. 3C shows the output voltage Vout.

図3(a)に示すようにサイン波である入力電圧Vinを入力端子T1に入力する。入力電圧Vinが正側の閾値Vth1を超えると、電圧Vcsが強誘電体キャパシタCsの正側の閾値を超え、分極反転する。このとき、強誘電体キャパシタCsの自発分極により誘起されているリファレンスキャパシタCsの電荷も反転し、リファレンスキャパシタCsに誘起されていた電荷が放電して正側にピークを持つ瞬時放電電流が出力される(図3(b)。これにより、制御端子Tgに印加されるゲート電圧Vgが引き上げられ、トランジスタQ1がオンする。そして、図3(c)に示すように出力端子Toutからハイレベルの出力電圧Voutが出力される。   As shown in FIG. 3A, an input voltage Vin that is a sine wave is input to the input terminal T1. When the input voltage Vin exceeds the positive threshold value Vth1, the voltage Vcs exceeds the positive threshold value of the ferroelectric capacitor Cs, and the polarization is reversed. At this time, the charge of the reference capacitor Cs induced by the spontaneous polarization of the ferroelectric capacitor Cs is also inverted, and the charge induced in the reference capacitor Cs is discharged to output an instantaneous discharge current having a peak on the positive side. (FIG. 3B) As a result, the gate voltage Vg applied to the control terminal Tg is raised, and the transistor Q1 is turned on. As shown in FIG. 3C, a high level output is output from the output terminal Tout. The voltage Vout is output.

入力電圧Vinが負側の閾値Vth2を下回ると、電圧Vcsが強誘電体キャパシタCsの負側の閾値を下回り、上記と同様にして、リファレンスキャパシタの誘起電荷が反転して負側にピークを持つ瞬時放電電流が出力される(図3(b))。これにより、制御端子Tgの電圧Vgが低下し、トランジスタQ1がオフする。そして、図3(c)に示すように出力端子Toutからローレベルの出力電圧Voutが出力される。   When the input voltage Vin falls below the negative threshold Vth2, the voltage Vcs falls below the negative threshold of the ferroelectric capacitor Cs, and the induced charge of the reference capacitor is inverted and has a peak on the negative side in the same manner as described above. An instantaneous discharge current is output (FIG. 3B). As a result, the voltage Vg of the control terminal Tg decreases, and the transistor Q1 is turned off. Then, as shown in FIG. 3C, a low-level output voltage Vout is output from the output terminal Tout.

このように、実施の形態1によるヒステリシスコンパレータは、強誘電体キャパシタCs、リファレンスキャパシタCo、及びスイッチング回路SW1というように、主に3個の回路素子から構成されている。そのため、トランジスタを主体とする従来のヒステリシスコンパレータに比べて、回路素子の個数を大幅に減少することができる。これにより、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。   Thus, the hysteresis comparator according to the first embodiment is mainly composed of three circuit elements such as the ferroelectric capacitor Cs, the reference capacitor Co, and the switching circuit SW1. Therefore, the number of circuit elements can be greatly reduced as compared with a conventional hysteresis comparator mainly including transistors. Thereby, it is possible to provide a hysteresis comparator whose circuit scale is significantly reduced.

また、スイッチング回路SW1を設けているため、スイッチング回路SW1から制御端子Tgを介して強誘電体キャパシタCs側に電流が流れるというような電流の逆流が防止され、回路の動作を安定させることができる。   In addition, since the switching circuit SW1 is provided, a reverse current flow such as a current flowing from the switching circuit SW1 to the ferroelectric capacitor Cs via the control terminal Tg is prevented, and the operation of the circuit can be stabilized. .

すなわち、出力端子Toutに別の回路素子を接続した場合、この回路素子からの電流が強誘電体キャパシタCs側に流入することが防止され、安定した動作を実現するヒステリシスコンパレータを提供することができると同時に、信号の入出力分離がなされ、回路の出力側へのインピーダンスマッチングを容易に行うことができる。   That is, when another circuit element is connected to the output terminal Tout, a current from this circuit element is prevented from flowing into the ferroelectric capacitor Cs, and a hysteresis comparator that realizes stable operation can be provided. At the same time, signal input / output is separated, and impedance matching to the output side of the circuit can be easily performed.

なお、上記説明では、トランジスタQ1として、npn型のバイポーラトランジスタを用いたが、これに限定されず、pnp型のバイポーラトランジスタを採用してもよい。この場合、スイッチング回路SW1は、入力電圧Vinが正側の閾値Vth1を超えるとオフし、入力電圧Vinが負側の閾値Vth2を下回るとオンする。   In the above description, an npn bipolar transistor is used as the transistor Q1, but the present invention is not limited to this, and a pnp bipolar transistor may be employed. In this case, the switching circuit SW1 turns off when the input voltage Vin exceeds the positive threshold value Vth1, and turns on when the input voltage Vin falls below the negative threshold value Vth2.

また、トランジスタQ1としては、バイポーラトランジスタに代えて、電界効果型のトランジスタを採用してもよい。この場合、MOSFET等の電界効果型トランジスタのゲートを制御端子Tgとすればよい。また、電界効果型トランジスタを採用する場合、nチャネル型の電界効果型トランジスタを採用してもよいし、pチャネル型の電界効果型トランジスタを採用してもよい。これらの変形例は以下の実施の形態にも適用可能である。   The transistor Q1 may be a field effect transistor instead of the bipolar transistor. In this case, the gate of a field effect transistor such as a MOSFET may be used as the control terminal Tg. When a field effect transistor is employed, an n-channel field effect transistor or a p-channel field effect transistor may be employed. These modifications can also be applied to the following embodiments.

(実施の形態2)
本発明の実施の形態2によるヒステリシスコンパレータは、2つの入力端子T1,T2を備えていることを特徴とする。図4は、本発明の実施の形態2によるヒステリシスコンパレータの全体構成を示す回路図である。なお、本実施の形態において、実施の形態1と同一のものは同一の符号を付し、説明を省略する。入力端子T2は、リファレンスキャパシタCo及びグラウンド間に接続された抵抗R2と、リファレンスキャパシタCoとの接続点に接続されている。
(Embodiment 2)
The hysteresis comparator according to the second embodiment of the present invention includes two input terminals T1 and T2. FIG. 4 is a circuit diagram showing the overall configuration of the hysteresis comparator according to the second embodiment of the present invention. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. The input terminal T2 is connected to a connection point between the reference capacitor Co and the resistor R2 connected between the reference capacitor Co and the ground.

入力端子T1には、入力電圧Vin1が入力され、入力端子T2には、入力電圧Vin2が入力される。本実施の形態においては、ヒステリシスコンパレータは、入力電圧Vin1−入力電圧Vin2が、正側の閾値Vth1を超えた場合、すなわち、Vin1−Vin2≧Vth1となった場合、スイッチング回路SW1がオンし、入力電圧Vin1−入力電圧Vin2が、負側の閾値Vth2を下回った場合、すなわち、Vin1−Vin2<Vth2の場合、スイッチング回路SW1がオフする。   The input voltage Vin1 is input to the input terminal T1, and the input voltage Vin2 is input to the input terminal T2. In the present embodiment, when the input voltage Vin1−the input voltage Vin2 exceeds the positive threshold value Vth1, that is, when Vin1−Vin2 ≧ Vth1, the switching circuit SW1 is turned on and the hysteresis comparator When the voltage Vin1−the input voltage Vin2 falls below the negative threshold Vth2, that is, when Vin1−Vin2 <Vth2, the switching circuit SW1 is turned off.

このように、本実施の形態2によるヒステリシスコンパレータによれば、実施の形態1の効果に加えて、2入力のヒステリシスコンパレータを提供することができる。   Thus, according to the hysteresis comparator according to the second embodiment, in addition to the effects of the first embodiment, a two-input hysteresis comparator can be provided.

(実施の形態3)
実施の形態3によるヒステリシスコンパレータは、実施の形態1のヒステリシスコンパレータを単安定型にしたことを特徴とする。図5は、本発明の実施の形態3によるヒステリシスコンパレータの全体構成を示す回路図である。なお、本実施の形態において、実施の形態1,2と同一のものは同一の符号を付し、説明を省略する。
(Embodiment 3)
The hysteresis comparator according to the third embodiment is characterized in that the hysteresis comparator of the first embodiment is a monostable type. FIG. 5 is a circuit diagram showing the overall configuration of the hysteresis comparator according to the third embodiment of the present invention. In the present embodiment, the same components as those in the first and second embodiments are denoted by the same reference numerals, and the description thereof is omitted.

図5に示すヒステリシスコンパレータは、図1に示すヒステリシスコンパレータに対して、更に、入力側ダイオードとしてのダイオードD1,オフセットダイオードとしてのダイオードD2、及びオフセット電圧部10を備えている。   The hysteresis comparator shown in FIG. 5 further includes a diode D1 as an input side diode, a diode D2 as an offset diode, and an offset voltage unit 10 with respect to the hysteresis comparator shown in FIG.

ダイオードD1は、アノードが入力端子T1に接続されカソードが強誘電体キャパシタCsに接続されている。ダイオードD2は、アノードがダイオードD1のカソードに接続され、カソードがオフセット電圧部10に接続されている。   The diode D1 has an anode connected to the input terminal T1 and a cathode connected to the ferroelectric capacitor Cs. The diode D2 has an anode connected to the cathode of the diode D1 and a cathode connected to the offset voltage unit 10.

オフセット電圧部10は、一定の電圧値を有するオフセット電圧Vofsを出力する定電圧回路により構成されている。ここで、オフセット電圧Vofsの値としては、ダイオードD1とダイオードD2との接続点J1の電圧を負側の閾値Vth2以下にする値が採用されている。   The offset voltage unit 10 includes a constant voltage circuit that outputs an offset voltage Vofs having a constant voltage value. Here, as the value of the offset voltage Vofs, a value that makes the voltage at the connection point J1 between the diode D1 and the diode D2 equal to or lower than the negative threshold value Vth2 is adopted.

図6は、本発明の実施の形態3によるヒステリシスコンパレータの動作を示す波形図である。図6(a)は入力電圧Vinの波形図を示し、図6(b)は出力電圧Voutの波形図を示している。   FIG. 6 is a waveform diagram showing the operation of the hysteresis comparator according to the third embodiment of the present invention. 6A shows a waveform diagram of the input voltage Vin, and FIG. 6B shows a waveform diagram of the output voltage Vout.

入力電圧Vinが正の場合、ダイオードD1はオンであり、ダイオードD2はオフである。そのため、接続点J1にはオフセット電圧Vofsが印加されず、入力電圧Vinのみが印加される。したがって、入力電圧Vinが正側の閾値Vth1を超えると、スイッチング回路SW1はオンし、図6(b)に示すように出力端子Toutからハイレベルの出力電圧Voutが出力される。   When the input voltage Vin is positive, the diode D1 is on and the diode D2 is off. Therefore, the offset voltage Vofs is not applied to the connection point J1, but only the input voltage Vin is applied. Therefore, when the input voltage Vin exceeds the positive threshold value Vth1, the switching circuit SW1 is turned on, and a high-level output voltage Vout is output from the output terminal Tout as shown in FIG. 6B.

一方、入力電圧Vinが負の場合、ダイオードD1はオフであり、ダイオードD2はオンである。そのため、接続点J1にオフセット電圧Vofsが印加され、接続点J1の電圧が負側の閾値Vth2以下に引き下げられる。これにより、スイッチング回路SW1がオフし、図6(b)に示すように出力端子Toutからローレベルの出力電圧Voutが出力される。   On the other hand, when the input voltage Vin is negative, the diode D1 is off and the diode D2 is on. Therefore, the offset voltage Vofs is applied to the connection point J1, and the voltage at the connection point J1 is lowered to the negative threshold value Vth2 or less. As a result, the switching circuit SW1 is turned off, and a low-level output voltage Vout is output from the output terminal Tout as shown in FIG. 6B.

つまり、実施の形態1では、図3に示すように入力電圧Vinが閾値Vth2を下回らなければ、出力電圧Voutはローレベルにならなかった。一方、本実施の形態では、図6に示すように入力電圧Vinが負になると、出力電圧Voutがローレベルになる。そのため、出力電圧Voutは、ハイレベルになった後、速やかにローレベルとなり、単安定動作を行う。   That is, in the first embodiment, as shown in FIG. 3, the output voltage Vout does not become low level unless the input voltage Vin is lower than the threshold value Vth2. On the other hand, in this embodiment, when the input voltage Vin becomes negative as shown in FIG. 6, the output voltage Vout becomes low level. Therefore, after the output voltage Vout becomes high level, it immediately becomes low level and performs monostable operation.

このように実施の形態3によれば、実施の形態1の効果に加えて、単安定型のヒステリシスコンパレータを提供することができる。   Thus, according to the third embodiment, in addition to the effects of the first embodiment, a monostable hysteresis comparator can be provided.

(実施の形態4)
実施の形態4のヒステリシスコンパレータは、強誘電体キャパシタCsとリファレンスキャパシタCoとを1つの回路素子Dev1により構成したことを特徴とする。図7(a)は、強誘電体キャパシタCsを1つの回路素子で構成した場合の強誘電体キャパシタCsの構造図を示し、図7(b)は、本発明の実施の形態4による回路素子Dev1の構造図を示している。
(Embodiment 4)
The hysteresis comparator according to the fourth embodiment is characterized in that the ferroelectric capacitor Cs and the reference capacitor Co are constituted by one circuit element Dev1. FIG. 7A shows a structural diagram of the ferroelectric capacitor Cs when the ferroelectric capacitor Cs is constituted by one circuit element, and FIG. 7B shows a circuit element according to the fourth embodiment of the present invention. The structure diagram of Dev1 is shown.

強誘電体キャパシタCsは、基板101と、基板101の上層に形成された下部電極102と、下部電極102の上層に形成された強誘電体層103と、強誘電体層103の上層に形成された上部電極104とを備えている。   The ferroelectric capacitor Cs is formed on the substrate 101, the lower electrode 102 formed on the upper layer of the substrate 101, the ferroelectric layer 103 formed on the upper layer of the lower electrode 102, and the upper layer of the ferroelectric layer 103. The upper electrode 104 is provided.

実施の形態1〜3においては、図7(a)に示すような構造を有する強誘電体キャパシタの下部電極102を、例えばリファレンスキャパシタCo側に接続し、上部電極104を、例えば入力端子T1側に接続することで、ヒステリシスコンパレータが構成されていた。   In the first to third embodiments, the lower electrode 102 of the ferroelectric capacitor having the structure shown in FIG. 7A is connected to, for example, the reference capacitor Co side, and the upper electrode 104 is connected to, for example, the input terminal T1 side. The hysteresis comparator was configured by connecting to.

実施の形態4に用いられる回路素子Dev1は、図7(b)に示すように、基板201と、基板201の上層に形成された下部電極202と、下部電極202の上層に形成された常誘電体層203と、常誘電体層203の上層に形成された中間電極204と、中間電極204の上層に形成された強誘電体層205と、強誘電体層205の上層に形成された上部電極206とを備えている。   As shown in FIG. 7B, the circuit element Dev1 used in the fourth embodiment includes a substrate 201, a lower electrode 202 formed on the upper layer of the substrate 201, and a paraelectric formed on the upper layer of the lower electrode 202. Body layer 203, intermediate electrode 204 formed on the upper layer of paraelectric layer 203, ferroelectric layer 205 formed on the upper layer of intermediate electrode 204, and upper electrode formed on the upper layer of ferroelectric layer 205 206.

そして、図1、図4、図5のヒステリシスコンパレータにおいて、下部電極202を例えば、グラウンド側に接続し、上部電極206を例えば入力端子T1側に接続し、中間電極204を制御端子Tgに接続する。これにより、強誘電体キャパシタCsとリファレンスキャパシタCoとを1つの回路素子Dev1により構成することができ、更なる回路規模の縮小を図ることが可能となる。   1, 4 and 5, the lower electrode 202 is connected to, for example, the ground side, the upper electrode 206 is connected to, for example, the input terminal T1, and the intermediate electrode 204 is connected to the control terminal Tg. . As a result, the ferroelectric capacitor Cs and the reference capacitor Co can be configured by one circuit element Dev1, and the circuit scale can be further reduced.

なお、図7(b)では、常誘電体層203は強誘電体層205より下層側に形成されているが、これに限定されず、常誘電体層203と強誘電体層205とを入れ換えて、常誘電体層203を強誘電体層205の上層側に形成してもよい。   In FIG. 7B, the paraelectric layer 203 is formed on the lower layer side than the ferroelectric layer 205. However, the present invention is not limited to this, and the paraelectric layer 203 and the ferroelectric layer 205 are interchanged. Thus, the paraelectric layer 203 may be formed on the upper layer side of the ferroelectric layer 205.

図7(b)の構造で、常誘電体層203の静電容量CCoは、強誘電体層205の静電容量CCsよりも大きくする必要がある。常誘電体層203及び強誘電体層205の静電容量は、C=ε・ε・S/dで表される。 In the structure of FIG. 7B, the capacitance CCo of the paraelectric layer 203 needs to be larger than the capacitance CCs of the ferroelectric layer 205. The capacitances of the paraelectric layer 203 and the ferroelectric layer 205 are expressed by C = ε 0 · ε r · S / d.

但し、εは真空誘電率、εは比誘電率、Sは電極面積、dは層の膜厚である。積層構造において、強誘電体層205と常誘電体層203との電極面積はそれぞれ同一である。そのため、強誘電体層205の膜厚dを厚くすること、強誘電体205として比誘電率εの低い強誘電体を採用すること、常誘電体層203の膜厚dを薄くすること、常誘電体層203として比誘電率εの高い誘電体を採用することのいずれか一つ、又はこれらのうちの複数の組み合わせによりCCoとCCsとを制御することができる。 Where ε 0 is the vacuum dielectric constant, ε r is the relative dielectric constant, S is the electrode area, and d is the layer thickness. In the laminated structure, the electrode areas of the ferroelectric layer 205 and the paraelectric layer 203 are the same. Therefore, increasing the thickness d of the ferroelectric layer 205, adopting a ferroelectric having a low relative permittivity ε r as the ferroelectric 205, reducing the thickness d of the paraelectric layer 203, CCo and CCs can be controlled by any one of employing a dielectric having a high relative dielectric constant ε r as the paraelectric layer 203 or by a combination of these.

したがって、例えば、比誘電率の高い誘電体を常誘電体層203に用いることによりCCo>CCsの関係を容易に実現することができる。ここで、比誘電率の高い誘電体として、例えば、比誘電率が通常の強誘電体の100倍以上あるリラクサー誘電体が知られている。そこで、常誘電体層203として例えばリラクサー誘電体を用いれば、CCo>CCsの関係を容易に実現することができる。   Therefore, for example, by using a dielectric having a high relative dielectric constant for the paraelectric layer 203, the relationship of CCo> CCs can be easily realized. Here, as a dielectric having a high relative dielectric constant, for example, a relaxor dielectric having a relative dielectric constant of 100 times or more that of a normal ferroelectric is known. Therefore, if, for example, a relaxor dielectric is used as the paraelectric layer 203, the relationship of CCo> CCs can be easily realized.

リラクサー誘電体としては、例えば、非鉛系材料であるBa(Zr,Ti)O3、(Sr,Bi)TaO9、鉛系材料であるPb(Mg, Nb)O3、Pb(Zn,Nb)O3、Pb(Co,Nb)O3、Pb(Mg,Ta)O3、Pb(Ni,Ta)O3、Pb(Co,Ta)O3、Pb(Sc,Nb)O3、Pb(Sc,Ta)O3、Pb(Fe,Nb)O3、Pb(Fe,Ta)O3、Pb(Cd,W)O3、Pb(Mn,W)O3、Pb(Fe,W)O3等が挙げられる。 Examples of relaxor dielectrics include Ba (Zr, Ti) O 3 and (Sr, Bi) TaO 9 which are non-lead materials, Pb (Mg, Nb) O 3 and Pb (Zn, Nb) which are lead materials. ) O 3 , Pb (Co, Nb) O 3 , Pb (Mg, Ta) O 3 , Pb (Ni, Ta) O 3 , Pb (Co, Ta) O 3 , Pb (Sc, Nb) O 3 , Pb (Sc, Ta) O 3 , Pb (Fe, Nb) O 3 , Pb (Fe, Ta) O 3 , Pb (Cd, W) O 3 , Pb (Mn, W) O 3 , Pb (Fe, W) O 3 etc. are mentioned.

(実験例)
次に、本発明によるヒステリシスコンパレータに対して行った実験について説明する。この実験では、図1に示すヒステリシスコンパレータを用いた。また、強誘電体キャパシタCsとして強誘電体層がチタン酸ジルコン酸鉛のものを採用した。図8は、チタン酸ジルコン酸鉛の結晶構造を示した図である。図8(a)はチタン酸ジルコン酸鉛の単位格子を示し、図8(b)はチタン酸ジルコン酸鉛の結晶格子を示し、図8(c)はチタン酸ジルコン酸鉛の薄膜構造を模式的に示した図である。
(Experimental example)
Next, an experiment performed on the hysteresis comparator according to the present invention will be described. In this experiment, the hysteresis comparator shown in FIG. 1 was used. Further, the ferroelectric capacitor Cs with a ferroelectric layer of lead zirconate titanate was used. FIG. 8 is a diagram showing the crystal structure of lead zirconate titanate. 8A shows a unit lattice of lead zirconate titanate, FIG. 8B shows a crystal lattice of lead zirconate titanate, and FIG. 8C schematically shows a thin film structure of lead zirconate titanate. FIG.

図8(a)に示すように、チタン酸ジルコン酸鉛の単位格子は、立方体の8個の頂点に酸素イオンが配列され、立方体の内部の正8面体の6個の頂点に鉛イオンが配列され、正8面体の中心部分にチタンイオンが配列された構造を有している。ここで、チタンイオンはc軸方向に変位しており、この変位によってチタン酸ジルコン酸はc軸方向に自発分極している。そして、チタン酸ジルコン酸に外部から電界Eを印加すると、チタン酸ジルコン酸の分極が反転する。   As shown in FIG. 8 (a), in the unit cell of lead zirconate titanate, oxygen ions are arranged at the eight vertices of the cube, and lead ions are arranged at the six vertices of the regular octahedron inside the cube. And has a structure in which titanium ions are arranged at the center of the regular octahedron. Here, the titanium ions are displaced in the c-axis direction, and due to this displacement, the zirconate titanate is spontaneously polarized in the c-axis direction. When an electric field E is applied to zirconate titanate from the outside, the polarization of zirconate titanate is reversed.

図9は、本実験に用いた強誘電体キャパシタCsの構造図を示している。図9に示すように強誘電体キャパシタCsは、下部電極としてのNbドープSrTiO電極基板と、強誘電体層としてのPb(Zr,Ti)O強誘電体層と、上部電極としてのAu電極とを備えている。 FIG. 9 shows a structural diagram of the ferroelectric capacitor Cs used in this experiment. As shown in FIG. 9, the ferroelectric capacitor Cs includes an Nb-doped SrTiO 3 electrode substrate as a lower electrode, a Pb (Zr, Ti) O 3 ferroelectric layer as a ferroelectric layer, and Au as an upper electrode. And an electrode.

図10は、図9に示す強誘電体キャパシタCsのX線回折構造解析の結果を示している。図10の縦軸は、X線の強度を示し、横軸はX線の入射角度(θ)を示している。図10に示すように2θ=20度付近でチタン酸ジルコン酸鉛(PZT)のピークが観測されており、自発分極することが可能なc軸優先配向の薄膜が得られていることが分かる。   FIG. 10 shows the result of the X-ray diffraction structure analysis of the ferroelectric capacitor Cs shown in FIG. The vertical axis in FIG. 10 indicates the X-ray intensity, and the horizontal axis indicates the X-ray incident angle (θ). As shown in FIG. 10, a peak of lead zirconate titanate (PZT) is observed around 2θ = 20 degrees, and it can be seen that a c-axis preferentially oriented thin film capable of spontaneous polarization is obtained.

図11は、本実験に用いたチタン酸ジルコン酸鉛を用いた強誘電体キャパシタCsの分極−電圧特性の測定結果を示したグラフである。図11のグラフは縦軸が分極(μC/cm)を示し、横軸が電圧(V)を示している。図11に示すように、強誘電体キャパシタCsがヒステリシスを有していることが分かる。 FIG. 11 is a graph showing measurement results of polarization-voltage characteristics of the ferroelectric capacitor Cs using the lead zirconate titanate used in this experiment. In the graph of FIG. 11, the vertical axis represents polarization (μC / cm 2 ), and the horizontal axis represents voltage (V). As shown in FIG. 11, it can be seen that the ferroelectric capacitor Cs has hysteresis.

図12は、ヒステリシスコンパレータの実験結果を示すグラフである。図12(a)は入力電圧Vinの波形図を示し、図12(b)は強誘電体キャパシタCsから出力される電圧の波形図を示し、(c)は出力電圧Voutを示している。   FIG. 12 is a graph showing experimental results of the hysteresis comparator. 12A shows a waveform diagram of the input voltage Vin, FIG. 12B shows a waveform diagram of the voltage output from the ferroelectric capacitor Cs, and FIG. 12C shows the output voltage Vout.

図12(a)に示すように、入力電圧Vinが正側の閾値Vth1を超えると、図12(b)に示すように、強誘電体キャパシタCsから正側にピークを持つインパルス状の電圧、すなわち瞬時放電電圧が出力されている。そして、これに伴って、図12(c)に示すように、出力電圧Voutがハイレベルとなっていることが分かる。   As shown in FIG. 12A, when the input voltage Vin exceeds the positive threshold value Vth1, as shown in FIG. 12B, an impulse voltage having a peak on the positive side from the ferroelectric capacitor Cs, That is, an instantaneous discharge voltage is output. Accordingly, it can be seen that the output voltage Vout is at a high level as shown in FIG.

また、図12(a)に示すように、入力電圧Vinが負側の閾値Vth2を下回ると、図12(b)に示すように、強誘電体キャパシタCsから負側にピークを持つ瞬時放電電圧が出力されている。そして、これに伴って、図13(c)に示すように、出力電圧Voutがローレベルになっていることが分かる。   As shown in FIG. 12A, when the input voltage Vin falls below the negative threshold Vth2, as shown in FIG. 12B, the instantaneous discharge voltage having a peak on the negative side from the ferroelectric capacitor Cs. Is output. Along with this, as shown in FIG. 13C, it can be seen that the output voltage Vout is at a low level.

本発明の実施の形態1によるヒステリシスコンパレータの全体構成を示す回路図である。It is a circuit diagram which shows the whole structure of the hysteresis comparator by Embodiment 1 of this invention. 図1に示す強誘電体キャパシタのヒステリシス特性を示した図である。It is the figure which showed the hysteresis characteristic of the ferroelectric capacitor shown in FIG. 図1に示すヒステリシスコンパレータの動作を示す波形図である。It is a wave form diagram which shows the operation | movement of a hysteresis comparator shown in FIG. 本発明の実施の形態2によるヒステリシスコンパレータの全体構成を示す回路図である。It is a circuit diagram which shows the whole structure of the hysteresis comparator by Embodiment 2 of this invention. 本発明の実施の形態3によるヒステリシスコンパレータの全体構成を示す回路図である。It is a circuit diagram which shows the whole structure of the hysteresis comparator by Embodiment 3 of this invention. 本発明の実施の形態3によるヒステリシスコンパレータの動作を示す波形図である。It is a wave form diagram which shows the operation | movement of the hysteresis comparator by Embodiment 3 of this invention. 図7(a)は、強誘電体キャパシタCsを1つの回路素子で構成した場合の強誘電体キャパシタCsの構造図を示し、図7(b)は、本発明の実施の形態4による回路素子の構造図を示している。FIG. 7A shows a structural diagram of the ferroelectric capacitor Cs when the ferroelectric capacitor Cs is constituted by one circuit element, and FIG. 7B shows a circuit element according to the fourth embodiment of the present invention. FIG. チタン酸ジルコン酸鉛の結晶構造を示した図である。It is the figure which showed the crystal structure of lead zirconate titanate. 本実験に用いた強誘電体キャパシタの構造図を示している。The structure figure of the ferroelectric capacitor used for this experiment is shown. 図9に示す強誘電体キャパシタのX線回折構造解析の結果を示している。The result of the X-ray diffraction structure analysis of the ferroelectric capacitor shown in FIG. 9 is shown. 本実験に用いたチタン酸ジルコン酸鉛を用いた強誘電体キャパシタCsの分極−電圧特性の測定結果を示したグラフである。It is the graph which showed the measurement result of the polarization-voltage characteristic of the ferroelectric capacitor Cs using the lead zirconate titanate used for this experiment. ヒステリシスコンパレータの実験結果を示すグラフである。It is a graph which shows the experimental result of a hysteresis comparator. 従来のヒステリシスコンパレータを示す回路図である。It is a circuit diagram which shows the conventional hysteresis comparator.

符号の説明Explanation of symbols

10 オフセット電圧部
Co リファレンスキャパシタ
Cs 強誘電体キャパシタ
Dev1 回路素子
Q1 トランジスタ
R1,R2 抵抗
SW1 スイッチング回路
T1,T2 入力端子
Tg 制御端子
Tout 出力端子
Vin,Vin1,Vin2 入力電圧
Vofs オフセット電圧
Vout 出力電圧
Vth1,Vth2 閾値
10 Offset Voltage Co Reference Capacitor Cs Ferroelectric Capacitor Dev1 Circuit Element Q1 Transistor R1, R2 Resistor SW1 Switching Circuit T1, T2 Input Terminal Tg Control Terminal Tout Output Terminal Vin, Vin1, Vin2 Input Voltage Vofs Offset Voltage Vout Output Voltage Vth1, Vth2 threshold

Claims (8)

強誘電体キャパシタを用いたことを特徴とするヒステリシスコンパレータ。   A hysteresis comparator using a ferroelectric capacitor. 第1の入力電圧が入力され、前記強誘電体キャパシタに出力する第1の入力端子と、
前記強誘電体キャパシタに直列接続されたリファレンスキャパシタと、
前記強誘電体キャパシタと前記リファレンスキャパシタとの接続点に制御端子が接続され、出力電圧を出力するスイッチング回路とを備えることを特徴とする請求項1記載のヒステリシスコンパレータ。
A first input terminal that receives a first input voltage and outputs the first input voltage to the ferroelectric capacitor;
A reference capacitor connected in series to the ferroelectric capacitor;
2. The hysteresis comparator according to claim 1, further comprising a switching circuit having a control terminal connected to a connection point between the ferroelectric capacitor and the reference capacitor and outputting an output voltage.
前記リファレンスキャパシタとグラウンドとの間に接続された抵抗と、
前記抵抗と前記リファレンスキャパシタとの間に接続され、第2の入力電圧が入力される第2の入力端子とを備えることを特徴とする請求項2記載のヒステリシスコンパレータ。
A resistor connected between the reference capacitor and ground;
The hysteresis comparator according to claim 2, further comprising a second input terminal connected between the resistor and the reference capacitor and receiving a second input voltage.
アノードに前記第1の入力端子が接続され、カソードが前記強誘電体キャパシタに接続された入力側ダイオードと、
前記強誘電体キャパシタに印加される電圧を、前記強誘電体キャパシタの負側の閾値より低くするためのオフセット電圧を出力するオフセット電圧部と、
前記オフセット電圧がカソードに入力され、アノードが前記入力側ダイオードのカソードに接続されたオフセットダイオードとを備えることを特徴とする請求項2記載のヒステリシスコンパレータ。
An input-side diode having an anode connected to the first input terminal and a cathode connected to the ferroelectric capacitor;
An offset voltage unit for outputting an offset voltage for making a voltage applied to the ferroelectric capacitor lower than a negative threshold value of the ferroelectric capacitor;
The hysteresis comparator according to claim 2, further comprising an offset diode having the offset voltage input to a cathode and an anode connected to a cathode of the input side diode.
前記強誘電体キャパシタと前記リファレンスキャパシタとは1つの回路素子により構成され、
前記回路素子は、
基板と、
前記基板の上層に形成された下部電極と、
前記下部電極の上層に形成された第1の誘電体層と、
前記第1の誘電体層の上層に形成された中間電極と、
前記中間電極の上層に形成された第2の誘電体層と、
前記第2の誘電体層の上層に形成された上部電極とを備え、
前記第1の誘電体層は、前記第2の誘電体層が強誘電体で構成された場合、常誘電体で構成され、前記第2の誘電体層が常誘電体で構成された場合、強誘電体で構成されることを特徴とする請求項2〜4のいずれかに記載のヒステリシスコンパレータ。
The ferroelectric capacitor and the reference capacitor are composed of one circuit element,
The circuit element is:
A substrate,
A lower electrode formed in an upper layer of the substrate;
A first dielectric layer formed on an upper layer of the lower electrode;
An intermediate electrode formed in an upper layer of the first dielectric layer;
A second dielectric layer formed on the intermediate electrode;
An upper electrode formed on an upper layer of the second dielectric layer,
When the second dielectric layer is composed of a ferroelectric, the first dielectric layer is composed of a paraelectric, and when the second dielectric layer is composed of a paraelectric, The hysteresis comparator according to claim 2, wherein the hysteresis comparator is made of a ferroelectric material.
前記リファレンスキャパシタの静電容量は、前記強誘電体キャパシタの静電容量より大きいことを特徴とする請求項2〜5のいずれかに記載のヒステリシスコンパレータ。   6. The hysteresis comparator according to claim 2, wherein a capacitance of the reference capacitor is larger than a capacitance of the ferroelectric capacitor. 前記強誘電体キャパシタは、ファティグフリーの強誘電体により構成されていることを特徴とする請求項1〜6のいずれかに記載のヒステリシスコンパレータ。   The hysteresis comparator according to claim 1, wherein the ferroelectric capacitor is made of a fat free ferroelectric substance. 前記リファレンスキャパシタは、リラクサー誘電体により構成されていることを特徴とする請求項1〜7のいずれかに記載のヒステリシスコンパレータ。
The hysteresis comparator according to claim 1, wherein the reference capacitor is made of a relaxor dielectric.
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* Cited by examiner, † Cited by third party
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JP5421923B2 (en) * 2008-10-06 2014-02-19 国立大学法人大阪大学 Noise generator and stochastic resonator

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