JP2010060818A

JP2010060818A - Gradation voltage generating device and display device using the same

Info

Publication number: JP2010060818A
Application number: JP2008226093A
Authority: JP
Inventors: Shinichi Asanuma; 真一浅沼
Original assignee: Toshiba Corp; Iwate Toshiba Electronics Co Ltd
Current assignee: Toshiba Corp; Japan Semiconductor Corp
Priority date: 2008-09-03
Filing date: 2008-09-03
Publication date: 2010-03-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a gradation voltage generating device capable of flexibly generating a gradation voltage. <P>SOLUTION: The gradation voltage generating device includes: a source buffer enable adjusting register 17 wherein an enable width corresponding to RGB gradation data is stored; a source buffer enable control circuit 21 that outputs a control voltage having the enable width stored in the source buffer enable adjusting register 17; and a source buffer 15 that generates a gradation voltage OUTn on the basis of the control voltage output from the source buffer enable control circuit 21. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、表示装置に関し、特に、表示データに応じた階調電圧を表示パネルに出力する階調電圧生成装置に関する。 The present invention relates to a display device, and more particularly to a grayscale voltage generation device that outputs a grayscale voltage corresponding to display data to a display panel.

従来の液晶表示装置は、例えば６４階調の電圧を生成するガンマ回路と、このガンマ回路で生成された６４階調の電圧のいずれかを、入力される例えば６ビットのＲＧＢデータを基に選択して出力する複数のデコーダと、これらのデコーダからの各出力電圧に対応した輝度で発光する画素を複数有する液晶パネルを具備している。このような液晶表示装置において、画素は、Ｒ、Ｇ、Ｂを１組として構成されており、これらの各色の階調を組み合わせることで、様々な色を実現している。 A conventional liquid crystal display device selects, for example, a gamma circuit that generates a voltage of 64 gradations and a voltage of 64 gradations generated by the gamma circuit based on, for example, 6-bit RGB data that is input. And a liquid crystal panel having a plurality of pixels that emit light at a luminance corresponding to each output voltage from these decoders. In such a liquid crystal display device, the pixels are configured as a set of R, G, and B, and various colors are realized by combining the gradations of these colors.

このような液晶表示装置において、ガンマ回路は、デコーダに入力されるＲＧＢデータと、デコーダから出力される電圧との関係を示すガンマ曲線に従って、各階調の電圧を生成する回路である。この回路は、複数の抵抗を直列に接続し、抵抗が接続された各接続点における電圧を出力することで、複数の電圧を生成することができるものである。すなわち、各階調の電圧は、例えば可変抵抗を用いて抵抗値を調節することで実現される（例えば特許文献１等参照）。 In such a liquid crystal display device, the gamma circuit is a circuit that generates a voltage of each gradation according to a gamma curve indicating a relationship between RGB data input to the decoder and a voltage output from the decoder. This circuit can generate a plurality of voltages by connecting a plurality of resistors in series and outputting a voltage at each connection point to which the resistors are connected. That is, the voltage of each gradation is realized by adjusting the resistance value using, for example, a variable resistor (see, for example, Patent Document 1).

しかし、上述のガンマ回路におけるガンマ曲線は、表示装置に使用される液晶パネルの素材により異なるものである。従って、液晶パネル毎にガンマ曲線を調節する必要がある。従来、このガンマ曲線の調節は、適宜適当な抵抗値を持つ抵抗を選択することによって実現しているが、これによって調節できる範囲は狭く、あらゆる液晶パネルに対応することは困難であった。
特開２００６−２９２８１７号公報 However, the gamma curve in the above gamma circuit differs depending on the material of the liquid crystal panel used in the display device. Therefore, it is necessary to adjust the gamma curve for each liquid crystal panel. Conventionally, adjustment of this gamma curve has been realized by selecting a resistor having an appropriate resistance value as appropriate, but the range that can be adjusted by this is narrow, and it has been difficult to cope with any liquid crystal panel.
JP 2006-292817 A

本発明の課題は、フレキシブルに階調電圧を生成することが可能な階調電圧出力装置及びこれを用いた表示装置を提供することにある。 An object of the present invention is to provide a gradation voltage output device capable of generating a gradation voltage flexibly and a display device using the same.

本発明の階調電圧生成装置は、ＲＧＢデータの階調に対応したイネーブル幅情報が記憶されたイネーブル調整レジスタと、このイネーブル調整レジスタに記憶されたイネーブル幅情報に対応したイネーブル幅を有する制御電圧を出力するイネーブル制御回路と、このイネーブル制御回路から出力された制御電圧によって階調電圧を生成するバッファと、を具備することを特徴とするものである。 The gradation voltage generating device of the present invention includes an enable adjustment register storing enable width information corresponding to the gradation of RGB data, and a control voltage having an enable width corresponding to the enable width information stored in the enable adjustment register. Is provided, and a buffer for generating a gradation voltage by the control voltage output from the enable control circuit.

また、本発明の表示装置は、上述の階調電圧生成装置と、この装置が有するバッファの出力にそれぞれ接続され、それぞれＲ、Ｇ、Ｂの各色で発光する発光部で構成された画素が、マトリクス状に複数形成された液晶パネルと、を具備することを特徴とするものである。 Further, the display device of the present invention is connected to the above-described gradation voltage generation device and the output of the buffer included in the device, and each pixel configured by a light emitting unit that emits light of each color of R, G, and B, And a plurality of liquid crystal panels formed in a matrix.

本発明によれば、フレキシブルに階調電圧を生成することが可能な階調電圧出力装置及びこれを用いた表示装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the gradation voltage output device which can produce | generate a gradation voltage flexibly, and a display apparatus using the same can be provided.

以下に、本実施形態による表示装置について、図面を参照して説明する。なお、本実施形態においては、液晶表示装置について説明する。 The display device according to the present embodiment will be described below with reference to the drawings. In the present embodiment, a liquid crystal display device will be described.

図１は、本実施形態による液晶表示装置を模式的に示す構造図である。 FIG. 1 is a structural diagram schematically showing the liquid crystal display device according to the present embodiment.

図１に示すように、本実施形態による液晶表示装置は、画素１１がマトリクス状に複数形成された液晶パネル１２及び、この液晶パネル１２に形成された各画素１１の色調及び階調を制御する階調電圧生成装置１３からなる。液晶パネル１２に形成された各画素１１は、Ｒ、Ｇ、Ｂそれぞれの色及び階調で発光するＲ（赤）発光部１１１、Ｇ（緑）発光部１１２、Ｂ（青）発光部１１３で構成されている。Ｒ発光部１１１は、後に説明する階調電圧生成装置１３の出力部と、Ｒ発光用スイッチ１４１を介して接続されている。同様に、Ｇ発光部１１２は、階調電圧生成装置１３の出力部と、Ｇ発光用スイッチ１４２を介して接続され、Ｂ発光部１１３は、階調電圧生成装置１３の出力部と、Ｂ発光用スイッチ１４３を介して接続されている。これらのスイッチ１４１、１４２、１４３には、それぞれにスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３が接続されており、これらのスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３からの出力によって、各スイッチ１４１、１４２、１４３のＯＮ/ＯＦＦが制御される。例えば、階調電圧生成装置１３に入力されたＲＧＢデータがＲ発光部１１１を発光させるデータ（以下、Ｒデータと称す。Ｇデータ、Ｂデータも同様である。）であった場合、スイッチ制御線ＡＳＷ１からはＲ発光用スイッチ１４１がＯＮとなる信号が与えられる。 As shown in FIG. 1, the liquid crystal display device according to the present embodiment controls a liquid crystal panel 12 in which a plurality of pixels 11 are formed in a matrix and the color tone and gradation of each pixel 11 formed on the liquid crystal panel 12. It comprises a gradation voltage generator 13. Each pixel 11 formed on the liquid crystal panel 12 includes an R (red) light-emitting unit 111, a G (green) light-emitting unit 112, and a B (blue) light-emitting unit 113 that emit light in respective colors and gradations of R, G, and B. It is configured. The R light emitting unit 111 is connected to an output unit of a gradation voltage generation device 13 described later through an R light emission switch 141. Similarly, the G light emission unit 112 is connected to the output unit of the gradation voltage generation device 13 via the G light emission switch 142, and the B light emission unit 113 is connected to the output unit of the gradation voltage generation device 13 and the B light emission. Connected through the switch 143. These switches 141, 142, 143 are connected to switch control lines ASW 1, ASW 2, ASW 3, respectively, and outputs from these switch control lines ASW 1, ASW 2, ASW 3, respectively, ON / OFF is controlled. For example, when the RGB data input to the gradation voltage generation device 13 is data for causing the R light emitting unit 111 to emit light (hereinafter referred to as R data; the same applies to G data and B data). A signal for turning ON the R light emission switch 141 is given from ASW1.

図１に示すように、階調電圧生成装置１３は、階調電圧ＯＵＴｎ（ｎ：１〜ｎ）を生成して各画素１１に供給するソースバッファ１５と、このソースバッファ１５から出力される階調電圧ＯＵＴｎを、入力されたＲＧＢデータの階調情報を基にしたイネーブル幅の制御電圧を供給するデコーダ１６と、このデコーダ１６に、入力されたＲＢＧデータに対応した制御電圧のイネーブル幅情報が格納されたソースバッファイネーブル調整レジスタ１７とを有する。ここでイネーブル幅とは、供給する電圧の時間幅をいう。この装置１３に入力されるＲＧＢデータは、装置１３内のＲＧＢインターフェイス制御回路１８に入力されると、ＲＧＢデータの色情報はスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３に供給され、階調情報は、図示しないシフトレジスタ、ラッチ回路、レベルシフタ等を介してデコーダ１６に供給される。 As shown in FIG. 1, the gradation voltage generating device 13 generates a gradation voltage OUTn (n: 1 to n) and supplies it to each pixel 11, and a level output from the source buffer 15. The decoder 16 supplies the control voltage having the enable width based on the gradation information of the input RGB data as the regulated voltage OUTn, and the decoder 16 has the enable width information of the control voltage corresponding to the input RBG data. And a stored source buffer enable adjustment register 17. Here, the enable width refers to the time width of the supplied voltage. When the RGB data input to the device 13 is input to the RGB interface control circuit 18 in the device 13, the color information of the RGB data is supplied to the switch control lines ASW1, ASW2, and ASW3, and the gradation information is illustrated. Is supplied to the decoder 16 via a shift register, a latch circuit, a level shifter, etc.

図２は、ソースバッファ１５の構成の一部を説明する回路図である。 FIG. 2 is a circuit diagram for explaining a part of the configuration of the source buffer 15.

図１に示すソースバッファ１３は、図２にその一部を示すように、各画素１１に対応した複数のＣＭＯＳ回路１９で構成されている。これらの各ＣＭＯＳ回路１９は、それぞれｐ型ＭＯＳＦＥＴのソースとｎ型ＭＯＳＦＥＴのドレインとが接続された構造である。各ＣＭＯＳ回路１９のそれぞれのｐ型ＭＯＳＦＥＴのソース及びそれぞれのｎ型ＭＯＳＦＥＴのドレインには、それぞれキャパシタ２０の一端が接続されており、これらの各キャパシタ２０の他端は接地されている。それぞれのｐ型ＭＯＳＦＥＴのドレインは電源ＶＤＤに接続され、ｎ型ＭＯＳＦＥＴのソースは接地されている。それぞれのｐ型ＭＯＳＦＥＴのゲートＥＮＰｎ（ｎ：１〜ｎ）及びそれぞれのｎ型ＭＯＳＦＥＴのゲートＥＮＮｎ（ｎ：１〜ｎ）は、図１に示すように、それぞれのゲートＥＮＰｎ、ＥＮＮｎに共通のデコーダ１６に接続されている。 The source buffer 13 shown in FIG. 1 is composed of a plurality of CMOS circuits 19 corresponding to each pixel 11 as shown in part in FIG. Each of these CMOS circuits 19 has a structure in which the source of the p-type MOSFET and the drain of the n-type MOSFET are connected to each other. One end of each capacitor 20 is connected to the source of each p-type MOSFET and the drain of each n-type MOSFET of each CMOS circuit 19, and the other end of each capacitor 20 is grounded. The drain of each p-type MOSFET is connected to the power supply VDD, and the source of the n-type MOSFET is grounded. As shown in FIG. 1, the gate ENPn (n: 1 to n) of each p-type MOSFET and the gate ENNn (n: 1 to n) of each n-type MOSFET are decoders common to the respective gates ENPn and ENNn. 16 is connected.

図１に示すデコーダ１６は、ソースバッファ１５内の各ＣＭＯＳ回路１９が有するｐ型ＭＯＳＦＥＴのゲートＥＮＰｎ及びｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに共通に接続するソースバッファイネーブル制御回路２１を、複数有している。ソースバッファイネーブル制御回路２１は、後述するソースバッファイネーブル調整レジスタ１７に記憶されたいずれかのイネーブル幅でＣＭＯＳ回路のゲートＥＮＰｎまたはＥＮＮｎに制御電圧を供給する回路である。このソースバッファイネーブル制御回路２１の構成を図３に示す。図３に示すように、ソースバッファイネーブル制御回路２１は、前に入力されたＲＧＢデータの階調を保持するフリップフロップ（ＦＦ）回路２２と、ＦＦ回路２２に保持されたＲＧＢデータの階調データと、新たに入力されたＲＧＢデータの階調データとの差を算出する比較回路２３とで構成されている。 The decoder 16 shown in FIG. 1 has a plurality of source buffer enable control circuits 21 commonly connected to the gate ENPn of the p-type MOSFET and the gate ENNn of the n-type MOSFET included in each CMOS circuit 19 in the source buffer 15. . The source buffer enable control circuit 21 is a circuit that supplies a control voltage to the gate ENPn or ENNn of the CMOS circuit with any enable width stored in the source buffer enable adjustment register 17 described later. The configuration of the source buffer enable control circuit 21 is shown in FIG. As shown in FIG. 3, the source buffer enable control circuit 21 includes a flip-flop (FF) circuit 22 that holds the gray level of the previously input RGB data, and the gray level data of the RGB data held in the FF circuit 22. And a comparison circuit 23 that calculates the difference between the gradation data of the newly input RGB data.

ソースバッファイネーブル調整レジスタ１７は、ソースバッファイネーブル幅制御回路２１に入力されたＲＢＧデータに基づいて出力する制御電圧のイネーブル幅情報が格納されたレジスタである。このレジスタ１７に記憶されたテーブルの例を、図４に示す。図４は、階調データが２ビット（４階調）である場合のテーブルの例である。図４に示すように、ソースバッファイネーブル調整レジスタ１７に格納された情報は、比較回路２３による比較結果（階調データの差）と、ソースバッファイネーブル制御回路２１がこの比較結果に応じて出力する制御電圧のイネーブル幅情報とが記録されている。このテーブルの情報は、例えば、比較結果が＋３の場合、ソースバッファ１５が有するＣＭＯＳ回路１９のｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに、６クロック分のイネーブル幅の電圧を供給するという情報である。 The source buffer enable adjustment register 17 is a register that stores enable width information of a control voltage output based on RBG data input to the source buffer enable width control circuit 21. An example of the table stored in the register 17 is shown in FIG. FIG. 4 is an example of a table when the gradation data is 2 bits (4 gradations). As shown in FIG. 4, the information stored in the source buffer enable adjustment register 17 is output according to the comparison result (grayscale data difference) by the comparison circuit 23 and the source buffer enable control circuit 21 according to this comparison result. Control voltage enable width information is recorded. The information in this table is information that, for example, when the comparison result is +3, a voltage having an enable width of 6 clocks is supplied to the gate ENNn of the n-type MOSFET of the CMOS circuit 19 included in the source buffer 15.

次に、上述の液晶表示装置の動作について、図５、図６を参照して説明する。図５は、上述の液晶表示装置の動作を説明するフローチャートである。図６は、上述の液晶表示装置の各部の波形を示す波形図である。 Next, the operation of the above-described liquid crystal display device will be described with reference to FIGS. FIG. 5 is a flowchart for explaining the operation of the liquid crystal display device described above. FIG. 6 is a waveform diagram showing waveforms of respective parts of the liquid crystal display device described above.

まず、ＲＢＧインターフェイス制御回路１８にＲデータが入力されると、色情報はスイッチ制御線ＡＳＷ１に供給され、階調情報は、シフトレジスタ、ラッチ回路、レベルシフタ回路等を介してデコーダ１６が有するソースバッファイネーブル制御回路２１に入力される（Ｓ１０１）。 First, when R data is input to the RBG interface control circuit 18, the color information is supplied to the switch control line ASW1, and the gradation information is supplied to the source buffer of the decoder 16 via a shift register, a latch circuit, a level shifter circuit, etc. The signal is input to the enable control circuit 21 (S101).

次に、ソースバッファイネーブル制御回路２１にＲデータの階調情報が入力されると、このＲデータの階調情報が、直前に入力され、ＦＦ回路２２が保持するＢデータの階調情報と、どの程度の差を有しているかが、比較回路２３により計算される（Ｓ１０２）。 Next, when the R data gradation information is input to the source buffer enable control circuit 21, the R data gradation information is input immediately before, and the B data gradation information held by the FF circuit 22. The difference is calculated by the comparison circuit 23 (S102).

次に、比較回路２３による計算後、ＦＦ回路２２に保持されていた直前のＢデータを、新たに入力されたＲデータに書き換える。これとともに、比較回路２３による計算結果に対応したイネーブル幅情報を、ソースバッファイネーブル調整レジスタ１７から取り出す（Ｓ１０３）。例えば、比較結果が−２であった場合、ソースバッファ１５を構成するＣＭＯＳ回路１９のｐ型ＭＯＳＦＥＴのゲートＥＮＰｎに、４クロック分のイネーブル幅の制御電圧を出力する、という情報が取り出される。 Next, after the calculation by the comparison circuit 23, the immediately preceding B data held in the FF circuit 22 is rewritten to newly input R data. At the same time, enable width information corresponding to the calculation result by the comparison circuit 23 is extracted from the source buffer enable adjustment register 17 (S103). For example, when the comparison result is −2, the information that the control voltage having the enable width of 4 clocks is output to the gate ENPn of the p-type MOSFET of the CMOS circuit 19 constituting the source buffer 15 is extracted.

次に、図６に示すように、取り出されたイネーブル幅の制御電圧をＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに供給する（Ｓ１０４）。上述の場合、４クロック分のイネーブル幅の制御電圧が、ｐ型ＭＯＳＦＥＴのゲートＥＮＰｎに供給される。 Next, as shown in FIG. 6, the control voltage having the extracted enable width is supplied to one of the gates ENPn and ENNn of the CMOS circuit 19 (S104). In the above case, a control voltage having an enable width of 4 clocks is supplied to the gate ENPn of the p-type MOSFET.

次に、ＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに図６に示すような制御電圧が供給されると、ＣＭＯＳ回路１９からは、この制御電圧のイネーブル幅に応じて変化した階調電圧ＯＵＴｎが出力される（Ｓ１０５）。例えば、上述の例の場合、ｐ型ＭＯＳＦＥＴのドレイン−ソース間がＯＮとなり、ｎ型ＭＯＳＦＥＴのドレイン−ソース間はＯＦＦであるため、図２に実線で示すように、電源ＶＤＤからキャパシタ２０に電流が流れ、キャパシタ２０に電荷が蓄積される。このキャパシタ２０への電荷の蓄積によって、図６に示すように、階調電圧ＯＵＴｎは上昇する。ここで、キャパシタ２０への電荷の蓄積量、すなわちキャパシタ２０に発生する電圧は、ＣＭＯＳ回路１９のゲート電極ＥＮＰｎに供給する制御電圧のイネーブル幅によって決まる。従って、制御電圧のイネーブル幅で制御されたキャパシタ２０の電圧を階調電圧ＯＵＴｎとして取り出すことで、イネーブル幅に応じた任意の階調電圧を出力することができる。 Next, when a control voltage as shown in FIG. 6 is supplied to one of the gates ENPn and ENNn of the CMOS circuit 19, the gradation voltage OUTn that changes according to the enable width of the control voltage is output from the CMOS circuit 19. Is output (S105). For example, in the case of the above-described example, the drain-source of the p-type MOSFET is ON and the drain-source of the n-type MOSFET is OFF. Therefore, as indicated by a solid line in FIG. Flows, and electric charge is accumulated in the capacitor 20. The accumulation of electric charges in the capacitor 20 raises the gradation voltage OUTn as shown in FIG. Here, the amount of charge accumulated in the capacitor 20, that is, the voltage generated in the capacitor 20, is determined by the enable width of the control voltage supplied to the gate electrode ENPn of the CMOS circuit 19. Therefore, by extracting the voltage of the capacitor 20 controlled by the enable width of the control voltage as the gradation voltage OUTn, an arbitrary gradation voltage corresponding to the enable width can be output.

次に、制御電圧のイネーブル幅に応じた階調電圧ＯＵＴｎが生成されると同時に、図６に示すように、Ｒ発光用スイッチ１４１には、このスイッチ１４１がＯＮになる信号がスイッチ制御線ＡＳＷ１から供給される（Ｓ１０６）。 Next, at the same time as the gradation voltage OUTn corresponding to the enable width of the control voltage is generated, as shown in FIG. 6, a signal for turning on the switch 141 is sent to the switch for light emission 141 as the switch control line ASW1. (S106).

次に、スイッチ制御線ＡＳＷ１からＲ発光用スイッチ１４１に供給された信号によってソースバッファ１５とＲ発光部１１１とが接続されると、ソースバッファ１５から出力された階調電圧ＯＵＴｎがＲ発光部１１１に供給され、Ｒ発光部が所望の輝度で発光する（Ｓ１０７）。 Next, when the source buffer 15 and the R light emitting unit 111 are connected by a signal supplied from the switch control line ASW1 to the R light emitting switch 141, the gradation voltage OUTn output from the source buffer 15 is changed to the R light emitting unit 111. And the R light emitting section emits light with a desired luminance (S107).

次に、ＲＢＧインターフェイス制御回路１８にＧデータが入力されると、色情報はスイッチ制御線ＡＳＷ２に供給され、階調情報は、シフトレジスタ、ラッチ回路、レベルシフタ回路等を介してデコーダ１６が有するソースバッファイネーブル制御回路２１に入力される（Ｓ２０１）。 Next, when G data is input to the RBG interface control circuit 18, color information is supplied to the switch control line ASW 2, and gradation information is a source that the decoder 16 has via a shift register, a latch circuit, a level shifter circuit, and the like. The data is input to the buffer enable control circuit 21 (S201).

次に、ソースバッファイネーブル制御回路２１にＧデータの階調情報が入力されると、このＧデータの階調情報が、直前に入力され、ＦＦ回路２２が保持するＲデータの階調情報と、どの程度の差を有しているかが、比較回路２３により計算される（Ｓ２０２）。 Next, when G data gray level information is input to the source buffer enable control circuit 21, the G data gray level information is input immediately before and the R data gray level information held by the FF circuit 22; The difference is calculated by the comparison circuit 23 (S202).

次に、比較回路２３による計算後、ＦＦ回路２２に保持されていた直前のＲデータを、新たに入力されたＧデータに書き換える。これとともに、比較回路２３による計算結果に対応したイネーブル幅情報を、ソースバッファイネーブル調整レジスタ１７から取り出す（Ｓ２０３）。例えば、比較結果が＋１であった場合、ソースバッファ１５を構成するＣＭＯＳ回路１９のｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに、２クロック分のイネーブル幅の制御電圧を出力する、という情報が取り出される。 Next, after the calculation by the comparison circuit 23, the immediately preceding R data held in the FF circuit 22 is rewritten to the newly input G data. At the same time, enable width information corresponding to the calculation result by the comparison circuit 23 is extracted from the source buffer enable adjustment register 17 (S203). For example, when the comparison result is +1, information that a control voltage having an enable width of 2 clocks is output to the gate ENNn of the n-type MOSFET of the CMOS circuit 19 constituting the source buffer 15 is extracted.

次に、図６に示すように、取り出されたイネーブル幅の制御電圧をＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに供給する（Ｓ２０４）。上述の場合、２クロック分のイネーブル幅の制御電圧が、ｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに供給される。 Next, as shown in FIG. 6, the control voltage having the extracted enable width is supplied to one of the gates ENPn and ENNn of the CMOS circuit 19 (S204). In the above case, a control voltage having an enable width for two clocks is supplied to the gate ENNn of the n-type MOSFET.

次に、ＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに図６に示すような制御電圧が供給されると、ＣＭＯＳ回路１９からは、この制御電圧のイネーブル幅に応じて変化した階調電圧ＯＵＴｎが出力される（Ｓ２０５）。例えば、上述の例の場合、ｎ型ＭＯＳＦＥＴのドレイン−ソース間がＯＮとなり、ｐ型ＭＯＳＦＥＴのドレイン−ソース間はＯＦＦであるため、図２に点線で示すように、キャパシタ２０からｎ型ＭＯＳＦＥＴのドレイン−ソース間に電流が流れ、キャパシタ２０から電荷が放出される。このキャパシタ２０からの電荷の放出によって、図６に示すように、階調電圧ＯＵＴｎは下降する。ここで、キャパシタ２０への電荷の放出量、すなわちキャパシタ２０に発生する電圧は、ＣＭＯＳ回路１９のゲート電極ＥＮＮｎに供給する制御電圧のイネーブル幅によって決まる。従って、制御電圧のイネーブル幅で制御されたキャパシタ２０の電圧を階調電圧ＯＵＴｎとして取り出すことで、イネーブル幅に応じた任意の階調電圧を出力することができる。 Next, when a control voltage as shown in FIG. 6 is supplied to one of the gates ENPn and ENNn of the CMOS circuit 19, the gradation voltage OUTn that changes according to the enable width of the control voltage is output from the CMOS circuit 19. Is output (S205). For example, in the above-described example, the drain-source of the n-type MOSFET is ON and the drain-source of the p-type MOSFET is OFF. Therefore, as indicated by the dotted line in FIG. A current flows between the drain and the source, and charge is discharged from the capacitor 20. As shown in FIG. 6, the gradation voltage OUTn drops due to the discharge of charge from the capacitor 20. Here, the amount of charge discharged to the capacitor 20, that is, the voltage generated in the capacitor 20, is determined by the enable width of the control voltage supplied to the gate electrode ENNn of the CMOS circuit 19. Therefore, by extracting the voltage of the capacitor 20 controlled by the enable width of the control voltage as the gradation voltage OUTn, an arbitrary gradation voltage corresponding to the enable width can be output.

次に、制御電圧のイネーブル幅に応じた階調電圧ＯＵＴｎが生成されると同時に、図６に示すように、Ｇ発光用スイッチ１４２には、このスイッチ１４２がＯＮになる信号がスイッチ制御線ＡＳＷ２から供給される（Ｓ２０６）。 Next, at the same time as the gradation voltage OUTn corresponding to the enable width of the control voltage is generated, as shown in FIG. 6, a signal for turning on the switch 142 is sent to the G light emission switch 142 as a switch control line ASW2. (S206).

次に、スイッチ制御線ＡＳＷ２からＧ発光用スイッチ１４２に供給された信号によってソースバッファ１５とＧ発光部１１２とが接続されると、ソースバッファ１５から出力された階調電圧ＯＵＴｎがＧ発光部１１２に供給され、Ｇ発光部が所望の輝度で発光する（Ｓ２０７）。 Next, when the source buffer 15 and the G light emitting unit 112 are connected by a signal supplied from the switch control line ASW2 to the G light emitting switch 142, the gradation voltage OUTn output from the source buffer 15 is changed to the G light emitting unit 112. And the G light emitting section emits light with a desired luminance (S207).

最後に、ＲＢＧインターフェイス制御回路１８にＢデータが入力されると、上述と同様にしてＢ発光部が所望の輝度で発光する（Ｓ３０１〜Ｓ３０７）。なお、Ｓ３０１〜Ｓ３０７については、上述と同様の動作であるため、説明を省略した。 Finally, when B data is input to the RBG interface control circuit 18, the B light emitting unit emits light with a desired luminance in the same manner as described above (S301 to S307). In addition, about S301-S307, since it is the operation | movement similar to the above-mentioned, description was abbreviate | omitted.

以上に示すように、各画素１１において、Ｒ発光部１１１、Ｇ発光部１１２、Ｂ発光部１１３がそれぞれ所望の輝度で発光することで、液晶パネル１２に所望の色調の画像若しくは映像が表示される。 As described above, in each pixel 11, the R light emitting unit 111, the G light emitting unit 112, and the B light emitting unit 113 emit light with a desired luminance, so that an image or video with a desired color tone is displayed on the liquid crystal panel 12. The

以上に説明したように、本実施形態による階調電圧生成装置１３によれば、ソースバッファ１５内のＣＭＯＳ回路１９のゲートＥＮＰｎ、ＥＮＮｎに液晶パネル１２に対応したイネーブル幅の制御電圧を供給することで、ソースバッファ１５から出力される階調電圧ＯＵＴｎを、フレキシブルに生成することができる。従って、使用する液晶パネル１２に適合するように、ソースバッファイネーブル調整レジスタ１７に記憶されるイネーブル幅の情報を調整することで、任意の液晶パネル１２に適用可能な階調電圧生成装置１３を実現することができる。 As described above, according to the gradation voltage generating device 13 according to the present embodiment, the control voltage having the enable width corresponding to the liquid crystal panel 12 is supplied to the gates ENPn and ENNn of the CMOS circuit 19 in the source buffer 15. Thus, the gradation voltage OUTn output from the source buffer 15 can be generated flexibly. Therefore, by adjusting the information of the enable width stored in the source buffer enable adjustment register 17 so as to be suitable for the liquid crystal panel 12 to be used, the gradation voltage generating device 13 applicable to any liquid crystal panel 12 is realized. can do.

なお、本実施形態に示す階調電圧生成装置は、あらゆる液晶パネルに適用可能である他、例えば、映画、スポーツ中継等、表示する画像や映像等によって、適宜調節することも可能である。 Note that the grayscale voltage generation apparatus shown in the present embodiment can be applied to any liquid crystal panel, and can be adjusted as appropriate depending on the image or video to be displayed, such as a movie or a sports broadcast.

また、本実施形態に示す階調電圧生成装置は、階調電圧を必要とする表示装置全てに適用可能である。 In addition, the grayscale voltage generation device shown in this embodiment can be applied to all display devices that require grayscale voltages.

本実施形態による液晶表示装置の構成を模式的に示す構造図である。FIG. 3 is a structural diagram schematically showing the configuration of the liquid crystal display device according to the present embodiment. 本実施形態による階調電圧生成装置のソースバッファの構成を示す構造図である。FIG. 3 is a structural diagram illustrating a configuration of a source buffer of a grayscale voltage generation device according to an embodiment. 本実施形態による階調電圧生成装置のソースバッファイネーブル制御回路の構成を示す構造図である。3 is a structural diagram illustrating a configuration of a source buffer enable control circuit of the grayscale voltage generation device according to the present embodiment. FIG. 本実施形態による階調電圧生成装置のソースバッファイネーブル調整レジスタに記憶されるテーブルを示す説明図である。It is explanatory drawing which shows the table memorize | stored in the source buffer enable adjustment register of the gradation voltage generator by this embodiment. 本実施形態による液晶表示装置の動作を説明するフローチャートである。4 is a flowchart illustrating an operation of the liquid crystal display device according to the present embodiment. 本実施形態による液晶表示装置の動作を説明する波形図である。It is a wave form diagram explaining operation | movement of the liquid crystal display device by this embodiment.

Explanation of symbols

１１・・・画素、１１１・・・Ｒ（赤）発光部、１１２・・・Ｇ（緑）発光部、１１３・・・Ｂ（青）発光部、１２・・・液晶パネル、１３・・・階調電圧生成装置、１４１・・・Ｒ発光用スイッチ、１４２・・・Ｇ発光用スイッチ、１４３・・・Ｂ発光用スイッチ、１５・・・ソースバッファ、１６・・・デコーダ、１７・・・ソースバッファイネーブル調整レジスタ、１８・・・ＲＧＢインターフェイス制御回路、１９・・・ＣＭＯＳ回路、２０・・・キャパシタ、２１・・・ソースバッファイネーブル制御回路、２２・・・フリップフロップ（ＦＦ）回路、２３・・・比較回路、ＡＳＷ１、ＡＳＷ２、ＡＳＷ３・・・スイッチ制御線、ＥＮＰｎ・・・ｐ型ＭＯＳＦＥＴのゲート、ＥＮＮｎ・・・ｎ型ＭＯＳＦＥＴのゲート、ＯＵＴｎ・・・階調電圧。 DESCRIPTION OF SYMBOLS 11 ... Pixel, 111 ... R (red) light emission part, 112 ... G (green) light emission part, 113 ... B (blue) light emission part, 12 ... Liquid crystal panel, 13 ... Gradation voltage generator, 141... R light emission switch, 142... G light emission switch, 143... B light emission switch, 15... Source buffer, 16. Source buffer enable adjustment register, 18 ... RGB interface control circuit, 19 ... CMOS circuit, 20 ... capacitor, 21 ... source buffer enable control circuit, 22 ... flip-flop (FF) circuit, 23 ... Comparison circuit, ASW1, ASW2, ASW3 ... Switch control line, ENPn ... Gate of p-type MOSFET, ENNn ... Gate of n-type MOSFET, OUTn And gradation voltage.

Claims

An enable adjustment register storing enable width information corresponding to the gradation of RGB data;
An enable control circuit for outputting a control voltage having an enable width corresponding to the enable width information stored in the enable adjustment register;
A buffer for generating a gradation voltage by the control voltage output from the enable control circuit;
A gradation voltage generating apparatus comprising:

The gradation voltage generating apparatus according to claim 1, wherein the buffer includes a CMOS circuit that controls the gradation voltage by the control voltage.

The enable control circuit includes a flip-flop circuit that holds original RGB data, and a comparison circuit that calculates a gradation difference between the original RGB data held in the flip-flop circuit and input RGB data. The gradation voltage generating apparatus according to claim 1, wherein:

4. The gradation voltage generation apparatus according to claim 3, wherein the enable adjustment register stores a gradation difference calculated by the comparison circuit and an enable width corresponding to the gradation difference.

The gradation voltage generating device according to claim 1;
A liquid crystal panel in which a plurality of pixels each of which is connected to the output of the buffer included in the device and is configured of a light emitting unit that emits light of each color of R, G, and B is formed in a matrix;
A display device comprising: