JP2010050215A - Semiconductor device - Google Patents

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Katsuaki Natori
克晃 名取
Kenji Harufuji
健志 春藤
Junichi Moriyama
潤一 森山
Junichi Wada
純一 和田
Koji Yamakawa
晃司 山川
Yoshio Ozawa
良夫 小澤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which includes a good characteristic. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 101, a tunnel insulating film 103 formed on the semiconductor substrate 101, an electric charge accumulating insulating film 104 formed on the tunnel insulating film 103, a block insulating film 105 formed on the electric charge accumulating insulating film 104, and a control gate electrode 107 formed on the block insulating film 105. The width in a channel length direction of at least the lower portion of the control gate electrode 107 is narrower than the width in the channel length direction of the block insulating film 105. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

電荷蓄積層に、電荷トラップ可能な電荷蓄積絶縁膜を用いた不揮発性半導体記憶装置が提案されている（特許文献１参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られている。   A nonvolatile semiconductor memory device using a charge storage insulating film capable of trapping charges as a charge storage layer has been proposed (see Patent Document 1). In this charge trap type nonvolatile semiconductor memory device, charges are accumulated in the charge storage insulating film by trapping the charge injected into the charge storage insulating film through the tunnel insulating film at the trap level in the charge storage insulating film. Is done. As a typical charge trap type nonvolatile semiconductor memory device, a MONOS type or SONOS type nonvolatile semiconductor memory device is known.

この不揮発性半導体記憶装置において、セル周辺の電気力線がセル外部に広がると、トンネル絶縁膜に十分な電界を印加することが難しくなる。特に、セルサイズが小さくなってくると、そのように問題が顕在化してくる。その結果、十分な特性が得られないという問題がある。
特開２００４−１５８８１０号公報 In this nonvolatile semiconductor memory device, when electric lines of force around the cell spread outside the cell, it becomes difficult to apply a sufficient electric field to the tunnel insulating film. In particular, when the cell size is reduced, such a problem becomes apparent. As a result, there is a problem that sufficient characteristics cannot be obtained.
JP 2004-158810 A

本発明は、良好な特性を有する半導体装置を提供することを目的としている。   An object of the present invention is to provide a semiconductor device having good characteristics.

本発明の一視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備え、前記制御ゲート電極の少なくとも下部分のチャネル長方向の幅が、前記ブロック絶縁膜のチャネル長方向の幅よりも狭いことを特徴とする。   A semiconductor device according to an aspect of the present invention includes a semiconductor substrate, a tunnel insulating film formed on the semiconductor substrate, a charge storage insulating film formed on the tunnel insulating film, and the charge storage insulating film. A block insulating film formed, and a control gate electrode formed on the block insulating film, wherein a width in a channel length direction of at least a lower portion of the control gate electrode is in a channel length direction of the block insulating film. It is characterized by being narrower than the width.

本発明によれば、良好な特性を有する半導体装置を提供することが可能である。   According to the present invention, it is possible to provide a semiconductor device having good characteristics.

以下、本発明の実施形態の詳細を図面を参照して説明する。   Hereinafter, details of the embodiment of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、ビット線方向（チャネル長方向）に沿った断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view along the bit line direction (channel length direction) schematically showing the basic structure of the semiconductor device according to the present embodiment.

まず、図１を用いて本実施形態の構成を説明する。   First, the configuration of the present embodiment will be described with reference to FIG.

図１に示すように、半導体基板（シリコン基板）１０１の表面領域には、ソース／ドレイン領域１０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜１０３が形成され、トンネル絶縁膜１０３上には電荷蓄積絶縁膜１０４が形成されている。また、電荷蓄積絶縁膜１０４上にはブロック絶縁膜１０５が形成されている。ブロック絶縁膜１０５上には第１の制御ゲート電極１０７が形成されている。また、ブロック絶縁膜１０５上には、第１の制御ゲート電極１０７の少なくとも下部分を挟む様に、側壁絶縁部１０６が形成されている。第１の制御ゲート電極１０７上には、第２の制御ゲート電極１０８が形成されている。また、トンネル絶縁膜１０３、電荷蓄積絶縁膜１０４、ブロック絶縁膜１０５、側壁絶縁部１０６、第１の制御ゲート電極ｌ０７及び第２の制御ゲート電極１０８の側面は、層間絶縁膜１０９に覆われている。   As shown in FIG. 1, an element region including a source / drain region 102 is formed in a surface region of a semiconductor substrate (silicon substrate) 101. A tunnel insulating film 103 is formed on the element region, and a charge storage insulating film 104 is formed on the tunnel insulating film 103. A block insulating film 105 is formed on the charge storage insulating film 104. A first control gate electrode 107 is formed on the block insulating film 105. A sidewall insulating portion 106 is formed on the block insulating film 105 so as to sandwich at least the lower portion of the first control gate electrode 107. A second control gate electrode 108 is formed on the first control gate electrode 107. The side surfaces of the tunnel insulating film 103, the charge storage insulating film 104, the block insulating film 105, the sidewall insulating portion 106, the first control gate electrode 107 and the second control gate electrode 108 are covered with the interlayer insulating film 109. Yes.

トンネル絶縁膜１０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜１０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜１０５は厚さ５〜１００ｎｍ程度のアルミナ（Ａｌ２Ｏ３）膜で形成され、側壁絶縁部１０６は幅１〜１０ｎｍ、厚さ１〜８０ｎｍ程度の金属酸化物膜、例えばアルミナ膜で形成されている。第１の制御ゲート電極１０７は厚さ５〜５０ｎｍ程度のチタンアルミナイトライドまたはタンタルナイトライドで形成され、第２の制御ゲート電極１０８はポリシリコンで形成されている。層間絶縁膜１０９はシリコン酸化膜で形成されている。 The tunnel insulating film 103 is formed of a silicon oxide film or silicon oxynitride film having a thickness of about 0.5 to 15 nm, and the charge storage insulating film 104 is formed of a silicon nitride film having a thickness of about 2 to 30 nm. The block insulating film 105 is formed of an alumina (Al 2 O 3 ) film having a thickness of about 5 to 100 nm, and the sidewall insulating section 106 is a metal oxide film having a width of 1 to 10 nm and a thickness of about 1 to 80 nm, for example, an alumina film. Is formed. The first control gate electrode 107 is made of titanium aluminum nitride or tantalum nitride having a thickness of about 5 to 50 nm, and the second control gate electrode 108 is made of polysilicon. The interlayer insulating film 109 is formed of a silicon oxide film.

上記実施形態ではチャネル長方向の断図面で説明したが、チャネル幅方向のブロック絶縁膜１０５及び制御ゲート電極１０７の基本的な断面構造も、チャネル長方向の断面構造と同様である。   Although the above embodiment has been described with reference to the sectional view in the channel length direction, the basic sectional structure of the block insulating film 105 and the control gate electrode 107 in the channel width direction is the same as the sectional structure in the channel length direction.

上記実施形態では、第１の制御ゲート電極１０７の下部分の側壁がブロック絶縁膜１０５及び第２の制御ゲート電極１０８に対して凹んでいる。すなわち、第１の制御ゲート電極１０７の少なくとも下部分のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜１０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜１０５の上面の幅よりも第１の制御ゲート電極１０７の下部分の下面の幅の方が狭くなっている。また、側壁絶縁部１０６のチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜１０５の膜厚よりも薄い。   In the above embodiment, the lower side wall of the first control gate electrode 107 is recessed with respect to the block insulating film 105 and the second control gate electrode 108. That is, the width in the channel length direction and the channel width direction of at least the lower part of the first control gate electrode 107 is smaller than the width of the block insulating film 105 in the channel length direction and the channel width direction, respectively. Specifically, the width of the lower surface of the lower portion of the first control gate electrode 107 is narrower than the width of the upper surface of the block insulating film 105. Further, the width in the channel length direction and the channel width direction of the sidewall insulating portion 106 is thinner than the film thickness of the block insulating film 105.

上記実施形態によれば、第１の制御ゲート電極１０７の下部分のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜１０５及び電荷蓄積絶縁膜１０４のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１の制御ゲート電極１０７の下部分からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極１０７の下部分の側壁に、金属酸化物で形成された誘電率の高い側壁絶縁部１０６が設けられている。この側壁絶縁部１０６の誘電率は層間絶縁膜１０９の誘電率よりも高いため、第１の制御ゲート電極１０７及び第２の制御ゲート電極１０８からの電気力線が、セル外部に広がりにくくなる。   According to the embodiment, the width in the channel length direction and the channel width direction of the lower portion of the first control gate electrode 107 is the width in the channel length direction and the channel width direction of the block insulating film 105 and the charge storage insulating film 104, respectively. Narrower than. For this reason, the electric lines of force from the lower part of the first control gate electrode 107 are difficult to spread outside the cell. Further, a sidewall insulating portion 106 having a high dielectric constant made of metal oxide is provided on the sidewall of the lower portion of the first control gate electrode 107. Since the dielectric constant of the sidewall insulating portion 106 is higher than the dielectric constant of the interlayer insulating film 109, the lines of electric force from the first control gate electrode 107 and the second control gate electrode 108 are difficult to spread outside the cell.

したがって、制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。   Therefore, the electric field from the control gate electrode can be reliably applied to the tunnel insulating film. As a result, a nonvolatile semiconductor device having excellent characteristics can be obtained.

本実施形態に係る半導体装置の基本的な製造方法について、図１〜図１５を参照し、説明する。図２〜図７は、ワード線方向（チャネル幅方向）に沿った断面図であり、図１、図８〜図１５は、ビット線方向（チャネル長方向）に沿った断面図である。   A basic manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 2 to 7 are cross-sectional views along the word line direction (channel width direction), and FIGS. 1 and 8 to 15 are cross-sectional views along the bit line direction (channel length direction).

まず、図２に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板１０１（もしくはｎ型半導体基板中にｐ型ウエルを形成したもの）上にＯ３やプラズマを用いたＣＶＤ（chemical vapor deposition）法により、トンネル絶縁膜１０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。続いてトンネル絶縁膜１０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜１０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。 First, as shown in FIG. 2, for example, O 3 or plasma is used on a p-type semiconductor substrate 101 (or a p-type well formed in an n-type semiconductor substrate) having a boron concentration of 10E14 cm −3 to 10E19 cm −3 . A silicon oxide film or silicon oxynitride film having a thickness of about 0.5 to 15 nm to be the tunnel insulating film 103 is formed by the conventional CVD (chemical vapor deposition) method. Subsequently, after forming the tunnel insulating film 103, a silicon nitride film having a thickness of about 2 to 30 nm to be the charge storage insulating film 104 is formed by a CVD method using NH 3 or plasma.

電荷蓄積絶縁膜１０４形成後、ＣＶＤ法により、ブロック絶縁膜１０５ａとなる厚さ５〜１００ｎｍ程度のアルミナを形成する。ブロック絶縁膜１０５ａの具体的な形成方法としては、圧力が０．５ｔｏｒｒに保持された真空チャンバ中において、基板温度３８０℃に加熱されたウエハにＴＭＡ（trimethylaluminum）及びＨ２の混合ガスと、Ｈ２Ｏ又はＯ３とを交互に流すことによりアルミナ膜を形成する。なお、原料ガスの流量はそれぞれ、２０ｓｃｃｍ、１０００ｓｃｃｍ、５ｓｌｍでＯ３の濃度は２５０ｇ/ｍ３とした。また、ガスの供給時間はそれぞれ、ＴＭＡ＋Ｈ２が１秒、Ｏ３が３秒である。更に、ＴＭＡ＋Ｈ２とＯ３との供給の間にパージのためのＮ２を５ｓｌｍで２秒流す。このシーケンスを１２０ｃｙｃｌe行うことで１０ｎｍのアルミナ膜が得られる。続いて５００〜１２００℃の温度で、アニール（post deposition anneal：ＰＤＡ）として例えば、炉でのアニールを１０分〜２時間、ランプアニールを１秒〜３０分行う。不活性雰囲気または酸素、オゾンまたは水のような酸化剤を含む雰囲気を用いて、アルミナの膜質を改善する。 After the charge storage insulating film 104 is formed, alumina having a thickness of about 5 to 100 nm to be the block insulating film 105a is formed by a CVD method. As a specific method for forming the block insulating film 105a, a mixed gas of TMA (trimethylaluminum) and H 2 is added to a wafer heated to a substrate temperature of 380 ° C. in a vacuum chamber maintained at a pressure of 0.5 torr, and H 2 An alumina film is formed by flowing 2 O or O 3 alternately. The flow rates of the source gases were 20 sccm, 1000 sccm, and 5 slm, respectively, and the O 3 concentration was 250 g / m 3 . The gas supply time is 1 second for TMA + H 2 and 3 seconds for O 3 , respectively. Further, N 2 for purging is allowed to flow at 5 slm for 2 seconds between the supply of TMA + H 2 and O 3 . By performing this sequence for 120 cycles, an alumina film of 10 nm can be obtained. Subsequently, at a temperature of 500 to 1200 ° C., for example, annealing in a furnace is performed for 10 minutes to 2 hours and lamp annealing is performed for 1 second to 30 minutes as post deposition anneal (PDA). An inert atmosphere or an atmosphere containing an oxidizer such as oxygen, ozone or water is used to improve the alumina film quality.

次に、ブロック絶縁膜１０５ａ上にＣＶＤ法により厚さ１０〜５００ｎｍ程度のポリシリコン膜１１０を形成する。続いて、ポリシリコン膜１１０上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜１１１となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。   Next, a polysilicon film 110 having a thickness of about 10 to 500 nm is formed on the block insulating film 105a by a CVD method. Subsequently, a resist to be a mask film 111 for patterning having a thickness of about 0.2 to 2 μm, a silicon nitride film by CVD, or a C-added film is formed on the polysilicon film 110.

次に、図３に示すように、マスク膜１１１を用いてＲＩＥ（reactive ion etching）法により、ポリシリコン膜１１０、ブロック絶縁膜１０５ａ、電荷蓄積絶縁膜１０４、トンネル絶縁膜１０３及び半導体基板１０１を順次エッチングし、素子分離溝１２０を形成する。   Next, as shown in FIG. 3, the polysilicon film 110, the block insulating film 105 a, the charge storage insulating film 104, the tunnel insulating film 103, and the semiconductor substrate 101 are formed by RIE (reactive ion etching) using the mask film 111. Etching is performed sequentially to form element isolation trenches 120.

次に、図４に示すようにＲＩＥ法を用いて、ポリシリコン膜１１０の側壁を０．１〜１０ｎｍ程度エッチングした後、厚さ５〜５０ｎｍ程度の素子分離絶縁膜１３０となるシリコン酸化膜を形成し、素子分離溝１２０を埋める。素子分離絶縁膜１３０の形成方法としては、Ｏ３またはプラズマを用いたＣＶＤ法もしくは塗布法がある。その後、ポリシリコン膜１１０が露出するまでＣＭＰ（chemical mechanical polishing）法などを用いて素子分離絶縁膜１３０の平坦化を行う。続いて、例えばポリシリコンとシリコン酸化膜との選択性の高いＲＩＥ法を用いてポリシリコン膜１１０のみをエッチング除去することにより、ブロック絶縁膜１０５ａ上に溝１２１を形成する。 Next, as shown in FIG. 4, the sidewall of the polysilicon film 110 is etched by about 0.1 to 10 nm by using the RIE method, and then a silicon oxide film to be the element isolation insulating film 130 having a thickness of about 5 to 50 nm is formed. Then, the element isolation trench 120 is filled. As a method for forming the element isolation insulating film 130, there is a CVD method or a coating method using O 3 or plasma. Thereafter, the element isolation insulating film 130 is planarized using a CMP (chemical mechanical polishing) method or the like until the polysilicon film 110 is exposed. Subsequently, the trench 121 is formed on the block insulating film 105a by etching away only the polysilicon film 110 by using, for example, the RIE method with high selectivity between polysilicon and silicon oxide film.

次に、図５に示すように溝１２１を有する素子分離絶縁膜１３０をマスクとしてＲＩＥ法により、ブロック絶縁膜１０５ａを１〜８０ｎｍ程度エッチングし、ブロック絶縁膜１０５ａに溝１２２を形成する。その結果、実質的にブロック絶縁膜として機能する部分１０５ｂと、側壁絶縁部１０６ａと、が形成される。   Next, as shown in FIG. 5, the block insulating film 105a is etched by about 1 to 80 nm by the RIE method using the element isolation insulating film 130 having the groove 121 as a mask to form the groove 122 in the block insulating film 105a. As a result, a portion 105b that substantially functions as a block insulating film and a sidewall insulating portion 106a are formed.

次に、図６に示すように溝１２１および溝１２２に仮電極膜１４０となるポリシリコンを堆積した後、少なくとも側壁絶縁部１０６ａが露出するまでＲＩＥ法またはＣＭＰ法を用いて素子分離絶縁膜１３０等をエッチングする。   Next, as shown in FIG. 6, after depositing polysilicon to be the temporary electrode film 140 in the trench 121 and the trench 122, the element isolation insulating film 130 is used by using the RIE method or the CMP method until at least the sidewall insulating portion 106a is exposed. Etching etc.

次に、図７に示すように仮電極膜１４１となるポリシリコンを形成する。   Next, as shown in FIG. 7, polysilicon to be the temporary electrode film 141 is formed.

図８は、図７の線分Ａ―Ａで切断したチャネル長方向の断面図である。   FIG. 8 is a cross-sectional view in the channel length direction taken along line AA in FIG.

図８に示すように、仮電極１４１上に厚さ０．２〜２μｍのコントロールゲート電極のパタ-ンを形成するためのマスク膜１１２となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。   As shown in FIG. 8, a resist to be a mask film 112 for forming a pattern of a control gate electrode having a thickness of 0.2 to 2 μm on the temporary electrode 141, a silicon nitride film by a CVD method, or addition of C A film is formed.

次に、図９に示すように、マスク膜１１２をマスクとしてＲＩＥ法により、仮電極膜１４１、仮電極膜１４０、ブロック絶縁膜１０５ｂ、電荷蓄積絶縁膜１０４及びトンネル絶縁膜１０３を順次エッチングし、半導体基板１０１を露出させる。半導体基板１０１にｎ型不純物を導入した後、熱処理を施してソース／ドレイン領域１０２を形成する。   Next, as shown in FIG. 9, the temporary electrode film 141, the temporary electrode film 140, the block insulating film 105b, the charge storage insulating film 104, and the tunnel insulating film 103 are sequentially etched by RIE using the mask film 112 as a mask. The semiconductor substrate 101 is exposed. After introducing n-type impurities into the semiconductor substrate 101, heat treatment is performed to form the source / drain regions 102.

次に、図１０に示すように、厚さ５〜５０ｎｍ程度の層間絶縁膜１０９となるシリコン酸化膜を形成する。層間絶縁膜１０９の形成方法としては、Ｏ３またはプラズマを用いたＣＶＤ法もしくは塗布法がある。 Next, as shown in FIG. 10, a silicon oxide film to be an interlayer insulating film 109 having a thickness of about 5 to 50 nm is formed. As a method for forming the interlayer insulating film 109, there is a CVD method or a coating method using O 3 or plasma.

次に、図１１に示すように、ＣＭＰ法などを用いて仮電極１４１が露出するまで層間絶縁膜１０９の研磨及び平坦化を行う。続いて、ポリシリコン膜とシリコン酸化膜との選択性の高いＲＩＥ法を用いて仮電極１４０及び仮電極１４１をエッチング除去することにより、ブロック絶縁膜１０５ｂ上に溝１２３を形成する。   Next, as shown in FIG. 11, the interlayer insulating film 109 is polished and planarized using the CMP method or the like until the temporary electrode 141 is exposed. Subsequently, the temporary electrode 140 and the temporary electrode 141 are removed by etching using an RIE method with high selectivity between the polysilicon film and the silicon oxide film, thereby forming a groove 123 on the block insulating film 105b.

次に、図１２に示すように、Ｏ３またはＨ２ＯおよびＴＭＡを用いたＣＶＤ法により厚さ０．５〜５ｎｍ程度のブロック絶縁膜１０５ｃとなるアルミナ膜を形成する。続いて、仮電極膜１４２となるポリシリコンを形成する。 Next, as shown in FIG. 12, an alumina film to be a block insulating film 105c having a thickness of about 0.5 to 5 nm is formed by a CVD method using O 3 or H 2 O and TMA. Subsequently, polysilicon to be the temporary electrode film 142 is formed.

次に、図１３に示すように、ＣＭＰ法もしくはＲＩＥ法を用いて仮電極膜１４２等を除去し、層間絶縁膜１０９を露出させる。なお、ブロック絶縁膜１０５ｂと仮電極１４２の下側に形成されたブロック絶縁膜１０５ｃとが、実質的なブロック絶縁膜１０５として機能する。また、仮電極１４２の側面に形成されたブロック絶縁膜１０５ｃが側壁絶縁部１０６ｂとなる。   Next, as shown in FIG. 13, the temporary electrode film 142 and the like are removed by using a CMP method or an RIE method, and the interlayer insulating film 109 is exposed. Note that the block insulating film 105 b and the block insulating film 105 c formed below the temporary electrode 142 function as a substantial block insulating film 105. Further, the block insulating film 105c formed on the side surface of the temporary electrode 142 becomes the side wall insulating portion 106b.

次に、図１４に示すように、側壁絶縁部１０６ｂを任意の高さになるように選択的にエッチングする。側壁絶縁部１０６ｂのエッチング方法としては例えば、硫酸と過水の混合液を用いた薬液による方法、またはＲＩＥ法がある。   Next, as shown in FIG. 14, the sidewall insulating portion 106b is selectively etched so as to have an arbitrary height. As an etching method of the sidewall insulating portion 106b, for example, there is a method using a chemical solution using a mixed solution of sulfuric acid and perwater, or an RIE method.

次に、図１５に示すように。仮電極１４２をＣＤＥ（chemical dry etching）法などを用いて選択的にエッチングし、ブロック絶縁膜１０５を露出させる。続いて、結晶化及びエッチングによるダメージを回復させるためのアニールを行う。アニールとして例えば、炉でのアニールを１０分〜２時間、ランプアニールを１秒〜３０分行う。不活性雰囲気または酸素、オゾンまたは水のような酸化剤を含む雰囲気を用いて、アルミナの膜質を改善する。その後ＣＶＤ法またはＰＶＤ（physical vapor deposition）法を用いて、例えば制御ゲート電極の一部となる厚さ５〜５０ｎｍの第１の制御ゲート電極膜１０７をチタンアルミナイトライドまたはタンタルナイトライドで形成する。なお、チタンアルミナイトライドの組成としてはアルミの含有量がチタンの含有量に対して、モル比で０〜５０％望ましくは８〜５０％がよい。その後ＣＭＰ法などを用いて第１の制御ゲート電極１０７を研磨し、層間絶縁膜１０９を露出させる。   Next, as shown in FIG. The temporary electrode 142 is selectively etched using a CDE (chemical dry etching) method or the like to expose the block insulating film 105. Subsequently, annealing is performed to recover damage due to crystallization and etching. As the annealing, for example, annealing in a furnace is performed for 10 minutes to 2 hours, and lamp annealing is performed for 1 second to 30 minutes. An inert atmosphere or an atmosphere containing an oxidizer such as oxygen, ozone or water is used to improve the alumina film quality. Thereafter, using CVD or PVD (physical vapor deposition), for example, a first control gate electrode film 107 having a thickness of 5 to 50 nm, which becomes a part of the control gate electrode, is formed of titanium aluminum nitride or tantalum nitride. . The composition of titanium aluminum nitride is such that the aluminum content is 0 to 50%, preferably 8 to 50%, in molar ratio with respect to the titanium content. Thereafter, the first control gate electrode 107 is polished using a CMP method or the like, and the interlayer insulating film 109 is exposed.

次に、図１に示すように、第１の制御ゲート電極１０７の一部を選択的にエッチングした後、ＣＶＤ法により第２の制御ゲート電極膜１０８となるポリシリコンを形成する。続いてＣｏ膜またはＮｉ膜を形成し、熱処理を行うことによりポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。その後ＣＭＰ法などを用いて層間絶縁膜１０９を露出させる。   Next, as shown in FIG. 1, after part of the first control gate electrode 107 is selectively etched, polysilicon to be the second control gate electrode film 108 is formed by a CVD method. Subsequently, a Co film or a Ni film is formed, and heat treatment is performed, whereby all or part of the polysilicon can be silicided to reduce the resistance. Thereafter, the interlayer insulating film 109 is exposed using a CMP method or the like.

その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。   Thereafter, a nonvolatile semiconductor memory device is obtained through a known process, that is, a process of forming a peripheral circuit (not shown) and a process of forming a wiring (not shown) and the like.

なお、上記実施形態では第２の制御ゲート電極１０８の側壁に側壁絶縁部１０６が設けられない構造について説明したが、側壁絶縁部１０６ｂのエッチング量を適宜選択することにより図１６または１７に示すような第２の制御ゲート電極１０８の側壁に側壁絶縁部１０６の少なくとも一部が設けられた構造も可能である。   In the above embodiment, the structure in which the sidewall insulating portion 106 is not provided on the sidewall of the second control gate electrode 108 has been described. However, as shown in FIG. 16 or 17 by appropriately selecting the etching amount of the sidewall insulating portion 106b. A structure in which at least part of the sidewall insulating portion 106 is provided on the sidewall of the second control gate electrode 108 is also possible.

また、上記実施形態では、チャネル幅方向及びチャネル長方向において第１の制御ゲート電極１０７の側壁に側壁絶縁部１０６が設けられている例を示した。しかし、図１８に示す構造のように、ブロック絶縁膜１０５ａが素子分離絶縁膜１３０上に形成される場合、チャネル長方向においてのみ、第１の制御ゲート電極１０７の側壁に側壁絶縁部１０６を形成することでも同様の効果を得る事ができる。   In the above embodiment, an example in which the side wall insulating portion 106 is provided on the side wall of the first control gate electrode 107 in the channel width direction and the channel length direction has been described. However, when the block insulating film 105a is formed on the element isolation insulating film 130 as in the structure shown in FIG. 18, the side wall insulating portion 106 is formed on the side wall of the first control gate electrode 107 only in the channel length direction. You can get the same effect.

（第２実施形態）
図１９は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、チャネル長方向に沿った断面図である。 (Second Embodiment)
FIG. 19 is a cross-sectional view along the channel length direction schematically showing the basic structure of the semiconductor device according to the present embodiment.

なお、基本的な構造は、第１の実施形態と同様である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推可能な事項についての説明は省略する。   The basic structure is the same as that of the first embodiment. Therefore, the description about the matter demonstrated in 1st Embodiment and the matter which can be easily guessed from 1st Embodiment is abbreviate | omitted.

まず、図１９を用いて本実施形態の構成を説明する。   First, the configuration of the present embodiment will be described with reference to FIG.

図１９に示すように、半導体基板２０１の表面領域には、ソース／ドレイン領域２０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜２０３が形成され、トンネル絶縁膜２０３上には電荷蓄積絶縁膜２０４が形成されている。また、電荷蓄積絶縁膜２０４上にはブロック絶縁膜２０５が形成されている。ブロック絶縁膜２０５上には第１の制御ゲート電極２０６が形成されている。また、ブロック絶縁膜２０５上には、第１の制御ゲート電極２０６を挟む様に側壁絶縁部２０６ａが形成されている。第１の制御ゲート電極２０６上には、第２の制御ゲート電極２０７が形成されている。また、トンネル絶縁膜２０３、電荷蓄積絶縁膜２０４、ブロック絶縁膜２０５、側壁絶縁部２０６ａ、第１の制御ゲート電極２０６及び第２の制御ゲート電極２０７の側面は、層間絶縁膜２０８に覆われている。   As shown in FIG. 19, an element region including a source / drain region 202 is formed in the surface region of the semiconductor substrate 201. A tunnel insulating film 203 is formed on the element region, and a charge storage insulating film 204 is formed on the tunnel insulating film 203. A block insulating film 205 is formed on the charge storage insulating film 204. A first control gate electrode 206 is formed on the block insulating film 205. A sidewall insulating portion 206a is formed on the block insulating film 205 so as to sandwich the first control gate electrode 206. A second control gate electrode 207 is formed on the first control gate electrode 206. The side surfaces of the tunnel insulating film 203, the charge storage insulating film 204, the block insulating film 205, the sidewall insulating portion 206 a, the first control gate electrode 206, and the second control gate electrode 207 are covered with the interlayer insulating film 208. Yes.

トンネル絶縁膜２０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜２０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜２０５は厚さ５〜１００ｎｍ程度のアルミナ膜で形成され、側壁絶縁部２０６ａは幅０．５〜５ｎｍ、厚さ２〜５０ｎｍ程度の金属酸化物膜、例えばアルミナ膜で形成されている。第１の制御ゲート電極２０６は厚さ２〜５０ｎｍ程度のチタンアルミナイトライドまたはタンタルアルミナイトライドで形成され、第２の制御ゲート電極２０７はポリシリコンで形成されている。層間絶縁膜２０８はシリコン酸化膜で形成されている。   The tunnel insulating film 203 is formed of a silicon oxide film or silicon oxynitride film having a thickness of about 0.5 to 15 nm, and the charge storage insulating film 204 is formed of a silicon nitride film having a thickness of about 2 to 30 nm. The block insulating film 205 is formed of an alumina film having a thickness of about 5 to 100 nm, and the sidewall insulating portion 206a is formed of a metal oxide film having a width of about 0.5 to 5 nm and a thickness of about 2 to 50 nm, for example, an alumina film. . The first control gate electrode 206 is formed of titanium aluminum nitride or tantalum aluminum nitride having a thickness of about 2 to 50 nm, and the second control gate electrode 207 is formed of polysilicon. The interlayer insulating film 208 is formed of a silicon oxide film.

本実施形態では、第１の制御ゲート電極２０６のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜２０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜２０５の上面の幅よりも第１の制御ゲート電極２０６の下面の幅の方が狭い。また、側壁絶縁部２０６ａのチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜２０５の膜厚よりも薄い。   In the present embodiment, the width of the first control gate electrode 206 in the channel length direction and the channel width direction is smaller than the width of the block insulating film 205 in the channel length direction and the channel width direction, respectively. Specifically, the width of the lower surface of the first control gate electrode 206 is narrower than the width of the upper surface of the block insulating film 205. In addition, the width in the channel length direction and the channel width direction of the sidewall insulating portion 206 a is thinner than the film thickness of the block insulating film 205.

上記実施形態によれば、第１の制御ゲート電極２０６のチャネル長方向及びチャネル幅方向の幅がそれぞれ、ブロック絶縁膜２０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１の実施形態と同様に第１の制御ゲート電極２０６からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極２０６の側壁に、金属酸化物で形成された側壁絶縁部２０６ａが設けられている。この側壁絶縁部２０６ａの誘電率は層間絶縁膜２０８の誘電率よりも高いため、第１の制御ゲート電極２０６及び第２の制御ゲート電極２０７からの電気力線が、セル外部に広がりにくくなる。   According to the embodiment, the width of the first control gate electrode 206 in the channel length direction and the channel width direction is smaller than the width of the block insulating film 205 in the channel length direction and the channel width direction, respectively. For this reason, as in the first embodiment, the lines of electric force from the first control gate electrode 206 are difficult to spread outside the cell. Further, a sidewall insulating portion 206 a made of metal oxide is provided on the sidewall of the first control gate electrode 206. Since the dielectric constant of the sidewall insulating portion 206a is higher than the dielectric constant of the interlayer insulating film 208, the lines of electric force from the first control gate electrode 206 and the second control gate electrode 207 are difficult to spread outside the cell.

したがって、第１の実施形態と同様に制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。   Therefore, similarly to the first embodiment, the electric field from the control gate electrode can be reliably applied to the tunnel insulating film. As a result, a nonvolatile semiconductor device having excellent characteristics can be obtained.

本実施形態に係る半導体装置の基本的な製造方法について、図１９〜図２３を参照し、説明する。図２０〜図２２は、チャネル幅方向に沿った断面図であり、図１９、図２３は、チャネル長方向に沿った断面図である。   A basic manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 20 to 22 are cross-sectional views along the channel width direction, and FIGS. 19 and 23 are cross-sectional views along the channel length direction.

まず、図２０に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板２０１上にＯ３やプラズマを用いたＣＶＤ法により、トンネル絶縁膜２０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。トンネル絶縁膜２０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜２０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。 First, as illustrated in FIG. 20, for example, a thickness of 0.5 to be a tunnel insulating film 203 is formed on a p-type semiconductor substrate 201 having a boron concentration of 10E14 cm −3 to 10E19 cm −3 by a CVD method using O 3 or plasma. A silicon oxide film or silicon oxynitride film of about ˜15 nm is formed. After the tunnel insulating film 203 is formed, a silicon nitride film having a thickness of about 2 to 30 nm to be the charge storage insulating film 204 is formed by a CVD method using NH 3 or plasma.

電荷蓄積絶縁膜２０４形成後、ＣＶＤ法により、ブロック絶縁膜２０５となる厚さ５〜１００ｎｍ程度のアルミナ膜を形成する。続いて、ブロック絶縁膜２０５上に、第１の制御ゲート電極膜２０６となる厚さ２〜５０ｎｍ膜厚のチタンアルミナイトライドまたはタンタルアルミナイトライドを形成する。第１の制御ゲート電極膜２０６をＲＦ電源またはＤＣ電源を用いたスパッタ法で成膜する場合、電源出力を３００Ｗ〜２０ＫＷとして適宜成膜時間を調整する。また、ターゲットにはチタンアルミナイトライドまたはタンタルアルミナイトライド、もしくはチタンアルミまたはタンタルアルミの合金、もしくはチタン及びアルミまたはタンタル及びアルミを用い、スパッタガス中にＮ２を適宜添加して、第１の制御ゲート電極２０６膜中の元素比であるＮ／（Ｔｉ＋Ａｌ）またはＮ／（Ｔａ＋Ａｌ）が０．３〜１．１の範囲になるように調整する。また、第１の制御ゲート電極膜２０６は、Ｎ源としてＮＨ３を用いたＣＶＤ法によるチタンアルミナイトライドまたはタンタルアルミナイトライドを使用してもよい。また、第１の制御ゲート電極膜２０６をＣＶＤ法で形成する場合、チタン、アルミ、タンタルのＣＶＤ原料としては化合物中にＮを含む化合物、例えばＴＤＭＡＴ（tetrakis dimethylamino titanium）、ＴＤＭＡＡ（tris dimethylamino aluminum）、またはＰＤＭＡＴ（pentakis dimethylamino tantalum）を用い、２００℃〜８００℃の温度を適宜選択して、Ｎ／（Ｔｉ＋Ａｌ）またはＮ／（Ｔａ＋Ａｌ）が０．３〜１．１の範囲またＡｌ／（Ｔｉ＋Ａｌ）またＡｌ／（Ｔａ＋Ａｌ）が０．５以下になるように成膜を行う。 After the charge storage insulating film 204 is formed, an alumina film having a thickness of about 5 to 100 nm to be the block insulating film 205 is formed by a CVD method. Subsequently, titanium aluminum nitride or tantalum aluminum nitride having a thickness of 2 to 50 nm to be the first control gate electrode film 206 is formed on the block insulating film 205. In the case where the first control gate electrode film 206 is formed by sputtering using an RF power supply or a DC power supply, the power supply output is set to 300 W to 20 KW, and the film formation time is appropriately adjusted. In addition, titanium aluminum nitride or tantalum aluminum nitride, titanium aluminum or an alloy of tantalum aluminum, or titanium and aluminum or tantalum and aluminum are used as a target, and N 2 is appropriately added to the sputtering gas, and the first N / (Ti + Al) or N / (Ta + Al), which is the element ratio in the control gate electrode 206 film, is adjusted to be in the range of 0.3 to 1.1. Further, the first control gate electrode film 206 may use titanium aluminum nitride or tantalum aluminum nitride by a CVD method using NH 3 as an N source. Further, when the first control gate electrode film 206 is formed by a CVD method, as a CVD raw material for titanium, aluminum, and tantalum, a compound containing N in the compound, for example, TDMAT (tetrakis dimethylamino titanium), TDMA (tris dimethylamino aluminum). Alternatively, PDMAT (pentakis dimethylamino tantalum) is used, and a temperature of 200 ° C. to 800 ° C. is appropriately selected, and N / (Ti + Al) or N / (Ta + Al) is in the range of 0.3 to 1.1, or Al / (Ti + Al The film is formed so that Al / (Ta + Al) is 0.5 or less.

次に、第２の制御ゲート電極膜２０７として厚さ１０〜５００ｎｍ程度のポリシリコンを形成する。次に、第２の制御ゲート電極膜２０７上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜２１０となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。   Next, polysilicon having a thickness of about 10 to 500 nm is formed as the second control gate electrode film 207. Next, a resist serving as a mask film 210 for patterning having a thickness of about 0.2 to 2 μm, a silicon nitride film by a CVD method, or a C-added film is formed on the second control gate electrode film 207.

次に、図２１に示すように、マスク膜２１０を用いてＲＩＥ法により、ブロック絶縁膜２０５、電荷蓄積絶縁膜２０４、トンネル絶縁膜２０３及び半導体基板２０１を順次エッチングし、素子分離溝２２０を形成する。   Next, as shown in FIG. 21, the block insulating film 205, the charge storage insulating film 204, the tunnel insulating film 203 and the semiconductor substrate 201 are sequentially etched by the RIE method using the mask film 210 to form the element isolation trench 220. To do.

次に、図２２に示すように第１の制御ゲート電極２０６の側面に側壁絶縁部２０６ｂとしてアルミナ膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。５００℃から１０００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度のアルミナ膜を形成することができる。これにより側壁絶縁部２０６ｂが、第１の制御ゲート電極２０６の側壁に形成される。全面に素子分離絶縁膜２３０となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて制御ゲート電極２０７が露出するまで素子分離絶縁膜２３０の平坦化を行う。 Next, as shown in FIG. 22, heat treatment is performed in an atmosphere containing O 2 in order to form an alumina film as a sidewall insulating portion 206 b on the side surface of the first control gate electrode 206. By performing the treatment at a temperature of 500 ° C. to 1000 ° C. for 10 seconds to 1 hour, an alumina film having a thickness of about 0.5 nm to 5 nm can be formed. As a result, the sidewall insulating portion 206 b is formed on the sidewall of the first control gate electrode 206. A silicon oxide film by a CVD method using O 3 or plasma having a thickness of about 5 to 50 nm, which becomes an element isolation insulating film 230, or a silicon oxide film by a coating method is formed on the entire surface to fill the space between the elements. Thereafter, the element isolation insulating film 230 is planarized using a CMP method or the like until the control gate electrode 207 is exposed.

図２３は、図２２の線分Ｂ―Ｂで切断したチャネル長方向の断面図である。   FIG. 23 is a cross-sectional view in the channel length direction taken along line BB in FIG.

図２３に示すように、制御ゲート電極２０７上に制御ゲート電極のパタ-ンを形成するための第２のマスク膜（図示せず）として厚さ０．２〜２μｍ程度のレジスト、ＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。続いて、第２のマスク層をマスクとしてＲＩＥ法により，第２の制御ゲート電極２０７、第１の制御ゲート電極２０６、ブロック絶縁膜２０５、電荷蓄積絶縁膜２０４及びトンネル絶縁膜２０３を順次エッチングし、半導体基板２０１を露出させる。露出した半導体基板２０１にｎ型不純物を導入した後、熱処理を行ってソース／ドレイン領域２０２を形成する。   As shown in FIG. 23, as a second mask film (not shown) for forming a pattern of the control gate electrode on the control gate electrode 207, a resist having a thickness of about 0.2 to 2 μm, by the CVD method. A silicon nitride film or a C-added film is formed. Subsequently, the second control gate electrode 207, the first control gate electrode 206, the block insulating film 205, the charge storage insulating film 204, and the tunnel insulating film 203 are sequentially etched by the RIE method using the second mask layer as a mask. Then, the semiconductor substrate 201 is exposed. After introducing n-type impurities into the exposed semiconductor substrate 201, heat treatment is performed to form the source / drain regions 202.

次に、図１９に示すように、第１の制御ゲート電極２０６の側面に側壁絶縁部２０６ａとしてアルミナ膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。５００℃から１０００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度のアルミナ膜を形成することができる。これにより側壁絶縁部２０６ａが、第１の制御ゲート電極２０６の側壁に形成される。層間絶縁膜２０８となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて制御ゲート電極２０７が露出するまで層間絶縁膜絶縁膜２０８の平坦化を行う。 Next, as shown in FIG. 19, heat treatment is performed in an atmosphere containing O 2 in order to form an alumina film as a sidewall insulating portion 206 a on the side surface of the first control gate electrode 206. By performing the treatment at a temperature of 500 ° C. to 1000 ° C. for 10 seconds to 1 hour, an alumina film having a thickness of about 0.5 nm to 5 nm can be formed. As a result, a sidewall insulating portion 206 a is formed on the sidewall of the first control gate electrode 206. A silicon oxide film by a CVD method using O 3 or plasma having a thickness of about 5 to 50 nm to be an interlayer insulating film 208 or a silicon oxide film by a coating method is formed to fill the space between elements. Thereafter, the interlayer insulating film insulating film 208 is planarized using a CMP method or the like until the control gate electrode 207 is exposed.

なお、第２の制御ゲート電極２０７がポリシリコン膜の場合には、更にその後Ｃｏ膜またはＮｉ膜を形成し、熱処理を行うことにより、ポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。   In the case where the second control gate electrode 207 is a polysilicon film, a Co film or Ni film is further formed thereafter, and heat treatment is performed, whereby all or part of the polysilicon is silicided to reduce the resistance. It is possible.

その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。   Thereafter, a nonvolatile semiconductor memory device is obtained through a known process, that is, a process of forming a peripheral circuit (not shown) and a process of forming a wiring (not shown) and the like.

上記製造方法によれば、第１の制御ゲート電極２０６の側壁を酸化することで、側壁絶縁部２０６ａ及び側壁絶縁部２０６ｂを形成するため、側壁絶縁部を容易に形成することができる。また、第１の制御ゲート電極２０６には、チタン及びアルミの合金または、タンタル及びアルミの合金を用いている。そのため、第１の制御ゲート電極２０６を酸化すると、側壁表面に容易にアルミナを形成することができ、第１の制御ゲート電極２０６内部の酸化を抑制することができる。   According to the above manufacturing method, the side wall insulating portion 206a and the side wall insulating portion 206b are formed by oxidizing the side wall of the first control gate electrode 206, so that the side wall insulating portion can be easily formed. For the first control gate electrode 206, an alloy of titanium and aluminum or an alloy of tantalum and aluminum is used. Therefore, when the first control gate electrode 206 is oxidized, alumina can be easily formed on the side wall surface, and oxidation inside the first control gate electrode 206 can be suppressed.

なお、第１の制御ゲート電極２０６の材料としては、ＴｉＳｉ、ＴｉＳｉＮ、ＴｉＳｉＣ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＳｉ、ＴａＳｉＮ、ＴａＳｉＣ、ＴａＡｌ、ＴａＡｌＮ、ＴａＡｌＣ等が挙げられる。チタンまたはタンタルと、アルミまたはシリコンとがそれぞれ選択される物質であれば、上述した効果と同様の効果を得ることができる。第１の制御ゲート電極２０６として、シリコンを含有する材料を用いた場合、側壁絶縁部２０６ａ及び側壁絶縁部２０６ｂには金属元素が含有されたシリコン酸化膜、例えばタンタルシリコン酸化膜またはチタンシリコン酸化膜が形成される。   Note that examples of the material of the first control gate electrode 206 include TiSi, TiSiN, TiSiC, TiAl, TiAlN, TiAlC, TaSi, TaSiN, TaSiC, TaAl, TaAlN, and TaAlC. If the material is selected from titanium or tantalum and aluminum or silicon, effects similar to those described above can be obtained. In the case where a material containing silicon is used as the first control gate electrode 206, a silicon oxide film containing a metal element, such as a tantalum silicon oxide film or a titanium silicon oxide film, is used for the sidewall insulating portion 206a and the sidewall insulating portion 206b. Is formed.

（第３実施形態）
図２４は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、チャネル長方向に沿った断面図である。 (Third embodiment)
FIG. 24 is a cross-sectional view along the channel length direction schematically showing the basic structure of the semiconductor device according to the present embodiment.

なお、基本的な構造及び基本的な製造方法は、第１及び第２の実施形態と同様である。したがって、第１及び第２の実施形態で説明した事項及び、第１及び第２の実施形態から容易に類推可能な事項についての説明は省略する。   The basic structure and the basic manufacturing method are the same as those in the first and second embodiments. Therefore, the description about the matter demonstrated by 1st and 2nd embodiment and the matter which can be guessed easily from 1st and 2nd embodiment is abbreviate | omitted.

まず、図２４を用いて本実施形態の構成を説明する。   First, the configuration of this embodiment will be described with reference to FIG.

図２４に示すように、半導体基板３０１の表面領域には、ソース／ドレイン領域３０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜３０３が形成され、トンネル絶縁膜３０３上には電荷蓄積絶縁膜３０４が形成されている。また、電荷蓄積絶縁膜３０４上にはブロック絶縁膜３０５が形成されている。ブロック絶縁膜３０５上には第１の制御ゲート電極３０６が形成されている。また、ブロック絶縁膜３０５上には、第１の制御ゲート電極３０６を挟む様に、側壁絶縁部３０６ａが形成されている。第１の制御ゲート電極３０６上には、第２の制御ゲート電極３０７が形成されている。また、トンネル絶縁膜３０３、電荷蓄積絶縁膜３０４、ブロック絶縁膜３０５、側壁絶縁部３０６ａ、第１の制御ゲート電極３０６及び第２の制御ゲート電極３０７の側面は、層間絶縁膜３０８に覆われている。   As shown in FIG. 24, element regions including source / drain regions 302 are formed in the surface region of the semiconductor substrate 301. A tunnel insulating film 303 is formed on the element region, and a charge storage insulating film 304 is formed on the tunnel insulating film 303. A block insulating film 305 is formed on the charge storage insulating film 304. A first control gate electrode 306 is formed on the block insulating film 305. On the block insulating film 305, a sidewall insulating portion 306a is formed so as to sandwich the first control gate electrode 306. A second control gate electrode 307 is formed on the first control gate electrode 306. The side surfaces of the tunnel insulating film 303, the charge storage insulating film 304, the block insulating film 305, the sidewall insulating portion 306 a, the first control gate electrode 306, and the second control gate electrode 307 are covered with the interlayer insulating film 308. Yes.

トンネル絶縁膜３０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜３０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜３０５は厚さ５〜１００ｎｍ程度のアルミナ膜で形成され、側壁絶縁部３０６ａは幅０．５〜５ｎｍ、厚さ２〜５０ｎｍ程度の金属酸化物膜、例えばＴｉＯ３膜で形成されている。第１の制御ゲート電極３０６は厚さ２〜５０ｎｍ程度のチタンナイトライドまたはタンタルナイトライドで形成され、第２の制御ゲート電極３０７はポリシリコンで形成されている。層間絶縁膜３０８はシリコン酸化膜で形成されている。 The tunnel insulating film 303 is formed of a silicon oxide film or silicon oxynitride film having a thickness of about 0.5 to 15 nm, and the charge storage insulating film 304 is formed of a silicon nitride film having a thickness of about 2 to 30 nm. The block insulating film 305 is formed of an alumina film having a thickness of about 5 to 100 nm, and the sidewall insulating portion 306a is formed of a metal oxide film such as a TiO 3 film having a width of about 0.5 to 5 nm and a thickness of about 2 to 50 nm. Yes. The first control gate electrode 306 is made of titanium nitride or tantalum nitride having a thickness of about 2 to 50 nm, and the second control gate electrode 307 is made of polysilicon. The interlayer insulating film 308 is formed of a silicon oxide film.

本実施形態では、第１の制御ゲート電極３０６のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜３０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜３０５の上面の幅よりも第１の制御ゲート電極３０６の下面の幅の方が狭くなっている。また、側壁絶縁部３０６ａのチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜３０５の膜厚よりも薄い。   In the present embodiment, the width of the first control gate electrode 306 in the channel length direction and the channel width direction is narrower than the width of the block insulating film 305 in the channel length direction and the channel width direction, respectively. Specifically, the width of the lower surface of the first control gate electrode 306 is narrower than the width of the upper surface of the block insulating film 305. Further, the width in the channel length direction and the channel width direction of the sidewall insulating portion 306a is thinner than the film thickness of the block insulating film 305.

上記実施形態によれば、第１及び第２の実施形態と同様に制御ゲート電極３０６のチャネル長方向及びチャネル幅方向の幅がそれぞれ、ブロック絶縁膜３０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１及び第２の実施形態と同様に制御ゲート電極３０６からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極３０６の側壁に、金属酸化物で形成された側壁絶縁部３０６ａが設けられている。この側壁絶縁部３０６ａの誘電率は層間絶縁膜３０８の誘電率よりも高いため、第１の制御ゲート電極３０６及び第２の制御ゲート電極３０７からの電気力線がセル外部に広がりにくくなる。   According to the above embodiment, as in the first and second embodiments, the width of the control gate electrode 306 in the channel length direction and the channel width direction is larger than the width of the block insulating film 305 in the channel length direction and the channel width direction, respectively. Is too narrow. For this reason, as in the first and second embodiments, the lines of electric force from the control gate electrode 306 are less likely to spread outside the cell. Further, a sidewall insulating portion 306 a made of metal oxide is provided on the sidewall of the first control gate electrode 306. Since the dielectric constant of the sidewall insulating portion 306a is higher than the dielectric constant of the interlayer insulating film 308, the lines of electric force from the first control gate electrode 306 and the second control gate electrode 307 are difficult to spread outside the cell.

したがって、制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。   Therefore, the electric field from the control gate electrode can be reliably applied to the tunnel insulating film. As a result, a nonvolatile semiconductor device having excellent characteristics can be obtained.

本実施形態に係る半導体装置の基本的な製造方法について、図２４〜図２８を参照し、説明する。図２５〜図２７は、チャネル幅方向に沿った断面図であり、図２４、図２８は、チャネル長方向に沿った断面図である。   A basic manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 25 to 27 are cross-sectional views along the channel width direction, and FIGS. 24 and 28 are cross-sectional views along the channel length direction.

まず、図２５に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板２０１上にＯ３やプラズマを用いたＣＶＤ法により、トンネル絶縁膜３０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。トンネル絶縁膜３０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜３０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。 First, as shown in FIG. 25, for example, a thickness of 0.5 to be a tunnel insulating film 303 is formed on a p-type semiconductor substrate 201 having a boron concentration of 10E14 cm −3 to 10E19 cm −3 by a CVD method using O 3 or plasma. A silicon oxide film or silicon oxynitride film of about ˜15 nm is formed. After the tunnel insulating film 303 is formed, a silicon nitride film having a thickness of about 2 to 30 nm to be the charge storage insulating film 304 is formed by a CVD method using NH 3 or plasma.

電荷蓄積絶縁膜３０４形成後、ＣＶＤ法により、ブロック絶縁膜３０５となる厚さ５〜１００ｎｍ程度のアルミナ膜を形成する。続いて、ブロック絶縁膜３０５上に、制御ゲート電極膜３０６となる厚さ２〜５０ｎｍ膜厚のＴｉＮ、ＴｉＣＮ、ＴａＮまたはＴａＣＮを形成する。第１の制御ゲート電極膜３０６をＲＦ電源またはＤＣ電源を用いたスパッタ法で成膜する場合、電源出力を３００Ｗ〜２０ＫＷとして適宜成膜時間を調整する。また、ターゲットにはチタンナイトライドまたはタンタルナイトライド、もしくはチタンまたはタンタルを用いる。また、スパッタガス中にＣを含むガス（例えばメタン）を加えることによりＴｉＣＮまたはＴａＣＮを形成することも可能である。また、第１の制御ゲート電極３０６は、Ｎ源としてＮＨ３を用いたＣＶＤ法によるＴｉＮ、ＴｉＣＮ、ＴａＮまたはＴａＣＮを使用してもよい。 After the charge storage insulating film 304 is formed, an alumina film having a thickness of about 5 to 100 nm to be the block insulating film 305 is formed by a CVD method. Subsequently, TiN, TiCN, TaN or TaCN having a thickness of 2 to 50 nm to be the control gate electrode film 306 is formed on the block insulating film 305. In the case where the first control gate electrode film 306 is formed by sputtering using an RF power supply or a DC power supply, the power supply output is set to 300 W to 20 KW, and the film formation time is appropriately adjusted. The target is titanium nitride or tantalum nitride, or titanium or tantalum. It is also possible to form TiCN or TaCN by adding a gas containing C (for example, methane) to the sputtering gas. Further, the first control gate electrode 306 may use TiN, TiCN, TaN, or TaCN by a CVD method using NH 3 as an N source.

次に、第２の制御ゲート電極膜３０７として厚さ１０〜５００ｎｍ程度のポリシリコンを形成する。次に、第２の制御ゲート電極膜３０７上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜３１０となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。   Next, polysilicon having a thickness of about 10 to 500 nm is formed as the second control gate electrode film 307. Next, a resist to be a mask film 310 for patterning having a thickness of about 0.2 to 2 μm, a silicon nitride film by CVD, or a C-added film is formed on the second control gate electrode film 307.

次に、図２６に示すように、マスク膜３１０を用いてＲＩＥ法により、ブロック絶縁膜３０５、電荷蓄積絶縁膜３０４、トンネル絶縁膜３０３及び半導体基板３０１を順次エッチングし、素子分離溝３２０を形成する。   Next, as shown in FIG. 26, the block insulating film 305, the charge storage insulating film 304, the tunnel insulating film 303, and the semiconductor substrate 301 are sequentially etched by the RIE method using the mask film 310 to form the element isolation trench 320. To do.

次に、図２７に示すように第１の制御ゲート電極３０６の側面に側壁絶縁部３０６ｂとして金属酸化物膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。２００℃から６００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度の金属酸化物膜を形成することができる。これにより側壁絶縁部３０６ｂが、第１の制御ゲート電極３０６の側壁に形成される。全面に素子分離絶縁膜３３０となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて第２の制御ゲート電極３０７が露出するまで素子分離絶縁膜３３０の平坦化を行う。 Next, as shown in FIG. 27, heat treatment is performed in an atmosphere containing O 2 in order to form a metal oxide film as a sidewall insulating portion 306 b on the side surface of the first control gate electrode 306. By performing the treatment at a temperature of 200 ° C. to 600 ° C. for 10 seconds to 1 hour, a metal oxide film having a thickness of about 0.5 nm to 5 nm can be formed. As a result, a sidewall insulating portion 306 b is formed on the sidewall of the first control gate electrode 306. A silicon oxide film by a CVD method using O 3 or plasma having a thickness of about 5 to 50 nm, which becomes an element isolation insulating film 330, or a silicon oxide film by a coating method is formed on the entire surface to fill between the elements. Thereafter, the element isolation insulating film 330 is planarized using the CMP method or the like until the second control gate electrode 307 is exposed.

図２８は、図２７の線分Ｃ―Ｃで切断したチャネル長方向の断面図である。   FIG. 28 is a cross-sectional view in the channel length direction taken along line CC in FIG.

図２８に示すように、第２の制御ゲート電極３０７上に制御ゲート電極のパタ-ンを形成するための第２のマスク膜（図示せず）として厚さ０．２〜２μｍ程度のレジスト、ＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。続いて、第２のマスク層をマスクとしてＲＩＥ法により，第２の制御ゲート電極３０７、第１の制御ゲート電極３０６、ブロック絶縁膜３０５、電荷蓄積絶縁膜３０４及びトンネル絶縁膜３０３を順次エッチングし、半導体基板３０１を露出させる。露出した半導体基板３０１にｎ型不純物を導入した後、熱処理を行ってソース／ドレイン領域３０２を形成する。   As shown in FIG. 28, a resist having a thickness of about 0.2 to 2 μm as a second mask film (not shown) for forming a control gate electrode pattern on the second control gate electrode 307, A silicon nitride film or a C-added film is formed by CVD. Subsequently, the second control gate electrode 307, the first control gate electrode 306, the block insulating film 305, the charge storage insulating film 304, and the tunnel insulating film 303 are sequentially etched by the RIE method using the second mask layer as a mask. Then, the semiconductor substrate 301 is exposed. After introducing an n-type impurity into the exposed semiconductor substrate 301, heat treatment is performed to form the source / drain regions 302.

次に、図２４に示すように、第１の制御ゲート電極３０６の側面に側壁絶縁部３０６ａとして金属酸化物膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。２００℃から６００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度の金属酸化物膜を形成することができる。これにより側壁絶縁部３０６ａが、第１の制御ゲート電極３０６の側壁に形成される。層間絶縁膜３０８となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて第２の制御ゲート電極３０７が露出するまで層間絶縁膜絶縁膜３０８の平坦化を行う。 Next, as illustrated in FIG. 24, heat treatment is performed in an atmosphere containing O 2 in order to form a metal oxide film as a sidewall insulating portion 306 a on the side surface of the first control gate electrode 306. By performing the treatment at a temperature of 200 ° C. to 600 ° C. for 10 seconds to 1 hour, a metal oxide film having a thickness of about 0.5 nm to 5 nm can be formed. As a result, a sidewall insulating portion 306 a is formed on the sidewall of the first control gate electrode 306. A silicon oxide film by a CVD method using O 3 or plasma having a thickness of about 5 to 50 nm to be an interlayer insulating film 308 or a silicon oxide film by a coating method is formed to fill between the elements. Thereafter, the interlayer insulating film insulating film 308 is planarized using a CMP method or the like until the second control gate electrode 307 is exposed.

なお、第２の制御ゲート電極３０７がポリシリコン膜の場合には、更にその後Ｃｏ膜またはＮｉ膜を形成し、熱処理を行うことにより、ポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。   In the case where the second control gate electrode 307 is a polysilicon film, a Co film or Ni film is further formed thereafter, and heat treatment is performed, whereby all or part of the polysilicon is silicided to reduce the resistance. It is possible.

その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。   Thereafter, a nonvolatile semiconductor memory device is obtained through a known process, that is, a process of forming a peripheral circuit (not shown) and a process of forming a wiring (not shown) and the like.

本実施形態においても、第２の実施形態と同様に、第１の制御ゲート電極の側壁を酸化して側壁絶縁部を形成するための、容易に側壁絶縁部を形成することができる。   Also in the present embodiment, as in the second embodiment, the sidewall insulating portion for easily oxidizing the sidewall of the first control gate electrode to form the sidewall insulating portion can be formed.

なお、第１の制御ゲート電極３０６を酸化することで、側壁絶縁部として金属酸化物膜が形成可能であれば、第１の制御ゲート電極３０６の材料は何でも良い。   Note that any material may be used for the first control gate electrode 306 as long as the metal oxide film can be formed as the sidewall insulating portion by oxidizing the first control gate electrode 306.

なお、上述した第２及び第３の実施形態では、チャネル長方向及びチャネル幅方向に沿った断面において制御ゲート電極の側壁に側壁絶縁部を形成したが、チャネル長方向に沿った断面における
制御ゲート電極の側壁のみに側壁絶縁部を形成することでも、上述した各実施形態と同様の効果を得る事が可能である。 In the second and third embodiments described above, the side wall insulating portion is formed on the side wall of the control gate electrode in the cross section along the channel length direction and the channel width direction, but the control gate in the cross section along the channel length direction. By forming the side wall insulating portions only on the side walls of the electrodes, it is possible to obtain the same effects as those of the above-described embodiments.

また、上述した各実施形態では、ブロック絶縁膜としてアルミナを用いたが、シリコン酸化膜を用いても良い。   In each embodiment described above, alumina is used as the block insulating film, but a silicon oxide film may be used.

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。   Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining the disclosed constituent elements. For example, even if several constituent requirements are deleted from the disclosed constituent requirements, the invention can be extracted as long as a predetermined effect can be obtained.

本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 1st modification of the 1st Embodiment of this invention. 本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 2nd modification of the 1st Embodiment of this invention. 本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 3rd modification of the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１０１、２０１、３０１…半導体基板
１０２、２０２、３０２…ソース／ドレイン領域
１０３、２０３、３０３…トンネル絶縁膜
１０４、２０４、３０４…電荷蓄積絶縁膜
１０５、１０５ａ、１０５ｂ、１０５ｃ、２０５、３０５…ブロック絶縁膜
１０６、１０６ａ、１０６ｂ、２０６ａ、２０６ｂ、３０６ａ、３０６ｂ…側壁絶縁部
１０７、２０６、３０６…第１の制御ゲート電極
１０８、２０７、３０７…第２の制御ゲート電極
１０９、２０８、３０８…層間絶縁膜
１１０…ポリシリコン膜
１１１、１１２、２１０、３１０…マスク膜
１２０、２２０、３２０…素子分離溝
１２１、１２２、１２３…溝
１３０、２３０、３３０…素子分離絶縁膜
１４０、１４１、１４２…仮電極 101, 201, 301 ... Semiconductor substrate 102, 202, 302 ... Source / drain region 103, 203, 303 ... Tunnel insulating film 104, 204, 304 ... Charge storage insulating film 105, 105a, 105b, 105c, 205, 305 ... Block Insulating film 106, 106a, 106b, 206a, 206b, 306a, 306b ... Side wall insulating part 107, 206, 306 ... First control gate electrode 108, 207, 307 ... Second control gate electrode 109, 208, 308 ... Interlayer Insulating film 110 ... Polysilicon film 111, 112, 210, 310 ... Mask film 120, 220, 320 ... Element isolation groove 121, 122, 123 ... Groove 130, 230, 330 ... Element isolation insulating film 140, 141, 142 ... Temporary electrode

Claims (5)

半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と、
を備え、
前記制御ゲート電極の少なくとも下部分のチャネル長方向の幅が、前記ブロック絶縁膜のチャネル長方向の幅よりも狭いことを特徴とする半導体装置。 A semiconductor substrate;
A tunnel insulating film formed on the semiconductor substrate;
A charge storage insulating film formed on the tunnel insulating film;
A block insulating film formed on the charge storage insulating film;
A control gate electrode formed on the block insulating film;
With
The width of the channel length direction of at least the lower part of the control gate electrode is narrower than the width of the block insulating film in the channel length direction. 前記制御ゲート電極の少なくとも下部分のチャネル幅方向の幅が、前記ブロック絶縁膜のチャネル幅方向の幅よりも狭いことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the width of at least the lower portion of the control gate electrode in the channel width direction is narrower than the width of the block insulating film in the channel width direction. 前記制御ゲート電極の少なくとも下部分の側壁に金属酸化物で形成された側壁絶縁部が設けられていることを特徴とする請求項１または２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a side wall insulating portion made of a metal oxide is provided on a side wall of at least a lower portion of the control gate electrode. 前記制御ゲート電極の少なくとも下部分は、Ｔｉ及びＴａの少なくとも一方の元素を含み、かつ、Ｓｉ及びＡｌの少なくとも一方の元素を含むことを特徴とする請求項１または２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein at least a lower portion of the control gate electrode includes at least one element of Ti and Ta and includes at least one element of Si and Al. 前記側壁絶縁部は、Ｔｉ、Ｔａ及びＡｌの少なくとも一つの元素と、酸素とを含むことを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the sidewall insulating portion contains at least one element of Ti, Ta, and Al and oxygen.
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